CN116959518B - 自定时电路与静态随机存取存储器 - Google Patents
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Abstract
本申请提供了一种自定时电路与静态随机存取存储器，涉及半导体技术领域，该自定时电路包括内部时钟生成模块与内部控制信号生成模块，其中，内部时钟生成模块包括控制单元与时钟生成单元，控制单元包括反馈回路；该反馈回路被配置为接收外部时钟信号、第一反馈信号、第二反馈信号以及读写控制信号，并基于接收到的上述各信号，输出控制信号；时钟生成单元被配置为基于上述控制信号生成内部时钟信号；内部控制信号生成模块被配置为基于上述内部时钟信号，生成内部控制信号；其中，上述第一反馈信号为上述内部控制信号，上述第二反馈信号为上述控制信号。本申请能够提升自定时电路生成内部时钟信号的速度。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种自定时电路与静态随机存取存储器。
背景技术
静态随机存取存储器(Static Random Access Memory，SRAM)由于具有高访问速度和低功耗的优点，被广泛用做中央处理器(Central Processing Unit，CPU)与主存储系统之间的高速缓冲存储器，和低功耗电子系统的存储系统。
基于位线(Bit Line，BL)/字线(Word Line，WL)复制技术的自定时(Self-timing)电路技术在SRAM设计中经常使用。然而，现有的自定时电路存在内部时钟信号生成速度较慢的技术问题。
发明内容
本申请提供了一种自定时电路与静态随机存取存储器，可以解决现有的自定时电路存在内部时钟信号生成速度较慢的技术问题。
第一方面，本申请实施例中提供了一种自定时电路，包括：内部时钟生成模块与内部控制信号生成模块，其中，所述内部时钟生成模块包括控制单元与时钟生成单元，所述控制单元包括反馈回路；
所述反馈回路被配置为接收外部时钟信号、第一反馈信号、第二反馈信号以及读写控制信号，并基于接收到的所述外部时钟信号、所述第一反馈信号、所述第二反馈信号以及所述读写控制信号，输出控制信号；
所述时钟生成单元被配置为基于所述控制信号生成内部时钟信号；
所述内部控制信号生成模块被配置为基于所述内部时钟信号，生成内部控制信号；其中，所述第一反馈信号为所述内部控制信号，所述第二反馈信号为所述控制信号。
在一些实施例中，所述反馈回路包括多个逻辑门，所述多个逻辑门被配置为对所述外部时钟信号、所述第一反馈信号、所述第二反馈信号以及所述读写控制信号进行逻辑运算处理，以生成所述控制信号。
在一些实施例中，所述反馈回路包括第一或非门、第一与非门以及第二与非门；其中：
所述第一或非门的一个输入端用于接收所述内部控制信号，所述第一或非门的另一个输入端用于接收所述第二反馈信号，所述第一或非门的输出端与所述第一与非门的一个输入端连接；
所述第一与非门的另一个输入端用于接收所述外部时钟信号，所述第一与非门的输出端与所述第二与非门的一个输入端连接；
所述第二与非门的另一个输入端用于接收所述读写控制信号，所述第二与非门的输出端用于输出所述控制信号。
在一些实施例中，所述内部控制信号生成模块还包括第一反相器与时钟选择单元，所述时钟生成单元包括第一晶体管与第二晶体管；其中：
所述第一反相器的输入端与所述第二与非门的输出端连接，所述第一反相器的输出端与所述第一晶体管的控制端连接；
所述第一晶体管的第一端用于输出所述内部时钟信号，所述第一晶体管的第二端与所述第二晶体管的第一端连接；
所述第二晶体管的第二端接地，所述第二晶体管的控制端用于接收延迟预设时长后的所述控制信号；
所述时钟选择单元被配置为接收所述外部时钟信号、所述内部控制信号以及时钟选择信号，并基于接收到的信号选择输出所述外部时钟信号或所述内部时钟信号。
在一些实施例中，所述时钟选择单元包括第二反相器、第三与非门，以及依次级联的第三晶体管、第四晶体管、第五晶体管、第六晶体管；其中：
所述第二反相器的输入端用于接收所述外部时钟信号，所述第二反相器的输出端与所述第三与非门的一个输入端连接；
所述第三与非门的另一个输入端用于接收所述时钟选择信号，所述第三与非门的输出端分别与所述第三晶体管的控制端、所述第四晶体管的控制端连接；
所述第五晶体管的控制端用于接收所述时钟选择信号；
所述第六晶体管的控制端用于接收所述内部控制信号，所述第六晶体管的第二端接地；
所述第三晶体管的第一端连接电源端，所述第三晶体管的第二端用于输出所述外部时钟信号或所述内部时钟信号。
在一些实施例中，所述内部控制信号生成模块包括第三反相器、第一延迟链、第二或非门、第四反相器、第七晶体管、第八晶体管及第九晶体管；其中：
所述第七晶体管的第一端与所述第八晶体管的第一端均连接电源端，所述第七晶体管的第二端与所述第八晶体管的第二端均与所述第九晶体管的第一端连接，所述第七晶体管的控制端用于接收所述外部时钟信号；
所述第八晶体管的控制端用于接收所述控制信号；
所述第九晶体管的第二端与所述第三反相器的输入端连接，所述第九晶体管的控制端与所述第三反相器的输出端连接；
所述第三反相器的输入端用于接收所述内部时钟信号，所述第三反相器的输出端与所述第二或非门的一个输入端连接；
所述第一延迟链的输入端与所述第三反相器的输出端连接，所述第一延迟链的输出端与所述第二或非门的另一个输入端连接；
所述第二或非门的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端用于输出内部控制逻辑信号；
所述内部控制信号为所述第三反相器的输出端输出的信号。
在一些实施例中，所述内部控制信号生成模块还包括第二延迟链，所述第二延迟链的输入端用于接收所述控制信号，所述第二延迟链的输出端与所述第二晶体管的控制端连接；
其中，所述第二延迟链的延迟时长和所述第二晶体管的开启时间是根据所述外部时钟和所述控制信号确定的。
在一些实施例中，所述第二延迟链包括延迟选择单元、偶数个依次级联的第五反相器以及偶数个依次级联的第六反相器；
所述延迟选择单元的输入端用于接收所述控制信号，所述延迟选择单元的第一输出端与所述偶数个依次级联的第五反相器的输入端连接，所述延迟选择单元的第二输出端与所述偶数个依次级联的第六反相器的输入端连接；
所述偶数个依次级联的第五反相器的输出端与所述偶数个依次级联的第六反相器的输入端连接，所述偶数个依次级联的第六反相器的输出端与所述第二晶体管的控制端连接；
所述延迟选择单元的控制端用于接收选择控制信号，并基于所述选择控制信号选择所述第一输出端或所述第二输出端与所述延迟选择单元的输入端连通。
在一些实施例中，所述内部时钟生成模块还包括追踪单元，所述追踪单元与所述第一晶体管的第一端连接；
所述追踪单元用于模拟部分字线WL和部分位线BL的负载。
第二方面，本申请实施例中提供了一种静态随机存取存储器，该静态随机存取存储器包括如第一方面提供的所述的自定时电路；
所述静态随机存取存储器包括多条WL，所述自定时电路中的内部时钟信号用于控制所述WL的读写开启。
本申请实施例中所提供的自定时电路，通过引入反馈回路，在内部控制信号的配合下，能够快速、稳定的生成合适的控制信号，进而能够提升内部时钟信号的生成速度。
附图说明
图1为本申请实施例中提供的一种SRAM的基础架构示意图；
图2为本申请实施例中提供的一种bit cell的电路结构示意图；
图3为本申请实施例中提供的一种自定时电路的电路结构示意图；
图4为本申请实施例中提供的一种反馈回路的电路结构示意图；
图5为本申请实施例中提供的一种内部时钟生成模块的电路结构示意图一；
图6为本申请实施例中提供的一种内部时钟生成模块的电路结构示意图二；
图7为本申请实施例中提供的一种时钟选择单元的电路结构示意图；
图8为本申请实施例中提供的一种内部控制信号生成模块的电路结构示意图；
图9为本申请实施例中提供的一种内部时钟生成模块的电路结构示意图三；
图10为本申请实施例中提供的第二延迟链的电路结构示意图；
图11为本申请实施例中提供的一种内部时钟生成模块的电路结构示意图四；
图12为本申请实施例中提供的一种信号时序示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对申请开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。此外，虽然本申请中的公开内容按照示范性一个或几个实例来介绍，但应理解，可以就这些公开内容的各个方面也可以单独构成一个完整实施方式。
需要说明的是，本申请中对于术语的简要说明，仅是为了方便理解接下来描述的实施方式，而不是意图限定本申请的实施方式。除非另有说明，这些术语应当按照其普通和通常的含义理解。
本申请中说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似或同类的对象或实体，而不必然意味着限定特定的顺序或先后次序，除非另外注明。应该理解这样使用的用语在适当情况下可以互换，例如能够根据本申请实施例图示或描述中给出那些以外的顺序实施。
此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖但不排他的包含，例如，包含了一系列组件的产品或设备不必限于清楚地列出的那些组件，而是可包括没有清楚地列出的或对于这些产品或设备固有的其它组件。
应该理解，当本申请实施例中称某个元件与其它元件“连接”或“电连接”时，该元件可以直接连接或电连接到其它元件；或者也可以存在若干个中间元件，该元件通过该若干个中间元件连接或电连接到其它元件。
本申请实施例中使用的术语“模块”，是指任何已知或后来开发的硬件、软件、固件、人工智能、模糊逻辑或硬件或/和软件代码的组合，能够执行与该元件相关的功能。
本申请实施例涉及半导体存储器技术领域，可选的，可以应用于SRAM的芯片设计。需要说明的是，本申请实施例中提供的自定时电路与存储器，既可以应用于SRAM，也可以应用于其它存在自定时电路的各种存储器，本申请实施例中不做限制。
目前，基于自定时电路技术在SRAM设计中经常使用。参照图1，图1为本申请实施例中提供的一种SRAM的基础架构示意图。
在一些实施方式中，SRAM中包括控制逻辑模块、追踪逻辑模块、存储阵列以及外围逻辑模块与自定时逻辑模块。其中，存储阵列包括n列bit cell(bit cell(0)～bit cell(n-1))，该bit cell为SRAM的核心存储器件，一般由六个晶体管(四个NMOS和两个PMOS)组成，因此也可以称为六管结构。追踪逻辑模块可以用于控制内部时钟的生成。
参照图2，图2为本申请实施例中提供的一种bit cell的电路结构示意图。在一些实施例中，bit cell由6个晶体管构成，分为2个PMOS(M2、M4)，4个NMOS(M1、M2、M5、M6)。其中，M1与M2形成一个反相器，M3与M4形成一个反相器，这两个反相器形成互锁结构，通过这样的特性来实现数据的保存。M2、M4也称为负载晶体管，其功能是实现节点的高电位也就是1的状态，M1、M3也称为驱动晶体管，其功能是实现节点的低电位也就是0的状态，这样一个bit cell中的两个节点(SNL和SNR)高低电位互换，就能实现0和1两种状态的存储。M5、M6为PG(pass gate)，也称为存取晶体管，其功能是实现BL的接入，以实现读写功能。其中，WL连接M5、M6的栅极，用来控制bit cell的开关，M5、M6一起打开或关闭；BL与M5、M6的漏极连接。
可以理解的是，由于SRAM的读写操作都是由一系列的时序过程按顺序来完成的，所以需要用时序控制电路来保证其能正确且有效地工作。示例性地，时序控制电路可以包括片选控制端、写控制端和读控制端。在实际应用中，通过一定的控制电路，使三者经过逻辑组合，再产生几个信号，来分别控制读写操作。在一些实施方式中，上述时序控制电路可以通过自定时电路监测外部时钟信号的变化自动产生内部时钟信号。然而，现有的自定时电路生成内部时钟信号的速度较慢，影响存储器的性能。
面对上述技术问题，本申请实施例中提供了一种自定时电路，通过在自定时电路中引入反馈回路，在内部控制信号的配合下，能够快速、稳定的生成合适的控制信号，进而能够提升内部时钟信号的生成速度。
参照图3，图3为本申请实施例中提供的一种自定时电路的电路结构示意图。在一些实施例中，上述自定时电路包括：内部时钟生成模块100与内部控制信号生成模块200，其中：
内部时钟生成模块100包括控制单元101与时钟生成单元102，控制单元101包括反馈回路1011，反馈回路1011被配置为接收外部时钟信号CLK、第一反馈信号、第二反馈信号以及读写控制信号RD_EN/WR_EN，并基于接收到的上述信号输出控制信号ACT。
其中，时钟生成单元102被配置为基于控制信号ACT生成内部时钟信号CLK_int。
内部控制信号生成模块200被配置为基于内部时钟信号CLK_int，生成内部控制信号clk_int_b。其中，上述第一反馈信号为该内部控制信号clk_int_b，上述第二反馈信号为控制信号ACT。
在一些实施例中，上述自定时电路可以应用于SRAM，该SRAM包括多条字线WL，上述内部时钟信号CLK_int用于WL的读写开启控制。
在一些实施例中，SRAM可以具有两种工作模式，第一种是启用上述自定时电路，SRAM利用内部时钟工作；第二种是将外部时钟CLK作为SRAM的时钟信号，此模式可以用做电路检测，默认情况下将选择第一种工作模式。
可以理解的是，反馈回路可以通过输出对输入的影响来改善系统的运行状况及控制效果。在本申请实施例中，通过在自定时电路中引入反馈回路1011，在内部控制信号clk_int_b的配合下，能够快速、稳定的生成合适的控制信号ACT，进而能够提升内部时钟信号CLK_int的生成速度。
在一些实施例中，反馈回路1011包括多个逻辑门，该多个逻辑门被配置为对上述外部时钟信号CLK、第一反馈信号、第二反馈信号以及读写控制信号RD_EN/WR_EN进行逻辑运算处理，以生成控制信号ACT。
参照图4，图4为本申请实施例中提供的一种反馈回路的电路结构示意图。在一些实施例中，反馈回路1011包括第一或非门NOR1、第一与非门NAND1以及第二与非门NAND2；其中：
第一或非门NOR1的一个输入端用于接收内部使能信号clk_int_b，另一个输入端用于接收第二反馈信号(即ACT)，输出端与第一与非门NAND1的一个输入端连接。
第一与非门NAND1的另一个输入端用于接收外部时钟信号CLK，输出端与第二与非门NAND2的一个输入端连接。
第二与非门NAND2的另一个输入端用于接收读写控制信号RD_EN/WR_EN，输出端用于输出控制信号ACT。
其中，或非门用于实现逻辑或非功能，当两个输入为低电平(逻辑0)时输出为高电平(逻辑1)。也可以理解为任意输入为高电平(逻辑1)时，输出为低电平(逻辑0)。
与非门有多个输入和一个输出，若当输入均为高电平(1)，则输出为低电平(0)；若输入中至少有一个为低电平(0)，则输出为高电平(1)。
在本申请实施例中，上述反馈回路1011在内部控制信号clk_int_b的配合下，能够快速、稳定的生成合适的控制信号ACT，进而有助于后续提升内部时钟信号CLK_int的生成速度。
参照图5，图5为本申请实施例中提供的一种内部时钟生成模块的电路结构示意图一。在一些实施例中，内部时钟生成模块100还包括第一反相器NOT1，时钟生成单元102包括第一晶体管M0与第二晶体管M1；其中：
第一反相器NOT1的输入端与上述第二与非门NAND2的输出端连接，用于接收上述控制信号ACT，输出端与第一晶体管M0的控制端连接，用于输出上述控制信号ACT的反相信号ACT’。
第一晶体管M0的第一端用于输出内部时钟信号CLK_int，第二端与第二晶体管M1的第一端连接。
第二晶体管M1的第二端接地GND，控制端用于接收延迟预设时长后的上述控制信号。
可以理解的是，上述控制信号的反相信号ACT’可以用于控制第一晶体管M0的开启与关闭。
本申请实施例中，通过反馈回路1011，当输入的时钟信号CLK还未到高电平时，反馈回路1011此时的输出为低电平。由于WR_EN与RD_EN已经为高，故此时的NAND1的输出信号将为低，NOT1的输出信号将为高，即M0的控制信号此时已经有效，为了避免错误的控制信号生成，此时根据CLK所经历的延迟，让M1管的开启时间晚于CLK的上升沿一段时间，可以避免错误的控制信号产生。
参照图6，图6为本申请实施例中提供的一种内部时钟生成模块的电路结构示意图二。
在一些实施例中，内部时钟生成模块100还包括时钟选择单元103；时钟选择单元103被配置为接收外部时钟信号CLK、内部控制信号clk_int_b以及时钟选择信号AD[0]，并基于接收到的信号选择输出上述外部时钟信号CLK或内部时钟信号CLK_int。
参照图7，图7为本申请实施例中提供的一种时钟选择单元的电路结构示意图。在一些实施例中，上述时钟选择单元103包括第二反相器NOT2、第三与非门NAND3，以及依次级联的第三晶体管M2、第四晶体管M3、第五晶体管M4、第六晶体管M5；其中：
第二反相器NOT2的输入端用于接收外部时钟信号CLK，输出端与第三与非门NAND3的一个输入端连接。
第三与非门NAND3的另一个输入端用于接收时钟选择信号AD[0]，第三与非门NAND3的输出端分别与第三晶体管M2的控制端、第四晶体管M3的控制端连接。
第五晶体管M4的控制端用于接收时钟选择信号AD[0]。
第六晶体管M5的控制端用于接收内部控制信号clk_int_b，第二端接地。
第三晶体管M2的第一端连接电源端VDD，第二端用于输出外部时钟信号CLK或内部时钟信号CLK_int。
在一些实施方式中，第三晶体管M2为PMOS，第四晶体管M3、第五晶体管M4、第六晶体管M5均为NMOS。
在一些实施方式中，AD[0]信号为0时将采用内部时钟信号CLK_int，AD[0]信号为1时将采用外部时钟信号。
本申请实施例中，时钟选择单元103基于引入的反馈信号和时钟选择信号AD[0]来作为内外部时钟选择时的控制信号，结构简单，具有很高的稳定性。
参照图8，图8为本申请实施例中提供的一种内部控制信号生成模块的电路结构示意图。在一些实施例中，上述内部控制信号生成模块200包括第三反相器NOT3、第一延迟链201、第二或非门NOR2、第四反相器NOT4、第七晶体管M6、第八晶体管M7及第九晶体管M8；其中：
第七晶体管M6的第一端与第八晶体管M7的第一端均连接电源端VDD，第七晶体管M6的第二端与第八晶体管M7的第二端均与第九晶体管M8的第一端连接，第七晶体管M6的控制端用于接收外部时钟信号CLK。
第八晶体管M7的控制端用于接收控制信号ACT。在一些实施方式中，第八晶体管M7的控制端也可以用于接收控制信号ACT的反相信号ACT’。
第九晶体管M8的第二端与第三反相器NOT3的输入端连接，控制端与第三反相器NOT3的输出端连接。
第三反相器NOT3的输入端用于接收内部时钟信号CLK_int，输出端与第二或非门NOR2的一个输入端连接。
第一延迟链201的输入端与第三反相器NOT3的输出端连接，输出端与第二或非门NOR2的另一个输入端连接。
第二或非门NOR2的输出端与第四反相器NOT4的输入端连接，第四反相器NOT4的输出端用于输出内部控制逻辑信号CNTRL。
其中，上述内部控制信号clk_int_b为第三反相器NOT3的输出端输出的信号。
其中，内部控制逻辑信号CNTRL负责其它数据生成控制信号的产生。
可以理解的是，当内部时钟信号CLK_int被下拉后，此时的内部时钟即为有效，通过继续调整时钟的宽度，将输出一个有效的内部控制信号clk_int_b可以用作其他流程控制。
其中，第七晶体管M6、第八晶体管M7及第九晶体管M8均为PMOS管。
本申请实施例中，第七晶体管M6、第八晶体管M7及第九晶体管M8均可以用于加快内部时钟上拉的速度。
本申请实施例中，内部控制信号生成模块200基于内部时钟信号CLK_int，产生反馈信号clk_int_b，以及基于反馈信号clk_int_b，引入第一延迟链201，通过组合逻辑控制，可以生成内部其它有效控制逻辑信号，并且通过反馈信号控制还可以加快内部时钟上拉的速度。
参照图9，图9为本申请实施例中提供的一种内部时钟生成模块的电路结构示意图三。在一些实施例中，内部控制信号生成模块100还包括第二延迟链104。其中，第二延迟链104的输入端用于接收上述控制信号ACT，第二延迟链104的输出端与第二晶体管M1的控制端连接。
其中，第二延迟链104的延迟时长和第二晶体管M1的开启时间是根据外部时钟CLK和控制信号ACT确定的。
可以理解的是，在引入上述反馈回路1011后，第一晶体管M0上的控制信号会在外部时钟CLK的上升沿到来前出现一定程度的伪开启状态，为了避免错误的控制信号产生，本申请实施例在内部控制信号生成模块100中加入第二延迟链104，第二延迟链104会根据外部时钟CLK和第一晶体管M0的控制信号，来决定延迟的长短(通过调节控制信号AD[1])和第二晶体管M1管的开启时长，从而在安全的情形下，打开第二晶体管M1，完成内部时钟信号CLK_int的产生。
参照图10，图10为本申请实施例中提供的第二延迟链的电路结构示意图。在一些实施例中，第二延迟链104包括延迟选择单元、偶数个依次级联的第五反相器NOT5以及偶数个依次级联的第六反相器NOT6。
其中，上述延迟选择单元的输入端用于接收控制信号ACT，第一输出端与偶数个依次级联的第五反相器NOT5的输入端连接，第二输出端与偶数个依次级联的第六反相器NOT6的输入端连接。
其中，偶数个依次级联的第五反相器NOT5的输出端与偶数个依次级联的第六反相器NOT6的输入端连接，偶数个依次级联的第六反相器NOT6的输出端与第二晶体管M1的控制端连接。
在一些实施方式中，上述延迟选择单元的控制端用于接收选择控制信号AD[1]，并基于该选择控制信号AD[1]选择上述第一输出端或第二输出端与上述延迟选择单元的输入端连通。
参照图11，图11为本申请实施例中提供的一种内部时钟生成模块的电路结构示意图四。在一些实施例中，内部时钟生成模块100还包括追踪单元105。其中，追踪单元105与第一晶体管M1的第一端连接。
在一些实施方式中，追踪单元105用于模拟部分字线WL和部分位线BL的负载，可以对内部时钟进行上拉。
本申请实施例中，在追踪单元105的作用下可以将内部时钟信号CLK_int适时的上拉，满足整体的设计裕度。另外，在追踪单元105中可以基于控制信号AD[2:n]只模拟少量的WL和BL的负载，以减少不必要的版图面积损耗。
可选的，追踪单元105中设置有延迟链。
本申请实施例中，为了提高设计安全性，在追踪单元105中加入了延迟链，可以进一步增强电路设计的鲁棒性，通过结合BL/WL复制技术和延迟链的引入，还可以有效的提高设计的安全性。
参照图12，图12为本申请实施例中提供的一种信号时序示意图。
在图12中，CLK_int_0与WL_0为采用本申请实施例中的自定时电路时输出的信号，CLK_int_1与WL_1为采用相关技术中的自定时电路时输出的信号。
在相关技术中，通常是首先利用触发器或锁存器锁存控制信号，然后再使用锁存后的数据进行时钟生成，然而基于触发器或锁存器本身的特性，其数据输出会有一定延迟，因此便会影响时钟的生成速度；而在本申请实施例中，则是直接使用控制信号进行时钟生成，因此在时钟的生成速度上存在较大优势。
从图12中可以看出，采用本申请中的自定时电路时，从时钟信号触发至WL开启的时间，小于采用相关技术时，从时钟信号触发至WL开启的时间。即在同一个时钟信号下，采用本申请中的自定时电路时，WL开启的时间比采用相关技术时早δ。
本申请实施例提供的自定时电路，通过引入反馈回路，在内部控制信号与最外部的使能控制信号(WR_EN或RD_EN)的配合下，能够快速、稳定的生成控制信号，进而直接使用该控制信号来生成时钟信号，在相同情况下，相较于相关技术中采用触发器或锁存器的设计方案，本申请实施例中的时钟生成过程可以节省至少一级触发器或锁存器引入的延迟时间。同时，通过引入上述反馈回路，在相同工作场景下，与其它采用自定时结构的存储电路相比还能够节省大量功耗。另外，本申请实施例提供的自定时电路，结构简单稳定，通过引入AD系列信号可以调整设计裕量，提高设计的鲁棒性和生产的良率。
基于上述实施例中的描述，本申请实施例中还提供了一种SRAM，该SRAM中包括上述实施例中描述的自定时电路，本申请实施例中不再赘述。
应当理解的是，所述作为分离部件说明的模块可以是或者也可以不是物理上分开的。在本申请各个实施例中的各功能模块可以集成在一起，也可以是各个模块单独物理存在。上述模块成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。
Claims (9)
1.一种自定时电路，其特征在于，包括：内部时钟生成模块与内部控制信号生成模块，其中，所述内部时钟生成模块包括控制单元与时钟生成单元，所述控制单元包括反馈回路；
所述反馈回路被配置为接收外部时钟信号、第一反馈信号、第二反馈信号以及读写控制信号，并基于接收到的所述外部时钟信号、所述第一反馈信号、所述第二反馈信号以及所述读写控制信号，输出控制信号；
所述时钟生成单元被配置为基于所述控制信号生成内部时钟信号；
所述内部控制信号生成模块被配置为基于所述内部时钟信号，生成内部控制信号；其中，所述第一反馈信号为所述内部控制信号，所述第二反馈信号为所述控制信号；
所述反馈回路包括多个逻辑门；所述多个逻辑门包括第一或非门、第一与非门以及第二与非门；其中：所述第一或非门的一个输入端用于接收所述内部控制信号，所述第一或非门的另一个输入端用于接收所述第二反馈信号，所述第一或非门的输出端与所述第一与非门的一个输入端连接；
所述第一与非门的另一个输入端用于接收所述外部时钟信号，所述第一与非门的输出端与所述第二与非门的一个输入端连接；
所述第二与非门的另一个输入端用于接收所述读写控制信号，所述第二与非门的输出端用于输出所述控制信号。
2.根据权利要求1所述的自定时电路，其特征在于，所述多个逻辑门被配置为对所述外部时钟信号、所述第一反馈信号、所述第二反馈信号以及所述读写控制信号进行逻辑运算处理，以生成所述控制信号。
3.根据权利要求2所述的自定时电路，其特征在于，所述内部时钟生成模块还包括第一反相器与时钟选择单元，所述时钟生成单元包括第一晶体管与第二晶体管；其中：
所述第一反相器的输入端与所述第二与非门的输出端连接，所述第一反相器的输出端与所述第一晶体管的控制端连接；
所述第一晶体管的第一端用于输出所述内部时钟信号，所述第一晶体管的第二端与所述第二晶体管的第一端连接；
所述第二晶体管的第二端接地，所述第二晶体管的控制端用于接收延迟预设时长后的所述控制信号；
所述时钟选择单元被配置为接收所述外部时钟信号、所述内部控制信号以及时钟选择信号，并基于接收到的信号选择输出所述外部时钟信号或所述内部时钟信号。
4.根据权利要求3所述的自定时电路，其特征在于，所述时钟选择单元包括第二反相器、第三与非门，以及依次级联的第三晶体管、第四晶体管、第五晶体管、第六晶体管；其中：
所述第二反相器的输入端用于接收所述外部时钟信号，所述第二反相器的输出端与所述第三与非门的一个输入端连接；
所述第三与非门的另一个输入端用于接收所述时钟选择信号，所述第三与非门的输出端分别与所述第三晶体管的控制端、所述第四晶体管的控制端连接；
所述第五晶体管的控制端用于接收所述时钟选择信号；
所述第六晶体管的控制端用于接收所述内部控制信号，所述第六晶体管的第二端接地；
所述第三晶体管的第一端连接电源端，所述第三晶体管的第二端用于输出所述外部时钟信号或所述内部时钟信号。
5.根据权利要求1所述的自定时电路，其特征在于，所述内部控制信号生成模块包括第三反相器、第一延迟链、第二或非门、第四反相器、第七晶体管、第八晶体管及第九晶体管；其中：
所述第七晶体管的第一端与所述第八晶体管的第一端均连接电源端，所述第七晶体管的第二端与所述第八晶体管的第二端均与所述第九晶体管的第一端连接，所述第七晶体管的控制端用于接收所述外部时钟信号；
所述第八晶体管的控制端用于接收所述控制信号；
所述第九晶体管的第二端与所述第三反相器的输入端连接，所述第九晶体管的控制端与所述第三反相器的输出端连接；
所述第三反相器的输入端用于接收所述内部时钟信号，所述第三反相器的输出端与所述第二或非门的一个输入端连接；
所述第一延迟链的输入端与所述第三反相器的输出端连接，所述第一延迟链的输出端与所述第二或非门的另一个输入端连接；
所述第二或非门的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端用于输出内部控制逻辑信号；
所述内部控制信号为所述第三反相器的输出端输出的信号。
6.根据权利要求3所述的自定时电路，其特征在于，所述内部控制信号生成模块还包括第二延迟链，所述第二延迟链的输入端用于接收所述控制信号，所述第二延迟链的输出端与所述第二晶体管的控制端连接；
其中，所述第二延迟链的延迟时长和所述第二晶体管的开启时间是根据所述外部时钟和所述控制信号确定的。
7.根据权利要求6所述的自定时电路，其特征在于，所述第二延迟链包括延迟选择单元、偶数个依次级联的第五反相器以及偶数个依次级联的第六反相器；
所述延迟选择单元的输入端用于接收所述控制信号，所述延迟选择单元的第一输出端与所述偶数个依次级联的第五反相器的输入端连接，所述延迟选择单元的第二输出端与所述偶数个依次级联的第六反相器的输入端连接；
所述偶数个依次级联的第五反相器的输出端与所述偶数个依次级联的第六反相器的输入端连接，所述偶数个依次级联的第六反相器的输出端与所述第二晶体管的控制端连接；
所述延迟选择单元的控制端用于接收选择控制信号，并基于所述选择控制信号选择所述第一输出端或所述第二输出端与所述延迟选择单元的输入端连通。
8.根据权利要求3所述的自定时电路，其特征在于，所述内部时钟生成模块还包括追踪单元，所述追踪单元与所述第一晶体管的第一端连接；
所述追踪单元用于模拟部分字线WL和部分位线BL的负载。
9.一种静态随机存取存储器，其特征在于，所述静态随机存取存储器包括如权利要求1至8任一项所述的自定时电路；
所述静态随机存取存储器包括多条WL，所述自定时电路中的内部时钟信号用于控制所述WL的读写开启。
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