CN115966231A - 低泄漏行解码器以及包含该低泄漏行解码器的存储器结构 - Google Patents

低泄漏行解码器以及包含该低泄漏行解码器的存储器结构 Download PDF

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Abstract

本发明涉及低泄漏行解码器以及包含该低泄漏行解码器的存储器结构，揭示低泄漏行解码器以及包含该行解码器的存储器电路的实施例。该行解码器包括字线驱动器电路，包括第一装置(预驱动器)以及第二装置(字线驱动器)。各第二装置串联连接于第一装置与存储器阵列中的一行的字线间。该第一装置可与正供应电压轨直接连接，并通过页脚与接地轨连接。该第二装置可通过页眉与该正供应电压轨连接，并与该接地轨直接连接。该页眉及页脚的开/关状态由时钟信号依赖型控制信号控制，以使它们同时开启或关闭。通过此配置，当该存储器结构空闲时以及当它操作于正常活跃模式时，最大限度地降低该字线驱动器电路的泄漏功耗。

Description

低泄漏行解码器以及包含该低泄漏行解码器的存储器结构
技术领域
本发明涉及存储器结构，尤其涉及低泄漏行解码器以及包含该低泄漏行解码器的存储器结构的实施例。
背景技术
在目前集成电路设计中考虑的关键因素包括但不限于性能、功耗，以及尺寸缩放。在存储器电路(例如静态随机访问存储器(static random access memory；SRAM)电路)中，泄漏功耗的主要组件是周边电路(例如，行解码器、列解码器以及感测电路)。为最大限度地降低与周边电路关联的泄漏功耗，存储器电路常经配置以操作于“轻休眠模式”。具体地说，存储器电路可经配置以使得：若它在某预定时间段保持空闲，则它会进入轻休眠模式，在此期间将周边电路断电。然而，当该存储器电路不空闲时，尤其，当该存储器电路处于正常活跃模式时，泄漏功耗仍保持很高。
发明内容
一般来说，本文中揭示结构的实施例。该结构可包括第一装置及第二装置。各该第二装置可与该第一装置的其中相应一个串联连接。该第一装置可与第一电压轨(例如，正供应电压轨，在本文中也称为VDD轨)电性连接。该第二装置可与第二电压轨(例如，负供应电压轨或接地轨，在本文中也称为VSS轨)电性连接。该结构还可包括第一开关(在本文中也称为页眉)以及第二开关(在本文中也称为页脚)。该第一开关可连接于该第一电压轨与该第二装置之间，并由第一控制信号控制。该第二开关可连接于该第二电压轨与该第一装置之间，并由第二控制信号控制。而且，该第一控制信号及该第二控制信号可为时钟信号依赖型控制信号。
更具体地说，本文中揭示行解码器结构的实施例。该行解码器结构可包括字线驱动器电路。该字线驱动器电路可包括第一逻辑门及第二逻辑门。各该第二逻辑门可串联连接于该第一逻辑门的其中相应一个与存储器阵列中的一行存储器单元的相应字线之间。该第一逻辑门可与第一电压轨(例如，正供应电压轨，在本文中也称为VDD轨)电性连接。该第二逻辑门可与第二电压轨(例如，负供应电压轨或接地轨，在本文中也称为VSS轨)电性连接。该结构还可包括第一开关(在本文中也称为页眉)以及第二开关(在本文中也称为页脚)。该第一开关可连接于该第一电压轨与该第二装置之间，并由第一控制信号控制。该第二开关可连接于该第二电压轨与该第一装置之间，并由第二控制信号控制。而且，该第一控制信号及该第二控制信号可为时钟信号依赖型控制信号。
本文中还揭示包含上述行解码器结构的存储器结构的实施例。该存储器结构可包括布置于列及行的存储器单元阵列。该存储器结构还可包括分别针对该些行的字线，以及与各该字线连接的行解码器。具体地说，该行解码器可包括字线驱动器电路。该字线驱动器电路可包括第一逻辑门及第二逻辑门。各该第二逻辑门可串联连接于该第一逻辑门的其中相应一个与该阵列中的一行存储器单元的相应字线之间。该第一逻辑门可与第一电压轨(例如，正供应电压轨，在本文中也称为VDD轨)电性连接。该第二逻辑门可与第二电压轨(例如，负供应电压轨或接地轨，在本文中也称为VSS轨)电性连接。该结构还可包括第一开关(在本文中也称为页眉)以及第二开关(在本文中也称为页脚)。该第一开关可连接于该第一电压轨与该第二装置之间，并由第一控制信号控制。该第二开关可连接于该第二电压轨与该第一装置之间，并由第二控制信号控制。而且，该第一控制信号及该第二控制信号可为时钟信号依赖型控制信号。
在上述结构实施例中，当该存储器结构空闲时以及当该存储器结构操作于正常活跃模式时(例如，在读取及/或写入操作之间)，最大限度地降低该行解码器的该字线驱动器电路的泄漏功耗。此外，消除对轻休眠操作模式的需求，因此，也消除对实施此类轻休眠模式所需的任意额外组件的需求。
附图说明
通过参照附图自下面的详细说明将更好地理解本发明，该些附图并不一定按比例绘制，且其中：
图1显示所揭示的用于存储器电路的低泄漏行解码器的实施例的示意图；
图2A显示可被包含于图1的行解码器中的第一装置(例如，NAND逻辑门)的示意图；
图2B显示可被包含于图1的行解码器中的第二装置(例如，NOT逻辑门)的示意图；
图2C显示可被包含于图1的行解码器中的第三装置(例如，NOR逻辑门)的示意图；
图2D显示可被包含于图1的行解码器中的第四装置(例如，另一个NOT逻辑门)的示意图；
图3显示图1的行解码器的操作所需的各种信号(包括第一时钟信号(CLK1)、第二时钟信号(CLK2)、第一控制信号(CTL1)、第二控制信号(CTL2)、电压电平(RVDD)、另一个电压电平(RVSS)，以及第三时钟信号(CLK3))的波形图；
图4显示包含图1的行解码器的存储器结构的示例实施例的示意图；
图5显示可被包含于图4的存储器结构中的存储器阵列中的示例6T-SRAM单元的示意图；以及
图6显示当该行解码器被包含于存储器结构例如图4的存储器结构中时图3中所示的相同信号的波形图。
具体实施方式
如上所述，在存储器电路(例如静态随机访问存储器(SRAM)电路)中，泄漏功耗的主要组件是周边电路(例如，行解码器、列解码器以及感测电路)。为最大限度地降低与周边电路关联的泄漏功耗，存储器电路常经配置以操作于“轻休眠模式”。具体地说，存储器电路可经配置以使得：若它在某预定时间段保持空闲，则它会进入轻休眠模式，在此期间将周边电路断电。然而，当该存储器电路不空闲时，尤其，当该存储器电路处于正常活跃模式时，泄漏功耗仍保持很高。
鉴于上述，本文中揭示低泄漏行解码器以及包含该低泄漏行解码器的存储器电路的实施例。所揭示的行解码器实施例可包括字线驱动器电路，其包括第一装置(在本文中也称为字线预驱动器)以及第二装置(在本文中也称为字线驱动器)。各第二装置可串联连接于第一装置与存储器阵列中的一行的字线之间。该字线驱动器电路还可包括页眉及页脚。不过，替代该页眉连接各该第一及第二装置与正供应电压轨(在本文中也称为第一电压轨或VDD轨)且该页脚连接各该第一及第二装置与负供应电压轨或接地轨(在本文中也称为第二电压轨或VSS轨)以在确定该存储器电路空闲时使该字线驱动器电路可响应休眠模式启动信号而选择性断电(如现有技术那样)，在所揭示的行解码器实施例中，该第一装置与该第一电压轨直接连接并通过该页脚与该第二电压轨连接，且该第二装置通过该页眉与该第一电压轨连接并与该第二电压轨直接连接。而且，该页眉及页脚的开/关状态由时钟信号依赖型控制信号控制，而不是休眠模式启动信号依赖型控制信号。在所揭示的结构实施例中，当包含该行解码器的该存储器结构空闲时以及当该存储器结构操作于正常活跃模式时(例如，在读取及/或写入操作之间)，最大限度地降低泄漏功耗。此外，消除对轻休眠操作模式的需求，因此，也消除对实施此类轻休眠模式所需的任意额外硬件的需求，包括例如：输入控制引脚；以及额外隔离开关(例如，n型场效应晶体管)，用于在此类轻休眠模式期间选择性连接该些字线与接地，以防止该些字线的高阻抗(hi-Z)或浮置。
请参照图1，本文中揭示行解码器101的实施例。与传统行解码器类似，行解码器101可包括行地址解码逻辑以及字线驱动器电路。不过，与传统行解码器不同，行解码器101中的字线驱动器电路110可经独特配置，尤其，可具有时钟功率门控方案，以减少泄漏功耗。
尤其，行解码器101可包括行地址解码逻辑103。行地址解码逻辑103可经配置以接收行地址102，且在给定该行地址的情况下，分别输出行特定字线选择信号(Sa-Sn)104a-104n。行地址解码逻辑是本领域公知的，因此，自本说明书省略细节，以允许读者关注所揭示实施例的显著态样。应当理解，输入行地址解码逻辑103中的行地址102将识别存储器结构中的多条字线(WLa-WLn)123a-123n中的一条特定字线，并且自行地址解码逻辑103输出的字线选择信号104a-104n将包括针对由行地址102识别的该特定字线的具有逻辑高电平(也就是，1)的一个字线选择信号以及具有逻辑低电平(也就是，0)的所有其它字线选择信号。
行解码器101还可包括与行地址解码逻辑103连接的字线驱动器电路110。字线驱动器电路110可经配置以自行地址解码逻辑103接收字线选择信号104a-104n，并响应字线选择信号104a-104n选择性激活多条字线123a-123n的其中一条特定字线(也就是，将一条特定字线上的字线电压(VWL)从逻辑低电平切换至逻辑高电平，例如从接地切换至VDD，以启动读取或写入操作)。具体地说，字线驱动器电路110可包括第一装置119a-119n(在本文中也称为字线预驱动器)以及第二装置121a-121n(在本文中也称为字线驱动器)。各第二装置121a-121n可串联连接于第一装置119a-119n的其中相应一个与字线123a-123n的其中相应一个之间。
各第一装置119a-119n可经配置以基于自行地址解码逻辑103接收的相应字线选择信号104a-104n与时钟信号(CLK3)109(参见下面关于生成此时钟信号109的详细讨论，在本文中也将此时钟信号称为第三时钟信号)生成字线预驱动器输出信号(PDOa-PDOn)120a-120n。例如，第一装置119a-119n可为第一逻辑门，尤其双输入单输出逻辑门。各第一逻辑门可接收两个数字输入(也就是行特定字线选择信号(S)及CLK3)，并基于在该两个数字输入上的逻辑电平，可输出数字输出(也就是，行特定字线预驱动器输出信号(PDO))。该第一逻辑门可为例如NAND门，如图2A中所示。本领域的技术人员将意识到，当该两个数字输入都处于逻辑低电平(也就是，0,0)时以及当该两个数字输入处于不同的逻辑电平(也就是，0,1或1,0)时，NAND门的数字输出将处于逻辑高电平(也就是，1)，但当该两个数字输入都处于逻辑高电平(也就是，1,1)时，该NAND门的数字输出将处于逻辑低电平(也就是，0)。因此，自包括NAND门的第一装置输出的字线预驱动器输出信号(PDO)仅当该第一装置所接收的字线选择信号(S)与CLK3都处于逻辑高电平(也就是，1,1)时才会处于逻辑低电平(也就是，0)。
第二装置121a-121n可经配置以分别从第一装置119a-119n接收字线预驱动器输出信号120a-120n。第二装置121a-121n还可经配置以分别基于字线预驱动器输出信号120a-120n生成并输出字线驱动器输出信号(DOa-DOn)122a-122n。例如，第二装置121a-121n可为第二逻辑门，尤其反相器(也称为NOT门，如图2B中所示)。本领域的技术人员将意识到，当该数字输入处于逻辑高电平(也就是，1)时，反相器或NOT门的数字输出将为逻辑低电平(也就是，0)，反之亦然。因此，由包括反相器的第二装置生成并输出的字线驱动器输出信号将在该第二装置所接收的该字线预驱动器输出信号处于逻辑高电平(也就是，1)时处于逻辑低电平(也就是，0)，并在该第二装置所接收的该字线预驱动器信号处于逻辑低电平(也就是，0)时处于逻辑高电平(也就是，1)。当从第二装置向字线输出的该字线驱动器输出信号处于逻辑低电平时，在该字线上的字线电压(VWL)将保持于低电压电平。然而，当从第二装置向字线输出的该字线驱动器输出信号切换至逻辑高电平时，在该字线上的字线电压(VWL)增加至VDD(也就是，该字线被选择性激活，以启动读取或写入操作的执行)。
如上所述，字线驱动器电路110是独特配置的，尤其，具有时钟功率门控方案，以减少泄漏功耗。具体地说，在字线驱动器电路110中，第一装置119a-119n分别与第一电压轨199(例如，正供应电压轨，在本文中也称为VDD轨)电性连接。第二装置121a-121n分别与第二电压轨198(例如，负供应电压轨或接地轨，在本文中也称为VSS轨)电性连接。
字线驱动器电路110还可包括第一开关115(在本文中也称为页眉)。第一开关115可为例如p型场效应晶体管(PFET)，其连接于第一电压轨199与第二装置121a-121n之间。也就是说，PFET型第一开关115可具有与第一电压轨199连接的第一源极节点以及与各第二装置121a-121n连接的第一漏极节点117(例如，如图2B中所示)。PFET型第一开关115还可由第一控制信号(CTL1)112控制。也就是说，PFET型第一开关115可具有栅极，并可将第一控制信号112施加于该栅极，以控制开/关状态。具体地说，当第一控制信号112处于逻辑低电平(也就是，0)时，PFET型第一开关115处于开状态，且第二装置121a-121n全部与第一电压轨199电性连接，而当第一控制信号112处于逻辑高电平(也就是，1)时，PFET型第一开关115处于关状态，且第二装置121a-121n全部与第一电压轨199断开。
字线驱动器电路110还可包括第二开关116(在本文中也称为页脚)。第二开关116可为例如n型场效应晶体管(NFET)，其连接于第二电压轨198与第一装置119a-119n之间。也就是说，NFET型第二开关116可具有与第二电压轨198连接的第二源极节点以及与各第一装置119a-119n连接的第二漏极节点118(例如，如图2A中所示)。NFET型第二开关116还可由第二控制信号(CTL2)114控制。也就是说，NFET型第二开关116可具有栅极，并可将第二控制信号114施加于该栅极，以控制开/关状态。具体地说，当第二控制信号114处于逻辑高电平(也就是，1)时，NFET型第二开关116处于开状态，且第一装置119a-119n全部与第二电压轨198电性连接，而当第二控制信号114处于逻辑低电平(也就是，0)时，NFET型第二开关116处于关状态，且第一装置119a-119n全部与第二电压轨198断开。
而且，在字线驱动器电路110内，第一控制信号112及第二控制信号114(如上所述分别控制第一开关115及第二开关116的开/关状态)可为时钟信号依赖型控制信号。更具体地说，字线驱动器电路110还可包括时钟脉冲发生器106。此时钟脉冲发生器106可经配置以(例如，自外部时钟信号发生器)接收第一时钟信号(CLK1)105，且利用第一时钟信号105生成并输出第二时钟信号(CLK2)107。第二时钟信号107可由时钟脉冲发生器106生成，以使第二时钟信号107的上升时钟沿紧跟在第一时钟信号105的上升时钟沿之后(例如，两个反相器延迟)，从而使第二时钟信号107的脉冲宽度独立于第一时钟信号105的脉冲宽度。CLK2脉冲是内部自定时的，以使脉冲重复频率(pulse repetition frequency；PRF)大致相同。能够从一个时钟信号生成另一个时钟信号(如上所述)的时钟脉冲发生器是本领域公知的，因此，自本说明书省略其细节，以允许读者关注所揭示的结构实施例的显著态样。
字线驱动器电路110还可包括第三装置111及第四装置113。第三装置111可经配置以接收第一时钟信号105及第二时钟信号107作为输入，且生成并输出第一控制信号112(CTL1)至第一开关115及第四装置113。如上所述，第一控制信号112可控制第一开关115的开/关状态。第四装置113可接收第一控制信号112作为输入，且可生成并输出第二控制信号114(CTL2)至第二开关116。如上所述，第二控制信号114可控制第二开关116的开/关状态。例如，第三装置111可为双输入单输出逻辑门，尤其NOR门，如图2C中所示，且第四装置113可为反相器(在本文中也称为NOT门，如图2D中所示)。本领域的技术人员将意识到，当两个数字输入都处于逻辑高电平(也就是，1,1)时以及当两个数字输入处于不同的逻辑电平(也就是，0,1或1,0)时，NOR门的数字输出将处于逻辑低电平(也就是，0)，但当两个数字输入都处于逻辑低电平(也就是，0,0)时，NOR门的数字输出将处于逻辑高电平(也就是，1)。同样，本领域的技术人员将意识到，当数字输入处于逻辑高电平(也就是，1)时，反相器或NOT门的数字输出将为逻辑低电平(也就是，0)，反之亦然。
因此，自包括NOR门的第三装置输出的第一控制信号112依赖于时钟信号，且仅当第三装置111所接收的第一时钟信号105及第二时钟信号107都处于逻辑低电平(也就是，0,0)时才会处于逻辑高电平(也就是，1)，从而关闭PFET型第一开关115。而且，仅在第一控制信号112切换至逻辑高值以后，从包括反相器的第四装置输出的第二控制信号114才会切换至逻辑低电平(也就是，0)，从而关闭NFET型第二开关116。因此，若该第一开关开启，第二开关也开启，反之亦然。当PFET型第一开关115关闭时，该第一开关的漏极节点117将不再保持于VDD(也就是，它将浮置)，且从第一电压轨199通过各第二装置121a-121n至第二电压轨198的潜在泄漏电流路径被阻断。类似地，当NFET型第二开关116关闭时，该第二开关的漏极节点118将不再保持于VSS(也就是，它将浮置)，且从第一电压轨199通过各第一装置119a-119n至第二电压轨198的潜在泄漏电流路径也被阻断。
如上所述，第一装置119a-119n的输入可为自行地址解码逻辑103接收的相应字线选择信号104a-104n以及第三时钟信号(CLK3)109。字线驱动器电路110还可包括延迟电路108。此延迟电路108可经配置以接收第二时钟信号107，且生成并输出第三时钟信号109，从而第三时钟信号109是第二时钟信号107的延迟版。该延迟可为两个或四个反相器延迟级。能够生成并输出时钟信号的延迟版(如上所述)的延迟电路是本领域公知的，因此，自本说明书省略其细节，以允许读者关注所揭示的结构实施例的显著态样。
图3显示上面说明的且行解码器101操作所需的各种信号的波形图，包括第一时钟信号(CLK1)105、第二时钟信号(CLK2)107、第一控制信号(CTL1)112、第二控制信号(CTL2)114、在第一开关115的第一漏极节点117上的电压电平(RVDD)、在第二开关116的第二漏极节点118上的电压电平(RVSS)，以及第三时钟信号(CLK3)109)。应当注意，在第一时钟信号(CLK1)的上升沿上触发第一控制信号(CTL1)112向低状态的切换以及第二控制信号(CTL2)向高状态的切换，如箭头301所示；而在第二时钟信号(CLK2)的下降沿上触发第一控制信号(CTL1)112返回高状态的切换以及第二控制信号(CTL2)返回低状态的切换，如箭头302所示。而且，第二时钟信号107及第三时钟信号109应当经生成以使第一开关115及第二开关116开启，从而在第三时钟信号109的上升沿之前(也就是，在启动任何读取或写入操作之前导致零延迟影响)将第一漏极节点117上拉至VDD并将第二漏极节点118下拉至VSS。第二时钟信号107及第三时钟信号109还应当经生成以使第一开关115及第二开关116关闭，并允许第一漏极节点117及第二漏极节点118浮置(仅在第三时钟信号109的下降沿之后(也就是，仅在完成任意读取或写入操作之后)。
请参照图4，本文中还揭示包含上述低泄漏行解码器结构101的存储器结构100的实施例。
具体地说，存储器结构100可为例如静态随机访问存储器(SRAM)电路或采用行解码器的任意其它合适的存储器电路(例如，DRAM、MRAM、Flash、OTP等)。该存储器电路结构可包括布置于列A-N及行a-n的存储器单元160的阵列150。存储器结构100还可包括每列至少一条位线。例如，若该存储器结构包括SRAM电路，则它可包括针对每列的互补位线对(也就是，针对每列的真位线(BLT)及补位线(BLC))。例如，参见列A的BLT 124A及BLC 125A，列B的BLT 124B及BLC 125B，依此类推。该存储器结构还可包括针对每行的字线(WL)。例如，参见行a的WL 123a，行b的WL 123b，依此类推。本领域的技术人员将意识到，每列的位线总数及每行的字线总数将依赖于所使用的存储器单元的类型。
出于示例目的，存储器单元160在下面说明并在附图中显示为六晶体管(6T)SRAM单元。如图5中所示，6T-SRAM单元160可包括：两个通栅晶体管(例如，两个N型场效应晶体管(NFET))；两个上拉晶体管(例如，两个P型场效应晶体管(PFET))；以及两个下拉晶体管(例如，两个额外NFET)。具体地说，6T-SRAM单元160可包括第一反相器及第二反相器。该第一反相器可包括在第一电压轨199(例如，正供应电压轨，在本文中也称为VDD轨)与第二电压轨198(例如，接地轨或负供应电压轨，在本文中也称为VSS轨)之间串联连接的第一上拉晶体管163a(例如，PFET)及第一下拉晶体管164a(例如，NFET)。该第二反相器可包括在相同电压轨之间串联连接的第二上拉晶体管163b(例如，另一个PFET)及第二下拉晶体管164b(例如，另一个NFET)。该第一及第二反相器可交叉耦接。也就是说，可将第二上拉晶体管163b及第二下拉晶体管164b的栅极与第一数据节点162a连接，该连接是第一上拉晶体管163a与第一下拉晶体管164a之间的接合点。此外，可将第一上拉晶体管163a及第一下拉晶体管164a的栅极与第二数据节点162b连接，该连接处于第二上拉晶体管163b与第二下拉晶体管164b之间的接合处。6T-SRAM单元160还可包括一对通栅晶体管(例如，NFET)，包括串联连接于一列的BLT 124与第一数据节点162a之间的第一通栅晶体管161a，以及串联连接于同一列的BLC125与第二数据节点162b之间的第二通栅晶体管161b。可将第一及第二通栅晶体管161a及161b的栅极与特定行的WL 123连接。
本领域的技术人员将意识到，此类6T SRAM单元160可以三种不同模式操作：待机、写入以及读取。在待机模式下，该单元空闲。在写入模式下，将数据值写入该单元中。具体地说，若要将数据值“1”写入第一数据节点162a，则将BLC 125设置在第一或低电压电平处(例如，放电至接地(GND))，并将BLT 124充电至大于该第一电压电平的第二电压电平(例如，VDD)。选择性激活WL 123(也就是，切换至VDD)，以开启该第一及第二通栅晶体管161a及161b，从而在第一数据节点162a上储存数据值“1”。相反，若要将数据值“0”写入第一数据节点162a，则将BLT 124放电并将BLC 125充电至该第二电压电平。接着，选择性激活WL 123，以开启第一及第二通栅晶体管161a及161b，从而在第一数据节点162a上储存数据值“0”。在读取模式下，读取在第一数据节点162a上的储存数据值。具体地说，将BLT 124及BLC 125都预充电至该第二电压电平，并选择性激活WL 123，以开启第一及第二通栅晶体管161a及161b。当数据值“1”储存于第一数据节点162a上时，BLT 124将保持充电于其预充电电压电平，且在BLC 125上的电压电平将通过第二通栅晶体管161b及第二下拉晶体管164b被下拉。当数据值“0”储存于第一数据节点162a上时，在BLT 124上的电压电平将通过第一通栅晶体管161a及第一下拉晶体管164a被下拉，且BLC 125将保持充电于其预充电电压电平。上面关于6T-SRAM单元的说明仅出于示例目的，并非意图限制。应当理解，作为替代，包含于存储器阵列150中的存储器单元160可为具有不同配置的6T SRAM单元、不同类型的SRAM单元(例如，八晶体管(8T)SRAM单元、十晶体管(10T)SRAM单元等)，或类似地需要激活字线以执行读取或写入操作的不同类型的存储器单元。
存储器结构100还可包括控制器181及周边电路，该周边电路经配置以响应控制器181的控制信号操作。具体地说，该周边电路可包括低泄漏行解码器101，如上面详细讨论及图1中所示，其可与该些行的字线123a-123n连接，并可包括例如地址解码逻辑103、延迟电路108、以及字线驱动器电路110，以选择性激活一个特定行的一条特定字线(例如，用以将特定行的该字线从接地切换至VDD)，从而启动包含于该特定行内并与该特定字线连接的存储器单元中的读取或写入操作。该周边电路还可包括列解码器182，其与该些列的位线电性连接，并可包括例如列地址解码逻辑及位线驱动器电路，以依据操作模式适当偏置选定位线。该周边电路还可包括感测电路183，其经配置以能够自阵列150内的存储器单元160读取储存的数据。应当理解，尽管低泄漏行解码器101是独特的(如所讨论的那样)，但控制器、列解码器以及感测电路是存储器结构的公知组件，因此，自本说明书省略其细节，以允许读者关注所揭示的结构实施例的显著态样。
图6显示上面说明的且在存储器结构100内的行解码器101操作所需的各种信号的波形图，包括第一时钟信号(CLK1)105、第二时钟信号(CLK2)107、第一控制信号(CTL1)112、第二控制信号(CTL2)114、在第一开关115的第一漏极节点117上的电压电平(RVDD)、在第二开关116的第二漏极节点118上的电压电平(RVSS)，以及第三时钟信号(CLK3)109。如上就图3中所示的波形所述，在第一时钟信号(CLK1)的上升沿上触发第一控制信号(CTL1)112向低状态的切换以及第二控制信号(CTL2)向高状态的切换，如箭头601所示，而在第二时钟信号(CLK2)的下降沿上触发第一控制信号(CTL1)112返回高状态的切换以及第二控制信号(CTL2)返回低状态的切换，如箭头602所示。而且，第二时钟信号107及第三时钟信号109应当经生成以使第一开关115及第二开关116开启，从而在第三时钟信号109的上升沿之前(也就是，在启动任何读取或写入操作之前)将第一漏极节点117上拉至VDD并将第二漏极节点118下拉至VSS。第二时钟信号107及第三时钟信号109还应当经生成以使第一开关115及第二开关116关闭，并允许第一漏极节点117及第二漏极节点118浮置(仅在第三时钟信号109的下降沿之后(也就是，仅在完成任意读取或写入操作之后))。应当注意，图6中显示多个时钟周期，且在此情况下，当第一开关115及第二开关116在第二时钟信号107的脉冲之间都关闭时，在第一开关115的第一漏极节点117及第二开关116的第二漏极节点118上的电压电平的波形分别为不下降和不上升。这是因为在存储器结构100中包含行解码器101，由此导致巨大的电容负载及电容耦合。具体地说，在没有相邻布线的情况下，关闭行解码器101的字线驱动器电路110的第一开关115及第二开关116会导致第一漏极节点117上的电压电平下降以及第二漏极节点118上的电压电平上升。然而，由于巨大的电容负载以及与存储器结构100内的相邻布线的电容耦合，因此避免在第一开关115的第一漏极节点117及第二开关116的第二漏极节点118上的电压电平在第二时钟信号107的脉冲之间的短时间段期间发生显著变化(也就是，保持基本恒定)，如图所示。而且，尽管当开关115及116于短时间段时关闭，在第一开关115的第一漏极节点117及第二开关116的第二漏极节点118上的电压电平没有显著变化，但由于从第一电压轨199通过各第二装置121a-121n至第二电压轨198以及从第一电压轨199通过各第一装置119a-119n至第二电压轨198的潜在泄漏电流路径仍被阻断，因此泄漏功耗仍被最大限度地降低。
在上述结构实施例中，当包含行解码器101的存储器结构100空闲时以及当该存储器结构操作于正常活跃模式时(例如，在执行读取及/或写入操作之间)，最大限度地降低在行解码器101内的字线驱动器电路110的泄漏功耗。此外，消除对轻休眠操作模式的需求，因此，也消除对实施此类轻休眠模式所需的任意额外组件的需求，包括但不限于：额外开关(例如，n型场效应晶体管)，用于在此类轻休眠模式期间连接该些字线与接地，以防止该些字线的高阻抗(hi-Z)或浮置。
应当理解，本文中所使用的术语是出于说明所揭示的结构及方法的目的，并非意图限制。例如，除非上下文中另外明确指出，否则这里所使用的单数形式“一个”以及“该”也意图包括复数形式。另外，本文中所使用的术语“包括”表明所述特征、整体、步骤、操作、元件和/或组件的存在，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件，和/或其群组。而且，本文中所使用的术语例如“右”、“左”、“垂直”、“水平”、“顶部”、“底部”、“上方”、“下方”、“平行”、“垂直”等意图说明当它们以附图中取向并显示时的相对位置(除非另外指出)，且术语如“接触”、“直接接触”、“毗邻”、“直接相邻”、“紧邻”等意图表示至少一个元件物理接触另一个元件(没有其它元件隔开所述元件)。本文中所使用的术语“横向”说明当元件以附图中取向并显示时该些元件的相对位置，尤其表示一个元件位于另一个元件的侧边而不是另一个元件的上方或下方。例如，一个元件横向邻近另一个元件将在该另一个元件旁边，一个元件横向紧邻另一个元件将直接在该另一个元件旁边，以及一个元件横向围绕另一个元件将邻近并环绕该另一个元件的外侧壁。下面的权利要求中的所有方式或步骤加功能元素的相应结构、材料、动作及等同意图包括执行该功能的任意结构、材料或动作结合具体请求保护的其它请求保护的元素。
对本发明的各种实施例所作的说明是出于示例说明的目的，而非意图详尽无遗或限于所揭示的实施例。许多修改及变更将对于本领域的普通技术人员显而易见，而不背离所述实施例的范围及精神。本文中所使用的术语经选择以最佳解释所述实施例的原理、实际应用或在市场已知技术上的技术改进，或者使本领域的普通技术人员能够理解本文中所揭示的实施例。

Claims (20)

1.一种结构，其特征在于，包括：
第一装置，与第一电压轨连接；
第二装置，与第二电压轨连接，其中，各该第一装置还与该第二装置的其中之一串联连接；
第一开关，连接于该第一电压轨与该第二装置间；以及
第二开关，连接于该第二电压轨与该第一装置间，
其中，该第一开关由第一控制信号控制，其中，该第二开关由第二控制信号控制，以及其中，该第一控制信号及该第二控制信号依赖于时钟信号。
2.如权利要求1所述的结构，其特征在于，
该第一电压轨包括正供应电压轨，且该第二电压轨包括负供应电压轨或接地轨，以及
其中，该第一开关包括p型场效应晶体管，且该第二开关包括n型场效应晶体管。
3.如权利要求2所述的结构，其特征在于，还包括：
脉冲发生器，经配置以接收第一时钟信号并输出第二时钟信号；
第三装置，经配置以接收该第一时钟信号及该第二时钟信号并向该第一开关输出该第一控制信号；以及
第四装置，包括反相器，经配置以接收该第一控制信号并向该第二开关输出该第二控制信号，
其中，当该第一时钟信号及该第二时钟信号都处于逻辑低电平时，该第一控制信号切换至逻辑高电平，以关闭该p型场效应晶体管，从而断开该第一装置与该第一电压轨，且该第二控制信号切换至逻辑低电平，以关闭该n型场效应晶体管，从而断开该第二装置与该第二电压轨。
4.如权利要求3所述的结构，其特征在于，该第三装置包括NOR门。
5.如权利要求1所述的结构，其特征在于，该第一装置及该第二装置包括逻辑门。
6.如权利要求1所述的结构，其特征在于，该第一装置包括双输入单输出逻辑门。
7.如权利要求1所述的结构，其特征在于，该第一装置包括NAND门，以及其中，该第二装置包括反相器。
8.一种结构，其特征在于，包括：
第一逻辑门，与第一电压轨连接；
第二逻辑门，与第二电压轨连接，其中，各该第二逻辑门串联连接于该第一逻辑门的其中之一与存储器阵列中的一行存储器单元的相应字线间；
第一开关，连接于该第一电压轨与该第二逻辑门间；以及
第二开关，连接于该第二电压轨与该第一逻辑门间，
其中，该第一开关由第一控制信号控制，其中，该第二开关由第二控制信号控制，以及其中，该第一控制信号及该第二控制信号依赖于时钟信号。
9.如权利要求8所述的结构，其特征在于，
该第一电压轨包括正供应电压轨，且该第二电压轨包括负供应电压轨或接地轨，以及
其中，该第一开关包括p型场效应晶体管，且该第二开关包括n型场效应晶体管。
10.如权利要求9所述的结构，其特征在于，还包括：
脉冲发生器，经配置以接收第一时钟信号并输出第二时钟信号；
第三逻辑门，经配置以接收该第一时钟信号及该第二时钟信号并向该第一开关输出该第一控制信号；以及
第四逻辑门，包括反相器，经配置以接收该第一控制信号并向该第二开关输出该第二控制信号，
其中，当该第一时钟信号及该第二时钟信号都处于逻辑低电平时，该第一控制信号切换至逻辑高电平，以关闭该p型场效应晶体管，从而断开该第一逻辑门与该第一电压轨，且该第二控制信号切换至逻辑低电平，以关闭该n型场效应晶体管，从而断开该第二逻辑门与该第二电压轨。
11.如权利要求10所述的结构，其特征在于，该第三逻辑门包括NOR门。
12.如权利要求10所述的结构，其特征在于，该第一逻辑门包括NAND门，以及其中，该第二逻辑门包括反相器。
13.如权利要求12所述的结构，其特征在于，还包括：
行地址解码逻辑，经配置以接收行地址且在给定该行地址的情况下，分别向该NAND门输出行特定字线选择信号；以及
延迟电路，经配置以接收该第二时钟信号并向该NAND门输出第三时钟信号，
其中，向各NAND门的输入包括行特定字线选择信号及该第三时钟信号，以使针对任意特定行的任意特定字线仅在针对该特定行的该行特定字线选择信号及该第三时钟信号都处于逻辑高电平时才被激活。
14.一种结构，其特征在于，包括：
存储器单元阵列布置于列及行中；
分别针对该些行的字线；以及
行解码器，包括：
第一逻辑门，与第一电压轨连接；
第二逻辑门，与第二电压轨连接，其中，各该第二逻辑门串联连接于该第一逻辑门的其中之一与该存储器单元的一行的相应字线间；
第一开关，连接于该第一电压轨与该第二逻辑门间；以及
第二开关，连接于该第二电压轨与该第一逻辑门间，
其中，该第一开关由第一控制信号控制，其中，该第二开关由第二控制信号控制，以及其中，该第一控制信号及该第二控制信号依赖于时钟信号。
15.如权利要求14所述的结构，其特征在于，
该第一电压轨包括正供应电压轨，且该第二电压轨包括负供应电压轨或接地轨，以及
其中，该第一开关包括p型场效应晶体管，且该第二开关包括n型场效应晶体管。
16.如权利要求15所述的结构，其特征在于，该行解码器包括：
脉冲发生器，经配置以接收第一时钟信号并输出第二时钟信号；
第三逻辑门，经配置以接收该第一时钟信号及该第二时钟信号并向该第一开关输出该第一控制信号；以及
第四逻辑门，包括反相器，经配置以接收该第一控制信号并向该第二开关输出该第二控制信号，
其中，当该第一时钟信号及该第二时钟信号都处于逻辑低电平时，该第一控制信号切换至逻辑高电平，以关闭该p型场效应晶体管，从而断开该第一逻辑门与该第一电压轨，且该第二控制信号切换至逻辑低电平，以关闭该n型场效应晶体管，从而断开该第二逻辑门与该第二电压轨。
17.如权利要求16所述的结构，其特征在于，该第三逻辑门包括NOR门。
18.如权利要求16所述的结构，其特征在于，该第一逻辑门包括NAND门，以及其中，该第二逻辑门包括反相器。
19.如权利要求18所述的结构，其特征在于，该行解码器还包括：
行地址解码逻辑，经配置以接收行地址且在给定该行地址的情况下，分别向该NAND门输出行特定字线选择信号；以及
延迟电路，经配置以接收该第二时钟信号并向该NAND门输出第三时钟信号，
其中，向各NAND门的输入包括行特定字线选择信号及该第三时钟信号，以使针对任意特定行的任意特定字线仅在针对该特定行的该行特定字线选择信号及该第三时钟信号都处于逻辑高电平时才被激活。
20.如权利要求14所述的结构，其特征在于，该存储器单元包括静态随机访问存储器单元。
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