TW202230360A - 記憶體電路及在其中轉移資料之方法 - Google Patents

記憶體電路及在其中轉移資料之方法 Download PDF

Info

Publication number
TW202230360A
TW202230360A TW110131035A TW110131035A TW202230360A TW 202230360 A TW202230360 A TW 202230360A TW 110131035 A TW110131035 A TW 110131035A TW 110131035 A TW110131035 A TW 110131035A TW 202230360 A TW202230360 A TW 202230360A
Authority
TW
Taiwan
Prior art keywords
word line
signal
circuit
node
memory circuit
Prior art date
Application number
TW110131035A
Other languages
English (en)
Other versions
TWI780867B (zh
Inventor
阿圖爾 卡多奇
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202230360A publication Critical patent/TW202230360A/zh
Application granted granted Critical
Publication of TWI780867B publication Critical patent/TWI780867B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2209—Concurrent read and write

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Communication Control (AREA)

Abstract

一種記憶體電路，包括多個字元線、耦接至字元線的字元線驅動器、以及耦接至字元線的加速器電路。字元線驅動器被配置為輸出第一字元線訊號至多個字元線中的第一字元線，且加速器電路包括第一節點，被配置為承載第一電源供應電壓，並被配置為回應於脈衝訊號及第一字元線訊號，將多個字元線中的第一字元線耦接至第一節點。

Description

記憶體電路及在其中轉移資料之方法
總體而言，本發明係關於記憶體電路；特定而言，係關於包括字元線(word line)加速器(booster)電路的記憶體電路。
記憶體陣列資料存取包括讀取及寫入操作，受到積體電路(IC)特徵的影響，例如寄生電阻及電容大小、操作電壓、以及溫度與製程變異性等。此等特徵造成的影響，通常與進行讀取及寫入操作時的資料存取速度以及消耗的功率相關聯。
本揭露之一態樣，係關於一種記憶體電路，包括多個字元線、字元線驅動器，耦接至該等字元線，且被配置為在該等字元線中的第一字元線上輸出第一字元線訊號、以及加速器電路，包括第一節點，該第一節點被配置為承載第一電源供應電壓，其中該加速器電路耦接至該等字元線，且被配置為回應於脈衝訊號及第一字元線訊號，將該等字元線中的第一字元線耦接至第一節點。
本揭露之另一態樣，係關於一種在記憶體電路中轉移資料的方法，包括：使用控制電路，產生列解碼訊號集合及脈衝訊號；基於列解碼訊號集合，使用字元線驅動器，啟用字元線的第一端點；基於脈衝訊號，使用加速器電路，啟用字元線的第二端點；以及在啟用字元線的第一端點及第二端點後，在記憶單元上進行讀取或寫入操作，該記憶單元耦接至字元線。
本揭露之又一態樣，係關於一種記憶體電路，包括第一字元線集合、字元線驅動器，耦接至第一字元線集合，且位於第一字元線集合的第一端點、以及第一加速器電路，耦接至第一字元線集合，且位於第一字元線集合的第二端點，該第二端點位於第一端點的反側，其中字元線驅動器被配置為回應於多個訊號中的對應訊號，啟用第一字元線集合中的每一字元線，且加速器電路被配置為回應於該等訊號中的對應訊號，啟用第一字元線集合中的每一字元線。
下文之揭露提供多個不同實施例或範例，用於實施本標的之不同特徵。為簡化本揭露，下文將敘述部件、數值、操作、材料、配置等之特定範例。當然，此等僅為範例，而非意圖限制。其他部件、數值、操作、材料、配置等，亦在考慮範圍之內。例如，下文中，「一第一特徵位於一第二特徵之上」的配置，可包括該第一特徵及第二特徵形成直接接觸的實施例，亦可包括該第一特徵及第二特徵之間尚有額外特徵，使該第一特徵及第二特徵不形成直接接觸的實施例。此外，本揭露可在不同範例中重複參考編號及/或字母。此種重複是為了敘述的簡明及清晰起見，且其自身並不決定所述之不同實施例及/或配置之間的關係。
又，空間相關詞彙，例如「在…之下」、「較下方」、「在…之上」、「較上方」等，可在本揭露中為敘述簡便起見，而用於敘述一元件或特徵與另一(另等)元件或特徵如圖所示之關係。此等空間相關詞彙，乃意圖包含圖式所繪示之方向、以及裝置在使用中或運作中的不同方向。裝置可能朝向其他方向(旋轉90度或位於其他方向)，此時本揭露中所使用的空間相關詞彙可依據該裝置方向以對應方式解讀。
在不同實施例中，包括字元線(word line)加速器(booster)電路的記憶體電路，能夠產生字元線訊號，其上升(rise time)及下降時間(fall time)短於不包括字元線加速器電路的記憶體電路。在某些實施例中，藉由使用時鐘脈衝(clock pulse)訊號加速字元線訊號，對應的字元線可包括單一金屬層，進而使繞線彈性(routing flexibility)相較於不包括字元線加速器電路的記憶體電路配置及包括多個金屬層的字元線的配置有所增進。
第1圖為一示意圖，依據某些實施例，顯示記憶體電路100。記憶體電路100為一積體電路(IC)，包括記憶體區塊(banks)100A及100B、全域(global)控制電路100C、以及全域輸入/輸出(I/O)電路100D。每一記憶體區塊100A及100B包括一個或多個記憶體陣列110、局部(local)控制電路120，耦接至一個或多個字元線驅動器130及局部I/O電路140、以及一個或多個加速器電路150，耦接至一相鄰局部I/O電路140。每一記憶體陣列110耦接至相鄰字元線驅動器130、局部I/O電路140、以及加速器電路150。
在第1圖所示之實施例中，每一記憶體區塊100A及100B包括四個記憶體陣列110，記憶體陣列110包括記憶單元(memory cell)MC，耦接至位元線(bit line)BLN及字元線WLN，如第1圖所示之代表性範例。每一位元線BLN耦接至相鄰的局部I/O電路140，且每一字元線WLN耦接至相鄰的字元線驅動器130及相鄰的加速器電路150。在某些實施例中，記憶體區塊100A及100B之一或二者包括少於或多於四個記憶體陣列110。
在某些實施例中，記憶體電路100不包括記憶體區塊100A及100B之一者、除記憶體區塊100A及100B外另包括一個或多個額外的記憶體區塊(未圖示)、或包括具有不同於第1圖所示配置的記憶體區塊100A及/或100B，例如包括單一加速器電路150。
為圖示方便起見，記憶體電路100在圖中被簡化。在不同實施例中，記憶體電路100除第1圖所示元件外，尚包括各種額外元件，或元件以其他方式排列，以執行下文所述之操作。
二個或更多電路元件被視為以一個或多個直接訊號連結及/或一個或多個間接訊號連結而相互耦接，其中間接訊號連結包括一個或多個邏輯裝置(例如反相器或邏輯閘)，位於該二個或更多電路元件之間。在某些實施例中，該二個或更多相互耦接的電路元件之間的訊號通訊，可由該一個或多個邏輯裝置改變，例如進行反相運算、或成為條件式訊號。
記憶單元MC為電性、機電性、電磁性或其他種類之裝置，被配置為儲存由邏輯狀態所代表的位元資料。記憶單元MC的邏輯狀態可在寫入操作中被程式化，並在讀取操作中被偵測。在某些實施例中，一個邏輯狀態對應給定記憶單元MC中儲存的電荷的一個電壓位準。在某些實施例中，一個邏輯狀態對應給定記憶單元MC之某一部件的一種物理特性，例如電阻值或磁性方向。
在某些實施例中，記憶單元MC包括靜態隨機存取記憶體(SRAM)單元。在不同實施例中，SRAM單元包括五電晶體(5T)SRAM單元、六電晶體(6T)SRAM單元、八電晶體(8T)SRAM單元、九電晶體(9T)SRAM單元、或具有其他數量電晶體的SRAM單元。在某些實施例中，記憶單元MC包括動態隨機存取記憶體(DRAM)單元，或其他可儲存位元資料的記憶單元種類。
記憶單元MC包括一個或多個選擇電晶體(未圖示)，每一選擇電晶體包括閘極，耦接至對應字元線WLN、及源極/汲極(S/D)端，耦接至對應位元線BLN，進而使記憶單元MC被配置為回應於對應字元線WLN上的字元線訊號(未圖示於第1圖中)，選擇性耦接至對應位元線BLN。在第1圖所示之實施例中，在運作時，每一記憶單元MC被配置為回應於單一字元線訊號，選擇性耦接至單一位元線BLN。在某些實施例中，至少一記憶單元MC被配置為回應於一個或多個字元線訊號，選擇性耦接至多於一個位元線BLN。
全域控制電路100C為一電子電路，被配置為產生並接收一個或多個位址(address)、時脈(clock)、時鐘脈衝(clock pulse)、控制及/或資料訊號(未圖示)，該等訊號被配置為控制記憶體電路100的最上層運作。每一全域I/O電路100D為電子電路，被配置為回應於一個或多個該等位址、時脈、時鐘脈衝、控制及/或資料訊號，進行記憶體電路100的最上層I/O運作。
每一局部控制電路120為電子電路，被配置為回應於一個或多個該等位址、時脈、時鐘脈衝、控制及/或資料訊號，控制相鄰的局部I/O電路140及字元線驅動器130的運作，進而控制對角相鄰的記憶體陣列110的運作。
每一局部I/O電路140及字元線驅動器130為電子電路，被配置為回應於一個或多個該等位址、時脈、時鐘脈衝、控制及/或資料訊號，部分控制相鄰的記憶體陣列110的運作，進而使讀取及寫入操作在對應的記憶單元MC上進行。
每一記憶體陣列110的記憶單元MC以字元(word)分組，使一給定字元的每一記憶單元MC耦接至單一對應字元線WLN，進而使每一記憶體陣列110被配置為在對應該給定字元的記憶單元MC上同時進行讀取及寫入操作。在第1圖所示之實施例中，記憶單元MC的字元對應至每一記憶體陣列110的各列(rows)，且字元線WLN朝水平方向延伸。在某些實施例中，一個或多個記憶體區塊100A或100B包括一個或多個朝其他方向延伸的記憶體陣列110，使讀取及寫入操作在對應一給定字元的記憶單元MC上同時進行。
在一給定字元的記憶單元MC上進行讀取及寫入操作時，相鄰的字元線驅動器130被配置為藉由產生對應的字元線訊號，啟用對應的字元線WLN，其中該字元線訊號具有高或低其中之一的邏輯狀態，被配置為將該字元的每一記憶單元MC耦接至一個或多個對應的位元線BLN。相鄰的字元線驅動器130亦被配置為藉由產生字元線訊號，停用對應的字元線WLN，其中該字元線訊號具有另一種高或低的邏輯狀態，被配置為將該字元的每一記憶單元MC自一個或多個對應的位元線BLN解耦(decouple)。
每一加速器電路150為電子電路，被配置為在運作時，回應於相鄰的字元線WLN上的字元線訊號、以及一個或多個由相鄰的局部I/O電路140控制的位址、時脈、時鐘脈衝、控制及/或資料訊號，將該相鄰字元線WLN耦接至一節點(未圖示於第1圖中)，該節點被配置為具有對應於相應字元線訊號的高或低邏輯狀態的電壓位準。在第1圖所示之實施例中，每一加速器電路150相鄰於多個記憶體陣列110。在某些實施例中，每一加速器電路150相鄰於單一記憶體陣列110。
字元線、以及耦接至字元線的記憶單元閘極，例如字元線WLN及記憶單元MC的閘極，具有寄生(parasitic)電阻值及寄生電容值，當寄生電阻值及寄生電容值上升時，會造成對應字元線訊號上升時間(rise time)及下降時間(fall time)的增加。藉由前文所述之配置，記憶體電路100的每一字元線WLN於該字元線WLN的第一端點耦接至相鄰的字元線驅動器130，並於該字元線WLN上處於該第一端點反側(opposite)的第二端點耦接至相鄰的加速器電路150。如下文所述，此一配置進而使一給定字元線WLN在讀取及寫入操作時，於二個端點上皆被啟用，使寄生電阻及電容的影響降低，且上升及下降時間相較於記憶體電路不包括字元線加速器電路的配置有所降低。
在某些實施例中，由於寄生電阻及寄生電容的影響降低，故每一字元線WLN在記憶體電路100的單一金屬層中包括一個或多個金屬區段，進而使每一字元線WLN整體位於記憶體電路100的該單一金屬層之內。在此等實施例中，包括字元線WLN的記憶體電路100所需的繞線(routing)資源，相較於字元線包括記憶體電路的多個金屬層中每一層的至少一金屬區段的配置有所減少。
第2圖為一示意圖，依據某些實施例，顯示記憶體電路100的一部分。在一非限制性範例中，第2圖顯示下列各一：記憶體陣列110、局部控制電路120、字元線驅動器130、局部I/O電路140、以及加速器電路150，其中各部件皆已於前文詳述，並示於第1圖中。第2圖並未繪示單一代表性字元線WLN，而是繪示代表性字元線WLN[0]~WLN[7]，被配置為分別承載字元線訊號WL[0]~WL[7]。第2圖亦繪示第1圖未繪示的字元線驅動器130及局部I/O電路140中的元件。
為圖示方便起見，第2圖有所簡化，例如省略了第1圖中繪示的代表性記憶單元MC及位元線BLN。在不同實施例中，記憶體陣列110、局部控制電路120、字元線驅動器130、以及局部I/O電路140，除第2圖所繪示之元件外，尚包括一個或多個額外元件。加速器電路150的詳細構造，將於下文參見第3A圖及第3B圖詳述。
前文參見第1圖所述的局部控制電路120及全域控制電路100C，被一同配置為接收記憶體陣列110對應於字元線WLN(例如代表性字元線WLN[0]~WLN[7])的列位址，並產生列解碼訊號及時鐘脈衝訊號，此二種訊號的邏輯狀態基於列位址而定。在第2圖所示的實施例中，記憶體電路100被配置為接收對應於記憶體陣列110的256列及字元線WLN的八位元列位址，並產生列解碼訊號XA＜0＞~XA＜7＞及XB＜0＞~XB＜7＞(以子集合XA＜0＞~XA＜3＞、XB＜0＞及XB＜1＞代表)以及時鐘脈衝訊號CKP_WL[1]~CKP_WL[4](統稱為時鐘脈衝訊號CKP_WL[m])。在某些實施例中，時鐘脈衝訊號CKP_WL[m]被稱為脈衝訊號CKP_WL[m]。在某些實施例中，記憶體電路100被配置為使用下文所述(參見第5圖)的位址解碼架構500產生列解碼訊號XA＜0＞~XA＜7＞及XB＜0＞~XB＜7＞、以及時鐘脈衝訊號CKP_WL[1]~CKP_WL[4]。
在第2圖所示之實施例中，字元線驅動器130包括多個及(AND)閘、反及(NAND)閘及反相器(未標號)。每一AND閘包括二個輸入端及一輸出端。每一NAND閘包括一個耦接至一對應AND閘輸出端的輸入端、一個耦接至局部控制電路120的輸入端、以及一輸出端。每一反相器包括一個耦接至一對應NAND閘輸出端的輸入端、以及一個耦接至字元線WLN[0]~WLN[7]中對應之一者的輸出端，其中字元線WLN[0]~WLN[7]在下文中將以字元線WLN[n]概括稱之。
每一AND閘的輸入端被配置為自局部控制電路120接收列解碼訊號XA＜0＞~XA＜7＞及XB＜0＞~XB＜7＞的對應配對，且該AND閘更進而被配置為在輸出端產生一對應輸出訊號(未標號)，此輸出訊號的邏輯狀態是回應於列解碼訊號XA＜0＞~XA＜7＞及XB＜0＞~XB＜7＞對應配對的邏輯狀態而決定的。每一NAND閘的輸入端被配置為接收一對應AND閘的輸出訊號、以及時鐘脈衝訊號CKP_WL[1]~CKP_WL[4]中之一者，且該NAND閘更進而被配置為在輸出端產生一對應的互補位元線訊號(未標號)，此互補訊號的邏輯狀態及邏輯狀態轉變的時間點，是回應於對應的AND閘輸出訊號、以及時鐘脈衝訊號CKP_WL[1]~CKP_WL[4]中之一者而決定的。每一反相器的輸入端進而被配置為接收一對應互補字元線訊號，且該反相器更進而被配置為在對應字元線WLN[n]上產生對應字元線訊號WL[n](在第2圖中以字元線訊號WL[0]~WL[7]代表)，此字元線訊號的邏輯狀態及邏輯狀態轉變的時間點，是回應於對應的互補字元線訊號而決定的。
記憶體電路100及字元線驅動器130進而被配置為基於列解碼訊號XA＜0＞~XA＜7＞及XB＜0＞~XB＜7＞、以及時鐘脈衝訊號CKP_WL[1]~CKP_WL[4]，在對應字元線WLN[n]上產生各字元線訊號WL[n]，其中列解碼訊號XA＜0＞~XA＜7＞及XB＜0＞~XB＜7＞以及時鐘脈衝訊號CKP_WL[1]~CKP_WL[4]是基於接收的列位址而產生的。在某些實施例中，記憶體電路100及字元線驅動器130以其他方式被配置，以基於接收的列位址，例如藉由包括少於或多於四個時鐘脈衝訊號、及/或包括少於或多於256列及字元線WLN[n]，在對應字元線WLN[n]上產生各字元線訊號WL[n]。
在第2圖所示之實施例中，局部I/O電路140包括反相器I1~I3。反相器I1包括一個耦接至局部控制電路120的輸入端。反相器I2包括一個耦接至反相器I1輸出端的輸入端，以及一個耦接至加速器電路150的輸出端。反相器I3包括一個耦接至反相器I2輸出端的輸入端，以及一個耦接至加速器電路150的輸出端。局部I/O電路140亦包括訊號線(未標號)，耦接至局部控制電路120及加速器電路150，且被配置為傳播下文所述(參見第3A圖及第3B圖)的訊號SLPM。
局部I/O電路140進而被配置為在反相器I1的輸入端自局部控制電路120接收時鐘脈衝訊號CKP_WL，在反相器I1的輸出端產生互補於時鐘脈衝訊號CKP_WL的時鐘脈衝訊號CKPB_WL，在反相器I2的輸出端產生互補於時鐘脈衝訊號CKPB_WL的時鐘脈衝訊號CKP，並在反相器I3的輸出端產生互補於時鐘脈衝訊號CKP的時鐘脈衝訊號CKPB。
局部控制電路120被配置為產生時鐘脈衝訊號CKP_WL，其邏輯狀態對應於時鐘脈衝訊號CKP_WL[m]的總體邏輯狀態。在第2圖所示之實施例中，局部控制電路120被配置為產生時鐘脈衝訊號CKP_WL，當任意一個或多個時鐘脈衝訊號CKP_WL[m]具有高邏輯狀態時，時鐘脈衝訊號CKP_WL為高邏輯狀態，否則為低邏輯狀態。在某些實施例中，局部控制電路120被配置為產生時鐘脈衝訊號CKP_WL，當任意一個或多個時鐘脈衝訊號CKP_WL[m]具有低邏輯狀態時，時鐘脈衝訊號CKP_WL為低邏輯狀態，否則為高邏輯狀態。
參見第3A圖及第3B圖，如下文所述，記憶體電路100及局部I/O電路140進而被配置為產生時鐘脈衝訊號CKP及CKPB、以及訊號SLPM，此三訊號可被加速器電路150使用，以在讀取或寫入操作中，由對應字元線WLN[n]的一端點將每一字元線訊號WL[n]加速，以回應字元線驅動器130在對應字元線WLN[n]的另一端點上產生字元線訊號WL[n]。在某些實施例中，記憶體電路100及局部I/O電路140以其他方式被配置，藉由例如省略反相器I1、或除了反相器I1~I3以外，更包括一個或多個額外的反相器，以產生時鐘脈衝訊號CKP及CKPB、以及訊號SLPM，此三訊號可被加速器電路150使用，以加速每一字元線訊號WL[n]。
第3A圖及第3B圖為示意圖，依據某些實施例，顯示加速器電路150。第3A圖繪示加速器電路150的元件，對應於單一字元線WLN[n]；第3B圖繪示加速器電路150的元件，對應於一組(N+1)個字元線WLN[0]~WLN[N]，例如第2圖所示的字元線WLN[0]~WLN[4]。
第3A圖及第3B圖皆包括第一電源供應節點，被配置為具有第一電源供應電壓(統稱為VDD)、第二電源供應節點，被配置為具有低於第一電源供應電壓的第二電源供應電壓(統稱為VDDHD)、以及參考節點，被配置為具有參考電壓，例如接地(統稱為VSS)。P型金屬氧化物半導體場效電晶體(PMOS)P1耦接於第一電源供應節點VDD及第二電源供應節點VDDHD之間，且N型金屬氧化物半導體場效電晶體(NMOS)N1耦接於字元線WLN[n]及參考節點VSS之間。
第3A圖亦包括PMOS電晶體P2，耦接於第二電源供應節點VDDHD及字元線WLN[n]之間、PMOS電晶體P3及NMOS電晶體N2及N3，串聯耦接於第二電源供應節點VDDHD及參考節點VSS之間、以及PMOS電晶體P4，與PMOS電晶體P3並聯耦接。PMOS電晶體P2的閘極，與PMOS電晶體P3、P4及NMOS電晶體N2的各一源極/汲極(S/D)端，在節點NDO相互耦接。PMOS電晶體P3及NMOS電晶體N2的閘極耦接至字元線WLN[n]。
PMOS電晶體P1的閘極被配置為接收訊號SLPM，NMOS電晶體N1的閘極被配置為接收時鐘脈衝訊號CKPB，PMOS電晶體P4及NMOS電晶體N3的閘極被配置為接收時鐘脈衝訊號CKP，PMOS電晶體P3及NMOS電晶體N2的閘極進而被配置為接收字元線訊號WL[n]，且PMOS電晶體P2的閘極進而被配置為自節點NDO接收訊號BOOST。
PMOS電晶體P3及P4、以及NMOS電晶體N2及N3，進而被配置為NAND閘G1，包括一個被配置為自字元線WLN[n]接收字元線訊號WL[n]的輸入端、一個被配置為接收時鐘脈衝訊號CKP的輸入端、以及一個對應於節點NDO的輸出端，在此輸出端上有訊號BOOST產生，此訊號BOOST的邏輯狀態是回應於字元線訊號WL[n]及時鐘脈衝訊號CKP的邏輯狀態而決定的。
在操作中，例如讀取或寫入操作中，NABD閘G1進而被配置為產生訊號BOOST，此訊號BOOST在字元線訊號WL[n]及時鐘脈衝訊號CKP皆具有高邏輯狀態時為低邏輯狀態，否則為高邏輯狀態。PMOS電晶體P2進而被配置為藉由在訊號BOOST具有低邏輯狀態時切換至啟動(On)狀態，選擇性耦接字元線WLN[n]至電源供應節點VDDHD，並藉由在訊號BOOST具有高邏輯狀態時切換至關閉(Off)狀態，將字元線WLN[n]自電源供應節點VDDHD選擇性解耦。
NMOS電晶體N1進而被配置為藉由在時鐘脈衝訊號CKPB具有高邏輯狀態時切換至啟動(On)狀態，選擇性耦接字元線WLN[n]至參考節點VSS，並藉由在時鐘脈衝訊號CKPB具有低邏輯狀態時切換至關閉(Off)狀態，將字元線WLN[n]自參考節點VSS選擇性解耦。由於時鐘脈衝訊號CKPB互補於時鐘脈衝訊號CKP，故加速器電路150進而被配置為僅在字元線WLN[n]因時鐘脈衝訊號CKPB具有低邏輯狀態而自參考節點VSS選擇性解耦時，方於時鐘脈衝訊號CKP具有低邏輯狀態時，選擇性耦接字元線WLN[n]至電源供應節點VDDHD。
藉由前述配置，加速器電路150被配置為回應於對應的字元線訊號WL[n]及自局部I/O電路140接收的時鐘脈衝訊號CKP，並基於時鐘脈衝訊號CKP_WL，啟用相鄰的字元線WLN[n]端點，如下文所述(參見第4圖)。
在第3A圖及第3B圖所示之實施例中，記憶體電路100被配置為產生訊號SLPM(在某些實施例中稱為電源管理訊號SLPM)，此訊號SLPM在節電模式中具有高邏輯狀態，而在對應讀取及寫入操作的啟用模式中具有低邏輯狀態。在節電模式中，具有高邏輯狀態的訊號SLPM導致PMOS電晶體P1切換至關閉(Off)狀態，以將電源供應節點VDDHD自電源供應節點VDD選擇性解耦，使電源供應節點VDDHD具有電源供應電壓VDDHD。在啟用模式中，具有高邏輯狀態的訊號BOOST導致PMOS電晶體P1切換至啟動(On)狀態，以將電源供應節點VDDHD選擇性耦接至電源供應節點VDD，使電源供應節點VDDHD具有電源供應電壓VDD。在節電模式中，電源供應節點VDDHD具有低於電源供應電壓VDD的電源供應電壓VDDHD，相較於啟用模式中電源供應節點VDDHD的電源供應電壓VDD，可減低電晶體漏電流(leakage current)量值。
在某些實施例中，包括加速器電路150的記憶體電路100以其他方式被配置，例如藉由包括NMOS電晶體及互補於訊號SLPM的訊號、而非PMOS電晶體P1及訊號SLPM，使電源供應節點VDDHD在節電模式中自電源供應節點VDD解耦，並在啟用模式中耦接至電源供應節點VDD。
在某些實施例中，加速器電路150並不包括PMOS電晶體P1，且PMOS電晶體P2被配置為將字元線WLN[n]耦接至電源供應節點VDD、或將字元線WLN[n]自電源供應節點VDD解耦。
第3B圖顯示N個範例字元線WLN[n]，以字元線WLN[0]~WLN[N]表示、NMOS電晶體N1、NAND閘G1、以及PMOS電晶體P1。每一NMOS電晶體N1被配置為接收時鐘脈衝訊號CKPB，且每一NAND閘G1被配置為接收時鐘脈衝訊號CKP。
每一NAND閘G1(為圖示清晰起見，未繪示其中連線情形)及PMOS電晶體P2耦接至單一電源供應節點VDDHD，且單一PMOS電晶體P1被配置為將VDDHD耦接至電源供應節點VDD、或將VDDHD自電源供應節點VDD解耦。此單一PMOS電晶體P1進而被配置為經由對應的PMOS電晶體P2，將字元線WLN[0]~WLN[N]集體耦接至電源供應節點VDDHD、或將字元線WLN[0]~WLN[N]集體自電源供應節點VDDHD解耦。
在加速器電路150包括被配置為將N個字元線WLN[0]~WLN[N]集體耦接至電源供應節點VDDHD、或將N個字元線WLN[0]~WLN[N]自電源供應節點VDDHD集體解耦的單一PMOS電晶體P1的實施例中，所需的面積較每一字元線WLN[n]經由一對應PMOS電晶體P1耦接至電源供應節點VDDHD、或自電源供應節點VDDHD解耦的實施例為少。
在某些實施例中，經由單一PMOS電晶體P1集體耦接至電源供應節點VDDHD、或自電源供應節點VDDHD集體解耦的字元線WLN[0]~WLN[N]的數量N等於相鄰記憶體陣列110的列數，且加速器電路150包括單一PMOS電晶體P1。在某些實施例中，數量N 等於相鄰記憶體陣列110列數的一部分，且加速器電路150包括數個PMOS電晶體P1，其中N與PMOS電晶體P1數量的乘積等於記憶體陣列110的列數。在某些實施例中，數量N等於時鐘脈衝訊號CKP_WL[m]的數量M，例如四個。
第4圖為一示意圖，依據某些實施例，顯示記憶體電路100的操作參數。第4圖中顯示的參數為非限制性範例，為圖示方便起見而繪示。在不同實施例中，記憶體電路100包括第4圖所示參數以外的其他操作參數，使字元線訊號在位於第一端點反側的第二端點上被加速，例如藉由包括一個或多個與第4圖所示參數互補的訊號達成。
第4圖包括時鐘脈衝訊號CKP_WL及CKP，二者於前文中已參見第1圖至第3B圖敘述，在第4圖中相對於時間(未標號)繪示其訊號狀況。第4圖亦包括字元線訊號WL[n]_L，對應於在字元線WLN[n]的第一端點上由相鄰字元線驅動器130產生的字元線訊號WL[n]、以及字元線訊號WL[n]_R，對應於在字元線WLN[n]的第二端點上由相鄰加速器電路150產生的字元線訊號WL[n]。
在字元線WLN[n]上的讀取或寫入操作開始時，時鐘脈衝訊號CKP_WL及CKP、以及訊號WL[n]及WL[n]_R，具有低邏輯狀態。在以垂直虛線標示的時間點上，局部控制電路120在關聯於字元線WLN[n]的時鐘脈衝訊號CKP_WL[m](未圖示)上產生邏輯狀態轉變，進而使時鐘脈衝訊號CKP_WL發生邏輯狀態轉變T1，自低邏輯狀態轉變至高邏輯狀態。
回應於在局部I/O電路140的反相器I1上接收的時鐘脈衝訊號CKP_WL自低至高的邏輯狀態轉變T1，反相器I3在時鐘脈衝訊號CKP上產生自低至高的邏輯狀態轉變T2。回應於在字元線驅動器130的對應NAND閘上接收的時鐘脈衝訊號CKP_WL[m]的邏輯狀態轉變，字元線驅動器130的對應反相器在字元線訊號WL[n]_L上產生自低至高的邏輯狀態轉變T3。
字元線訊號WL[n]_L上自低至高的邏輯狀態轉變，在字元線訊號WL[n]_R上產生自低至高的邏輯狀態轉變T4，此一邏輯狀態轉變T4因字元線WLN[n]中的寄生電阻值及寄生電容值而有所延遲。
NAND閘G1所接收的時鐘脈衝訊號CKP自低至高邏輯狀態轉變T2、以及字元線訊號WL[n]_R自低至高邏輯狀態轉變T4，導致NAND閘G1進一步產生具有高邏輯狀態的字元線訊號WL[n]_R，進而在點B1上加速字元線訊號WL[n]_R。進而，相較於字元線訊號未受加速器電路加速的方法，受加速器電路150加速的字元線訊號WL[n]_R可較早完成自低至高的邏輯狀態轉變，如第4圖所示，其中未受加速器電路加速的字元線訊號以虛線表示，在點B1處偏離(受加速的)字元線訊號WL[n]_R。
在字元線WLN[n]上的讀取或寫入操作結束時，局部控制電路120在時鐘脈衝訊號CKP_WL上產生自高至低的邏輯狀態轉變T5。此一時鐘脈衝訊號CKP_WL上自高至低的邏輯狀態轉變，進而導致局部I/O電路140的反相器I3在時鐘脈衝訊號CKP上產生自高至低的邏輯狀態轉變T6，並導致字元線驅動器130的對應反相器在字元線訊號WL[n]_L上產生自高至低的邏輯狀態轉變T7。
NAND閘G1所接收的時鐘脈衝訊號CKP自高至低邏輯狀態轉變、或字元線訊號WL[n]_R自高至低邏輯狀態轉變，導致NAND閘G1進一步產生具有低邏輯狀態的字元線訊號WL[n]_R，進而在點B2上加速字元線訊號WL[n]_R。
時鐘脈衝訊號CKP_WL自高至低的邏輯狀態轉變T5，亦導致局部I/O電路140的反相器I2在時鐘脈衝訊號CKPB(未圖示)上產生自低至高的邏輯狀態轉變，進而將NMOS電晶體N2切換為啟動(On)，將字元線WLN[n]選擇性耦接至參考節點VSS，使字元線訊號WL[n]_R在點B2上進一步加速轉變至低邏輯狀態。
進而，相較於字元線訊號未受加速器電路加速的方法，受加速器電路150加速的字元線訊號WL[n]_R可較早完成自高至低的邏輯狀態轉變，如第4圖所示，其中未受加速器電路加速的字元線訊號以虛線表示，在點B2處偏離(受加速的)字元線訊號WL[n]_R。
第5圖為一示意圖，依據某些實施例，顯示位址解碼架構500。位址解碼架構500為記憶體電路100使用的位址解碼架構的非限制性範例，用以基於接收的列位址(包括位元A＜0＞~A＜7＞)產生列解碼訊號XA＜0＞~XA＜7＞及XB＜0＞~XB＜7＞、以及時鐘脈衝訊號CKP_WL[1]~CKP_WL[4]，如上文參見第2圖所述，及下文參見第6圖所述。
在第5圖所示的實施例中，列位址位元A＜0＞及A＜1＞對應於時鐘脈衝訊號CKP_WL[1]~CKP_WL[4]，列位址位元A＜2＞~A＜4＞對應於列解碼訊號XA＜0＞~XA＜7＞，而列位址位元A＜5＞~A＜7＞對應於列解碼訊號XB＜0＞~XB＜7＞。
在操作中，包括位元A＜0＞及A＜1＞的接收列位址具有如第5圖所示的邏輯狀態配置，進而導致局部控制電路(例如上文參見第1圖及第2圖所述的局部控制電路120)產生對應的時鐘脈衝訊號CKP_WL[1]~CKP_WL[4]。包括位元A＜2＞~A＜4＞的接收列位址具有如第5圖所示的邏輯狀態配置，進而導致局部控制電路產生對應的列解碼訊號XA＜0＞~XA＜7＞；包括位元A＜5＞~A＜7＞的接收列位址具有如第5圖所示的邏輯狀態配置，進而導致局部控制電路產生對應的列解碼訊號XB＜0＞~XB＜7＞。
進而，記憶體電路，例如上文參見第1圖至第4圖所述的記憶體電路100、或下文參見第6圖所述的記憶體電路600，得以使用字元線訊號WL[n]控制字元線WLN[n]的啟用，使記憶體電路得以實現本文所述記憶體電路100及600的優點。
第6圖為一示意圖，依據某些實施例，顯示記憶體電路600。第6圖繪示記憶體電路600的一部分，包括每一字元線驅動器630的單一範例、記憶體陣列610、以及加速器電路650，為圖示方便起見而有所簡化。記憶體電路600以前述記憶體電路100及第1圖至第4圖的方式被配置，並包括全域控制及I/O電路、而至少一局部控制及I/O電路，為圖示清晰起見而未繪示。
字元線驅動器630包括多個AND閘、NAND閘及反相器，以前述字元線驅動器130的方式被配置。字元線驅動器630更包括字元線WLNB[n](以字元線WLNB[0]~WLNB[3]代表)，耦接至各NAND閘的輸出端。字元線WLNB[n]進而被配置為承載字元線訊號WLB[n](在某些實施例中亦稱為互補字元線訊號WLB[n])，與對應的字元線訊號WL[n]互補。在操作中，字元線驅動器630進而被配置為在對應的字元線WLN[n]及WLNB[n]上產生互補的字元線訊號WL[n]及WLB[n]。
記憶體陣列610包括字元線WL[n]及記憶單元MC(未圖示)，以前述記憶體陣列110的方式被配置。記憶體陣列610更包括字元線WLB[n]，與字元線WL[n]及記憶體陣列610的其他元件電性隔離。在操作中，記憶體陣列610進而被配置為自相鄰於字元線驅動器630的對應字元線WLN[n]及WLNB[n]的第一端點，將互補的字元線訊號WL[n]及WLB[n]傳輸至相鄰於加速器電路650的對應字元線WLN[n]及WLNB[n]的第二端點。
加速器電路650包括電源供應節點VDD，被配置為承載電源供應電壓VDD、電源供應節點VDDHD，被配置為承載電源供應電壓VDDHD、以及PMOS電晶體P1，三者皆已於前文加速器電路150中述及。PMOS電晶體P1耦接於電源供應節點VDD及電源供應節點VDDHD之間，且包括閘極，被配置為接收訊號SLPM，使加速器電路650進而被配置為如同前文所述之加速器電路150，在節電模式及啟用模式下運作。
加速器電路650更包括多個反相器(未標號)，耦接至電源供應節點VDDHD。每一反相器包括耦接至對應字元線WLNB[n]的輸入端、以及耦接至對應字元線WLN[n]的輸出端。進而，在操作中，給定反相器被配置為自字元線WLNB[n]接收字元線訊號WLB[n]，並基於字元線訊號WLB[n]，在相鄰於加速器電路650的字元線WLN[n]端點上加速字元線訊號WL[n]。
進而，在操作中，包括字元線驅動器630、記憶體陣列610、以及加速器電路650的記憶體電路600，被配置為在字元線WL[n]的二個端點上皆啟用字元線WL[n]，進而得以實現前述記憶體電路100的優點。
相較於記憶體電路100的加速器電路150，記憶體電路600的加速器電路650使用較少的部件，進而佔用較小面積。由於記憶體電路600的記憶體陣列610除了記憶體電路100中包括的字元線WLN[n]以外，尚包括字元線WLNB[n]，故記憶體電路600需要較記憶體電路100更多的繞線資源。
第7圖為一流程圖，依據某些實施例，顯示方法700，用於在記憶體電路中轉移資料。方法700可用於記憶體電路，例如上文參見第1圖至第6圖所述的記憶體電路100或600。
第7圖所示的方法700操作順序，僅為例示之用；方法700的各操作可以不同於第7圖所示的順序執行。在某些實施例中，除第7圖所示之操作外，尚有額外的操作在第7圖所示操作之前、之中及/或之後進行。在某些實施例中，方法700各操作為操作記憶體電路的方法中各操作的子集合。
在操作710中，在某些實施例中，回應於一電源管理訊號，一第一節點耦接至一第二節點，其中第二節點被配置為承載第二電源供應電壓。在某些實施例中，將第一節點耦接至第二節點的操作包括自節電模式切換至啟用模式。在某些實施例中，將第一節點耦接至第二節點的操作包括將耦接於第一節點及第二節點之間的電晶體切換至啟動(On)狀態。在某些實施例中，回應於電源管理訊號，將第一節點耦接至被配置為承載第二電源供應電壓的第二節點的操作，包括回應於訊號SLPM，將PMOS電晶體P1切換至啟動(On)狀態，進而將電源供應節點VDDHD選擇性耦接至承載電源供應電壓VDD的電源供應節點VDD，如上文參見第3A圖、第3B圖及第6圖所述。
在操作720中，控制電路產生列解碼訊號集合及脈衝訊號，且基於該列解碼訊號集合，字元線驅動器被用於啟用字元線的第一端點。在某些實施例中，產生列解碼訊號集合及脈衝訊號的操作包括使用局部控制電路120，如上文參見第1圖至第4圖所述。
在某些實施例中，產生列解碼訊號集合及脈衝訊號的操作包括基於接收的列位址，產生列解碼訊號XA＜0＞~XA＜7＞及XB＜0＞~XB＜7＞、以及時鐘脈衝訊號CKP_WL[1]~CKP_WL[4]之一，如前文參見第2圖至第6圖所述。在某些實施例中，產生脈衝訊號的操作包括產生時鐘脈衝訊號CKP_WL，如前文參見第2圖至第4圖所述。
在某些實施例中，產生列解碼訊號集合及脈衝訊號的操作包括使用位址解碼架構500，如前文參見第5圖所述。
在某些實施例中，使用字元線驅動器啟用字元線第一端點的操作，包括使用字元線驅動器130啟用字元線WLN[n]的第一端點，如前文參見第1圖至第4圖所述，或使用字元線驅動器630啟用字元線WLN[n]的第一端點，如前文參見第6圖所述。
在操作730中，基於脈衝訊號，使用加速器電路啟用字元線的第二端點。在某些實施例中，使用加速器電路啟用字元線第二端點的操作，包括使用加速器電路150，如前文參見第1圖至第4圖所述，或使用加速器電路650，如前文參見第6圖所述。
在某些實施例中，使用加速器電路啟用字元線第二端點的操作，包括將字元線耦接至第一節點，該第一節點被配置為承載第一電源供應電壓，例如使用PMOS電晶體P2將字元線WLN[n]耦接至電源供應電壓VDDHD，如前文參見第3A圖至第4圖所述。在某些實施例中，將字元線耦接至第一節點的操作是回應於一加速訊號而進行的，其中該加速訊號回應於脈衝訊號及字元線第一端點的啟用而產生，例如回應於由NAND閘G1產生的訊號BOOST，其中訊號BOOST回應於時鐘脈衝訊號CKP_WL及字元線訊號WL[n]而產生，如前文參見第3A圖至第4圖所述。
在某些實施例中，使用加速器電路啟用字元線第二端點的操作，包括基於一互補字元線訊號，使用反相器進一步產生字元線訊號，例如基於互補字元線訊號WLB[n]，使用加速器電路650的反相器進一步產生字元線訊號WL[n]，如前文參見第6圖所述。
在某些實施例中，啟用該等字元線中的字元線第一端點及第二端點的操作，包括在記憶體電路的單一金屬層上產生一電壓，例如在包含於記憶體電路100的單一金屬層中的字元線WLN[n]上產生字元線訊號WL[n]，如前文參見第1圖及第2圖所述。
在操作740中，在啟用字元線的第一端點及第二端點後，讀取或寫入操作在耦接至該字元線的記憶單元上進行。在某些實施例中，在耦接至該字元線的記憶單元上進行讀取或寫入操作的操作，包括在耦接至字元線WL[n]的記憶單元MC上進行讀取或寫入操作，如前文參見第1圖及第6圖所述。
在操作750中，在某些實施例中，基於與脈衝訊號互補的訊號，使用加速器電路停用字元線的第二端點。在某些實施例中，基於與脈衝訊號互補的訊號，使用加速器電路停用字元線的第二端點的操作，包括基於訊號CKPB，使用加速器電路150停用字元線WL[n]的第二端點，如前文參見第2圖至第4圖所述。
藉由執行方法700中的各操作，可透過啟用字元線的第一端點及第二端點，將資料移入及移出記憶體電路中的記憶單元，進而實現前述記憶體電路100及600的優點。
在某些實施例中，具有一種記憶體電路，包括多個字元線、字元線驅動器，耦接至該等字元線，且被配置為在該等字元線中的第一字元線上輸出第一字元線訊號、以及加速器電路，包括第一節點，被配置為承載第一電源供應電壓，其中該加速器電路耦接至該等字元線，且被配置為回應於脈衝訊號及第一字元線訊號，將該等字元線中的第一字元線耦接至第一節點。在某些實施例中，第一字元線訊號為多個字元線訊號中之一，該等字元線訊號被配置為啟用該等字元線中的對應字元線，字元線驅動器被配置為基於多個列解碼訊號，產生該等字元線訊號，且記憶體電路包括局部控制電路，被配置為產生該等列解碼訊號、以及局部I/O電路，被配置為產生脈衝訊號，該脈衝訊號對應於啟用該等字元線中任一者的字元線驅動器。在某些實施例中，該等字元線訊號中對應於脈衝訊號的字元線訊號數量等於4。在某些實施例中，加速器電路包括第一電晶體及NAND閘，該第一電晶體被配置為回應於第一訊號，將第一字元線耦接至第一節點，且該NAND閘被配置為回應於第一字元線訊號及脈衝訊號，產生該第一訊號。在某些實施例中，加速器電路包括第二節點，被配置為承載第二電源供應電壓、以及第二電晶體，被配置為回應於電源管理訊號，將第一節點耦接至第二節點。在某些實施例中，第一字元線訊號為多個字元線訊號中之一，該等字元線訊號被配置為啟用該等字元線中的對應字元線，且加速器電路被配置為回應於脈衝訊號及對應字元線訊號，將每一該等字元線耦接至第一節點。在某些實施例中，加速器電路包括參考節點，被配置為承載參考電壓、以及電晶體，被配置為回應於與脈衝訊號互補的訊號，將第一字元線耦接至參考節點。在某些實施例中，字元線驅動器位於每一該等字元線的第一端點，且加速器電路位於每一該等字元線的第二端點，該第二端點位於第一端點的反側。在某些實施例中，該等字元線為第一字元線集合，而記憶體電路包括第二字元線集合，耦接至字元線驅動器及加速器電路，且位於字元線驅動器及加速器之間。在某些實施例中，每一該等字元線整體位於記憶體電路的單一金屬層之內。
在某些實施例中，具有一種在記憶體電路中轉移資料的方法，包括使用控制電路產生列解碼訊號集合及脈衝訊號、基於該列解碼訊號集合，使用字元線驅動器啟用字元線的第一端點、基於該脈衝訊號，使用加速器電路啟用該字元線的第二端點、以及在啟用該字元線的第一端點及第二端點後，在耦接至該字元線的記憶單元上進行讀取或寫入操作。在某些實施例中，使用加速器電路啟用該字元線的第二端點的操作，包括將該字元線耦接至第一節點，該第一節點被配置為承載第一電源供應電壓。在某些實施例中，將該字元線耦接至第一節點的操作，是回應於一加速訊號而進行的，該加速訊號回應於脈衝訊號及字元線第一端點的啟用而產生。在某些實施例中，此方法包括回應於電源管理訊號，將第一節點耦接至第二節點，該第二節點被配置為承載第二電源供應電壓。在某些實施例中，啟用該等字元線中的字元線第一端點及第二端點的操作，包括在記憶體電路的單一金屬層上產生一電壓。在某些實施例中，此方法包括基於與脈衝訊號互補的訊號，使用加速器電路停用字元線的第二端點。
在某些實施例中，具有一種記憶體電路，包括第一字元線集合、字元線驅動器，耦接至第一字元線集合，且位於第一字元線集合的第一端點、以及第一加速器電路，耦接至第一字元線集合，且位於第一字元線集合第一端點反側的第二端點。字元線驅動器被配置為回應於多個訊號中的對應訊號，啟用第一字元線集合中的每一字元線，且加速器電路被配置為回應於該等訊號中的該對應訊號，啟用第一字元線集合中的每一字元線。在某些實施例中，字元線驅動器被配置為產生該等訊號。在某些實施例中，字元線驅動器及加速器電路各包括多個反相器，被配置為接收該等對應訊號，並回應於該等訊號，啟用對應的第一字元線集合。在某些實施例中，此記憶體電路包括第二字元線集合，其中字元線驅動器耦接至第二字元線集合，且位於第二字元線集合的第一端點、以及第二加速器電路，耦接至第二字元線集合，且位於第二字元線集合第一端點反側的第二端點。
前文概述了數個實施例的特徵，使本揭露所屬領域具技術之人可對本揭露之各態樣獲得更佳之理解。本揭露所屬領域具技術之人應注意到，其人可容易地基於本揭露，對其他製程及結構進行設計或改良，以實現與本揭露所述之實施例相同之目的、及/或達成相同之優點。本揭露所屬領域具技術之人亦應認識到，此種等效架構並不脫離本揭露的精神及範圍，且其人可對本揭露進行多種改造、替換或變動，而不脫離本揭露的精神及範圍。
100:記憶體電路 100A,100B:記憶體區塊 100C:全域控制電路 100D:全域輸入/輸出(I/O)電路 110:記憶體陣列 120:局部控制電路 130:字元線驅動器 140:局部I/O電路 150:加速器電路 MC:記憶單元 WLN:字元線 BLN:位元線 WL[0]~WL[7]:字元線訊號 WLN[0]~WLN[7]:字元線 XA＜0＞~XA＜7＞,XB＜0＞~XB＜7＞:列解碼訊號 CKP_WL[m]:時鐘脈衝訊號 CKP_WL,CKPB_WL,CKP,CKPB:時鐘脈衝訊號 SLPM:訊號 I1,I2,I3:反相器 P1~P4:P型金屬氧化物半導體場效電晶體(PMOS) N1~N3:N型金屬氧化物半導體場效電晶體(NMOS) G1:反及(NAND)閘 VDD:第一電源供應節點 VDDHD:第二電源供應節點 VSS:參考節點 WL[n]:字元線訊號 WLN[n]:字元線 NDO:節點 BOOST:訊號 WL[N]:字元線訊號 WLN[N]:字元線 WL[n]_L,WL[n]_R:字元線訊號 T1~T7:邏輯狀態轉變 B1,B2:點 500:位址解碼架構 A＜0＞~A＜7＞:位元 CKP_WL[1]~CKP_WL[4]:時鐘脈衝訊號 600:記憶體電路 610:記憶體陣列 630:字元線驅動器 650:加速器電路 WLB[0]~WLB[3]:字元線訊號 WLNB[0]~WLNB[3]:字元線 700:方法 710,720,730,740,750:操作
本揭露之各態樣，在閱讀下文詳述，並搭配附隨之圖式一同閱讀後，可達最佳之理解。應注意，依據本揭露所屬產業的慣常做法，各特徵並未依比例繪製。事實上，為敘述清晰起見，各特徵之尺寸可任意放大或縮小。 第1圖為一示意圖，依據某些實施例，顯示一種記憶體電路。 第2圖為一示意圖，依據某些實施例，顯示一種記憶體電路。 第3A圖及第3B圖為示意圖，依據某些實施例，顯示字元線(word line)加速器(booster)電路。 第4圖為一示意圖，依據某些實施例，顯示記憶體電路運作參數。 第5圖為一示意圖，依據某些實施例，顯示位址解碼架構。 第6圖為一示意圖，依據某些實施例，顯示一種記憶體電路。 第7圖為一流程圖，依據某些實施例，顯示一種方法，用於在記憶體電路中轉移資料。
100:記憶體電路
110:記憶體陣列
120:局部控制電路
130:字元線驅動器
140:局部I/O電路
150:加速器電路
WL[0]~WL[7]:字元線訊號
WLN[0]~WLN[7]:字元線
XA<0>~XA<3>,XB<0>~XB<1>:列解碼訊號
CKP_WL[m]:時鐘脈衝訊號
CKP_WL,CKPB_WL,CKP,CKPB:時鐘脈衝訊號
SLPM:訊號
I1,I2,I3:反相器

Claims (20)

  1. 一種記憶體電路，包括： 多個字元線； 一字元線驅動器，耦接至該等字元線，且被配置為在該等字元線中的一第一字元線上輸出一第一字元線訊號；以及 一加速器電路，包括一第一節點，該第一節點被配置為承載一第一電源供應電壓，其中該加速器電路耦接至該等字元線，且被配置為回應於一脈衝訊號及該第一字元線訊號，將該等字元線中的該第一字元線耦接至該第一節點。
  2. 如請求項1之記憶體電路，其中： 該第一字元線訊號為多個字元線訊號中之一字元線訊號，該等字元線訊號被配置為啟用該等字元線中的對應字元線， 該字元線驅動器被配置為基於多個列解碼訊號，產生該等字元線訊號，且 該記憶體電路更包括： 一局部控制電路，被配置為產生該等列解碼訊號；以及 一局部輸入/輸出(I/O)電路，被配置為對應於該字元線驅動器啟用該等字元線中的任何字元線，產生該脈衝訊號。
  3. 如請求項2之記憶體電路，其中該等字元線訊號中對應該脈衝訊號的字元線訊號總數等於4。
  4. 如請求項1之記憶體電路，其中： 該加速器電路包括一第一電晶體、以及一反及(NAND)閘， 該第一電晶體被配置為回應於一第一訊號，將該第一字元線耦接至該第一節點，且 該NAND閘被配置為回應於該第一字元線訊號及該脈衝訊號，產生該第一訊號。
  5. 如請求項4之記憶體電路，其中該加速器電路更包括： 一第二節點，被配置為承載一第二電源供應電壓；以及 一第二電晶體，被配置為回應於一電源管理訊號，將該第一節點耦接至該第二節點。
  6. 如請求項1之記憶體電路，其中： 該第一字元線訊號為多個字元線訊號中之一字元線訊號，該等字元線訊號被配置為啟用該等字元線中的對應字元線，且 該加速器電路被配置為回應於該脈衝訊號及該對應字元線訊號，將該等字元線中的每一字元線耦接至該第一節點。
  7. 如請求項1之記憶體電路，其中該加速器電路更包括： 一參考節點，被配置為承載一參考電壓；以及 一電晶體，被配置為回應於與該脈衝訊號互補的一訊號，將該第一字元線耦接至該參考節點。
  8. 如請求項1之記憶體電路，其中： 該字元線驅動器位於該等字元線中的每一字元線的一第一端點，且 該加速器電路位於該等字元線中的每一字元線的一第二端點，該第二端點位於該第一端點的反側。
  9. 如請求項8之記憶體電路，其中： 該等字元線為一第一字元線集合，且 該記憶體電路包括一第二字元線集合，耦接至該字元線驅動器及該加速器電路，且位於該字元線驅動器及該加速器電路之間。
  10. 如請求項1之記憶體電路，其中該等字元線中的每一字元線係整體位於該記憶體電路的單一金屬層之內。
  11. 一種在一記憶體電路中轉移資料的方法，該方法包括： 使用一控制電路，產生一列解碼訊號集合及一脈衝訊號； 基於該列解碼訊號集合，使用一字元線驅動器，啟用一字元線的一第一端點； 基於該脈衝訊號，使用一加速器電路，啟用該字元線的一第二端點；以及 在啟用該字元線的該第一端點及該第二端點後，在一記憶單元上進行一讀取或寫入操作，該記憶單元耦接至該字元線。
  12. 如請求項11之方法，其中使用該加速器電路啟用該字元線的該第二端點的操作，包括將該字元線耦接至一第一節點，該第一節點被配置為承載一第一電源供應電壓。
  13. 如請求項12之方法，其中將該字元線耦接至該第一節點的操作，是回應於一加速訊號而進行的，該加速訊號是回應於該脈衝訊號及該字元線的該第一端點的啟用而產生的。
  14. 如請求項12之方法，更包括回應於一電源管理訊號，將該第一節點耦接至一第二節點，該第二節點被配置為承載一第二電源供應電壓。
  15. 如請求項11之方法，其中啟用該字元線的該第一端點及該第二端點的操作，包括在該記憶體電路的單一金屬層上產生一電壓。
  16. 如請求項11之方法，更包括基於與該脈衝訊號互補的一訊號，使用該加速器電路，停用該字元線的該第二端點。
  17. 一種記憶體電路，包括： 一第一字元線集合； 一字元線驅動器，耦接至該第一字元線集合，且位於該第一字元線集合的一第一端點；以及 一第一加速器電路，耦接至該第一字元線集合，且位於該第一字元線集合的一第二端點，該第二端點位於該第一端點的反側， 其中： 該字元線驅動器被配置為回應於多個訊號中的一對應訊號，啟用該第一字元線集合中的每一字元線，且 該加速器電路被配置為回應於該等訊號中的該對應訊號，啟用該第一字元線集合中的每一字元線。
  18. 如請求項17之記憶體電路，其中該字元線驅動器被配置為產生該等訊號。
  19. 如請求項17之記憶體電路，其中該字元線驅動器及該加速器電路各包括多個反相器，被配置為接收該等對應訊號，並回應於該等訊號，啟用對應的該第一字元線集合。
  20. 如請求項17之記憶體電路，更包括： 一第二字元線集合，其中該字元線驅動器耦接至該第二字元線集合，且位於該第二字元線集合的一第一端點；以及 一第二加速器電路，耦接至該第二字元線集合，且位於該第二字元線集合的一第二端點，該第二端點位於該第一端點的反側。
TW110131035A 2020-08-28 2021-08-23 記憶體電路及在其中轉移資料之方法 TWI780867B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
US202063071512P 2020-08-28 2020-08-28
US63/071,512 2020-08-28
US202063104634P 2020-10-23 2020-10-23
US63/104,634 2020-10-23
US17/223,548 2021-04-06
US17/223,548 US11705183B2 (en) 2020-08-28 2021-04-06 Word line booster circuit and method

Publications (2)

Publication Number Publication Date
TW202230360A true TW202230360A (zh) 2022-08-01
TWI780867B TWI780867B (zh) 2022-10-11

Family

ID=78942875

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110131035A TWI780867B (zh) 2020-08-28 2021-08-23 記憶體電路及在其中轉移資料之方法

Country Status (3)

Country Link
US (1) US11705183B2 (zh)
CN (1) CN113808646B (zh)
TW (1) TWI780867B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11727972B2 (en) * 2021-08-27 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM with tracking circuitry for reducing active power

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960006373B1 (ko) * 1992-10-31 1996-05-15 삼성전자주식회사 반도체 메모리 장치의 워드라인 구동회로
JPH11213674A (ja) * 1998-01-20 1999-08-06 Sony Corp 電圧供給回路
KR100700147B1 (ko) * 2005-12-13 2007-03-28 삼성전자주식회사 반도체 메모리 장치의 서브 워드라인 구동회로 및 서브워드라인 구동 방법
KR20080040207A (ko) * 2006-11-02 2008-05-08 삼성전자주식회사 반도체 메모리 장치
US8570791B2 (en) * 2011-10-05 2013-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Circuit and method of word line suppression
US9355697B2 (en) 2011-12-28 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Wordline driver
US9142275B2 (en) * 2012-10-31 2015-09-22 Taiwan Semiconductor Manufacturing Co., Ltd. Wordline tracking for boosted-wordline timing scheme
US9659620B2 (en) * 2015-03-26 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device with self-boosted mechanism
US10276223B2 (en) 2017-04-24 2019-04-30 Taiwan Semiconductor Manufacturing Company Limited Memory device for generating word line signals having varying pulse widths
IT201700123399A1 (it) * 2017-10-30 2019-04-30 St Microelectronics Srl Dispositivo di memoria non volatile e non programmabile elettricamente e relativo procedimento di fabbricazione
US10381069B1 (en) * 2018-02-08 2019-08-13 Globalfoundries Inc. Write assist
US10878867B2 (en) 2018-06-26 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Memory cell distance tracking circuits and methods
US10892007B2 (en) 2018-08-31 2021-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Variable delay word line enable
CN109841251B (zh) 2018-12-19 2020-12-22 成都海光集成电路设计有限公司 Sram写控制电路

Also Published As

Publication number Publication date
TWI780867B (zh) 2022-10-11
CN113808646B (zh) 2024-05-03
US11705183B2 (en) 2023-07-18
CN113808646A (zh) 2021-12-17
US20220068353A1 (en) 2022-03-03

Similar Documents

Publication Publication Date Title
US10885954B2 (en) Memory devices comprising a write assist circuit
US20230343390A1 (en) Static random access memory and method of controlling the same
US11811953B2 (en) Method and apparatus for logic cell-based PUF generators
US20120212996A1 (en) Memory device having memory cells with write assist functionality
US9830996B2 (en) Efuse bit cell, and read/write method thereof, and efuse array
US20150103604A1 (en) Memory array architectures having memory cells with shared write assist circuitry
US20230388135A1 (en) Method and apparatus for logic cell-based puf generators
US20230395160A1 (en) Floating data line circuit and method
US8929130B1 (en) Two-port SRAM cell structure
TWI780867B (zh) 記憶體電路及在其中轉移資料之方法
US20230154507A1 (en) Bit line logic circuits and methods
KR20200021053A (ko) 비트 셀에 기록하기 위한 회로 및 방법
US11881262B2 (en) Low-consumption RRAM memory differential reading
CN115966231A (zh) 低泄漏行解码器以及包含该低泄漏行解码器的存储器结构
US11776622B2 (en) Circuit and method of writing to a bit cell
US11817144B2 (en) Arrangements of memory devices and methods of operating the memory devices
US11705175B2 (en) Shared decoder circuit and method
KR102455706B1 (ko) 프리차지 회로를 갖는 정적 랜덤 액세스 메모리
CN116110444A (zh) 半导体器件及其操作方法
TW202347325A (zh) 記憶體裝置
CN116264091A (zh) 半导体器件
JP2011034607A (ja) 半導体記憶装置及びその制御方法
TW202127449A (zh) 記憶體裝置
TW201928971A (zh) 記憶體裝置

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent