JPH11213674A - 電圧供給回路 - Google Patents
電圧供給回路Info
- Publication number
- JPH11213674A JPH11213674A JP10009032A JP903298A JPH11213674A JP H11213674 A JPH11213674 A JP H11213674A JP 10009032 A JP10009032 A JP 10009032A JP 903298 A JP903298 A JP 903298A JP H11213674 A JPH11213674 A JP H11213674A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- signal
- circuit
- level
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
Abstract
(57)【要約】
【課題】 低電源電圧化におけるメモリセルのデータ保
持特性の低下を回避でき、安定したメモリアクセスを実
現できる電圧供給回路を実現する。 【解決手段】 ATD20はアドレスの変化を検出し、パルス
信号Ｓｃを発生し、制御回路５０は信号Ｓｃの終了タイ
ミングに応じてパルス信号Ｓｄを発生し、昇圧回路６０
に出力する。昇圧回路６０は、信号Ｓｄがアクティブ期
間中に昇圧電圧を発生しデコーダ３０に出力する。デコ
ーダ３０は、アドレスに応じて選択されたワード線に接
続された出力用トランジスタの制御ゲートを第１の電圧
レベルに保持したあと、昇圧電圧を第１の拡散層に入力
することにより、制御ゲートと当該第１の拡散層間の容
量結合により制御ゲートを第１の電圧レベルより昇圧電
圧分だけ高い第２の電圧レベルに保持し、これにより第
２の拡散層に昇圧電圧を出力し、第２の拡散層に接続さ
れたワード線を駆動する。
持特性の低下を回避でき、安定したメモリアクセスを実
現できる電圧供給回路を実現する。 【解決手段】 ATD20はアドレスの変化を検出し、パルス
信号Ｓｃを発生し、制御回路５０は信号Ｓｃの終了タイ
ミングに応じてパルス信号Ｓｄを発生し、昇圧回路６０
に出力する。昇圧回路６０は、信号Ｓｄがアクティブ期
間中に昇圧電圧を発生しデコーダ３０に出力する。デコ
ーダ３０は、アドレスに応じて選択されたワード線に接
続された出力用トランジスタの制御ゲートを第１の電圧
レベルに保持したあと、昇圧電圧を第１の拡散層に入力
することにより、制御ゲートと当該第１の拡散層間の容
量結合により制御ゲートを第１の電圧レベルより昇圧電
圧分だけ高い第２の電圧レベルに保持し、これにより第
２の拡散層に昇圧電圧を出力し、第２の拡散層に接続さ
れたワード線を駆動する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、例え
ば、非同期型ＳＲＡＭ（Static random access memory
）のワード線に所定の駆動電圧を供給する電圧供給回
路に関するものである。
ば、非同期型ＳＲＡＭ（Static random access memory
）のワード線に所定の駆動電圧を供給する電圧供給回
路に関するものである。
【０００２】
【従来の技術】近年、低電源電圧化に伴い、昇圧回路技
術を用いて動作の安定性を向上させる非同期型のＳＲＡ
Ｍの開発が進められている。ＳＲＡＭのメモリセルにお
いては、低電源電圧で動作するとき、記憶データの保持
特性が不安定となりがちであり、これを回避するため
に、通常、昇圧回路を用いて電源電圧より高い電圧を発
生し、選択ワード線に印加するなどの対策が講じられて
いる。
術を用いて動作の安定性を向上させる非同期型のＳＲＡ
Ｍの開発が進められている。ＳＲＡＭのメモリセルにお
いては、低電源電圧で動作するとき、記憶データの保持
特性が不安定となりがちであり、これを回避するため
に、通常、昇圧回路を用いて電源電圧より高い電圧を発
生し、選択ワード線に印加するなどの対策が講じられて
いる。
【０００３】図１２はＳＲＡＭのメモリセルの一構成例
を示す回路図である。ここでは、高抵抗負荷型ＳＲＡＭ
のメモリセルを例示している。図示のように、高抵抗負
荷型ＳＲＡＭのメモリセルＭＣは、ｎＭＯＳトランジス
タＴＲ1 ，ＴＲ2 ，ＴＲ3 ，ＴＲ4 および抵抗素子
Ｒ1 ，Ｒ2 により構成されている。抵抗素子Ｒ1 とＲ2
は、例えば、ポリシリコンからなる高抵抗であり、トラ
ンジスタＴＲ1 ，ＴＲ2 の負荷素子をそれぞれ構成して
いる。メモリセルＭＣにおいて、ノードＮ1 とＮ2 が記
憶ノードを構成しており、記憶ノードＮ1 とＮ2 がそれ
ぞれトランジスタＴＲ3 ，ＴＲ4 を介して、ビット線Ｂ
Ｌおよびビット補線／ＢＬに接続されている。トランジ
スタＴＲ3 ，ＴＲ4 のゲートがワード線ＷＬに接続さ
れ、ワード線ＷＬに印加されている電圧に応じて、オン
／オフ状態が制御される。なお、トランジスタＴＲ3 ，
ＴＲ4 アクセストランジスタとも呼ばれている。書き込
み動作により、記憶ノードＮ1 ，Ｎ2 は書き込みデータ
に応じたレベルに設定される。
を示す回路図である。ここでは、高抵抗負荷型ＳＲＡＭ
のメモリセルを例示している。図示のように、高抵抗負
荷型ＳＲＡＭのメモリセルＭＣは、ｎＭＯＳトランジス
タＴＲ1 ，ＴＲ2 ，ＴＲ3 ，ＴＲ4 および抵抗素子
Ｒ1 ，Ｒ2 により構成されている。抵抗素子Ｒ1 とＲ2
は、例えば、ポリシリコンからなる高抵抗であり、トラ
ンジスタＴＲ1 ，ＴＲ2 の負荷素子をそれぞれ構成して
いる。メモリセルＭＣにおいて、ノードＮ1 とＮ2 が記
憶ノードを構成しており、記憶ノードＮ1 とＮ2 がそれ
ぞれトランジスタＴＲ3 ，ＴＲ4 を介して、ビット線Ｂ
Ｌおよびビット補線／ＢＬに接続されている。トランジ
スタＴＲ3 ，ＴＲ4 のゲートがワード線ＷＬに接続さ
れ、ワード線ＷＬに印加されている電圧に応じて、オン
／オフ状態が制御される。なお、トランジスタＴＲ3 ，
ＴＲ4 アクセストランジスタとも呼ばれている。書き込
み動作により、記憶ノードＮ1 ，Ｎ2 は書き込みデータ
に応じたレベルに設定される。
【０００４】例えば、書き込みデータに応じて、ビット
線ＢＬがハイレベル、例えば、電源電圧ＶCCに設定さ
れ、ビット補線／ＢＬにローレベル、例えば、接地電位
ＧＮＤに設定される。ビット線ＢＬおよびビット補線の
電位が確定したあと、デコーダにより、ワード線ＷＬが
ハイレベルに設定されるので、アクセストランジスタＴ
Ｒ3 とＴＲ4 がオン状態に保持される。このため、ビッ
ト線ＢＬおよびビット補線／ＢＬの電位がそれぞれ記憶
ノードＮ1 およびＮ2 に出力される。上述した状況にお
いて、記憶ノードＮ1 がハイレベル、記憶ノードＮ2 が
ローレベルにそれぞれ設定される。記憶ノードＮ1 およ
びＮ2 の電位が確定したあと、ワード線ＷＬがローレベ
ルに切り換えられ、トランジスタＴＲ3 とＴＲ4 がオフ
状態に保持され、記憶ノードＮ1 およびＮ2 の電位がメ
モリセルＭＣにより保持される。ここで、記憶ノードＮ
1 がハイレベル、記憶ノードＮ2 がローレベル状態をデ
ータの“１”に対応させ、記憶ノードＮ1 がローレベ
ル、記憶ノードＮ2 がハイレベルの状態をデータの
“０”に対応させると、メモリセルＭＣにより、１ビッ
トの情報を記憶することができる。さらに、記憶ノード
のレベルが保持されるので、これらの記憶ノードのレベ
ルに応じた情報が次回の書き換えが行われるまで、メモ
リセルＭＣにより記憶される。
線ＢＬがハイレベル、例えば、電源電圧ＶCCに設定さ
れ、ビット補線／ＢＬにローレベル、例えば、接地電位
ＧＮＤに設定される。ビット線ＢＬおよびビット補線の
電位が確定したあと、デコーダにより、ワード線ＷＬが
ハイレベルに設定されるので、アクセストランジスタＴ
Ｒ3 とＴＲ4 がオン状態に保持される。このため、ビッ
ト線ＢＬおよびビット補線／ＢＬの電位がそれぞれ記憶
ノードＮ1 およびＮ2 に出力される。上述した状況にお
いて、記憶ノードＮ1 がハイレベル、記憶ノードＮ2 が
ローレベルにそれぞれ設定される。記憶ノードＮ1 およ
びＮ2 の電位が確定したあと、ワード線ＷＬがローレベ
ルに切り換えられ、トランジスタＴＲ3 とＴＲ4 がオフ
状態に保持され、記憶ノードＮ1 およびＮ2 の電位がメ
モリセルＭＣにより保持される。ここで、記憶ノードＮ
1 がハイレベル、記憶ノードＮ2 がローレベル状態をデ
ータの“１”に対応させ、記憶ノードＮ1 がローレベ
ル、記憶ノードＮ2 がハイレベルの状態をデータの
“０”に対応させると、メモリセルＭＣにより、１ビッ
トの情報を記憶することができる。さらに、記憶ノード
のレベルが保持されるので、これらの記憶ノードのレベ
ルに応じた情報が次回の書き換えが行われるまで、メモ
リセルＭＣにより記憶される。
【０００５】
【発明が解決しようとする課題】ところで、上述したＳ
ＲＡＭのメモリセルＭＣにおいては、低電源電圧化に伴
い、データ書き込みが不確実となり、またはデータ保持
特性が不安定になるという不利益がある。低電源電圧化
により、書き込み時に選択されたワード線に印加されて
いる電圧信号のレベルが低下し、これに伴ってメモリセ
ルの記憶ノードに印加される信号電圧も低くなる。例え
ば、書き込み時に書き込みデータに応じてビット線ＢＬ
が電源電圧ＶCCレベルに保持され、選択されたワード線
に電源電圧ＶCCレベルの書き込みパルスが印加される
と、記憶ノードＮ1 に、（ＶCC−ＶTH）レベルの電圧が
印加される。ここで、ＶTHは、基板バイアス効果を含む
トランジスタＴＲ3 のしきい値電圧である。電源電圧Ｖ
CCが低下することに伴い、アクセストランジスタＴ
Ｒ3 ，ＴＲ4 のしきい値電圧ＶTHによる電圧損失分が相
対的に大きくなる。このため、電源電圧ＶCCが低くなる
と、記憶ノードＮ1 が設定される電圧レベルも低くな
り、メモリセルのデータ保持特性が不安定となる。
ＲＡＭのメモリセルＭＣにおいては、低電源電圧化に伴
い、データ書き込みが不確実となり、またはデータ保持
特性が不安定になるという不利益がある。低電源電圧化
により、書き込み時に選択されたワード線に印加されて
いる電圧信号のレベルが低下し、これに伴ってメモリセ
ルの記憶ノードに印加される信号電圧も低くなる。例え
ば、書き込み時に書き込みデータに応じてビット線ＢＬ
が電源電圧ＶCCレベルに保持され、選択されたワード線
に電源電圧ＶCCレベルの書き込みパルスが印加される
と、記憶ノードＮ1 に、（ＶCC−ＶTH）レベルの電圧が
印加される。ここで、ＶTHは、基板バイアス効果を含む
トランジスタＴＲ3 のしきい値電圧である。電源電圧Ｖ
CCが低下することに伴い、アクセストランジスタＴ
Ｒ3 ，ＴＲ4 のしきい値電圧ＶTHによる電圧損失分が相
対的に大きくなる。このため、電源電圧ＶCCが低くなる
と、記憶ノードＮ1 が設定される電圧レベルも低くな
り、メモリセルのデータ保持特性が不安定となる。
【０００６】また、読み出し時には、ビット線ＢＬまた
はビット補線／ＢＬに大きな動作電圧を取り出すことが
できなくなるので、ビット線ＢＬおよびビット補線／Ｂ
Ｌに接続されているセンスアンプなどの増幅回路の動作
安定性が低下し、誤動作が発生し易くなり、読み出しデ
ータに誤りが生じる可能性がある。
はビット補線／ＢＬに大きな動作電圧を取り出すことが
できなくなるので、ビット線ＢＬおよびビット補線／Ｂ
Ｌに接続されているセンスアンプなどの増幅回路の動作
安定性が低下し、誤動作が発生し易くなり、読み出しデ
ータに誤りが生じる可能性がある。
【０００７】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、昇圧回路を用いて電源電圧より
高い駆動電圧を発生し、メモリセルアレイに供給するこ
とにより、低電源電圧におけるメモリセルのデータ保持
特性の低下を回避でき、安定した動作特性を有する電圧
供給回路を提供することにある。
のであり、その目的は、昇圧回路を用いて電源電圧より
高い駆動電圧を発生し、メモリセルアレイに供給するこ
とにより、低電源電圧におけるメモリセルのデータ保持
特性の低下を回避でき、安定した動作特性を有する電圧
供給回路を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、入力アドレスの変化に応じて電源電圧と
異なるレベルの電圧を発生する電圧供給回路であって、
上記入力アドレスの変化を検出したとき、当該アドレス
変化より所定の時間を経過してから所定の幅を有するパ
ルス信号を生成する制御回路と、上記制御回路からの上
記パルス信号に応じて昇圧動作を行い、電源電圧と異な
るレベルの昇圧電圧を発生する昇圧回路と、上記入力ア
ドレスの変化に応じて、制御電極が第１の電圧に保持さ
れたあと、上記昇圧電圧が第１の拡散層に印加され、制
御ゲートと上記第１の拡散層間の容量結合により、上記
制御ゲートがほぼ上記第１の電圧より上記昇圧電圧分だ
け高い第２の電圧に保持され、第２の拡散層に上記昇圧
電圧が供給される電圧出力用トランジスタとを有する。
め、本発明は、入力アドレスの変化に応じて電源電圧と
異なるレベルの電圧を発生する電圧供給回路であって、
上記入力アドレスの変化を検出したとき、当該アドレス
変化より所定の時間を経過してから所定の幅を有するパ
ルス信号を生成する制御回路と、上記制御回路からの上
記パルス信号に応じて昇圧動作を行い、電源電圧と異な
るレベルの昇圧電圧を発生する昇圧回路と、上記入力ア
ドレスの変化に応じて、制御電極が第１の電圧に保持さ
れたあと、上記昇圧電圧が第１の拡散層に印加され、制
御ゲートと上記第１の拡散層間の容量結合により、上記
制御ゲートがほぼ上記第１の電圧より上記昇圧電圧分だ
け高い第２の電圧に保持され、第２の拡散層に上記昇圧
電圧が供給される電圧出力用トランジスタとを有する。
【０００９】また、本発明では、好適には上記電圧出力
用トランジスタの上記第２の拡散層に、ワード線が接続
されており、さらに、当該ワード線に例えば、ＳＲＡＭ
のメモリセルが複数接続されている。メモリアクセス時
に上記昇圧電圧がワード線駆動電圧として選択ワード線
に印加される。
用トランジスタの上記第２の拡散層に、ワード線が接続
されており、さらに、当該ワード線に例えば、ＳＲＡＭ
のメモリセルが複数接続されている。メモリアクセス時
に上記昇圧電圧がワード線駆動電圧として選択ワード線
に印加される。
【００１０】また、本発明では、好適には上記制御回路
に、上記アドレス遷移検出回路の出力信号の終了タイミ
ングに応じて所定の遅延時間を与える遅延回路を有し、
上記制御回路は、上記アドレス遷移検出回路の出力信号
の終了タイミングに応じて出力信号を第１のレベルから
第２のレベルに切り換え、上記遅延回路の出力信号に応
じて上記出力信号を上記第２のレベルから上記第１のレ
ベルに切り換える。
に、上記アドレス遷移検出回路の出力信号の終了タイミ
ングに応じて所定の遅延時間を与える遅延回路を有し、
上記制御回路は、上記アドレス遷移検出回路の出力信号
の終了タイミングに応じて出力信号を第１のレベルから
第２のレベルに切り換え、上記遅延回路の出力信号に応
じて上記出力信号を上記第２のレベルから上記第１のレ
ベルに切り換える。
【００１１】さらに、本発明では、好適には上記昇圧回
路は、上記制御回路の上記出力信号が上記第２のレベル
に保持されているとき、昇圧動作を行い、上記電源電圧
と異なるレベルを有する上記昇圧電圧を発生する。
路は、上記制御回路の上記出力信号が上記第２のレベル
に保持されているとき、昇圧動作を行い、上記電源電圧
と異なるレベルを有する上記昇圧電圧を発生する。
【００１２】本発明によれば、例えば、非同期型のＳＲ
ＡＭにおいて、入力アドレスの変化を検出するアドレス
遷移検出回路が設けられ、アドレスの変化が検出された
とき、それを示すアドレス変化信号が出力される。当該
アドレス変化信号の終了タイミングに応じて制御回路に
より所定の幅を持つパルス信号が発生され、昇圧回路の
制御信号として昇圧回路に入力される。昇圧回路は、制
御回路からのパルス信号のアクティブ期間中に昇圧動作
が行われ、電源電圧異なるレベル、例えば、電源電圧よ
り高い昇圧電圧が発生される。電圧出力用トランジスタ
においては、上記アドレスの変化に応じて制御ゲートが
第１の電圧レベル、例えば、電源電圧またはそれに近い
レベルにチャージされる。チャージが十分に行われたと
き、一方の拡散層に上記昇圧電圧が印加されるので、制
御ゲートと当該拡散層間の容量結合により制御ゲートが
上記第１の電圧よりほぼ昇圧電圧分だけ高いレベルに保
持される。このため、第２の拡散層に昇圧電圧とほぼ同
レベルが電圧が出力され、選択ワード線に当該昇圧電圧
が印加される。
ＡＭにおいて、入力アドレスの変化を検出するアドレス
遷移検出回路が設けられ、アドレスの変化が検出された
とき、それを示すアドレス変化信号が出力される。当該
アドレス変化信号の終了タイミングに応じて制御回路に
より所定の幅を持つパルス信号が発生され、昇圧回路の
制御信号として昇圧回路に入力される。昇圧回路は、制
御回路からのパルス信号のアクティブ期間中に昇圧動作
が行われ、電源電圧異なるレベル、例えば、電源電圧よ
り高い昇圧電圧が発生される。電圧出力用トランジスタ
においては、上記アドレスの変化に応じて制御ゲートが
第１の電圧レベル、例えば、電源電圧またはそれに近い
レベルにチャージされる。チャージが十分に行われたと
き、一方の拡散層に上記昇圧電圧が印加されるので、制
御ゲートと当該拡散層間の容量結合により制御ゲートが
上記第１の電圧よりほぼ昇圧電圧分だけ高いレベルに保
持される。このため、第２の拡散層に昇圧電圧とほぼ同
レベルが電圧が出力され、選択ワード線に当該昇圧電圧
が印加される。
【００１３】これにより、低電源電圧動作の場合、選択
ワード線に電源電圧と異なるレベル、例えば、電源電圧
より高いレベルを有する昇圧電圧が供給されるので、選
択メモリセルにおける書き込み動作が確実に行われ、低
電源電圧化によるメモリセルのデータ保持特性の低下が
回避できる。
ワード線に電源電圧と異なるレベル、例えば、電源電圧
より高いレベルを有する昇圧電圧が供給されるので、選
択メモリセルにおける書き込み動作が確実に行われ、低
電源電圧化によるメモリセルのデータ保持特性の低下が
回避できる。
【００１４】
【発明の実施の形態】第１実施形態 図１は本発明に係る電圧供給回路の第１の実施形態を示
す回路図である。図示のように、本実施形態の電圧供給
回路は、アドレスバッファ１０、アドレス遷移検出回路
（ＡＴＤ）２０、デコーダ３０、メモリセルアレイ４
０、制御回路５０および昇圧回路６０により構成されて
いる。
す回路図である。図示のように、本実施形態の電圧供給
回路は、アドレスバッファ１０、アドレス遷移検出回路
（ＡＴＤ）２０、デコーダ３０、メモリセルアレイ４
０、制御回路５０および昇圧回路６０により構成されて
いる。
【００１５】アドレスバッファ１０は、外部から入力さ
れた、例えば、（ｍ＋１）ビットのアドレス信号を受け
て、それを保持する。保持したアドレス信号がＡＴＤ２
０およびデコーダ３０にそれぞれ出力される。
れた、例えば、（ｍ＋１）ビットのアドレス信号を受け
て、それを保持する。保持したアドレス信号がＡＴＤ２
０およびデコーダ３０にそれぞれ出力される。
【００１６】ＡＴＤ２０は、アドレス信号の変化を検出
したとき、それを示す検出信号、例えば、パルス信号Ｓ
ｃを出力する。ＡＴＤ２０は、例えば、（ｍ＋１）ビッ
トのアドレス信号を保持する（ｍ＋１）個のレジスタと
比較回路により構成され、各レジスタには、前回のアド
レス信号の各ビットをそれぞれ保持する。比較回路によ
り、保持された前回のアドレス信号とアドレスバッファ
１０から入力された今回のアドレスとを比較し、アドレ
ス信号が変化した、即ち、前回のアドレス信号と今回の
アドレス信号が一致していないとき、所定の幅を持つパ
ルス信号Ｓｃを発生し、制御回路５０に出力する。
したとき、それを示す検出信号、例えば、パルス信号Ｓ
ｃを出力する。ＡＴＤ２０は、例えば、（ｍ＋１）ビッ
トのアドレス信号を保持する（ｍ＋１）個のレジスタと
比較回路により構成され、各レジスタには、前回のアド
レス信号の各ビットをそれぞれ保持する。比較回路によ
り、保持された前回のアドレス信号とアドレスバッファ
１０から入力された今回のアドレスとを比較し、アドレ
ス信号が変化した、即ち、前回のアドレス信号と今回の
アドレス信号が一致していないとき、所定の幅を持つパ
ルス信号Ｓｃを発生し、制御回路５０に出力する。
【００１７】なお、本発明にかかるＳＲＡＭは、非同期
型であり、システム全体の動作が共通のシステムクロッ
ク信号により制御される同期型とは異なり、メモリの動
作が所定のシーケンスに従って行われるので、書き込み
および読み出しなどのメモリアクセスを制御するため
に、アドレスの変化を検出し、それに従いそれぞれの動
作を制御する必要があるので、通常非同期型ＳＲＡＭに
は、ＡＴＤが設けられている。
型であり、システム全体の動作が共通のシステムクロッ
ク信号により制御される同期型とは異なり、メモリの動
作が所定のシーケンスに従って行われるので、書き込み
および読み出しなどのメモリアクセスを制御するため
に、アドレスの変化を検出し、それに従いそれぞれの動
作を制御する必要があるので、通常非同期型ＳＲＡＭに
は、ＡＴＤが設けられている。
【００１８】制御回路５０は、ＡＴＤ２０からのパルス
信号Ｓｃを受けて動作し、昇圧回路６０の昇圧動作を制
御する制御信号Ｓｄを発生する。具体的には、ＡＴＤ２
０からアドレス信号の変化を示すパルス信号Ｓｃが入力
されたとき、制御回路５０はパルス信号Ｓｃのタイミン
グに応じて一定の幅を持つ制御信号Ｓｄを発生し、当該
制御信号Ｓｄにより、昇圧回路６０の昇圧動作を制御す
る。また、アドレス信号にアドレススキューが生じたと
き、昇圧回路６０の誤動作を回避させるため、制御信号
Ｓｄの波形を制御する。なお、制御回路５０の回路構成
および動作について、後程具体的な回路図を用いてさら
に詳細に説明する。
信号Ｓｃを受けて動作し、昇圧回路６０の昇圧動作を制
御する制御信号Ｓｄを発生する。具体的には、ＡＴＤ２
０からアドレス信号の変化を示すパルス信号Ｓｃが入力
されたとき、制御回路５０はパルス信号Ｓｃのタイミン
グに応じて一定の幅を持つ制御信号Ｓｄを発生し、当該
制御信号Ｓｄにより、昇圧回路６０の昇圧動作を制御す
る。また、アドレス信号にアドレススキューが生じたと
き、昇圧回路６０の誤動作を回避させるため、制御信号
Ｓｄの波形を制御する。なお、制御回路５０の回路構成
および動作について、後程具体的な回路図を用いてさら
に詳細に説明する。
【００１９】昇圧回路６０は、制御回路５０からの制御
信号Ｓｄにより制御され、所定のタイミングで高電圧、
例えば、電源電圧ＶCCより高いレベルの電圧信号Ｓｅを
発生し、デコーダ３０に供給する。
信号Ｓｄにより制御され、所定のタイミングで高電圧、
例えば、電源電圧ＶCCより高いレベルの電圧信号Ｓｅを
発生し、デコーダ３０に供給する。
【００２０】デコーダ３０は、アドレスバッファ１０か
らのアドレス信号Ｓａに応じて、複数のワード線、例え
ば、（ｎ＋１）本のワード線ＷＬ０，ＷＬ１，…，ＷＬ
ｎから一つを選択して、選択したワード線に昇圧回路６
０で供給された高電圧を印加する。
らのアドレス信号Ｓａに応じて、複数のワード線、例え
ば、（ｎ＋１）本のワード線ＷＬ０，ＷＬ１，…，ＷＬ
ｎから一つを選択して、選択したワード線に昇圧回路６
０で供給された高電圧を印加する。
【００２１】メモリセルアレイ４０は、例えば、行列状
に配置されている複数のメモリセルにより構成されてい
る。メモリセルは、例えば、図１２に示す高抵抗負荷型
ＳＲＡＭのメモリセルであり、複数のメモリセルが行列
状に配置され、各行のメモリセルが同じワード線に接続
され、各列のメモリセルが同じビット線ＢＬおよびビッ
ト補線／ＢＬに接続されている。このように構成されて
いるメモリセルアレイ４０においては、デコーダ３０に
より選択されたワード線に接続されているメモリセルが
選択される。読み出しまたは書き込み時に、選択された
メモリセルに対して、データの読み出しまたは書き込み
が行われる。
に配置されている複数のメモリセルにより構成されてい
る。メモリセルは、例えば、図１２に示す高抵抗負荷型
ＳＲＡＭのメモリセルであり、複数のメモリセルが行列
状に配置され、各行のメモリセルが同じワード線に接続
され、各列のメモリセルが同じビット線ＢＬおよびビッ
ト補線／ＢＬに接続されている。このように構成されて
いるメモリセルアレイ４０においては、デコーダ３０に
より選択されたワード線に接続されているメモリセルが
選択される。読み出しまたは書き込み時に、選択された
メモリセルに対して、データの読み出しまたは書き込み
が行われる。
【００２２】以下、具体的な回路例に基づき、本実施形
態の電圧供給回路の各部分回路の構成およびそれぞれの
動作について説明する。図２は、制御回路５０の一構成
例を示している。図示のように、本例の制御回路５０
は、インバータ５１〜５６およびＮＡＮＤゲート５７，
５８，５９により構成されている。
態の電圧供給回路の各部分回路の構成およびそれぞれの
動作について説明する。図２は、制御回路５０の一構成
例を示している。図示のように、本例の制御回路５０
は、インバータ５１〜５６およびＮＡＮＤゲート５７，
５８，５９により構成されている。
【００２３】インバータ５１と５２は直列に接続され、
インバータ５１の入力端子は、ＡＴＤ２０の出力端子に
接続され、ＡＴＤ２０からアドレスの変化を示すパルス
信号Ｓｃが入力される。インバータ５２の出力端子か
ら、パルス信号Ｓｃより遅延したパルス信号Ｓ５２が出
力される。インバータ５３の入力端子は、インバータ５
２の出力端子に接続され、出力端子は、ＮＡＮＤゲート
５７の一方の入力端子に接続されている。ＮＡＮＤゲー
ト５７の他方の入力端子は、インバータ５２の出力端子
に接続されている。
インバータ５１の入力端子は、ＡＴＤ２０の出力端子に
接続され、ＡＴＤ２０からアドレスの変化を示すパルス
信号Ｓｃが入力される。インバータ５２の出力端子か
ら、パルス信号Ｓｃより遅延したパルス信号Ｓ５２が出
力される。インバータ５３の入力端子は、インバータ５
２の出力端子に接続され、出力端子は、ＮＡＮＤゲート
５７の一方の入力端子に接続されている。ＮＡＮＤゲー
ト５７の他方の入力端子は、インバータ５２の出力端子
に接続されている。
【００２４】インバータ５４と５５が直列に接続され、
インバータ５４の入力端子は、ＮＡＮＤゲート５７の出
力端子に接続され、インバータ５５の出力端子は、ＮＡ
ＮＤゲート５８の一方の入力端子に接続されている。Ｎ
ＡＮＤゲート５８の他方の入力端子は、ＮＡＮＤゲート
５７の出力端子に接続されている。ＮＡＮＤゲート５９
の一方の入力端子は、ＮＡＮＤゲート５８の出力端子に
接続され、他方の入力端子はインバータ５１の入力端子
に接続されている。
インバータ５４の入力端子は、ＮＡＮＤゲート５７の出
力端子に接続され、インバータ５５の出力端子は、ＮＡ
ＮＤゲート５８の一方の入力端子に接続されている。Ｎ
ＡＮＤゲート５８の他方の入力端子は、ＮＡＮＤゲート
５７の出力端子に接続されている。ＮＡＮＤゲート５９
の一方の入力端子は、ＮＡＮＤゲート５８の出力端子に
接続され、他方の入力端子はインバータ５１の入力端子
に接続されている。
【００２５】図３は、制御回路５０の動作を示す波形図
である。以下、図２および図３を参照しながら、制御回
路５０の動作について説明する。図３に示すように、Ａ
ＴＤ２０からのパルス信号Ｓｃは、一定の幅を持つ負の
パルス信号である。図２に示すように、インバータ５１
〜５５とＮＡＮＤゲート５７，５８により、遅延回路Ｄ
ＬＹが構成されている。当該遅延回路ＤＬＹにより、入
力されたパルス信号Ｓｃの立ち上がりエッジに応じて一
定の幅を有するパルス信号Ｓ５８が発生され、ＮＡＮＤ
ゲート５９の一方の入力端子に入力される。遅延回路Ｄ
ＬＹにおいて、直列接続されているインバータ５１と５
２により、入力したパルス信号Ｓｃが遅延され、遅延信
号Ｓ５２がインバータ５２により出力される。遅延信号
Ｓ５２がインバータ５３およびＮＡＮＤゲート５７にそ
れぞれ入力される。これにより、パルス信号Ｓｃの立ち
上がりエッジに応じて、インバータ５３の遅延時間分の
幅を持つパルス信号Ｓ５７がＮＡＮＤゲート５７により
出力される。
である。以下、図２および図３を参照しながら、制御回
路５０の動作について説明する。図３に示すように、Ａ
ＴＤ２０からのパルス信号Ｓｃは、一定の幅を持つ負の
パルス信号である。図２に示すように、インバータ５１
〜５５とＮＡＮＤゲート５７，５８により、遅延回路Ｄ
ＬＹが構成されている。当該遅延回路ＤＬＹにより、入
力されたパルス信号Ｓｃの立ち上がりエッジに応じて一
定の幅を有するパルス信号Ｓ５８が発生され、ＮＡＮＤ
ゲート５９の一方の入力端子に入力される。遅延回路Ｄ
ＬＹにおいて、直列接続されているインバータ５１と５
２により、入力したパルス信号Ｓｃが遅延され、遅延信
号Ｓ５２がインバータ５２により出力される。遅延信号
Ｓ５２がインバータ５３およびＮＡＮＤゲート５７にそ
れぞれ入力される。これにより、パルス信号Ｓｃの立ち
上がりエッジに応じて、インバータ５３の遅延時間分の
幅を持つパルス信号Ｓ５７がＮＡＮＤゲート５７により
出力される。
【００２６】ＮＡＮＤゲート５７の出力信号Ｓ５７が直
列に接続されているインバータ５４と５５によりさらに
遅延され、信号Ｓ５７とともにＮＡＮＤゲート５８に入
力される。図３に示すように、ＮＡＮＤゲート５８より
所定のパルス幅を有するパルス信号Ｓ５８が出力され
る。パルス信号Ｓ５８は、遅延回路ＤＬＹの出力信号と
して、ＡＴＤ２０からのパルス信号ＳｃとともにＮＡＮ
Ｄゲート５９に入力される。
列に接続されているインバータ５４と５５によりさらに
遅延され、信号Ｓ５７とともにＮＡＮＤゲート５８に入
力される。図３に示すように、ＮＡＮＤゲート５８より
所定のパルス幅を有するパルス信号Ｓ５８が出力され
る。パルス信号Ｓ５８は、遅延回路ＤＬＹの出力信号と
して、ＡＴＤ２０からのパルス信号ＳｃとともにＮＡＮ
Ｄゲート５９に入力される。
【００２７】ＮＡＮＤゲート５９により、パルス信号Ｓ
５８とほぼ同じ幅を有する負のパルス信号Ｓ５９が出力
され、負のパルス信号Ｓ５９がさらにインバータ５６に
入力され、インバータ５６により同じパルス幅を持つ正
のパルス信号Ｓｄが出力される。パルス信号Ｓｄは昇圧
回路６０に入力され、昇圧回路６０の昇圧動作が制御さ
れる。なお、ＡＴＤ２０からのパルス信号ＳｃがＮＡＮ
Ｄゲート５９に入力されるので、制御回路５０の出力信
号Ｓｄが、パルス信号Ｓｃの立ち下がりエッジに応じて
リセットされる。例えば、制御回路５０の出力信号Ｓｄ
がハイレベルに保持されているとき、入力信号Ｓｃがロ
ーレベルに切り換わったとき、ＮＡＮＤゲート５９の出
力信号Ｓ５９がローレベルからハイレベルに切り換えら
れるので、インバータ５６の出力信号、即ち、制御回路
５０の出力信号Ｓｄがハイレベルからローレベルに切り
換えられ、リセットされる。
５８とほぼ同じ幅を有する負のパルス信号Ｓ５９が出力
され、負のパルス信号Ｓ５９がさらにインバータ５６に
入力され、インバータ５６により同じパルス幅を持つ正
のパルス信号Ｓｄが出力される。パルス信号Ｓｄは昇圧
回路６０に入力され、昇圧回路６０の昇圧動作が制御さ
れる。なお、ＡＴＤ２０からのパルス信号ＳｃがＮＡＮ
Ｄゲート５９に入力されるので、制御回路５０の出力信
号Ｓｄが、パルス信号Ｓｃの立ち下がりエッジに応じて
リセットされる。例えば、制御回路５０の出力信号Ｓｄ
がハイレベルに保持されているとき、入力信号Ｓｃがロ
ーレベルに切り換わったとき、ＮＡＮＤゲート５９の出
力信号Ｓ５９がローレベルからハイレベルに切り換えら
れるので、インバータ５６の出力信号、即ち、制御回路
５０の出力信号Ｓｄがハイレベルからローレベルに切り
換えられ、リセットされる。
【００２８】図４は、昇圧回路６０の一構成例を示す回
路図である。図示のように、昇圧回路６０は、インバー
タ６１，６２、キャパシタＣ１およびｎＭＯＳトランジ
スタ６３により構成されている。インバータ６１，６２
およびキャパシタＣ１は、昇圧回路６０の入力端子とノ
ードＮＤ１との間に直列に接続されている。トランジス
タ６３のソースとゲートはともに電源電圧ＶCCに接続さ
れ、ドレインはノードＮＤ１に接続されている。ノード
ＮＤ１は、昇圧回路６０の出力端子に接続されている。
路図である。図示のように、昇圧回路６０は、インバー
タ６１，６２、キャパシタＣ１およびｎＭＯＳトランジ
スタ６３により構成されている。インバータ６１，６２
およびキャパシタＣ１は、昇圧回路６０の入力端子とノ
ードＮＤ１との間に直列に接続されている。トランジス
タ６３のソースとゲートはともに電源電圧ＶCCに接続さ
れ、ドレインはノードＮＤ１に接続されている。ノード
ＮＤ１は、昇圧回路６０の出力端子に接続されている。
【００２９】昇圧回路６０の入力端子に、制御回路５０
からのパルス信号Ｓｄが入力される。パルスの入力がな
いとき、インバータ６２の出力端子がローレベル、例え
ば、接地電位ＧＮＤレベルに保持され、ノードＮＤ１が
ダイオード接続されたｎＭＯＳトランジスタ６３によ
り、電源電圧ＶCCよりトランジスタのしきい値電圧ＶTH
分低い電圧に保持されるので、キャパシタＣ１は、（Ｖ
CC−ＶTH）にチャージされる。
からのパルス信号Ｓｄが入力される。パルスの入力がな
いとき、インバータ６２の出力端子がローレベル、例え
ば、接地電位ＧＮＤレベルに保持され、ノードＮＤ１が
ダイオード接続されたｎＭＯＳトランジスタ６３によ
り、電源電圧ＶCCよりトランジスタのしきい値電圧ＶTH
分低い電圧に保持されるので、キャパシタＣ１は、（Ｖ
CC−ＶTH）にチャージされる。
【００３０】昇圧回路６０の入力端子からパルス信号Ｓ
ｄが入力されると、インバータ６２の出力端子がハイレ
ベル、例えば、電源電圧ＶCCレベルに保持される。キャ
パシタＣ１の容量結合によって、ノードＮＤ１がほぼ
（２ＶCC−Ｖth）に持ち上げられる。以下、昇圧回路６
０により発生された電圧（２ＶCC−Ｖth）を昇圧電圧Ｖ
B という。即ち、昇圧回路６０にパルス信号Ｓｄが入力
されると、昇圧電圧ＶBのレベルを持つ信号Ｓｅが出力
され、それ以外の場合に、信号Ｓｅが、例えば、電源電
圧ＶCCよりトランジスタ６３のしきい値電圧ＶTH分低く
なる電圧（ＶCC−ＶTH）に保持される。
ｄが入力されると、インバータ６２の出力端子がハイレ
ベル、例えば、電源電圧ＶCCレベルに保持される。キャ
パシタＣ１の容量結合によって、ノードＮＤ１がほぼ
（２ＶCC−Ｖth）に持ち上げられる。以下、昇圧回路６
０により発生された電圧（２ＶCC−Ｖth）を昇圧電圧Ｖ
B という。即ち、昇圧回路６０にパルス信号Ｓｄが入力
されると、昇圧電圧ＶBのレベルを持つ信号Ｓｅが出力
され、それ以外の場合に、信号Ｓｅが、例えば、電源電
圧ＶCCよりトランジスタ６３のしきい値電圧ＶTH分低く
なる電圧（ＶCC−ＶTH）に保持される。
【００３１】昇圧電圧ＶB はデコーダ３０に供給され
る。デコーダ３０は、アドレスバッファ１０から入力さ
れたアドレス信号Ｓａに応じて、（ｎ＋１）本のワード
線ＷＬ０，ＷＬ１，…，ＷＬｎから一本を選択して、選
択されたワード線に昇圧電圧ＶB が印加される。このた
め、低電源電圧で動作する場合でも、昇圧回路６０から
昇圧電圧ＶB が供給され、選択ワード線に印加されるの
で、メモリセルにおいてデータの書き込みおよび読み出
し動作の確実に行われ、低電源電圧化によるメモリセル
のデータ保持特性の低下が回避される。
る。デコーダ３０は、アドレスバッファ１０から入力さ
れたアドレス信号Ｓａに応じて、（ｎ＋１）本のワード
線ＷＬ０，ＷＬ１，…，ＷＬｎから一本を選択して、選
択されたワード線に昇圧電圧ＶB が印加される。このた
め、低電源電圧で動作する場合でも、昇圧回路６０から
昇圧電圧ＶB が供給され、選択ワード線に印加されるの
で、メモリセルにおいてデータの書き込みおよび読み出
し動作の確実に行われ、低電源電圧化によるメモリセル
のデータ保持特性の低下が回避される。
【００３２】図５はデコーダ３０の部分回路であり、ワ
ード線駆動回路３０ｉの構成を示す回路図である。図示
のように、デコーダの部分回路３０ｉは、インバータ３
１，３２，３３，３４およびｎＭＯＳトランジスタ３５
と３６により構成されている。インバータ３１〜３４
は、デコーダされた信号Ｓaiの入力端子とトランジスタ
３５の一方の拡散層との間に直列に接続されている。ト
ランジスタ３５の他方の拡散層は、トランジスタ３６の
ゲートに接続され、ゲートが電源電圧ＶCCに接続されて
いる。トランジスタ３６の一方の拡散層は、昇圧回路か
らの信号Ｓｅの入力端子に接続され、他方の拡散層から
の出力信号Ｓbiは、例えば、ワード線ＷＬ０，ＷＬ１，
…，ＷＬｎの何れかに接続されている。
ード線駆動回路３０ｉの構成を示す回路図である。図示
のように、デコーダの部分回路３０ｉは、インバータ３
１，３２，３３，３４およびｎＭＯＳトランジスタ３５
と３６により構成されている。インバータ３１〜３４
は、デコーダされた信号Ｓaiの入力端子とトランジスタ
３５の一方の拡散層との間に直列に接続されている。ト
ランジスタ３５の他方の拡散層は、トランジスタ３６の
ゲートに接続され、ゲートが電源電圧ＶCCに接続されて
いる。トランジスタ３６の一方の拡散層は、昇圧回路か
らの信号Ｓｅの入力端子に接続され、他方の拡散層から
の出力信号Ｓbiは、例えば、ワード線ＷＬ０，ＷＬ１，
…，ＷＬｎの何れかに接続されている。
【００３３】図１に示すデコーダ３０は、例えば、（ｎ
＋１）個の部分回路３０ｉ（ｉ＝０，１，…，ｎ）によ
り構成されている。各部分回路３０ｉの入力端子には、
例えば、図示していないプリデコーダで生成されたプリ
デコード信号Ｓaiが入力される。さらに、各部分回路３
０ｉには、昇圧回路６０からの昇圧信号Ｓｅが供給され
る。なお、プリデコード信号Ｓaiは、アドレスバッファ
１０からのアドレス信号Ｓａに応じて、ハイレベル、例
えば電源電圧ＶCCレベルまたはローレベル、例えば接地
電位ＧＮＤレベルの何れかに設定されている。
＋１）個の部分回路３０ｉ（ｉ＝０，１，…，ｎ）によ
り構成されている。各部分回路３０ｉの入力端子には、
例えば、図示していないプリデコーダで生成されたプリ
デコード信号Ｓaiが入力される。さらに、各部分回路３
０ｉには、昇圧回路６０からの昇圧信号Ｓｅが供給され
る。なお、プリデコード信号Ｓaiは、アドレスバッファ
１０からのアドレス信号Ｓａに応じて、ハイレベル、例
えば電源電圧ＶCCレベルまたはローレベル、例えば接地
電位ＧＮＤレベルの何れかに設定されている。
【００３４】図６は、デコーダ３０が動作するときの信
号波形を示している。以下、図６を参照しつつ、図５に
示すデコーダの部分回路３０ｉの動作を説明する。プリ
デコード信号Ｓaiがローレベルのとき、インバータ３４
の出力端子もローレベルに保持される。トランジスタ３
５のゲートが電源電圧ＶCCに接続されているので、この
とき、トランジスタ３５のチャネル領域がローレベル、
例えば、接地電位ＧＮＤレベルに保持される。即ち、ト
ランジスタ３６のゲートに印加される信号Ｓfiがローレ
ベルに保持される。
号波形を示している。以下、図６を参照しつつ、図５に
示すデコーダの部分回路３０ｉの動作を説明する。プリ
デコード信号Ｓaiがローレベルのとき、インバータ３４
の出力端子もローレベルに保持される。トランジスタ３
５のゲートが電源電圧ＶCCに接続されているので、この
とき、トランジスタ３５のチャネル領域がローレベル、
例えば、接地電位ＧＮＤレベルに保持される。即ち、ト
ランジスタ３６のゲートに印加される信号Ｓfiがローレ
ベルに保持される。
【００３５】プリデコード信号Ｓaiがハイレベルのと
き、インバータ３４の出力端子もハイレベル、例えば、
電源電圧ＶCCレベルに保持される。このとき、トランジ
スタ３６のゲートに印加される信号Ｓfiは、電源電圧Ｖ
CCよりトランジスタ３５のしきい値電圧ＶTH分だけ低い
電圧（ＶCC−ＶTH）に保持される。
き、インバータ３４の出力端子もハイレベル、例えば、
電源電圧ＶCCレベルに保持される。このとき、トランジ
スタ３６のゲートに印加される信号Ｓfiは、電源電圧Ｖ
CCよりトランジスタ３５のしきい値電圧ＶTH分だけ低い
電圧（ＶCC−ＶTH）に保持される。
【００３６】プリデコード信号Ｓaiが立ち上がりエッジ
から、時間Δｔが経過したとき、昇圧回路６０からの昇
圧信号Ｓｅが立ち上がり、ローレベルから昇圧電圧ＶB
レベルに切り換わる。トランジスタ３６の拡散層とゲー
ト電極間の結合容量（カップリング容量）により、トラ
ンジスタ３６のゲートが（ＶB ＋ＶCC−ＶTH）レベルに
保持される。即ち、信号Ｓfiのレベルが（ＶB ＋ＶCC−
ＶTH）に保持されている。
から、時間Δｔが経過したとき、昇圧回路６０からの昇
圧信号Ｓｅが立ち上がり、ローレベルから昇圧電圧ＶB
レベルに切り換わる。トランジスタ３６の拡散層とゲー
ト電極間の結合容量（カップリング容量）により、トラ
ンジスタ３６のゲートが（ＶB ＋ＶCC−ＶTH）レベルに
保持される。即ち、信号Ｓfiのレベルが（ＶB ＋ＶCC−
ＶTH）に保持されている。
【００３７】この結果、トランジスタ３６がオン状態と
なり、その他方の拡散層から昇圧電圧ＶB レベルの信号
Ｓbiが出力される。この昇圧された信号Ｓbiがワード線
ＷＬｉに印加されるので、低電源電圧動作時でも、メモ
リセルのデータ書き込みが確実に行われ、データ保持特
性の低下が回避される。
なり、その他方の拡散層から昇圧電圧ＶB レベルの信号
Ｓbiが出力される。この昇圧された信号Ｓbiがワード線
ＷＬｉに印加されるので、低電源電圧動作時でも、メモ
リセルのデータ書き込みが確実に行われ、データ保持特
性の低下が回避される。
【００３８】なお、上述したプリデコード信号Ｓaiの立
ち上がりエッジから、昇圧信号Ｓｅの立ち上がりエッジ
までの遅延時間Δｔは、図１に示す制御回路５０にある
遅延回路ＤＬＹの遅延時間により設定される。本実施形
態の部分回路３０ｉにおいては、プリデコード信号Ｓai
が立ち上がってから、昇圧信号Ｓｅがそれに続いて立ち
上がることが、選択ワード線に昇圧電圧ＶB レベルの電
圧を印加させる動作条件である。この条件が満足される
と、トランジスタ３６のゲート電極が予め（ＶCC−
ＶTH）レベルに充電され、そして、十分な充電が行われ
たとき、昇圧電圧ＶB がトランジスタ３６の一方の拡散
層に印加されると、他方の拡散層から、昇圧電圧ＶB レ
ベルのパルス信号Ｓbiが得られる。
ち上がりエッジから、昇圧信号Ｓｅの立ち上がりエッジ
までの遅延時間Δｔは、図１に示す制御回路５０にある
遅延回路ＤＬＹの遅延時間により設定される。本実施形
態の部分回路３０ｉにおいては、プリデコード信号Ｓai
が立ち上がってから、昇圧信号Ｓｅがそれに続いて立ち
上がることが、選択ワード線に昇圧電圧ＶB レベルの電
圧を印加させる動作条件である。この条件が満足される
と、トランジスタ３６のゲート電極が予め（ＶCC−
ＶTH）レベルに充電され、そして、十分な充電が行われ
たとき、昇圧電圧ＶB がトランジスタ３６の一方の拡散
層に印加されると、他方の拡散層から、昇圧電圧ＶB レ
ベルのパルス信号Ｓbiが得られる。
【００３９】図７〜９は、本実施形態の電圧供給回路の
動作を示す波形図である。以下、これらの波形図を参照
しつつ、本実施形態の電圧供給回路の動作を説明し、さ
らに、アドレススキューが発生した場合の回路動作に基
づき、アドレススキューによる誤動作を回避する原理に
ついて説明する。
動作を示す波形図である。以下、これらの波形図を参照
しつつ、本実施形態の電圧供給回路の動作を説明し、さ
らに、アドレススキューが発生した場合の回路動作に基
づき、アドレススキューによる誤動作を回避する原理に
ついて説明する。
【００４０】図７に示すように、アドレス信号Ａ０〜Ａ
ｍが変化したとき、複数ビットからなるプリデコード信
号の内、例えば、プリデコード信号Ｓaiのレベルが変化
し、ローレベルからハイレベルに切り換えられる。一
方、ＡＴＤ２０により、アドレス信号のレベル変化が検
出されると、それを示すアドレス変化信号Ｓｃが出力さ
れる。図示のように、信号Ｓｃは、所定の幅を持つ負の
パルス信号である。
ｍが変化したとき、複数ビットからなるプリデコード信
号の内、例えば、プリデコード信号Ｓaiのレベルが変化
し、ローレベルからハイレベルに切り換えられる。一
方、ＡＴＤ２０により、アドレス信号のレベル変化が検
出されると、それを示すアドレス変化信号Ｓｃが出力さ
れる。図示のように、信号Ｓｃは、所定の幅を持つ負の
パルス信号である。
【００４１】パルス信号Ｓｃが制御回路５０に入力され
る。制御回路５０により、所定の幅を持つパルス信号Ｓ
ｄが発生され、昇圧回路６０に供給される。当該制御信
号Ｓｄが昇圧回路６０の昇圧動作タイミングを制御する
制御信号となる。即ち、制御信号Ｓｄがハイレベルに保
持されているとき、昇圧回路６０から昇圧電圧ＶB レベ
ルの昇圧電圧が出力され、それ以外のとき、昇圧回路の
出力信号Ｓｅがローレベル、例えば、接地電位ＧＮＤレ
ベルに保持される。
る。制御回路５０により、所定の幅を持つパルス信号Ｓ
ｄが発生され、昇圧回路６０に供給される。当該制御信
号Ｓｄが昇圧回路６０の昇圧動作タイミングを制御する
制御信号となる。即ち、制御信号Ｓｄがハイレベルに保
持されているとき、昇圧回路６０から昇圧電圧ＶB レベ
ルの昇圧電圧が出力され、それ以外のとき、昇圧回路の
出力信号Ｓｅがローレベル、例えば、接地電位ＧＮＤレ
ベルに保持される。
【００４２】図７では、ＡＴＤ２０からのパルス信号Ｓ
ｃの立ち下がりエッジで制御信号Ｓｄを発生するタイミ
ングを示している。図示のように、このような制御にお
いては、アドレスが変化することでＡＴＤ２０により、
信号Ｓｃがローレベルに切り換えられる。制御回路５０
において、信号Ｓｃの立ち下がりエッジに応じて昇圧動
作を制御する信号Ｓｄを発生させるので、アドレスの変
化が発生してから時間Ｔ２を経過したとき、制御信号Ｓ
ｄがローレベルからハイレベルに切り換えられる。
ｃの立ち下がりエッジで制御信号Ｓｄを発生するタイミ
ングを示している。図示のように、このような制御にお
いては、アドレスが変化することでＡＴＤ２０により、
信号Ｓｃがローレベルに切り換えられる。制御回路５０
において、信号Ｓｃの立ち下がりエッジに応じて昇圧動
作を制御する信号Ｓｄを発生させるので、アドレスの変
化が発生してから時間Ｔ２を経過したとき、制御信号Ｓ
ｄがローレベルからハイレベルに切り換えられる。
【００４３】一方、デコーダ３０において、アドレスの
変化に応じて、例えば、複数ビットのプリデコード信号
のレベルが改めて設定される。例えば、（ｎ＋１）ビッ
トのプリデコード信号のうち、プリデコード信号Ｓaiが
ローレベルからハイレベルにセットされる。図５に示す
ように、プリデコード信号Ｓaiを受けて動作する部分回
路３０ｉにおいて、プリデコード信号Ｓaiの立ち上がり
エッジに応じて、トランジスタ３６のゲート電極が（Ｖ
CC−ＶTH）レベルに充電される。そして、制御回路５０
からの制御信号Ｓｄが立ち上がったとき、部分回路３０
ｉから昇圧電圧ＶB レベルの信号Ｓbiが出力され、選択
されたワード線に昇圧電圧ＶB のパルスが印加される。
変化に応じて、例えば、複数ビットのプリデコード信号
のレベルが改めて設定される。例えば、（ｎ＋１）ビッ
トのプリデコード信号のうち、プリデコード信号Ｓaiが
ローレベルからハイレベルにセットされる。図５に示す
ように、プリデコード信号Ｓaiを受けて動作する部分回
路３０ｉにおいて、プリデコード信号Ｓaiの立ち上がり
エッジに応じて、トランジスタ３６のゲート電極が（Ｖ
CC−ＶTH）レベルに充電される。そして、制御回路５０
からの制御信号Ｓｄが立ち上がったとき、部分回路３０
ｉから昇圧電圧ＶB レベルの信号Ｓbiが出力され、選択
されたワード線に昇圧電圧ＶB のパルスが印加される。
【００４４】図７に示すように、プリデコード信号Ｓai
の立ち上がりエッジから制御回路の出力信号Ｓｄの立ち
上がりエッジまでに、十分の時間間隔Ｔ１が保たれれ
ば、昇圧電圧ＶB が選択ワード線に正常に印加される。
しかし、アドレススキューが生じた場合に、即ち、アド
レス更新のとき、複数のビットからなるアドレス信号の
各ビットが同時にレベル変化せず、所定の時間内に前後
してレベルが更新された場合に、図示のように、ＡＴＤ
２０の出力信号Ｓｃの立ち下がりエッジで昇圧回路６０
の昇圧動作を制御すると、レベル変化が遅いアドレスビ
ットに応じたプリデコード信号Ｓaiの立ち上がりエッジ
も遅れて、制御信号Ｓｄの立ち上がりエッジより遅れる
ことがある。この場合に、プリデコード信号Ｓaiにより
制御される部分回路３０ｉにおいて、トランジスタ３６
のゲート電極が十分に（ＶCC−ＶTH）レベルに充電され
る前に、昇圧信号Ｓｅが昇圧電圧ＶB レベルに立ち上が
る。この結果、選択ワード線へ印加される電圧のレベル
が昇圧電圧ＶB レベルに達しない可能性がある。最悪の
場合に、アドレススキューが大きくなり、トランジスタ
３６のゲート電極が充電されないままに、昇圧電圧ＶB
が一方の拡散層に印加されると、選択ワード線が昇圧さ
れずに、誤動作が発生してしまう。
の立ち上がりエッジから制御回路の出力信号Ｓｄの立ち
上がりエッジまでに、十分の時間間隔Ｔ１が保たれれ
ば、昇圧電圧ＶB が選択ワード線に正常に印加される。
しかし、アドレススキューが生じた場合に、即ち、アド
レス更新のとき、複数のビットからなるアドレス信号の
各ビットが同時にレベル変化せず、所定の時間内に前後
してレベルが更新された場合に、図示のように、ＡＴＤ
２０の出力信号Ｓｃの立ち下がりエッジで昇圧回路６０
の昇圧動作を制御すると、レベル変化が遅いアドレスビ
ットに応じたプリデコード信号Ｓaiの立ち上がりエッジ
も遅れて、制御信号Ｓｄの立ち上がりエッジより遅れる
ことがある。この場合に、プリデコード信号Ｓaiにより
制御される部分回路３０ｉにおいて、トランジスタ３６
のゲート電極が十分に（ＶCC−ＶTH）レベルに充電され
る前に、昇圧信号Ｓｅが昇圧電圧ＶB レベルに立ち上が
る。この結果、選択ワード線へ印加される電圧のレベル
が昇圧電圧ＶB レベルに達しない可能性がある。最悪の
場合に、アドレススキューが大きくなり、トランジスタ
３６のゲート電極が充電されないままに、昇圧電圧ＶB
が一方の拡散層に印加されると、選択ワード線が昇圧さ
れずに、誤動作が発生してしまう。
【００４５】図８は、ＡＴＤ２０からのパルス信号Ｓｃ
の立ち上がりエッジで昇圧動作のタイミングを制御する
場合の波形を示している。図示のように、この場合に、
負のパルス信号Ｓｃの立ち上がりエッジに応じて、制御
回路５０により制御信号Ｓｄがローレベルからハイレベ
ルに切り換えられる。当該制御信号Ｓｄに応じて昇圧回
路６０が動作し、その出力信号Ｓｅがローレベルから昇
圧電圧ＶB レベルに設定される。
の立ち上がりエッジで昇圧動作のタイミングを制御する
場合の波形を示している。図示のように、この場合に、
負のパルス信号Ｓｃの立ち上がりエッジに応じて、制御
回路５０により制御信号Ｓｄがローレベルからハイレベ
ルに切り換えられる。当該制御信号Ｓｄに応じて昇圧回
路６０が動作し、その出力信号Ｓｅがローレベルから昇
圧電圧ＶB レベルに設定される。
【００４６】図９は、アドレススキューが生じたとき、
電圧供給回路の動作を示している。以下、図９を参照し
つつ、アドレススキューが生じた場合の各回路の出力信
号を説明し、アドレススキューによる誤動作が回避でき
る特徴を説明する。
電圧供給回路の動作を示している。以下、図９を参照し
つつ、アドレススキューが生じた場合の各回路の出力信
号を説明し、アドレススキューによる誤動作が回避でき
る特徴を説明する。
【００４７】図９の示すように、アドレスの変化に応じ
てＡＴＤ２０の出力信号Ｓｃがハイレベルからローレベ
ルに切り換えられる。ＡＴＤ２０により、アドレスの変
化に応じて、所定の幅を有する負のパルス信号Ｓｃが出
力される。パルス信号Ｓｃの立ち上がりエッジに応じ
て、昇圧回路６０が動作し、出力信号Ｓｅがローレベル
から昇圧電圧ＶB レベルに切り換えられる。
てＡＴＤ２０の出力信号Ｓｃがハイレベルからローレベ
ルに切り換えられる。ＡＴＤ２０により、アドレスの変
化に応じて、所定の幅を有する負のパルス信号Ｓｃが出
力される。パルス信号Ｓｃの立ち上がりエッジに応じ
て、昇圧回路６０が動作し、出力信号Ｓｅがローレベル
から昇圧電圧ＶB レベルに切り換えられる。
【００４８】一方、アドレスの変化に応じて、デコーダ
３０において、プリデコーダにより複数のプリデコード
信号の内、信号Ｓaiがローレベルからハイレベルに切り
換えられる。このため、ＡＴＤ２の出力信号であるパル
スＳｃの幅が十分保たれれば、デコーダ３０の部分回路
３０ｉにおいては、トランジスタ３６のゲート電極が
（ＶCC−ＶTH）レベルに十分に充電された後、昇圧電圧
ＶB が印加される。このため、選択ワード線に昇圧電圧
ＶB レベルの電圧が印加され、書き込み動作が確実に行
われ、データ保持特性の劣化が回避できる。
３０において、プリデコーダにより複数のプリデコード
信号の内、信号Ｓaiがローレベルからハイレベルに切り
換えられる。このため、ＡＴＤ２の出力信号であるパル
スＳｃの幅が十分保たれれば、デコーダ３０の部分回路
３０ｉにおいては、トランジスタ３６のゲート電極が
（ＶCC−ＶTH）レベルに十分に充電された後、昇圧電圧
ＶB が印加される。このため、選択ワード線に昇圧電圧
ＶB レベルの電圧が印加され、書き込み動作が確実に行
われ、データ保持特性の劣化が回避できる。
【００４９】図９に示すように、アドレススキューが生
じた場合に、例えば、アドレススキューが大きくなり、
ＡＴＤ２０の出力信号Ｓｃが図示のように、最初のアド
レス変化に応じた最初のパルスＡ１に続いて、パルスＡ
２が発生される。即ち、二つのパルスが分割して発生さ
れる。パルスＡ１の立ち上がりエッジに応じて、制御回
路５０の出力信号Ｓｄが立ち上がり、これに応じて昇圧
回路６０が動作し、信号Ｓｅがローレベルから昇圧電圧
ＶB レベルに切り換えられる。
じた場合に、例えば、アドレススキューが大きくなり、
ＡＴＤ２０の出力信号Ｓｃが図示のように、最初のアド
レス変化に応じた最初のパルスＡ１に続いて、パルスＡ
２が発生される。即ち、二つのパルスが分割して発生さ
れる。パルスＡ１の立ち上がりエッジに応じて、制御回
路５０の出力信号Ｓｄが立ち上がり、これに応じて昇圧
回路６０が動作し、信号Ｓｅがローレベルから昇圧電圧
ＶB レベルに切り換えられる。
【００５０】二つ目のパルスＡ２の立ち下がりエッジに
応じて、制御回路５０の出力信号Ｓｄがリセットされ、
ローレベルに切り換えられる。これに応じて、昇圧回路
６０の出力信号Ｓｅもローレベルに切り換えられ、昇圧
動作が停止する。そして、二つ目のパルス信号Ｓｃの立
ち上がりエッジに応じて、制御回路５０の出力信号Ｓｄ
が立ち上がり、これに応じて昇圧回路６０が動作し、そ
の出力信号Ｓｅがローレベルから昇圧電圧ＶB レベルに
設定される。このため、最後のアドレス変化に応じて、
プリデコード信号Ｓaiが確定した後、所定の時間が経過
した後、昇圧電圧ＶB が印加されるので、選択ワード線
に昇圧電圧ＶB を確実に印加されることとなり、低電源
電圧において書き込み時の誤動作が回避され、メモリセ
ルのデータ保持特性の低下が回避される。
応じて、制御回路５０の出力信号Ｓｄがリセットされ、
ローレベルに切り換えられる。これに応じて、昇圧回路
６０の出力信号Ｓｅもローレベルに切り換えられ、昇圧
動作が停止する。そして、二つ目のパルス信号Ｓｃの立
ち上がりエッジに応じて、制御回路５０の出力信号Ｓｄ
が立ち上がり、これに応じて昇圧回路６０が動作し、そ
の出力信号Ｓｅがローレベルから昇圧電圧ＶB レベルに
設定される。このため、最後のアドレス変化に応じて、
プリデコード信号Ｓaiが確定した後、所定の時間が経過
した後、昇圧電圧ＶB が印加されるので、選択ワード線
に昇圧電圧ＶB を確実に印加されることとなり、低電源
電圧において書き込み時の誤動作が回避され、メモリセ
ルのデータ保持特性の低下が回避される。
【００５１】上述したように、制御回路５０において、
パルス信号Ｓｃの立ち下がりエッジに応じて、昇圧動作
を制御するための制御信号Ｓｄをリセットすることによ
り、アドレススキューが生じて、ＡＴＤ２０からのパル
ス信号が分割された場合に、制御回路５０の出力信号Ｓ
ｄがローレベルにリセットされ、昇圧回路６０の動作が
一旦停止させるので、最後のアドレスの変化からデコー
ダ３０の部分回路に昇圧電圧ＶB を印加されるまで、所
定の時間間隔が確保されるので、図５に示す部分回路３
０ｉのトランジスタ３６のゲート電極が十分に充電され
た後に昇圧電圧ＶB が印加されることとなり、アドレス
スキューの発生にかかわらず、選択ワード線に昇圧電圧
ＶB が印加されることができ、低電源電圧動作時の書き
込み時の誤動作およびメモリセルのデータ保持特性の低
下が回避される。
パルス信号Ｓｃの立ち下がりエッジに応じて、昇圧動作
を制御するための制御信号Ｓｄをリセットすることによ
り、アドレススキューが生じて、ＡＴＤ２０からのパル
ス信号が分割された場合に、制御回路５０の出力信号Ｓ
ｄがローレベルにリセットされ、昇圧回路６０の動作が
一旦停止させるので、最後のアドレスの変化からデコー
ダ３０の部分回路に昇圧電圧ＶB を印加されるまで、所
定の時間間隔が確保されるので、図５に示す部分回路３
０ｉのトランジスタ３６のゲート電極が十分に充電され
た後に昇圧電圧ＶB が印加されることとなり、アドレス
スキューの発生にかかわらず、選択ワード線に昇圧電圧
ＶB が印加されることができ、低電源電圧動作時の書き
込み時の誤動作およびメモリセルのデータ保持特性の低
下が回避される。
【００５２】制御回路５０において、入力パルス信号Ｓ
ｃの立ち下がりエッジに応じて出力信号Ｓｄをリセット
する機能がなければ、昇圧回路６０の出力信号は、図９
に示す信号Ｓｅ’のように、パルス信号Ｓｃの立ち上が
りエッジに応じて、昇圧電圧ＶB レベルに保持され、且
つ昇圧回路６０が連続して昇圧動作が行われる結果、昇
圧回路６０の出力信号Ｓｅ’がハイレベルの期間中に、
アドレススキューが原因で、選択ワード線に昇圧電圧Ｖ
B が印加されなくなり、誤動作が生じることがある。パ
ルス信号Ｓｃの立ち下がりエッジにより、制御回路５０
の出力信号Ｓｄをリセットすることにより、昇圧回路６
０の動作を強制的に停止し、昇圧回路６０の出力信号Ｓ
ｅを一時ローレベルに保持させることにより、充電時間
を十分確保され、選択ワード線に昇圧電圧ＶB の印加が
確実となるので、誤動作の回避およびデータ保持特性の
改善が図れる。
ｃの立ち下がりエッジに応じて出力信号Ｓｄをリセット
する機能がなければ、昇圧回路６０の出力信号は、図９
に示す信号Ｓｅ’のように、パルス信号Ｓｃの立ち上が
りエッジに応じて、昇圧電圧ＶB レベルに保持され、且
つ昇圧回路６０が連続して昇圧動作が行われる結果、昇
圧回路６０の出力信号Ｓｅ’がハイレベルの期間中に、
アドレススキューが原因で、選択ワード線に昇圧電圧Ｖ
B が印加されなくなり、誤動作が生じることがある。パ
ルス信号Ｓｃの立ち下がりエッジにより、制御回路５０
の出力信号Ｓｄをリセットすることにより、昇圧回路６
０の動作を強制的に停止し、昇圧回路６０の出力信号Ｓ
ｅを一時ローレベルに保持させることにより、充電時間
を十分確保され、選択ワード線に昇圧電圧ＶB の印加が
確実となるので、誤動作の回避およびデータ保持特性の
改善が図れる。
【００５３】以上説明したように、本実施形態によれ
ば、アドレス遷移検出回路（ＡＴＤ）２０はアドレスの
変化を検出し、パルス信号Ｓｃを発生する。制御回路５
０は信号Ｓｃの終了タイミングに応じて所定の幅を持つ
パルス信号Ｓｄを生成し、昇圧回路６０に出力し、昇圧
回路６０は、信号Ｓｄがアクティブ期間中に電源電圧よ
り高い昇圧電圧を発生し、デコーダ３０に出力する。デ
コーダ３０は、アドレスに応じて複数のワード線から指
定されたワード線を選択して、選択ワード線に接続され
た出力用トランジスタの制御ゲートを電源電圧またはそ
れに近い第１の電圧レベルに保持したあと、昇圧電圧を
第１の拡散層に入力することにより、制御ゲートと当該
第１の拡散層間の容量結合により制御ゲートを第１の電
圧レベルより昇圧電圧分だけ高い第２の電圧レベルに保
持され、これにより第２の拡散層に昇圧電圧を出力し、
当該昇圧電圧を選択ワード線に印加するので、低電源電
圧で動作する場合に、選択ワード線に電源電圧より高い
昇圧電圧が印加され、書き込み動作が確実に実行でき、
低電源電圧によるメモリセルのデータ保持特性の低下を
防止することができる。
ば、アドレス遷移検出回路（ＡＴＤ）２０はアドレスの
変化を検出し、パルス信号Ｓｃを発生する。制御回路５
０は信号Ｓｃの終了タイミングに応じて所定の幅を持つ
パルス信号Ｓｄを生成し、昇圧回路６０に出力し、昇圧
回路６０は、信号Ｓｄがアクティブ期間中に電源電圧よ
り高い昇圧電圧を発生し、デコーダ３０に出力する。デ
コーダ３０は、アドレスに応じて複数のワード線から指
定されたワード線を選択して、選択ワード線に接続され
た出力用トランジスタの制御ゲートを電源電圧またはそ
れに近い第１の電圧レベルに保持したあと、昇圧電圧を
第１の拡散層に入力することにより、制御ゲートと当該
第１の拡散層間の容量結合により制御ゲートを第１の電
圧レベルより昇圧電圧分だけ高い第２の電圧レベルに保
持され、これにより第２の拡散層に昇圧電圧を出力し、
当該昇圧電圧を選択ワード線に印加するので、低電源電
圧で動作する場合に、選択ワード線に電源電圧より高い
昇圧電圧が印加され、書き込み動作が確実に実行でき、
低電源電圧によるメモリセルのデータ保持特性の低下を
防止することができる。
【００５４】第２実施形態 図１０は本発明に係る電圧供給回路の第２の実施形態を
示す回路図であり、制御回路の他の構成例５０ａを示す
回路図である。図示のように、本例の制御回路５０ａ
は、遅延回路ＤＬＹ１、セット優先セットリセットフリ
ップフロップ（以下、単にフリップフロップという）Ｒ
ＳＦＦ１、信号伝達制御回路ＤＣＮＴＬ１および出力信
号Ｓｄを初期化する初期化回路ＩＮＩＴ１により構成さ
れている。
示す回路図であり、制御回路の他の構成例５０ａを示す
回路図である。図示のように、本例の制御回路５０ａ
は、遅延回路ＤＬＹ１、セット優先セットリセットフリ
ップフロップ（以下、単にフリップフロップという）Ｒ
ＳＦＦ１、信号伝達制御回路ＤＣＮＴＬ１および出力信
号Ｓｄを初期化する初期化回路ＩＮＩＴ１により構成さ
れている。
【００５５】伝達制御回路ＤＣＮＴＬ１は、インバータ
ＩＮＶ０の出力信号により制御されるｐＭＯＳトランジ
スタＭＰ１および、データ信号が低レベルのとき、デー
タ信号の反転信号でゲートを制御することにより、低レ
ベルのデータ信号を通過させるｎＭＯＳトランジスタＭ
Ｎ１から構成されている。
ＩＮＶ０の出力信号により制御されるｐＭＯＳトランジ
スタＭＰ１および、データ信号が低レベルのとき、デー
タ信号の反転信号でゲートを制御することにより、低レ
ベルのデータ信号を通過させるｎＭＯＳトランジスタＭ
Ｎ１から構成されている。
【００５６】入力信号ＳｃはインバータＩＮＶ０および
ＮＡＮＤゲートＮＡＧＴ１に入力される。インバータＩ
ＮＶ０の出力信号Ｓ0 がフリップフロップＲＳＦＦ１の
リセット入力端子Ｒに入力されるとともに信号伝達制御
手段ＤＣＮＴＬ１を構成するｐＭＯＳトランジスタＭＰ
１および初期化手段を構成するｎＭＯＳトランジスタＭ
Ｎ２のゲートにも入力されている。フリップフロップＲ
ＳＦＦ１の反転出力信号Ｂを遅延回路ＤＬＹ１により遅
延した信号Ｂｄが、上記伝達制御回路ＤＣＮＴＬ１のデ
ータ入力端子に入力される。伝達制御回路ＤＣＮＴＬ１
の出力端子は直列に接続されているインバータＩＮＶ
１，ＩＮＶ２を介して、フリップフロップＲＳＦＦ１の
セット入力端子Ｓに接続されている。
ＮＡＮＤゲートＮＡＧＴ１に入力される。インバータＩ
ＮＶ０の出力信号Ｓ0 がフリップフロップＲＳＦＦ１の
リセット入力端子Ｒに入力されるとともに信号伝達制御
手段ＤＣＮＴＬ１を構成するｐＭＯＳトランジスタＭＰ
１および初期化手段を構成するｎＭＯＳトランジスタＭ
Ｎ２のゲートにも入力されている。フリップフロップＲ
ＳＦＦ１の反転出力信号Ｂを遅延回路ＤＬＹ１により遅
延した信号Ｂｄが、上記伝達制御回路ＤＣＮＴＬ１のデ
ータ入力端子に入力される。伝達制御回路ＤＣＮＴＬ１
の出力端子は直列に接続されているインバータＩＮＶ
１，ＩＮＶ２を介して、フリップフロップＲＳＦＦ１の
セット入力端子Ｓに接続されている。
【００５７】初期化回路ＩＮＩＴ１はｎＭＯＳトランジ
スタＭＮ２により構成されている。ｎＭＯＳトランジス
タＭＮ２のゲートは、インバータＩＮＶ０の出力端子に
接続され、ドレインは伝達制御回路ＤＣＮＴＬ１の出力
端子に接続され、ソースは接地されている。
スタＭＮ２により構成されている。ｎＭＯＳトランジス
タＭＮ２のゲートは、インバータＩＮＶ０の出力端子に
接続され、ドレインは伝達制御回路ＤＣＮＴＬ１の出力
端子に接続され、ソースは接地されている。
【００５８】図１１は図１０に示す制御回路５０ａの動
作を示す波形図である。以下、図１０および図１１を参
照しつつ、本実施形態の制御回路５０ａの動作について
説明する。
作を示す波形図である。以下、図１０および図１１を参
照しつつ、本実施形態の制御回路５０ａの動作について
説明する。
【００５９】図１１に示すように、インバータＩＮＶ０
により、入力信号Ｓｃの反転信号Ｓ0 が出力される。こ
のため、入力信号Ｓｃがローレベルに保持されていると
き、インバータＩＮＶ０の出力信号Ｓ0 がハイレベルに
保持されるので、初期化回路ＩＮＩＴ１におけるｎＭＯ
ＳトランジスタＭＮ２がオン状態に設定される。これに
応じてフリップフロップＲＳＦＦ１のセット入力端子Ｓ
がローレベルに保持される。また、このとき、フリップ
フロップＲＳＦＦ１のリセット入力端子Ｒがハイレベル
に保持されているので、フリップフロップＲＳＦＦ１が
リセットされ、遅延回路ＤＬＹ１の入力信号Ｂがハイレ
ベルに保持され、さらに、遅延回路ＤＬＹ１の出力信号
Ｂｄもハイレベルに保持される。
により、入力信号Ｓｃの反転信号Ｓ0 が出力される。こ
のため、入力信号Ｓｃがローレベルに保持されていると
き、インバータＩＮＶ０の出力信号Ｓ0 がハイレベルに
保持されるので、初期化回路ＩＮＩＴ１におけるｎＭＯ
ＳトランジスタＭＮ２がオン状態に設定される。これに
応じてフリップフロップＲＳＦＦ１のセット入力端子Ｓ
がローレベルに保持される。また、このとき、フリップ
フロップＲＳＦＦ１のリセット入力端子Ｒがハイレベル
に保持されているので、フリップフロップＲＳＦＦ１が
リセットされ、遅延回路ＤＬＹ１の入力信号Ｂがハイレ
ベルに保持され、さらに、遅延回路ＤＬＹ１の出力信号
Ｂｄもハイレベルに保持される。
【００６０】入力信号Ｓｃの立ち上がりエッジに応じ
て、インバータＩＮＶ０の出力信号Ｓ0 が立ち下がり、
これに応じて伝達制御回路ＤＣＮＴＬ１のｐＭＯＳトラ
ンジスタＭＰ１がオフ状態からオン状態に切り換えられ
る。このとき、遅延回路ＤＬＹ１の出力信号Ｂｄがハイ
レベルに保持されているので、インバータＩＮＶ２の出
力端子もハイレベルに切り換わる。即ち、フリップフロ
ップＲＳＦＦ１のセット入力端子Ｓがローレベルからハ
イレベルに切り換えられる。また、このとき、フリップ
フロップＲＳＦＦ１のリセット入力端子Ｒにインバータ
ＩＮＶ０の出力信号Ｓ0 、即ち、ローレベルの信号が入
力されているので、フリップフロップＲＳＦＦ１がセッ
トされ、遅延回路ＤＬＹ１の入力信号Ｂがローレベルに
切り換えられる。
て、インバータＩＮＶ０の出力信号Ｓ0 が立ち下がり、
これに応じて伝達制御回路ＤＣＮＴＬ１のｐＭＯＳトラ
ンジスタＭＰ１がオフ状態からオン状態に切り換えられ
る。このとき、遅延回路ＤＬＹ１の出力信号Ｂｄがハイ
レベルに保持されているので、インバータＩＮＶ２の出
力端子もハイレベルに切り換わる。即ち、フリップフロ
ップＲＳＦＦ１のセット入力端子Ｓがローレベルからハ
イレベルに切り換えられる。また、このとき、フリップ
フロップＲＳＦＦ１のリセット入力端子Ｒにインバータ
ＩＮＶ０の出力信号Ｓ0 、即ち、ローレベルの信号が入
力されているので、フリップフロップＲＳＦＦ１がセッ
トされ、遅延回路ＤＬＹ１の入力信号Ｂがローレベルに
切り換えられる。
【００６１】遅延回路ＤＬＹ１の遅延時間τを経過した
後、その出力信号Ｂｄもローレベルに切り換えられる。
これに応じて、インバータＩＮＶ１の出力端子がハイレ
ベルに設定され、ｎＭＯＳトランジスタＭＮ１がオン状
態となる。これに応じて、インバータＩＮＶ１の入力端
子がローレベルに設定され、インバータＩＮＶ２の出力
端子もローレベルに保持される。
後、その出力信号Ｂｄもローレベルに切り換えられる。
これに応じて、インバータＩＮＶ１の出力端子がハイレ
ベルに設定され、ｎＭＯＳトランジスタＭＮ１がオン状
態となる。これに応じて、インバータＩＮＶ１の入力端
子がローレベルに設定され、インバータＩＮＶ２の出力
端子もローレベルに保持される。
【００６２】即ち、インバータＩＮＶ２の出力信号が、
入力信号Ｓｃの立ち上がりエッジから、ほぼ遅延回路Ｄ
ＬＹ１の遅延時間τの間にハイレベルに保持される。イ
ンバータＩＮＶ２の出力信号が入力信号ＳｃとともにＮ
ＡＮＤゲートＮＡＧＴ１に入力され、さらに、ＮＡＮＤ
ゲートＮＡＧＴ１の出力信号がインバータＩＮＶ３に入
力され、インバータＩＮＶ３の出力信号を制御回路５０
ａの出力信号Ｓｄとして、外部に出力される。
入力信号Ｓｃの立ち上がりエッジから、ほぼ遅延回路Ｄ
ＬＹ１の遅延時間τの間にハイレベルに保持される。イ
ンバータＩＮＶ２の出力信号が入力信号ＳｃとともにＮ
ＡＮＤゲートＮＡＧＴ１に入力され、さらに、ＮＡＮＤ
ゲートＮＡＧＴ１の出力信号がインバータＩＮＶ３に入
力され、インバータＩＮＶ３の出力信号を制御回路５０
ａの出力信号Ｓｄとして、外部に出力される。
【００６３】フリップフロップＲＳＦＦ１の状態が入力
信号Ｓｃのレベル変化までそのまま保持される。入力信
号Ｓｃの立ち下がりエッジに応じてインバータＩＮＶ０
の出力信号Ｓ0 が立ち上がり、これに応じてフリップフ
ロップＲＳＦＦ１のリセット入力端子Ｒがハイレベル、
セット入力端子Ｓがローレベルに保持されているので、
フリップフロップＲＳＦＦ１がリセットされる。即ち、
遅延回路ＤＬＹ１の入力信号Ｂがハイレベルに切り換え
られ、さらに遅延時間τが経過したあと、遅延回路ＤＬ
Ｙ１の出力信号Ｂｄもハイレベルに切り換えられる。
信号Ｓｃのレベル変化までそのまま保持される。入力信
号Ｓｃの立ち下がりエッジに応じてインバータＩＮＶ０
の出力信号Ｓ0 が立ち上がり、これに応じてフリップフ
ロップＲＳＦＦ１のリセット入力端子Ｒがハイレベル、
セット入力端子Ｓがローレベルに保持されているので、
フリップフロップＲＳＦＦ１がリセットされる。即ち、
遅延回路ＤＬＹ１の入力信号Ｂがハイレベルに切り換え
られ、さらに遅延時間τが経過したあと、遅延回路ＤＬ
Ｙ１の出力信号Ｂｄもハイレベルに切り換えられる。
【００６４】次に、図１１に示すように、例えば、アド
レススキューにより、制御回路５０ａの入力信号Ｓｃが
分割された場合に、即ち、図示のように、信号Ｓｃがパ
ルスＰａとパルスＰｂの二つの負のパルスに割れた場
合、まず、パルスＰａの立ち上がりエッジに応じて、制
御回路５０ａの出力信号Ｓｄがハイレベルに設定され
る。そして、パルスＰｂの立ち下がりエッジに応じて、
信号Ｓｄがリセットされ、ハイレベルからローレベルに
切り換えられる。パルスＰｂの立ち上がりエッジに応じ
て、出力信号Ｓｄが再びハイレベルに切り換えられ、遅
延回路ＤＬＹ１の遅延時間τにより設定された幅を持つ
正のパルス信号が発生されて出力される。
レススキューにより、制御回路５０ａの入力信号Ｓｃが
分割された場合に、即ち、図示のように、信号Ｓｃがパ
ルスＰａとパルスＰｂの二つの負のパルスに割れた場
合、まず、パルスＰａの立ち上がりエッジに応じて、制
御回路５０ａの出力信号Ｓｄがハイレベルに設定され
る。そして、パルスＰｂの立ち下がりエッジに応じて、
信号Ｓｄがリセットされ、ハイレベルからローレベルに
切り換えられる。パルスＰｂの立ち上がりエッジに応じ
て、出力信号Ｓｄが再びハイレベルに切り換えられ、遅
延回路ＤＬＹ１の遅延時間τにより設定された幅を持つ
正のパルス信号が発生されて出力される。
【００６５】このように、本実施形態の制御回路５０ａ
に応じて、インバータＩＮＶ２の出力信号が入力信号Ｓ
ｃとともにＮＡＮＤゲートＮＡＧＴ１に入力され、入力
信号Ｓｃにより、出力信号Ｓｄをリセットすることによ
り、アドレススキューが生じた場合に、制御回路５０ａ
の出力信号Ｓｄがリセットされ、信号Ｓｄにより昇圧動
作が制御される昇圧回路６０に応じて、アドレススキュ
ーが生じた場合に、昇圧動作が最後のアドレス変化によ
りリセットされるので、昇圧電圧ＶB が正しいタイミン
グでデコーダ３０に供給することができ、デコーダ回路
３０にあるワード線駆動回路３０ｉの出力用トランジス
タのゲート電極の充電時間を十分に確保でき、選択ワー
ド線に昇圧電圧ＶB の印加が確実に行われ、書き込みと
読み出しにおける誤動作の発生を防止でき、メモリセル
のデータ保持特性の低下が回避できる。
に応じて、インバータＩＮＶ２の出力信号が入力信号Ｓ
ｃとともにＮＡＮＤゲートＮＡＧＴ１に入力され、入力
信号Ｓｃにより、出力信号Ｓｄをリセットすることによ
り、アドレススキューが生じた場合に、制御回路５０ａ
の出力信号Ｓｄがリセットされ、信号Ｓｄにより昇圧動
作が制御される昇圧回路６０に応じて、アドレススキュ
ーが生じた場合に、昇圧動作が最後のアドレス変化によ
りリセットされるので、昇圧電圧ＶB が正しいタイミン
グでデコーダ３０に供給することができ、デコーダ回路
３０にあるワード線駆動回路３０ｉの出力用トランジス
タのゲート電極の充電時間を十分に確保でき、選択ワー
ド線に昇圧電圧ＶB の印加が確実に行われ、書き込みと
読み出しにおける誤動作の発生を防止でき、メモリセル
のデータ保持特性の低下が回避できる。
【００６６】
【発明の効果】以上説明したように、本発明の電圧供給
回路によれば、昇圧回路により電源電圧と異なる昇圧電
圧を発生し、メモリアクセスのとき、選択ワード線に当
該昇圧電圧を印加することにより、低電源電圧で動作す
るとき選択ワード線の駆動電圧をメモリセルのアクセス
を十分に行える程度の高いレベルに設定することが可能
であり、書き込みおよび読み出しを確実に実行でき、メ
モリセルのデータ保持特性の低下を回避できる利点があ
る。
回路によれば、昇圧回路により電源電圧と異なる昇圧電
圧を発生し、メモリアクセスのとき、選択ワード線に当
該昇圧電圧を印加することにより、低電源電圧で動作す
るとき選択ワード線の駆動電圧をメモリセルのアクセス
を十分に行える程度の高いレベルに設定することが可能
であり、書き込みおよび読み出しを確実に実行でき、メ
モリセルのデータ保持特性の低下を回避できる利点があ
る。
【図１】本発明に係る電圧発生回路の第１の実施形態を
示す回路図である。
示す回路図である。
【図２】制御回路の構成を示す回路図である。
【図３】制御回路の動作を示す波形図である。
【図４】昇圧回路の構成を示す回路図である。
【図５】デコーダ内に設けられるワード線駆動回路の構
成を示す回路図である。
成を示す回路図である。
【図６】ワード線駆動回路の動作を示す波形図である。
【図７】アドレススキュー発生時の動作を示す波形図で
ある。
ある。
【図８】アドレススキューがない場合の動作を示す波形
図である。
図である。
【図９】アドレススキュー発生時の動作を示す波形図で
ある。
ある。
【図１０】本発明の第２の実施形態における制御回路の
構成を示す回路図である。
構成を示す回路図である。
【図１１】図１０に示す制御回路の動作を示す波形図で
ある。
ある。
【図１２】ＳＲＡＭのメモリセルの構成を示す回路図で
ある。
ある。
１０…アドレスバッファ、２０…ＡＴＤ、３０…デコー
ダ、４０…メモリセルアレイ、５０，５０ａ…制御回
路、６０…昇圧回路、ＤＬＹ，ＤＬＹ１…遅延回路、Ｖ
CC…電源電圧、ＧＮＤ…接地電位。
ダ、４０…メモリセルアレイ、５０，５０ａ…制御回
路、６０…昇圧回路、ＤＬＹ，ＤＬＹ１…遅延回路、Ｖ
CC…電源電圧、ＧＮＤ…接地電位。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 塚崎 久暢 長崎県諌早市津久葉町1883番43 ソニー長 崎株式会社内
Claims (7)
- 【請求項１】入力アドレスの変化に応じて電源電圧と異
なるレベルの電圧を発生する電圧供給回路であって、 上記入力アドレスの変化を検出したとき、当該アドレス
変化より所定の時間を経過してから所定の幅を有するパ
ルス信号を生成する制御回路と、 上記制御回路からの上記パルス信号に応じて昇圧動作を
行い、電源電圧と異なるレベルの昇圧電圧を発生する昇
圧回路と、 上記入力アドレスの変化に応じて、制御電極が第１の電
圧に保持されたあと、上記昇圧電圧が第１の拡散層に印
加され、制御ゲートと上記第１の拡散層間の容量結合に
より、上記制御ゲートがほぼ上記第１の電圧より上記昇
圧電圧分だけ高い第２の電圧に保持され、第２の拡散層
に上記昇圧電圧が供給される電圧出力用トランジスタと
を有する電圧供給回路。 - 【請求項２】上記電圧出力用トランジスタの上記第２の
拡散層に、ワード線が接続されている請求項１記載の電
圧供給回路。 - 【請求項３】上記ワード線にＳＲＡＭのメモリセルが少
なくとも一つ接続されている請求項２記載の電圧供給回
路。 - 【請求項４】上記制御回路に、上記入力アドレスの変化
を検出するアドレス遷移検出回路を有する請求項１記載
の電圧供給回路。 - 【請求項５】上記制御回路に、上記アドレス遷移検出回
路の出力信号の終了タイミングに応じて所定の遅延時間
を与える遅延回路を有する請求項４記載の電圧供給回
路。 - 【請求項６】上記制御回路は、上記アドレス遷移検出回
路の出力信号の終了タイミングに応じて出力信号を第１
のレベルから第２のレベルに切り換え、上記遅延回路の
出力信号に応じて上記出力信号を上記第２のレベルから
上記第１のレベルに切り換える請求項５記載の電圧供給
回路。 - 【請求項７】上記昇圧回路は、上記制御回路の上記出力
信号が上記第２のレベルに保持されているとき、昇圧動
作を行い、上記昇圧電圧を発生する請求項６記載の電圧
供給回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10009032A JPH11213674A (ja) | 1998-01-20 | 1998-01-20 | 電圧供給回路 |
| US09/232,696 US6078531A (en) | 1998-01-20 | 1999-01-19 | Word line voltage supply circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10009032A JPH11213674A (ja) | 1998-01-20 | 1998-01-20 | 電圧供給回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11213674A true JPH11213674A (ja) | 1999-08-06 |
Family
ID=11709325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10009032A Pending JPH11213674A (ja) | 1998-01-20 | 1998-01-20 | 電圧供給回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6078531A (ja) |
| JP (1) | JPH11213674A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004005933A (ja) * | 2002-04-18 | 2004-01-08 | Samsung Electronics Co Ltd | 半導体メモリ装置の動作モードにより可変なリストア時間を有するリフレッシュ回路及びそのリフレッシュ方法 |
| KR100549943B1 (ko) * | 1999-09-08 | 2006-02-07 | 삼성전자주식회사 | 반도체 메모리 장치의 리던던시 디코더 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001057075A (ja) * | 1999-08-17 | 2001-02-27 | Nec Corp | 半導体記憶装置 |
| US6243316B1 (en) * | 2000-02-09 | 2001-06-05 | Advanced Micro Devices, Inc. | Voltage boost reset circuit for a flash memory |
| US6891745B2 (en) * | 2002-11-08 | 2005-05-10 | Taiwan Semiconductor Manufacturing Company | Design concept for SRAM read margin |
| US11705183B2 (en) * | 2020-08-28 | 2023-07-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Word line booster circuit and method |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61104394A (ja) * | 1984-10-22 | 1986-05-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS63263689A (ja) * | 1987-04-20 | 1988-10-31 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5394077A (en) * | 1993-04-30 | 1995-02-28 | Kabushiki Kaisha Toshiba | Internal power supply circuit for use in a semiconductor device |
| DE4324853C1 (de) * | 1993-07-23 | 1994-09-22 | Siemens Ag | Spannungserzeugungsschaltung |
| JP3128425B2 (ja) * | 1994-04-08 | 2001-01-29 | 株式会社東芝 | 半導体記憶装置 |
| KR100289383B1 (ko) * | 1997-10-10 | 2001-05-02 | 김영환 | 쓰기제어드라이브회로 |
-
1998
- 1998-01-20 JP JP10009032A patent/JPH11213674A/ja active Pending
-
1999
- 1999-01-19 US US09/232,696 patent/US6078531A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100549943B1 (ko) * | 1999-09-08 | 2006-02-07 | 삼성전자주식회사 | 반도체 메모리 장치의 리던던시 디코더 |
| JP2004005933A (ja) * | 2002-04-18 | 2004-01-08 | Samsung Electronics Co Ltd | 半導体メモリ装置の動作モードにより可変なリストア時間を有するリフレッシュ回路及びそのリフレッシュ方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6078531A (en) | 2000-06-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5894446A (en) | Semiconductor memory device operable with reduced current consumption immediately after power-on | |
| US6850449B2 (en) | Semiconductor memory device having mode storing one bit data in two memory cells and method of controlling same | |
| US6646938B2 (en) | Static memory having self-timing circuit | |
| US7505341B2 (en) | Low voltage sense amplifier and sensing method | |
| JP4280060B2 (ja) | ワードライン駆動回路 | |
| EP1614118B1 (en) | Low-voltage sense amplifier and method | |
| JPH06223581A (ja) | ソフト・エラ−耐性スタティック・ランダム・アクセス・メモリ | |
| KR101184517B1 (ko) | 메모리 장치의 동적 리프레시를 개선하는 장치 및 방법 | |
| US6567310B2 (en) | Nonvolatile semiconductor memory with improved sense amplifier operating margin | |
| US8111570B2 (en) | Devices and methods for a threshold voltage difference compensated sense amplifier | |
| US6078531A (en) | Word line voltage supply circuit | |
| KR100294450B1 (ko) | 반도체메모리장치의어레이내부전원전압발생회로 | |
| KR930004488B1 (ko) | 전기적으로 소거와 프로그램이 가능한 판독전용 메모리 | |
| JP3313641B2 (ja) | 半導体記憶装置 | |
| JP3087693B2 (ja) | 半導体記憶装置 | |
| US7512019B2 (en) | High speed digital signal input buffer and method using pulsed positive feedback | |
| JPH0935476A (ja) | 可変プレート電圧発生回路を具備する半導体メモリ装置 | |
| JPS5954094A (ja) | 半導体記憶装置 | |
| JP2000195275A (ja) | 半導体メモリ装置 | |
| JPH08297972A (ja) | ダイナミック形半導体記憶装置 | |
| JPH11328988A (ja) | 半導体記憶装置 | |
| JP2002042465A (ja) | 半導体装置 | |
| JPH1145579A (ja) | 半導体記憶装置のデータ書き込み方法 | |
| JPH03288400A (ja) | 不揮発性半導体記憶装置 | |
| JP2000048572A (ja) | スタティック型半導体記憶装置 |