JPH03288400A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は不揮発性半導体記憶装置に関するものである
。

〔従来の技術〕

第７図は１９８８１ＥＥＥ　Ｉｎｔｅｒｎａｔｉｏｎａ
ｌ　５ｏｌｉｄ−３ｔａｔｅＣｉｒｃｕｉｔｓ　Ｃｏｎ
ｆｅｒｅｎｃｅ　Ｄｉｇｅｓｔ　ｏｆ　ｔｅｃｈｎｉｃ
ａｌ　ｐａｐｅｒｓ　１３２頁に示されたフラッシュ型
ＥＥＦＲＯＭのメモリセルとなるメモリトランジスタの
構造断面図である。図において、（４８）はＰ型シリコ
ン半導体基板、（４９）は前記Ｐ型シリコン半導体基板
（４８）の−主面に形成されたフィールド酸化膜、（５
０）は前記Ｐ型シリコン半導体基板（４８）の−主面に
形成されたｎ＋＋ソース領域、（５１）は前記Ｐ型シリ
コン半導体基板（４８）の−主面に形成されたｎ＋型ト
ドレイン領域（５２）は前記ｎ＋＋ソース領域（５０）
と前記ｎ＋型トドレイン領域５１）との間上に形成され
たゲート酸化膜、（５３）は前記ゲート酸化膜（５２）
上に形成された多結晶シリコン層から成るフローティン
グゲート、（５４）は前記フローティングゲート（５３
）上に形成された層間酸化膜、（５５）は前記層間酸化
膜（５４）上に形成された多結晶シリコン層から成るコ
ントロールゲート、（５６）は前記フローティングゲー
ト（５３）及び前記コントロールゲー）　（５５）を含
む前記Ｐ型シリコン半導体基板（４８）の主面上全面に
形成されたＰＳＧ膜である。

第８図は第７図に示したメモリトランジスタを備えた従
来のフラッシュ型ＥＥＦＲＯＭの全体構成を示すブロッ
ク図である。図において（１）は第７図に示したメモリ
トランジスタが行及び列方向にマトリクス状に複数個配
置されたメモリセルアレイ、（２）は対応した列に配置
されたメモリトランジスタのｎ＋型トドレイン領域５１
）が接続されたビット線、（３）は対応した行に配置さ
れたメモリトランジスタのコントロールゲート（５５）
が接続されたワード線、（４）は前記メモリセルアレイ
（１）へデータの書き込みをするもしくは前記メモリセ
ルアレイ（１）からデータの読み出しをするメモリセル
を特定するためのアドレス信号をラッチするアドレスバ
ッファ、（５）は前記ワード線（３）に接続され、前記
アドレスバッファ（４）のロウアドレス信号を受けて１
本の前記ワード線（３）を選択するＸデコーダ、（６）
は前記ビット線（２）に接続されたＹゲート、（７）は
前記アドレスバッファ（４）のコラムアドレス信号を受
けて１組の前記Ｙゲート（６）を選択するＹデコーダ、
（８）は前記Ｙゲート（６）を介して前記ビット線（２
）に接続され、データの読み出し時に前記メモリセルア
レイ（１）からの信号を検出・増幅し、また、データの
書き込み時に前記メモリセルアレイ（１）へ信号を送出
・書き込むセンスアンプ／書き込み回路、（９）は前記
センスアンプ／書き込み回路（８）を介して前記メモリ
セルアレイ（１）への書き込み信号をラッチし、また、
前記メモリセルアレイ（１）からの読み出し信号をラッ
チする入出力バッファ、１０１はコマンド人力データに
応じて動作モードを示す信号を発生するコマンドレジス
タ、α力は前記コマンドレジスタα０）の発生する信号
を受けて前記メモリセルアレイ（１１への書き込み動作
及び、前記メモリセルアレイ（１）からの読・み出し動
作を制御する書き込み／読み出し制御回路、α力は高電
圧が印加される高圧電源入力端子ＶＰＰ、ＣＩ？）は前
記メモリセルアレイ（１）ないし前記高圧電源入力端子
ＶＰＰα力等が同一半導体基板上に形成された半導体チ
ップである。

次に、動作について説明する。メモリセルからのデータ
の消去はまず、高圧電源入力単位ｖｐｐα３に１２．５
Ｖが印加され、メモリセルアレイ（１）内の全てのメモ
リセルのｎ＋＋ソース領域（５ｏ）に−括して１２．５
Ｖが供給される。一方、全てのワード線（３）は接地さ
れるのでコントロールゲート（５５）は接地される。こ
の時、７０−ティングゲート（５３）とｎ１型ソース領
域（５０）との間のゲート酸化膜（５２）に高電界が発
生しトンネル電流が流れ、フローティングゲー）　（５
３）に蓄積されていた電子はｎ＋＋ソース領域（５０）
へ放出される。フローティングゲート（５３）は電荷の
存在しない電気的に中性の状態となり、メモリセルのし
きい値は低い値（約ＩＶ）を示す。この状態ではデータ
の読み出し時に電流が流れ、情報の「ｌ」に対応させて
いる。

メモリセルへのデータの書き込みはまず、半導体チップ
（１７）の外部より入力されるアドレス信号を受けて、
Ｘデコーダ（５）及びＹデコーダ（７）がメモリセルア
レイ（１）内の特定のメモリセルを選択する。

高圧電源入力端子ｖｐｐα２には１２．５Ｖが印加され
、選択されたメモリセルに接続されたビット線（２）を
８　Ｖ’に、ワード線（３）を１２．５Ｖに昇圧する。

このため、選択されたメモリセルのコントロールゲート
（５５）に１２．５Ｖが、ｎ＋型トドレイン領域５１）
に８Ｖが供給され、また、ｎ“型ソース領域（５０）は
接地される。この時、ｎ＋型トドレイン領域５１）近傍
で高エネルギーを持った電子（ホットエレクトロン）が
発生し、コントロールケート（５５）からの高電界に引
き寄せられてゲート酸化膜（５２）を飛び越え、フロー
ティングゲート（５３）に注入される。フローティング
ゲート（５３）は電気的にマイナスの状態となり、メモ
リセルのしきい値は高い値（約７Ｖ以上）を示す。この
状態ではデータの読み出し時に電流が流れず、情報の「
０」に対応させている。

〔発明が解決しようとする課題〕

上記のような従来のフラッシュ型ＥＥＦＲＯＭでは、メ
モリセルアレイ（１）からのデータの消去は全ビット−
括して行なわれ、メモリセルアレイ（１）へのデータの
書き込みは各ビット毎に行なわれる。

データの消去において、電子の蓄積されたフローティン
グゲート（５３）から電子が完全に放出されずに電荷が
残存する状態では、メモリセルはこの電荷量に応じたし
きい値を示す。ここで、しきい値が約３〜４ｖを示すと
読み出し時とメモリセルがオフ状態を保ち、データの消
去には到らないことがある。そこで、データの消去後、
メモリセルアレイ（１）内の全てのメモリセルからデー
タを読み出し、電流の検出されないメモリセルが確認さ
れた場合には再度メモリセルアレイ（１）に対し消去を
実行する。この再消去は全てのメモリセルから電流が検
出されるまで繰り返される。

一方、データの書き込み後、半導体チップα力がユーザ
ーに長時間使用されると、ゲート酸化膜（５２）及び層
間酸化膜（５４）に電界が生じ、フローティングゲート
（５３）に蓄積された電子はコントロールゲート（５５
）或いはＰ型シリコン半導体基板（４８）に放出されて
しきい値が低下する。また、半導体チップα力が高温状
態で使用されると、フローティングゲー）（５３）に蓄
積された電子は励起され、ゲート酸化膜（５２）或いは
層間酸化膜（５４）のエネルギー障壁を越えてコントロ
ールゲート（５５）或いはＰ型シリコン半導体基板（４
８）に放出されてしきい値が低下する。ここで、しきい
値が約４ｖを示すとメモリセルは読み出し時にオンし始
め、さらに、約３Ｖ以下にまで低下すると書き込まれた
データが保持されなくなる。すなわち、データの読み出
し時に電流が検出れてデータが誤動作を起こし、安定し
た読み出しが不可能になるという問題があった。

この発明は上記のような問題点を解消するためになされ
たものであり、データの保持状態を確認できるとともに
、安定したデータの読み出しができる不揮発性半導体記
憶装置を得ることを目的としている。

〔課題を解決するための手段〕

この発明に係る不揮発性半導体記憶装置は、それぞれが
フローティングゲートを有するトランジスタで複数のメ
モリセルを形成し、このフローティングゲートを有する
トランジスタと同一構造のトランジスタを有し、このト
ランジスタのしきい値に基づく電位を発生するしきい個
発生手段を設けるとともに、しきい個発生手段の発生す
る電位と所定の電位を比較する比較手段を設けたもので
ある。

また、この発明の第２の発明に係る不揮発性半導体記憶
装置は、行及び列方向にマトリクス状に形成されるとと
もに、それぞれがフローティングゲートを有したメモリ
トランジスタを有する複数のメモリセルを備えたものに
おいて、メモリトランジスタと同一構成のリファレンス
トランジスタを有し、このリファレンストランジスタの
フローティングゲートに蓄積される電荷の状態に応じた
電位を出力する電位発生手段と基準電位を出力する基準
電位発生手段と、電位発生手段及び基準電位発生手段の
出力電位を比較し、リフレッシュ信号を出力する比較手
段と比較手段からのリフレッシュ信号を受け、リファレ
ンストランジスタ及び、このリファレンストランジスタ
に記憶された内容と同し内容が記憶されたメモリトラン
ジスタの記憶内容をリフレッシュさせるためのリフレッ
シュ制御手段を設けたものである。

〔作　用〕

この発明においては、メモリセルアレイにおけるメモリ
セルからのデータの読み出し時に比較手段がしきい個発
生手段で発生される電位と所定の電位を比較し、これら
電位の大小関係を判定し、しきい個発生手段のトランジ
スタのしきい値電圧の状態を検出せしめて、メモリセル
のトランジスタのしきい値電圧の状態を判別可能にする
。

また、この発明の第２の発明においては、比較手段が電
位発生手段のリファレンストランジスタにおけるフロー
ティングゲートに蓄積される電荷の状態を検出し、比較
手段からのリフレッシュ信号を受けたリフレッシュ制御
手段がリファレンストランジスタ及びメモリトランジス
タの記憶内容をリフレッシュさせ、メモリトランジスタ
の記憶内容を長時間維持せしめる。

〔実施例〕

第１図はこの発明の一実施例を示すフラッシュ型ＥＥＦ
ＲＯＭの全体構成を示すブロック図である。図において
、α３は第７図に示したメモリセルのメモリトランジス
タと同一構造をなし、同一の工程によって同じ半導体基
板に形成されたトランジスタを有し、メモリセルのメモ
リトランジスタのしきい値に相当するしきい値電圧を発
生するしきい個発生回路、α４は一定の電圧を発生する
基準電圧発生回路、（１５は前記しきい個発生回路α３
の発生するメモリトランジスタのしきい値に相当するし
きし）値電圧と前記基準電圧発生回路α４の発生する一
定の電圧を人力とし、これらの人力のレベルを比較する
比較回路、αＧは前記比較回路αＳの出力信号を半導体
チップα力の外部に取り出す出力端子である。

第２図は第１図に示したフラ・ソシュ型ＥＥＰＲＯＭに
備えられた前記しきい個発生回路α３、前記基準電圧発
生回路（１４１及び前記比較回路１５の構成を示す回路
図である。図中、前記しきい値発生回路α釧二おいて、
１Ｂは電源電位が入力される電源入力ノードＶｃｃ、α
９は接地電位（ＧＮＤ）が人力される接地ノード、（イ
）はＬＭΩの抵抗、（２１）は第７図に示したメモリセ
ルとなるメモリトランジスタと同一構造を成すリファレ
ンスメモリトランジスタ、（２２ａ）は前記メモリセル
アレイ（１）からのデータの消去時に活性化され、前記
リファレンスメモリトランジスタ（２１）の前記ｎ＋＋
ソース領域（５０）に高電圧を供給するｎチャネルＭＯ
Ｓトランジスタ（以下、ｎＭＯ８Ｔと略す）、（２２ｂ
）は前記メモリセルアレイ（１＋へのデータの書き込み
時に活性化され、前記リファレンスメモリトランジスタ
（２１）の前記コントロールゲート（５５）に高電圧を
供給するｎＭＯ８丁、（２２ｃ）は前記メモリセルアレ
イ（１）へのデータの書き込み時に活性化され、前記リ
ファレンスメモリトランジスタ（２１）の前記ｎ＋型ト
ドレイン領域５１）に高電圧を供給するｎＭＯ８Ｔ、（
２２ｄ）は前記メモリセルアレイ（１）へのデータの書
き込み時に導通し、前記リファレンスメモリトランジス
タ（２１）の前記ｎ＋＋ソース領域（５０）に接地電位
を供給するｎ　Ｍ　ＯＳ　Ｔ、（２２ｅ）は前記メモリ
セルアレイ（１）からのデータの消去時に導通し、前記
リファレンスメモリトランジスタ（２１）の前記コント
ロールゲート（５５）に接地電位を供給するｎ　Ｍ　Ｏ
Ｓ　Ｔ、（２２ｆ）は前記メモリセルアレイ（１）から
のデータの読み出し時に導通し、前記リファレンスメモ
リトランジスタ（２１）の前記ｎ＋型型トレイ領領域５
１）に前記抵抗（２０）を介して電源電位を供給するｎ
ＭＯ３Ｔ、（２２ｇ）は前記メモリセルアレイ（１）か
らのデータの読み出し時に導通し、前記リファレンスメ
モリトランジスタ（２１）の前記コントロールゲート（
５５）と前記ｎ＋型トドレイン領域５１）を電気的に接
続するｎＭＯ８Ｔ、（２３ａ）、　（２３ｂ）、　（２
３ｃ）は各々前記書き込み／読み出し制御回路αＤで発
生し、前記ｎＭ。

Ｓ　Ｔ　（２２ａ）、　（２２ｂ）、　（２２ｃ）を活
性化させる活性化信号、（２４ａ）、　（２４ｂ）、　
（２４ｃ）、　（２４ｄ）は各々前記コマンドレジスタ
（１０）で発生し、前記ｎ　Ｍ　ＯＳ　Ｔ　（２２ｄ）
。

（２２ｅ）、　（２２ｆ）、　（２２ｇ）を制御するク
ロック信号である。図中、前記基準電圧発生回路α４に
おいて、（２５）は１ＭΩの抵抗（２６ａ）、　（２６
ｂ）は負荷としてのｎ　Ｍ　ＯＳ　Ｔである。図中、前
記比較回路０ジはカレントミラー型の相補型ＭＯ８増幅
回路として構成され、（２７ａ）、　（２７ｂ）′は負
荷としてのＰチャネルＭＯＳトランジスタ（以下、ＰＭ
Ｏ８Ｔと略す）、（２８ａ）は前記しきい個発生回路（
１３）の出力である節点〜Ａの電位が入力されるドライ
バーとしてのｎＭＯ８Ｔ、（２８ｂ）は前記基準電圧発
生回路α４の出力である節点Ｂの電位が入力されるドラ
イバーとしてのｎ　Ｍ　ＯＳ　Ｔ、（２８ｃ）は前記比
較回路（１９を活性化させるｎ　Ｍ　ＯＳ　Ｔ、（２９
）は前記コマンドレジスタ（ｌＯ）で発生し、前記ｎ　
Ｍ　ＯＳ　Ｔ　（２８ｃ）を活性化させる活性化信号、
（３０）は前記比較回路αＳの出力である。

第２図のように構成された回路図においては、メモリセ
ルアレイ（１）内で最初に選択されたメモリセルへのデ
ータの書き込みと同時にリファレンスメモリトランジス
タ（２１）も書き込まれ、メモリセルアレイ（１）内の
全てのメモリセルから一括してデータを消去すると同時
にリファレンスメモリトランジスタ（２１）も消去され
る。メモリセルアレイ（１）からのデータの読み出し時
には比較回路αＳが活性化され、しきい値発生回路α３
の発生するリファレンスメモリトランジスタ（２１）の
しきい値に基づく電圧と基準電圧発生回路ａ４の発生す
る一定の電圧を比較する。ここで、基準電圧発生回路α
４の発生する電圧をリファレンスメモリトランジスタ（
２１）が読み出し時にオンし始める電圧（約４Ｖ）に設
定すると、データの書き込み後リファレンスメモリトラ
ンジスタ（２１）のしきい値が低下して読み出し時に電
流が検出される前に、出力（３０）の信号が反転する。

次に、上記のように構成されたフラッシュ型ＥＥＦＲＯ
Ｍの動作について説明する。メモリセルアレイ（１）か
らのデータの消去は従来と同様全ビット−括して行なわ
れるが、消去時にはコマンドレジスタ叫から“Ｌ”状態
の活性化信号（２９）が発生されｎ　Ｍ　ＯＳ　Ｔ　（
２８ｃ）は活性化されず、比較回路αＳは動作しない。

しきい値発生回路ａ３においては、書き込み／読み出し
制御回路α力で発生される“Ｈ”状態の活性化信号（２
３ａ）がｎ　Ｍ　ＯＳ　Ｔ　（２２ａ）を活性化させ、
“Ｌ”状態の活性化信号（２３ｂ）、　（２３ｃ）がｎ
　Ｍ　ＯＳ　Ｔ　（２２ｂ）、　（２２Ｃ）を不活性に
する。一方、コマンドレジスタα０）で発生される“Ｈ
”状態のクロック信号（２４ｂ）がｎ　Ｍ　ＯＳ　Ｔ　
（２２ｅ）を導通させ、“Ｌ”状態のクロック信号（２
４ａ）、（２４ｃ）　（２４ｄ）がｎＭ″ＯＳ　Ｔ　（
２２ｄ）、　（２２ｆ）、　（２２ｇ）を非導通にする
。

このため、リファレンスメモリトランジスタ（２１）の
ｎ＋＋ソース領域（５０）には１２．５Ｖか供給され、
コントロールゲート（５５）は接地される。この時、メ
モリセルアレイ（１）内の全てのメモリセルと同様、フ
ローティングゲート（５３）と０＋型ソース領域（５０
）との間のゲート酸化膜（５２）に高電界が発生しトン
ネル電流が流れ、フローティングゲート（５３）に蓄積
されていた電子はｎ＋＋ソース領域（５０）へ放出され
る。７０−テイングゲー）（５３）は電荷の存在しない
電気的に中性の状態となり、リファレンスメモリトラン
ジスタ（２２）のしきい値は約ＩＶを示す。すなわち、
メモリセルアレイ（１）内の全てのメモリセルから一括
してデータを消去すると同時にリファレンスメモリトラ
ンジスタ（２１）も消去される。

メモリセルアレイ（１）へのデータの書き込みは従来と
同様各ビット毎に行なわれるが、書き込み時にはコマン
ドレジスタαＯ）からＬ”状態の活性化信号（２９）が
発生されｎ　Ｍ　ＯＳ　Ｔ　（２８ｃ）は活性化されず
、比較回路αシは動作しない。ここで最初に選択された
メモリセルへの書き込み時には、しきい値発生回路α３
において書き込み／読み出し制御回路αわで発生される
“Ｈ”状態の活性化信号（２３ｔ＋）。

（２３ｃ）がｎ　Ｍ　ＯＳ　Ｔ　（２２ｂ）、　（２２
ｃ）を活性化させ、“Ｌ”状態の活性化信号（２３ａ）
がｎ　ＭＯＳ　Ｔ（２２ａ）を不活性にする。一方、コ
マンドレジスタα０）で発生される“Ｈ”状態のクロッ
ク信号（２４ａ）がｎＭＯＳ　Ｔ　（２２ｄ）を導通さ
せ、“Ｌ”状態のクロック信号（２４ｂ）、　（２４ｃ
）、　（２４ｄ）がｎ　Ｍ　ＯＳ　Ｔ　（２２ｅ）、　
（２２ｆ　）。

（２２ｇ）を非導通にする。このため、リファレンスメ
モリトランジスタ（２１）のコントロールゲート（５５
）には１２．５Ｖが、ｎ＋型型トレイ領領域５１）には
８Ｖが供給され、ｎ＋＋ソース領域（５０）は接地され
る。この時、メモリセルアレイ（１）内で最初に選択さ
れたメモリセルと同様、ｎ４型トレイン領域（５）近傍
で高エネルギーを持った電子（ホットエレクトロン）が
発生し、コントロールゲート（５５）からの高電界に引
き寄せられてゲート酸化膜（５２）を飛び越え、フロー
ティングゲート（５３）に注入される。フローティング
ゲート（５３）は電気的にマイナスの状態となり、リフ
ァレンスメモリトランジスタ（２１）のしきい値は約７
Ｖ以上を示す。すなわち、メモリセルアレイ（１）内で
最初に選択されたメモリセルへのデータの書き込みと同
時にリファレンスメモリトランジスタ（２１）も書き込
まれる。また、２番目以降に選択されたメモリセルへの
書き込み時には、後述するメモリセルアレイ（１）から
のデータの読み出し時と同様、しきい個発生回路Ｃ１３
はリファレンスメモリトランジスタ（２１）のしきい値
に基づく電圧を発生する。

メモリセルアレイ（１）からのデータの読み出し時には
、コマンドレジスタ（１０）から“Ｈ”状態の活性化信
号（２９）が発生されｎ　Ｍ　ＯＳ　Ｔ　（２８ｃ）は
活性化されて、比較回路αジが動作を始める。ここで、
基準電圧発生回路α４において負荷となるｎ　Ｍ　ＯＳ
　Ｔ（２６ａ）、　（２６ｂ）のソース領域及びドレイ
ン領域の面積を調整し、節点Ｂでの電位を４ｖに設定す
る。

節点Ｂでの電位はリファレンスメモリトランジスタ（２
１）が読み出し時にオンし始めるしきい値電圧（約４Ｖ
）に設定される。しきい個発生回路α３においては、書
き込み／読み出し制御回路αυで発生される活性化信号
（２３ａ）、　（２３ｂ）、　（２３ｃ）が全て“Ｌ”
状態となり、ｎ　Ｍ　ＯＳ　Ｔ　（２２ａ）、　（２２
ｂ）、　（２２ｃ）は不活性になる。一方コマントレジ
スタ００）で発生される“Ｈ”状態のクロック信号（２
４ａ）、　（２４ｃ）、　（２４ｄ）がｎ　Ｍ　ＯＳ　
Ｔ　（２２ｄ）、　（２２ｆ）、　（２２ｇ）を導通さ
せ、“Ｌ”状態のクロック信号（２４ｂ）がｎＭＯ５Ｔ
（２２ｅ）を非導通にする。このため、リファレンスメ
モリトランジスタ（２１）のコントロールゲート（５５
）とｎ＋型ドレイン領域（５１）が電気的に接続され、
この接続された領域に抵抗２Ｇを介して５■が供給され
、ｎ＋型ソース領域（５０）は接地される。

この時、リファレンスメモリトランジスタ（２１）のし
きい値が５ｖ以上ならば、リファレンスメモリトランジ
スタ（２１）はオフし節点Ａは５ｖを示す。

したがって、比較回路αＳではしきい個発生回路α３の
出力である節点Ａの電位５Ｖがｎ　Ｍ　ＯＳ　Ｔ　（２
８ａ）に入力され、基準電圧発生回路α４の出力である
節点Ｂの電位４Ｖがｎ　Ｍ　ＯＳ　Ｔ　（２８ｂ）に入
力される。

ｎ　Ｍ　−ＯＳ　Ｔ　（２８ａ）が導通し、続いてＰＭ
Ｏ５Ｔ（２７ｂ）が導通するので、出力（３０）は５Ｖ
（“Ｈ”状態）を示す。この（３０）の信号は出力端子
ＵＳより半導体チップ的の外部に取り出され、メモリセ
ルアレイ（１）から読み出すデータが安定していること
を表わす。

半導体チップα力がユーザーに長時間使用され或いは高
温状態で使用されると、リファレンスメモリトランジス
タ（２１）のしきい値は低下する。このしきい値が約４
ｖを示すとリファレンスメモリトランジスタ（２１）は
読み出し時にオンし始め、節点Ａはリファレンスメモリ
トランジスタ（２１）のしきい値を示す。したがって今
、節点Ａが３．５Ｖを示したとすると、比較回路αＳで
はしきい個発生回路（１３の出力である節点Ａの電位３
．５ｖがｎ　Ｍ　ＯＳ　Ｔ（２８ａ）に入力され、基準
電圧発生回路α４の出力である節点Ｂの電位４Ｖがｎ　
Ｍ　ＯＳ　Ｔ　（２８ｂ）に入力される。ｎ　Ｍ　ＯＳ
　Ｔ　（２８ｂ）は導通するがＰＭＯ３Ｔ　（２７ｂ）
は非導通なので、出力（３０）は接地電位（“Ｌ”状態
）を示す。この出力（３０）の信号は出力端子αＧより
半導体チップα力の外部に取り出され、メモリセルアレ
イ（１）から読み出すデータが安定した状態から誤動作
を起こす状態へ移行していることを表わす。すなわち、
メモリセルアレイ（１）からのデータの読み出しと同時
にメモリセルアレイ（１）のデータの保持状態を確認す
ることができるフラッシュ型ＥＥＦＲＯＭを得ることが
できる。

第３図はこの発明の第２の実施例を示すもので、（３１
）は第１の基準電圧発生回路、（３２）は第１の基準電
圧発生回路（３１）の発生する一定の電圧とは異なる一
定の電圧を発生する第２の基準電圧発生回路、（３３）
はしきい個発生回路α３の発生するメモリトランジスタ
のしきい値に相当する電圧と第１の基準電圧発生回路（
３１）の発生する一定の電圧を人力とし、これらの入力
のレベルを比較する第１の比較回路、（３４）はしきい
個発生回路α３の発生するメモリトランジスタのしきい
値に相当する電圧と第２の基準電圧発生回路（３２）の
発生する一定の電圧を入力とし、これらの入力のレベル
を比較する第２の比較回路、（３５）は第１の比較回路
（３３）の出力信′号を半導体チップ的の外部に取り出
す第１の出力端子、（３６）は第２の比較回路（３４）
の出力信号を半導体チップαηの外部に取り出す第２の
出力端子である。なお、第１の基準電圧発生回路（３１
）ないし第２の出力端子（３６）等上記した構成部分は
半導体チップα力上に形成される。ここで、第１の基準
電圧発生回路（３１）の発生する電圧を４Ｖに設定し、
第２の基準電圧発生回路（３２）の発生する電圧を３Ｖ
に設定すると、第１の出力端子（３５）から“Ｈ”状態
の出力信号が取り出される場合は、メモリセルアレイ（
１）から読み出すデータが安定していることを表わす。

また、第１の出力端子（３５）から“Ｌ”状態の出力信
号が取り出され第２の出力端子（３６）から“Ｈ”状態
の出力信号が取り出される場合は、メモリセルアレイ（
１）から読み出すデータが安定した状態から誤動作を起
こす状態へ移行していることを表わす。さらに、第２の
出力端子（３６）から“Ｌ”状態の出力信号が取り出さ
れる場合は、メモリセルアレイ（１）から読み出すデー
タが誤動作を起こすことを表わす。上記実施例と同様の
効果を奏するものである。

次に、第４図はノーマル型（フル機能型）ＥＥＦＲＯＭ
のメモリセルとなるメモリトランジスタの構造断面図で
ある。ノーマル型ＥＥＦＲＯＭでは、メモリセルからデ
ータを消去する時にフローティングゲート（３７）に電
子が注入され、メモリセルへデータを書き込む時にフロ
ーティングゲート（３７）から電子が放出される。電子
が注入されるとフローティングゲート（３７）は電気的
にマイナスの状態となり、しきい値は高い値（約３Ｖ以
上）を示す。一方、電子の放出ではフローティングゲー
ト（３７）に蓄積されていた電子よりも多量の電子が放
出されるので、フローティングゲート（３７）は電気的
にプラスの状態となり、しきい値は低い値（約−３Ｖ）
を示す。

このノーマル型ＥＥＰＲＯＭがユーザーに長時間使用さ
れ或いは高温状態で使用されると、フラッシュ型ＥＥＦ
ＲＯＭの場合と同様にデータの消去されたメモリセル（
電子の蓄積されているメモリセル）において、フローテ
ィングゲート（３７）から電子が放出されてしきい値が
低下する。ここで、しきい値が約２　Ｖ以下を示すと、
データの読み出し時に電流が検出されてデータが誤動作
を起こし、安定した読み出しが不可能になる。しかも同
時に、データの書き込まれたメモリセルにおいては、コ
ントロールゲート（３８）或いはＰ型シリコン半導体基
板（４８）からフローティングゲー）　（３７）に電子
が注入されてしきい値が上昇する。ここで、しきい値が
約−２Ｖ以上を示すと、データの読み出し時に電流が検
出されずにデータが誤動作を起こし、安定した読み出し
が不可能になる。

第５図はこの発明の第３の実施例を示すもので、（３９
）は第４図に示したメモリトランジスタがマトリクス状
に複数個配置されたメモリセルアレイ、（４０）は電源
電位（５Ｖ）から書き込み及び消去に必要な高電圧（１
５〜２０Ｖ）を発生させる高電圧パルス発生回路、（４
１）はビット線（２）及びワード線（３）を高圧に昇圧
する高圧スイッチ、（４２）は第４図に示したメモリト
ランジスタのしきい値に相当する電圧を発生する第１の
しきい値発生回路、（４３）は第４図に示したメモリト
ランジスタのしきい値の絶対値に相当する電圧を発生す
る第２のしきい値発生回路、（４４）は第１のしきい値
発生回路（４２）の発生するメモリトランジスタのしき
い値に相当する電圧と基準電圧発生回路（１４）の発生
する一定の電圧を入力とし、これらの人力のレベルを比
較する第１の比較回路、（４５）は第２のしきい値発生
回路（４３）の発生するメモリトランジスタのしきい値
の絶対値に相当する電圧と基準電圧発生回路（１４１の
発生する一定の電圧を入力とし、これらの入力のレベル
を比較する第２の比較回路である。なお、メモリセルア
レイ（３９）ないし第２の比較回路（４５）等上記した
構成部分は半導体チップα力上に形成される。ここで、
メモリセルアレイ（３９）からデータを消去すると同時
に第１のしきい値発生回路（４２）内のリファレンスメ
モリトランジスタからもデータを消去し、メモリセルア
レイ（３９）へデータを書き込むと同時に第２のしきい
値発生回路（４３）内のリファレンスメモリトランジス
タへもデータを書き込む。さらに、基準電圧発生回路α
φの発生する電圧を２Ｖに設定すると、第１の出力端子
（３５）及び第′２の出力端子（３６）から共に“Ｈ”
状態の出力信号が取り出される場合は、メモリセルアレ
イ（３９）から読み出すデータが安定していることを表
わす。また、第１の出力端子（３５）或いは第２の出刃
端子（３６）のいずれか一方から“Ｌ”状態の出力信号
が取り出される場合は、メモリセルアレイ（３９）から
読み出すデータが誤動作を起こすことを表わす。すなわ
ち、上記実施例と同様の効果を奏するものである。

第６図はこの発明の第４の実施例を示すもので、（４６
）はメモリセルアレイ（１）を順次選択するアドレス信
号を発生するアドレスカウンター、（４７）は書き込み
／読み出し制御回路０υにより制御され、アドレスバッ
ファ（４）或いはアドレスカウンター（４６）からアド
レス信号を選択してＸデコーダ（５）及びＹデコーダ（
７）に送るスイッチである。上記した書き込み／読み出
し制御回路卸、アドレスカウンター（４６）及びスイッ
チ（４７）が、比較手段である比較回路αＳからのリフ
レッシュ信号を受け、リファレンストランジスタ及びリ
ファレンストランジスタに記憶された内容と同じ内容が
記憶されたメモリトランジスタの記憶内容をリフレッシ
ュさせるためのリフレッシュ制御手段を構成しているも
のである。なお、アドレスカウンター（４６）及びスイ
ッチ（４７）は半導体チップ的上に形成される。また、
比較回路（１５の出力信号は書き込み／読み出し制御回
路αＤに入力される。ここで、メモリセルアレイ（１）
からのデータの読み出し時に比較回路（１ｓの出力（３
０）が“Ｈ”状態を示したとする。この出力（３０）の
信号は書き込み／読み出し制御回路αυに送られ、スイ
ッチ（４７）は書き込み／読み出し制御回路卸からの信
号を受けてアドレスバッファ（４）にラッチされている
アドレス信号を選択し、Ｘデコーダ（５）及びＹデコー
ダ（７）に転送する。ゆえに、引き続きメモリセルアレ
イ（１）からデータが読み出される。

そして、メモリセルアレイ（１）からのデータの読み出
し時に比較回路α５の出力（３０）が“Ｌ”状態を示し
たとする。この出力（３０）の信号は書き込み／読み出
し制御回路αυに送られ、スイッチ（４７）は書き込み
／読み出し制御回路住υからの信号を受けてアドレスカ
ウンター（４６）で発生されるアドレス信号を選択し、
Ｘデコーダ（５）及びＹデコーダ（７）に転送する。こ
の時、データの読み出しは中断され、メモリセルアレイ
（１）及びリファレンスメモリトランジスタ（２１）へ
のデータの再書き込みが行なわれる。まず、コマンドレ
ジスタ（１０）で発生される活性化信号（２９）、クロ
ック信号（２４ａ）、　（２４ｂ）、　（２４ｃ）。

（２４ｄ）及び書き込み／読み出し制御回路αυで発生
される活性化信号（２３ａ）、　（２３ｂ）、　（２３
ｃ）の全てがメモリセルアレイ（１）への書き込み時と
同様の状態に設定され、続いてＸデコーダ（５）が１本
のワード線（３）を選択する。選択されたワード線（３
）に接続された全てのメモリセルのデータが順次読み出
され、情報のｒｌＪに対応した電流の検出されないメモ
リセルに関しては再度同一アドレスにデータが書き込ま
れて、メモリセルのしきい値は約７Ｖ以上にまで引き上
げられる。Ｘデコーダ（５）は全てのワード線（３）を
順次選択し、この再書き込みは情報のＮＪに対応した電
流の検出されない全てのメモリセルに対して実行される
。また、メモリセルアレイ（１）内で最初に選択された
メモリセルへのデータの再書き込みと同時にリファレン
スメモリトランジスタ（２１）も再度書き込まれるが、
これは前述したメモリセルアレイ（１）への書き込みの
場合と同様である。再書き込み後の半導体チップα力に
おいては、コマンドレジスタ（１０）で発生される活性
化信号（２９）、クロック信号（２４ａ　）、　（２４
ｂ　）、　（２４ｃ　）、　（２４ｄ　）及び書き込み
／読み出し制御回路αＤで発生される活性化信号（２３
ａ）、　（２３ｂ）、　（２３ｃ）の全てがメモリセル
アレイ（１）からのデータの読み出し時と同様の状態に
再度設定される。この時、しきい個発生回路α３ではリ
ファレンスメモリトランジスタ（２１）のしきい値が約
７Ｖ以上なので、リファレンスメモリトランジスタ（２
１）はオフし節点Ａは５Ｖを示す。

その後、比較回路α５では出力（３０）が“Ｈ”状態を
示し、続いてアドレスバッファ（４）にラッチされてい
るアドレス信号がＸデコーダ（５）及びＹデコーダに転
送される。ゆえに、再度メモリセルアレイ（１）からデ
ータが読み出される。すなわち、メモリセルアレイ（１
）のデータの保持状態を確認できるとともに、安定した
データの読み出しができるフラッシュ型ＥＥＦＲＯＭを
得ることができる。

なお、上記実施例では半導体チップαηにフラッシュ型
ＥＥＦＲＯＭ或いはノーマル型ＥＥＰＲＯＭを形成した
ものを示したが、半導体チップα力にＭＮＯ８型ＥＥＦ
ＲＯＭを形成したとしても、上記実施例と同様の効果を
得られるものである。

さらに、上記実施例では半導体チップα力にフラッシュ
型ＥＥＦＲＯＭ或いはノーマル型ＥＥＦＲＯＭを形成し
たものを示したが、半導体チップα７）　！：　ＥＥＰ
ＲＯＭを形成したとしても、上記実施例と同様の効果を
得られるものである。

〔発明の効果〕

この発明は以上述べたように、フローティングゲートを
有するトランジスタを有したメモリセルを複数有したも
のにおいて、このフローティングゲートを有するトラン
ジスタと同一構造のトランジスタを有し、このトランジ
スタのしきい値に基づく電位を発生するしきい値発生手
段を設けるとともに、しきい値発生手段の発生する電位
と所定の電位を比較する比較手段を設けたものとしたの
で、メモリセルのしきい値のレベルを検出でき、データ
の保持状態を確認できる不揮発性半導体記憶装置が得ら
れるという効果を有するものである。

また、この発明の第２の発明は、メモリトランジスタと
同じ構造のリファレンストランジスタを有した電位発生
手段と、この電位発生手段からの出力電位と基準電位発
生手段からの出力電位とを比較し、リフレッシュ信号を
出力する比較手段と、この比較手段のリフレッシュ信号
を受けてリファレンストランジスタ及びリファレンスト
ランジスタと同じ内容が記憶されたメモリトランジスタ
の記憶内容をリフレッシュさせるためのリフレ・ソシュ
制御手段とを設けたものとしたので、メモリセルトラン
ジスタの記憶内容を長時間維持でき、安定したデータの
読み出しが長期間できる不揮発性半導体記憶装置が得ら
れるという効果をも有するものである。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は第１図に示したものの回路構成を示す回路図、第３図
はこの発明の第２の実施例を示すブロック図、第４図は
ノーマル型（フル機能型）ＥＥＦＲＯＭのメモリセルと
なるメモリトランジスタを示す構造断面図、第５図はこ
の発明の第３の実施例を示すブロック図、第６図はこの
発明の第４の実施例を示すブロック図、第７図はフラッ
シュ型ＥＥＦＲＯＭのメモリセルとなるメモリトランジ
スタを示す構造断面図、第８図は従来のフラッシュ型Ｅ
ＥＦＲＯＭの全体構成を示すブロック図である。 図において、（１）はメモリセルアレイ、（２）はビッ
ト線、（３）はワード線、（４）はアドレスバッファ、
（５）はＸデコーダ、（６）はＹゲート、（７）はＹデ
コーダ、（８）はセンスアンプ／書き込み回路、（９）
は人出力バッファ、α０）はコマンドレジスタ、αυは
書き込み／読み出し制御回路、α力は高圧電源入力端子
ＶＰＰ、α３はしきい値発生回路、α４は基準電圧発生
回路、１ジは比較回路、αＧは出力端子、Ｑ７１は半導
体チップ、（４６）はアドレスカウンター、（４７）は
スイッチである。 なお、各図中、同一符号は同一または相当部分を示す。 第１図

Claims (2)

【特許請求の範囲】
1. （１）それぞれがフローティングゲートを有するトラン
   ジスタを有する複数のメモリセル、前記フローティング
   ゲートを有するトランジスタと同一構成を成すトランジ
   スタを有し、このトランジスタのしきい値に基づく電位
   を発生するしきい値発生手段、このしきい値発生手段の
   発生する電位と所定の電位を比較する比較手段を備えた
   不揮発性半導体記憶装置。
2. （２）半導体基板に行及び列方向にマトリクス状に形成
   されるとともに、それぞれがフローティングゲートゲー
   トを有したメモリトランジスタを有する複数のメモリセ
   ル、前記半導体基板に形成されるとともに、前記メモリ
   トランジスタと同一構成のリファレンストランジスタを
   有し、このリファレンストランジスタのフローティング
   ゲートに蓄積される電荷の状態に応じた電位を出力する
   電位発生手段、前記半導体基板に形成されるとともに基
   準電位を出力する基準電位発生手段、前記半導体基板に
   形成されるとともに前記電位発生手段及び基準電位発生
   手段の出力電位を比較しリフレッシュ信号を出力する比
   較手段、前記半導体基板に形成されるとともに前記比較
   手段からのリフレッシュ信号を受け、前記リファレンス
   トランジスタ及びこのリファレンストランジスタに記憶
   された内容と同じ内容が記憶された前記メモリトランジ
   スタの記憶内容をリフレッシュさせるためのリフレッシ
   ュ制御手段を備えた不揮発性半導体記憶装置。