JP3193810B2 - 不揮発性半導体記憶装置及びその試験方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】〔目 次〕 産業上の利用分野 従来の技術（図14） 発明が解決しようとする課題 課題を解決するための手段（図１，２） 作用 実施例 （１）第１の実施例の説明（図３〜10） （２）第２の実施例の説明（図11〜13） 発明の効果

【０００２】

【産業上の利用分野】本発明は、不揮発性半導体記憶装
置及びその試験方法に関するものであり、更に詳しく言
えば、情報を電気的に書込み又は消去することが可能な
読出し専用メモリの自動試験機能の改善に関するもので
ある。近年，情報処理システムにおいてデータ処理量は
増大の一途を辿っている。特に，音声処理，画像処理等
では、高機能，高性能のマイクロプロセッサや中央演算
処理装置等が使用され、その制御プログラムを格納する
メモリとして不揮発性半導体メモリが用いられる。

【０００３】代表的なデバイスとしては、フラッシュメ
モリが広く知られている。このフラッシュメモリはデー
タを電気的にプログラムすることができ、しかも、プロ
グラムしたデータを電気的に一括して消去することが可
能な読出し専用メモリ（ＲＯＭ）である。ところで、従
来例の自己試験機能を備えたフラッシュメモリによれ
ば、試験用の制御コマンドが入力されると、内部で発生
したアドレスに基づいてデータの書込み，読出し及び消
去等の一連の試験が実行される。

【０００４】しかし、内部クロック信号に基づいて当該
メモリの動作試験が行われることから、通常動作時の処
理速度に依存する試験時間を必要とする。そこで、通常
使用時のクロック信号と試験時のクロック信号とを選別
し、自己試験を高速に実行することができる装置及び方
法が望まれている。

【０００５】

【従来の技術】図14は、従来例に係るフラッシュメモリ
の説明図である。例えば、情報を電気的に書込み又は消
去することが可能なプログラマブルＲＯＭ（読出し専用
メモリ）は、図14において、メモリセル１，書込み／読
出し回路２，アドレス処理回路４及び自動制御回路４か
ら成る。メモリセル１はメモリセルマトリクス１Ａ，Ｙ
ゲート１Ｂ及び消去用ソース制御回路１Ｃから成る。書
込み／読出し回路２はセンス＆ライトアンプ２Ａ及び入
力＆出力バッファ２Ｂから成る。アドレス処理回路３は
コラムアドレスラッチバッファ３Ａ，ロウアドレスラッ
チバッファ３Ｂ，ブロックアドレスラッチバッファ３
Ｃ，コラムアドレスデコーダ３Ｄ，ロウアドレスデコー
ダ３Ｅ及びブロックアドレスデコーダ３Ｆから成る。

【０００６】自動制御回路４はコマンドレジスタ４Ａ，
ステータスレジスタ４Ｂ，ＣＥ／ＯＥ／ＷＥコントロー
ルロジック４Ｃ，データコンパレータ４Ｄ，書込み／消
去切り換え回路４Ｅ，書込み／消去タイミング発生回路
４Ｆ及びクロック発生部４Ｇから成る。なお、自動制御
回路４は自己試験機能を備えている。メモリセル１は図
14の破線円内図に示すように、コントロールゲート電極
ＣＧと、フローティングゲート電極ＦＧとを具備し、当
該ゲート電極ＦＧに電荷を注入することにより、データ
Ｄを記憶するセルである。

【０００７】当該メモリのデータ書込み時の動作は、ま
ず、自動制御回路４に書込み用の制御コマンドが入力さ
れ、また、書込み用高電圧ＶPPとアドレスＡ０〜Ａｎが
指定されると、アドレス処理回路３により指定された位
置のメモリセル１のゲート電極ＦＧに電荷が注入され、
内部クロック信号に基づいて書込み／読出し回路２によ
りデータＤが書き込まれる。

【０００８】データ読出し時の動作は、まず、自動制御
回路４に読出し許可信号が入力され、さらに、通常使用
電圧ＶCCとアドレスＡ０〜Ａｎとが指定されると、アド
レス処理回路３により指定された位置のメモリセル１が
ＯＮ動作をし、内部クロック信号に基づいて書込み／読
出し回路２によりデータＤが読み出される。データ消去
時の動作は、まず、自動制御回路４に消去用の制御コマ
ンドが入力され、さらに、消去用高電圧ＶPPとアドレス
Ａ０〜Ａｎとが指定されると、その指定された位置のメ
モリセル１のゲート電極ＦＧから電荷が抜かれ、内部ク
ロック信号に基づいてデータＤが消去される。

【０００９】これらの基本動作の自己試験をする機能を
備えたフラッシュメモリでは、図14（Ｂ）に示すよう
に、ＬＳＩテスタ５から該メモリ６に試験用の制御コマ
ンドＤINが入力される。ここで、フラッシュメモリ６は
被試験対象であり、内部クロック信号に基づいてデータ
の書込み，読出し及び消去動作を実行する。一連の試験
動作が終了すると、当該メモリ６からＬＳＩテスタ５に
試験結果ＤOUT が出力される。

【００１０】なお、自動制御機能の無いフラッシュメモ
リでは、制御コマンドＤINの他に、所定アルゴリズムに
基づく信号を入力する必要がある。

【００１１】

【発明が解決しようとする課題】ところで、従来例の自
己試験機能を備えたフラッシュメモリ６によれば、書込
み又は消去用の制御コマンドＤINが入力されると、内部
クロック信号に基づいて発生されるアドレスによりデー
タの書込み，読出し及び消去等の一連の試験が実行され
る。

【００１２】このため、内部クロック信号に基づいて当
該メモリ６の動作試験が行われることから、通常動作時
の処理速度に依存する試験時間を必要とする。すなわ
ち、自動制御回路４を搭載したフラッシュメモリ６で
は、一旦外部より制御コマンドＤINを受けると、メモリ
セル１の書込み／消去が終了するまで、全て自動的に内
部処理される。

【００１３】なお、当該メモリ６の動作状態を外部から
知る手段としては、当該回路４に設けられたステータス
レジスタのフラグ内容を識別することとなる。また、こ
のようなタイプのメモリ６では、クロック発生部自体に
異常があると、正確な自己試験をすることが困難とな
る。このことで、情報処理の高機能，高性能化に伴いメ
モリ容量が増加すると、制御コマンドＤINを入力してか
ら試験結果ＤOUT を得るまでに多くの時間を要すること
となる。

【００１４】これにより、当該フラッシュメモリの動作
確認処理の高速化の妨げとなったり、それ以降の回路試
験が困難となる。また、試験コストの低減化及び試験時
間の短縮化の妨げとなるという問題がある。本発明は、
かかる従来例の問題点に鑑み創作されたものであり、通
常使用時のクロック信号と試験時のクロック信号とを選
別し、自己試験機能の向上を図ること、及び、試験時間
の短縮化を図ることが可能となる不揮発性半導体記憶装
置及びその試験方法の提供を目的とする。

【００１５】

【課題を解決するための手段】図１は、本発明に係る不
揮発性半導体記憶装置及びその試験方法の原理図（その
１）であり、図２は、本発明に係る不揮発性半導体記憶
装置及びその試験方法の原理図（その２）をそれぞれ示
している。本発明の第１の不揮発性半導体記憶装置は図
１に示すように、不揮発性メモリセル１１の書込み／消
去を行うタイミング信号の発生基本となるマスタクロッ
ク信号ＣLKに基づいて自動的に書込み／消去を制御する
自動制御回路１４と、前記マスタクロック信号ＣLKを可
変するクロック制御回路１５とを有することを特徴とす
る。

【００１６】本発明の第１の不揮発性半導体記憶装置に
おいて、図２（Ａ）に示すように、前記クロック制御回
路１５は、前記マスタクロック信号ＣLKを発生するクロ
ック発振回路15Ａ，電圧検出回路15Ｂ及びクロック切り
換え回路15Ｃを備え、前記クロック発振回路15Ａは通常
動作に必要なマスタクロック信号ＣLKを発生し、前記電
圧検出回路15Ｂは特定端子Ｔに接続され、かつ、当該特
定端子Ｔに印加される電圧状態を検出し、前記クロック
切り換え回路15Ｃは前記特定端子Ｔの電圧状態の検出出
力に基づいて、通常動作に必要なマスタクロック信号Ｃ
LK又は試験動作に必要な試験用のマスタクロック信号Ｘ
ＣLKのいずれかを出力することを特徴とする。

【００１７】また、本発明の第１の不揮発性半導体記憶
装置において、前記試験クロック信号ＸＣLKが、通常使
用端子の中の特定端子Ｔを介して外部から供給されるこ
とを特徴とする。さらに、本発明の第２の不揮発性半導
体記憶装置は図２（Ｂ）に示すように前記クロック出力
回路１５が、二以上のクロック発生ユニットＣｍ，〔ｍ
＝１，２，ｊ，…ｍ〕から成り、前記クロック発生ユニ
ットＣｍの各出力部が共に接続され、１つのクロック発
生ユニットＣｍは、クロック発振回路15Ｄ，電圧検出回
路15Ｅ及び出力制御回路15Ｆから成り、前記クロック発
振回路15Ｄは所定周波数のクロック信号ＣLKを発生し、
前記電圧検出回路15Ｅは特定端子Ｔに接続され、かつ、
当該特定端子に印加される電圧状態を検出し、前記出力
制御回路15Ｆは電圧状態の検出に基づいて、所定周波数
のクロック信号ＣLKの出力制御をすることを特徴とす
る。

【００１８】本発明の第１の不揮発性半導体記憶装置の
試験方法は、不揮発性半導体記憶装置の試験方法であっ
て、前記信号出力回路１３の特定端子Ｔに通常使用時の
電圧よりも高い電圧ＶHHを印加し、かつ、他の特定端子
Ｔに試験クロック信号ＸＣLKを供給することを特徴とす
る。なお、本発明の第１の不揮発性半導体記憶装置の試
験方法であって、前記他の特定端子Ｔに供給する試験ク
ロック信号ＸＣLKの周波数を可変することを特徴とす
る。

【００１９】また、本発明の第２の不揮発性半導体記憶
装置の試験方法は、前記電圧検出回路15Ｅに接続された
特定端子を二以上の選択し、前記特定端子Ｔに通常使用
時の電圧よりも高い電圧ＶHHを印加することを特徴と
し、上記目的を達成する。

【００２０】

【作 用】本発明の第１の不揮発性半導体記憶装置は図
１に示すように、特定端子Ｔに印加された電圧状態に基
づき、通常使用時のクロック信号と異なる周波数のクロ
ック信号ＣLKｉ，例えば、試験クロック信号ＸＣLKに基
づいて当該記憶装置の動作試験を行うことができ、通常
動作時の処理速度に依存しない高速試験処理を行うこと
が可能となる。

【００２１】すなわち、当該記憶装置の動作試験時にお
いて、図２（Ａ）に示すように特定端子Ｔに通常使用時
の電圧よりも高い電圧ＶHHが印加され、他の特定端子Ｔ
に試験クロック信号ＸＣLKが供給される。これにより、
特定端子Ｔに印加された電圧ＶHHが電圧検出回路15Ｂに
より検出され、その検出信号ＳHHがクロック切り換え回
路15Ｃに出力される。

【００２２】ここで、クロック切り換え回路15Ｃは、検
出信号ＳHHに基づいて通常動作に必要なクロック信号Ｃ
LKに代わり、試験動作に必要な試験クロック信号ＸＣLK
を選択する。これにより、試験クロック信号ＸＣLKに基
づいて当該記憶装置の動作試験が行われる。例えば、制
御回路１４を介して信号出力回路１３により試験クロッ
ク信号ＸＣLKに基づいてアドレスが自動発生され、この
アドレスに基づいて、データ書込み試験では信号処理回
路１２によりメモリセル１１のフローティングゲート電
極ＦＧに電荷が注入され、データＤが自動書き込みされ
る。

【００２３】データ読出し試験では信号処理回路１２に
よりメモリセル１１がＯＮ動作され、データＤが自動読
み出しされる。なお、データ消去試験では信号処理回路
１２によりメモリセル１１のゲート電極ＦＧから電荷が
抜かれ、データＤが自動消去される。この際に、試験ク
ロック信号ＸＣLKの周波数を可変すること、例えば、高
速クロック信号を外部から供給することにより、高速試
験処理を行うことができる。なお、当該記憶装置を通常
動作に戻す場合には、電圧ＶHHの供給を断ち、通常使用
電圧を各端子に印加する。これにより、クロック発振回
路15Ａにより発生されたクロック信号ＣLKがクロック切
り換え回路15Ｃにより選択される。これに基づいて当該
記憶装置は通常動作をする。

【００２４】さらに、本発明の第２の不揮発性半導体記
憶装置は、図２（Ｂ）に示すように二以上のクロック発
生ユニットＣｍから成るクロック出力回路１５が設けら
れ、その各出力部が共に接続され、１つのクロック発生
ユニットＣｍが、クロック発振回路15Ｄ，電圧検出回路
15Ｅ及び出力制御回路15Ｆから成る。このため、二以上
の特定端子Ｔに印加された電圧状態に基づき、通常使用
時のクロック信号より高い周波数のクロック信号ＣLKｉ
に基づいて当該記憶装置の動作試験を行うことができ、
通常動作時の処理速度に依存しない高速試験処理を行う
ことが可能となる。

【００２５】すなわち、当該記憶装置の動作試験時にお
いて、図２（Ｂ）に示すように電圧検出回路15Ｅに接続
された特定端子を二以上選択して、それに通常使用時の
電圧よりも高い電圧ＶHHを印加する。これにより、特定
端子Ｔに印加された電圧ＶHHが電圧検出回路15Ｅにより
検出され、その検出信号ＳHHが出力制御回路15Ｆに出力
される。

【００２６】ここで、出力制御回路15Ｆは、検出信号Ｓ
HHに基づいてクロック発振回路15Ｄの出力動作を許可す
る。これにより、通常動作に必要な所定周波数のクロッ
ク信号ＣLK１に代わり、試験動作に必要な試験クロック
信号ＣLKｉが出力制御回路15Ｆから出力される。これに
より、試験クロック信号ＣLKｉに基づいて当該記憶装置
の動作試験が行われる。

【００２７】

【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図３〜13は、本発明の実施例に係る不
揮発性半導体記憶装置及びその試験方法を説明する図で
ある。 （１）第１の実施例の説明 図３は、本発明の第１の実施例に係るフラッシュメモリ
の構成図であり、図４は、その１ビットのメモリセルの
構成図である。また、図５は、それに係るメモリセルア
レイの構成図であり、図６は、本発明の第１の実施例に
係るクロック発生部の内部構成図である。さらに、図７
は、そのクロック発振回路の構成図であり、図８は、そ
のカウンタ回路の構成図であり、図９は、そのアドレス
カウンタ回路の構成図である。なお、図10は、本発明の
第１の実施例に係るフラッシュメモリの試験方法の説明
図をそれぞれ示している。

【００２８】例えば、情報を電気的に書込み又は消去す
ることが可能なプログラマブルＲＯＭ（読出し専用メモ
リ）は、図３において、メモリセルアレイ２１，書込み
／読出し部２２，アドレス処理部２３及び自動制御回路
部２４から成る。すなわち、メモリセルアレイ２１はメ
モリセル１１の一実施例であり、メモリセルマトリクス
21Ａ，Ｙゲート21Ｂ及び消去用ソース制御回路21Ｃから
成る。なお、１ビットのメモリセルの構成については、
図４において、また、メモリセルアレイの構成について
は図５においてそれぞれ詳述する。

【００２９】書込み／読出し部２２は信号処理回路１２
の一実施例であり、センス＆ライトアンプ22Ａ及び入力
＆出力バッファ22Ｂから成る。センス＆ライトアンプ22
ＡはデータＤの書込み又は読出をする回路である。入力
＆出力バッファ22ＢはデータＤを外部に出力したり、外
部からデータＤを入力する回路である。アドレス処理部
２３は信号出力回路１３の一実施例であり、データＤの
書込み又は読出に係るｎビットのアドレスＡ01〜Ａ0n，
Ａ11〜Ａ1n，Ａ21〜Ａ2nを処理する回路である。例え
ば、アドレス処理部２３はコラムアドレスラッチバッフ
ァ23Ａ，ロウアドレスラッチバッファ23Ｂ，ブロックア
ドレスラッチバッファ23Ｃ，コラムアドレスデコーダ23
Ｄ，ロウアドレスデコーダ23Ｅ及びブロックアドレスデ
コーダ23Ｆから成る。

【００３０】自動制御回路部２４は制御回路１４の一実
施例であり、データＤの書込み，消去又は読出しを自動
制御する回路である。例えば、自動制御回路２４はコマ
ンドレジスタ24Ａ，ステータスレジスタ24Ｂ，ＣＥ／Ｏ
Ｅ／ＷＥ（反転記号を示す上線を省略する〕コントロー
ルロジック24Ｃ，データコンパレータ24Ｄ，書込み／消
去切り換え回路24Ｅ，書込み／消去タイミング発生回路
24Ｆ及びクロック発生部２５から成る。

【００３１】コマンドレジスタ24Ａは制御コマンドを保
持する回路であり、ステータスレジスタ24Ｂは制御フラ
グを保持する回路である。ＣＥ／ＯＥ／ＷＥコントロー
ルロジック24Ｃは、チップイネーブル，アウトプットイ
ネーブル及びライトイネーブルの各信号ＣＥ，ＯＥ，Ｗ
Ｅの論理処理をする回路である。データコンパレータ24
ＤはデータＤを比較する回路である。

【００３２】書込み／消去切り換え回路24Ｅは書込み電
圧ＶPPに基づいて当該メモリの動作を切り換える回路で
ある。書込み／消去タイミング発生回路24Ｆはクロック
信号ＣLK又は試験クロック信号ＸＣLKに基づいてデータ
Ｄの書込み／消去用のタイミング信号を発生する。当該
回路24Ｆにはアドレスカウンタ回路が内蔵される。これ
については、図８，９において詳述する。

【００３３】クロック発生部２５はクロック出力回路１
５の一実施例であり、通常使用端子の中の特定端子Ｔに
印加された電圧状態に基づいて、通常動作時のクロック
信号ＣLK又は試験クロック信号ＸＣLKをいずれかを選択
して、それを出力する回路である。なお、クロック発生
部２５については、図６において詳述する。次に、１ビ
ットのメモリセル１１の構成を説明する。図４（Ａ）は
メモリセル１１の平面図であり、図４（Ｂ）は、そのｙ
１−ｙ２の矢視断面図であり、図４（Ｃ）は、そのｘ１
−ｘ２の矢視断面図をそれぞれ示している。

【００３４】１ビットのメモリセル１１は図４（Ａ）〜
（Ｃ）に示すように、ソース領域Ｓ，ドレイン領域Ｄ上
にフローティングゲート電極（以下単にゲートという）
ＦＧ及びコントロールゲート電極（以下単にゲートとい
う）ＣＧが設けられて成る。例えば、ソース領域（以下
単にソースという）Ｓ及びドレイン領域（以下単にドレ
インという）Ｄは、ｎ⁺ 型の不純物拡散層から成り、こ
れらの領域Ｓ，Ｄがｐ型のＳｉ基板11Ａ内に設けられ
る。また、両ゲートＣＧ，ＦＧはソースＳ，ドレインＤ
を跨ぐ領域上に厚さ１００〔Å〕程度のＳｉＯ₂ 膜11
Ｂ，11Ｃを介して順次設けられる。なお、ＳｉＯ₂ 膜11
Ｂはトンネル酸化膜と呼ばれ、両ゲートＣＧ，ＦＧは容
量結合をする。このように、メモリセル１１はｎチャネ
ルのＭＯＳトランジスタのゲートＣＧの下に、ＳｉＯ₂
膜11Ｃを介してフローティングゲートＦＧを設けた構造
になっている。

【００３５】当該メモリセル１１のデータ書込み時の動
作は、最初の状態ではフローティングゲートＦＧの電荷
は「０」である。この状態を情報「１」と定義する。こ
の状態で、基板11ＡやソースＳの電位を０Ｖにし、ゲー
トＣＧを５Ｖ，ドレインを１Ｖにすると、容量結合によ
って、ゲートＦＧが３Ｖ程度に上昇し、当該トランジス
タは導通状態となる。

【００３６】次に、基板11ＡやソースＳの電位を０Ｖに
したままで、ゲートＣＧに１２Ｖ，ドレインＤに６Ｖ程
度の電圧を印加すると、いわゆるアンバランシェブレー
クダウン（電子雪崩降服）現象を生じ、ドレインＤ近傍
の高エネルギーの電子が多量に捕らわれる。これがデー
タの書込みである。この状態で、ゲートＣＧを５Ｖ，ド
レインＤを１Ｖにすると、フローティングゲートＦＧが
−２Ｖのような低い値になる。このため、当該トランジ
スタは非導通状態となる。これを情報「０」と定義す
る。

【００３７】ここで、基板11ＡとゲートＣＧを０Ｖと
し、ドレインＤをオープンにし、ソースＳに１２Ｖ程度
の電圧を印加すると、いわゆるトンネル現象が起き、フ
ローティングゲートＦＧからソースＳに電子がトンネル
し、当該ゲートＦＧの電荷が減少する。このトンネル時
間を制御することで、フローティングゲートＦＧの電荷
をほぼ零にすることができる。これがデータの消去であ
る。

【００３８】すなわち、アンバランシェブレークダウン
現象により、当該メモリセル１１の情報を「１」から
「０」に変化させることをデータの書込みという。ま
た、トンネル現象により、その情報を「０」から「１」
へ変化させることをデータの消去と呼ぶ。当該フラッシ
ュメモリは消去により全メモリセルの情報を「１」と
し、所定のメモリセル１１に書込みを行い、「０」の情
報を導入することで必要な情報を記憶する。例えば、ド
レインＤに１Ｖ、ゲートＣＧに５Ｖの電圧をそれぞれ印
加すると、情報「１」のメモリセル１１にはドレイン電
流が流れるが、情報「０」のメモリセル１１にはドレイ
ン電流が流れない。これがデータの読出しである。

【００３９】次に、メモリセルアレイ２１の構成を説明
する。図５はメモリセルアレイ２１の回路例を示してい
る。メモリセルアレイ２１はメモリセルがマトリクス状
に配置され成る。例えば、図５に示すように、４つのメ
モリトランジスタ（以下単にトランジスタという）Ｔ00
〜Ｔ11を一単位として構成する。トランジスタＴ00，Ｔ
01の各コントロールゲートがワード線ＷL0に接続され、
トランジスタＴ10，Ｔ11の各コントロールゲートがワー
ド線ＷL1にそれぞれ接続される。

【００４０】また、トランジスタＴ00，Ｔ10の各ドレイ
ンがビット線ＢL0に接続され、トランジスタＴ01，Ｔ11
の各ドレインがビット線ＢL1にそれぞれ接続される。各
ビット線ＢL0，ＢL1はＹゲート21Ｂ（ビット線選択用の
トランジスタ）を介してセンス＆ライトアンプ22Ａに接
続される。なお、各トランジスタＴ00〜Ｔ11のソースが
消去用ソース制御回路21Ｃに接続される。当該ソース制
御回路21Ｃは基板11ＡやソースＳの電位を制御する。

【００４１】例えば、トランジスタＴ00に情報を書き込
む場合には、ソース制御回路21Ｃによりソース電位が０
Ｖに固定される。また、ワード線ＷL1に１２Ｖ，ビット
線ＢL1に０Ｖがそれぞれ印加される。なお、トランジス
タＴ10，Ｔ01，Ｔ11には書込みが行われない。消去はト
ランジスタＴ00〜Ｔ11に対して同時に行われる。すなわ
ち、ワード線ＷL0，ＷL1が０Ｖ，ビット線ＢL0，ＢL1が
電気的にオープン状態され、ソース電位が１２Ｖに昇圧
される。

【００４２】トランジスタＴ00から情報を読み出す場合
には、ソース電位が０Ｖに固定され、ワード線ＷL0に５
Ｖ，ワード線ＷL1に０Ｖが印加される。また、ビット線
ＢL0を１Ｖにしながらドレイン電流が流れるか否かをセ
ンスアンプ22Ａにより検出する。ここで、ビット線ＢL0
に電流が流れれば、トランジスタＴ00の情報は「１」で
ある。この電流が流れなければ「０」である。

【００４３】次に、クロック発生部２５の構成について
説明をする。クロック発生部２５は図６に示すようにマ
スタクロック発振器25Ａ，試験電圧検出回路25Ｂ及びマ
スタクロック切り換え回路25Ｃから成る。すなわち、マ
スタクロック発振器（以下単にクロック発振回路とい
う）25Ａはクロック発振回路15Ａの一例であり、通常動
作に必要なマスタクロック信号（以下単にクロック信号
という）ＣLKを発生する回路である。クロック発振回路
25Ａの内部構成については、図７において詳述する。

【００４４】試験電圧検出回路25Ｂは電圧検出回路15Ｂ
の一例であり、特定端子Ｔ１に印加される電圧状態を検
出する回路である。例えば、当該検出回路25Ｂはｐ型の
電界効果トランジスタＴＰ，ｎ型の電界効果トランジス
タＴN1〜ＴN3，インバータ INV１，INV ２から成る。ト
ランジスタＴN3はディプレッション型である。特定端子
Ｔ１はトランジスタＴＰのドレインに接続され、例え
ば、コラムアドレスＡ01を入力する通常使用端子を兼用
する。当該検出回路25Ｂは特定端子Ｔ１に印加された高
電圧ＶHHを検出すると、検出信号ＳHHをマスタクロック
切り換え回路（以下単に切り換え回路という）25Ｃに出
力する。

【００４５】切り換え回路25Ｃはクロック切り換え回路
15Ｃの一例であり、検出信号ＳHHに基づいて、クロック
信号ＣLK又は試験動作に必要な試験クロック信号ＸＣLK
のいずれかを選択する回路である。切り換え回路25Ｃは
二入力ＮＡＮＤ回路251 ，二入力ＡＮＤ回路252 ，二入
力ＮＯＲ回路253 及びインバータ INV３から成る。二入
力ＡＮＤ回路252 の入力部は電圧検出回路25Ｂと特定端
子Ｔ２に接続される。特定端子Ｔ２は、例えば、ブロッ
クアドレスＡ21を入力する通常使用端子を兼用する。当
該端子Ｔ２に試験クロック信号ＸＣLKを外部から供給す
る。

【００４６】次に、クロック発振回路25Ａの内部構成に
ついて説明をする。クロック発振回路25Ａは図７に示す
ように、電流バイアス回路254 ，リングオシレータ253
及びバッファ回路256 から成る。電流バイアス回路254
はｐ型の電界効果トランジスタＴP1，ｎ型の電界効果ト
ランジスタＴN4及び抵抗Ｒから成る。抵抗Ｒはポリシリ
コンから成り、高抵抗値である。当該回路254 の機能
は、例えば、リングオシレータ253 の充電電流をカレン
トミラー回路により一定とし、その発振周波数を一定に
する。これにより、プロセス条件の変動や、電源電圧，
温度の変動により発振周波数が不安定になるのを防止す
る。

【００４７】リングオシレータ253 は、ｐ型の電界効果
トランジスタＴP2〜ＴP7，ｎ型の電界効果トランジスタ
ＴN5〜ＴN13 及び容量Ｃ１〜Ｃ３から成り、内部回路の
遅延時間により設定された周波数の信号を発生する。バ
ッファ回路256 はｐ型の電界効果トランジスタＴP8〜Ｔ
P10 ，ｎ型の電界効果トランジスタＴN14 〜ＴN16 ，二
入力ＮＡＮＤ回路５１，二入力ＮＯＲ回路５2 及びイン
バータ INV４， INV５から成る。これにより、スタート
信号を「Ｈ」レベルにすると、バッファ回路256 からク
ロック信号ＣLK及び反転クロック信号ＣLKX が出力され
る。

【００４８】次に、カウンタ回路の内部構成について説
明をする。図８は、本発明の各実施例に係るカウンタ回
路の内部構成図である。例えば、書込み／消去タイミン
グ発生回路24Ｆのアドレスカウンタ回路を構成するカウ
ンタ回路は、図８に示すように、８個のｐ型の電界効果
トランジスタＴP21 〜ＴP28 ，１０個のｎ型の電界効果
トランジスタＴN21 〜ＴN210，２個のインバータ INV
６， INV７から成る。

【００４９】当該回路の機能は、クロック信号ＣLK，反
転クロック信号ＣLKX ，クリア信号ＣLR，反転クリア信
号ＣLRX に基づいてカウンタデータＱ，反転カウンタデ
ータＱＸを発生する。なお、試験クロック信号ＸＣLK，
試験反転クロック信号ＸＣLKX ，クリア信号ＣLR，反転
クリア信号ＣLRX によっても、カウンタデータＱ，反転
カウンタデータＱＸを発生する。

【００５０】例えば、信号ＣLR＝「Ｈ」レベル，信号Ｃ
LRX ＝「Ｌ」レベルにより、データＱ，ＱＸがクリアさ
れ、出力Ｑが「Ｌ」レベル，ＱＸが「Ｈ」レベル固定と
なる。また、信号ＣLR＝「Ｌ」レベル，信号ＣLRX ＝
「Ｈ」レベルにより、当該カウンタ回路が動作する。す
なわち、両信号ＣLR，ＣLRX に応じて出力Ｑ，ＱＸが
「Ｌ」レベル又は「Ｈ」レベルになる。

【００５１】図９は、本発明の各実施例に係るアドレス
カウンタ回路の構成例を示している。アドレスカウンタ
回路は図９に示すように、カウンタ回路ＣC1〜ＣC4…を
接続して構成する。カウンタ回路ＣC1には、図８に示し
た回路を用いる。ここで、カウンタ回路ＣC1の入力部が
クロック切り換え回路25Ｃに接続される。これにより、
当該切り換え回路25Ｃにより選択されるクロック信号Ｃ
LK，ＣLKX 又は試験クロック信号ＸＣLK，試験反転クロ
ック信号ＸＣLKX に基づいてアドレスＡ０，Ａ0X，Ａ
１，Ａ1X，Ａ２，Ａ2X…を順次発生することができる。
なお、アドレスカウンタ回路の動作レートはマスタクロ
ック信号ＣLK又は試験クロック信号ＸＣLKの周期の１／
２である。

【００５２】また、タイマカウンタを構成する場合に
は、これらと同様に、希望時間に見合うように、所望の
段数分のカウンタ回路を接続し、データを取り出すよう
にすれば良い。ここで、タイマカウンタは書込み／消去
タイミング発生回路24Ｆに設けられ、書込みパルス時間
及び消去パルス時間を設定する回路である。次に、本発
明の第１の実施例に係るフラッシュメモリの試験方法に
ついて説明をする。図10（Ａ）は、当該メモリの動作試
験に係る構成図である。図10（Ａ）において、例えば、
マスタクロック信号ＣLKを外部の試験クロック信号ＸＣ
LKに切り換えて、その動作試験を行う場合、図10（Ａ）
に示すように、まず、ＬＳＩテスタ100 と被試験対象と
なるフラッシュメモリ101 とを接続する。

【００５３】ここで、コラムアドレスＡ01のパッドに通
常使用電圧ＶCCよりも高い電圧ＶHHを印加した状態で、
ブロックアドレスＡ21のパッドより試験クロック信号Ｘ
CLKを供給する。なお、試験クロック信号ＸＣLKの周波
数をクロック信号ＣLKの発振周波数よりも高くする。こ
れにより、図10（Ｂ）に示すように、電圧ＶHHが電圧検
出回路25Ｂにより検出されると、その検出信号ＳHHがク
ロック切り換え回路25Ｃに出力される。ここで、切り換
え回路25Ｃでは、検出信号ＳHHに基づいてクロック信号
ＣLKに代わり、試験クロック信号ＸＣLKが選択される。
この試験クロック信号ＸＣLKに基づいて当該記憶装置の
動作試験が行われる。

【００５４】例えば、自動制御回路２４を介してアドレ
ス処理部２３により試験クロック信号ＸＣLKに基づいて
アドレスＡ０，Ａ0X，Ａ１，Ａ1X，Ａ２，Ａ2X…が自動
発生される。このアドレスＡ０，Ａ0X…等に基づき、先
に図４，５で説明したように、書込み／読出し処理部２
２によりメモリセルアレイ２１のフローティングゲート
電極ＦＧに電荷が注入され、データＤが自動書き込みさ
れ、データ書込み試験が実行される。

【００５５】また、データ読出し試験時には、書込み／
読出し処理部２２によりメモリセルアレイ２１がＯＮ動
作され、データＤが自動読み出しされる。なお、データ
消去試験時には、書込み／読出し処理部２２によりメモ
リセルアレイ２１のゲート電極ＦＧから電荷が抜かれ、
データＤが自動消去される。なお、当該記憶装置を通常
動作に戻す場合には、電圧ＶHHの供給を断ち、通常使用
電圧ＶCCに依存されるアドレスを印加する。これによ
り、クロック発振回路25Ａにより発生されたクロック信
号ＣLKが切り換え回路25Ｃにより選択される。これに基
づいて当該記憶装置は通常動作をする。

【００５６】このようにして、本発明の第１の実施例に
係るフラッシュメモリによれば、図３に示すように、メ
モリセルアレイ２１，書込み／読出し処理部２２，アド
レス処理部２３及び自動制御回路２４を具備し、クロッ
ク発振回路25Ａ，電圧検出回路25Ｂ及びクロック切り換
え回路25Ｃから成るクロック出力回路２５が自動制御回
路２４に設けられる。

【００５７】このため、図６に示すようなコラムアドレ
スＡ01の入力端子Ｔ１に印加された電圧状態が電圧検出
回路25Ｂに検出されると、これに基づき、通常使用時の
マスタクロック信号ＣLKと異なる周波数の試験クロック
信号ＸＣLKに基づいて当該フラッシュメモリの動作試験
を行うことができ、通常動作時の処理速度に依存しない
高速試験処理を行うことが可能となる。

【００５８】この際に、図10（Ａ）に示すようなＬＳＩ
テスタ100 側で試験クロック信号ＸＣLKの周波数を可変
して、高速クロック信号を当該メモリ101 に供給するこ
とにより、制御コマンドＤINを入力してから試験結果Ｄ
OUT を得るまでに少ない時間で試験をすることが可能と
なる。このことで、自動制御回路２４全体の動作確認の
試験時間のみに留まらず、内部の自動制御回路２４のタ
イミングに関係する各種マージン試験も容易に行うこと
が可能となる。これにより、全体の試験効率の向上を図
ること、及び、各種タイミング試験精度の向上を図るこ
とが可能となる。

【００５９】しかも、本発明によれば、内部のマスタク
ロック信号ＣLKを外部からの試験クロック信号ＸCLK に
容易に置き換えることが可能となる。このため、クロッ
ク発振器25Ａに異常があった場合においても、自動制御
回路２４を外部から動作させることができる。このこと
から、内部故障検出を素早く行うことができ、新規メモ
リの開発効率の向上を図ること、及びやその開発時間の
短縮化に大きく貢献する。

【００６０】これにより、情報処理の高機能，高性能化
に伴いメモリ容量が増加した場合であっても、自動制御
回路２４の動作確認処理の高速化が図られ、試験コスト
の低減化及び試験時間の短縮化を図ることが可能とな
る。 （２）第２の実施例の説明 図11は、本発明の第２の実施例に係るフラッシュメモリ
の構成図であり、図12はそのクロック発生部の内部構成
図である。図13はその試験方法の説明図をそれぞれ示し
ている。なお、第２の実施例では第１の実施例と異なり
自動制御回路３４にクロック発生部３５が設けられ、そ
れがブロックアドレスＡ20〜Ａ22を入力する端子に接続
されるものである。すなわち、本発明の第２の実施例に
係るフラッシュメモリは図11に示すように、メモリセル
アレイ２１，書込み／読出し部２２，アドレス処理部２
３及び自動制御回路部３４から成る。

【００６１】自動制御回路部３４は制御回路１４の他の
一実施例であり、データＤの書込み，消去又は読出しを
自動制御する回路である。例えば、自動制御回路３４は
コマンドレジスタ34Ａ，ステータスレジスタ34Ｂ，ＣＥ
／ＯＥ／ＷＥコントロールロジック34Ｃ，データコンパ
レータ34Ｄ，書込み／消去切り換え回路34Ｅ，書込み／
消去タイミング発生回路34Ｆ及びクロック発生部３５か
ら成る。

【００６２】クロック発生部３５はクロック出力回路１
５の他の実施例であり、例えば、図12に示すように、３
つのクロック発生ユニットＣ１〜Ｃ３，〔ｍ＝３〕から
成る。クロック発生ユニットＣ１は、クロック発振回路
35Ａ，電圧検出回路35Ｂ，二入力ＮＡＮＤ回路351 及び
インバータ INV８， INV９から成る。クロック発振回路
35Ａはクロック発振回路15Ｄの一例であり、通常動作に
要する周波数ｆ１のクロック信号ＣLK(f1)を発生する。
電圧検出回路35Ｂは電圧検出回路15Ｅの一例であり、ブ
ロックアドレスＡ21の入力端子Ｔ１に接続され、当該端
子Ｔ１に印加される電圧状態を検出し、検出信号ＳHHを
二入力ＮＡＮＤ回路351 に出力する。二入力ＮＡＮＤ回
路351 は出力制御回路15Ｆの一例であり、検出信号ＳHH
に基づいてクロック信号ＣLK(f1)の出力を制御する。な
お、インバータINV８は信号ＣLK(f1)を反転し、インバ
ータ INV９は信号ＳHHをそれぞれ反転する。

【００６３】クロック発生ユニットＣ２は、クロック発
振回路35Ｃ，電圧検出回路35Ｄ，二入力ＮＡＮＤ回路35
2 及びインバータ INV10から成り、クロック発振回路35
Ｃは試験動作に要する周波数ｆ２のクロック信号ＣLK(f
2)を発生する。電圧検出回路35ＤはブロックアドレスＡ
22の入力端子Ｔ２に接続され、当該端子Ｔ２に印加され
る電圧状態を検出し、検出信号ＳHHを二入力ＮＡＮＤ回
路352 に出力する。二入力ＮＡＮＤ回路352 は検出信号
ＳHHに基づいてクロック信号ＣLK(f2)の出力を制御す
る。インバータ INV10は信号ＣLK(f2)を反転する。

【００６４】クロック発生ユニットＣ３は、クロック発
振回路35Ｅ，電圧検出回路35Ｆ，二入力ＮＡＮＤ回路35
3 及びインバータ INV11から成り、クロック発振回路35
Ｅは試験動作に要する周波数ｆ３のクロック信号ＣLK(f
3)を発生する。電圧検出回路35ＦはブロックアドレスＡ
23の入力端子Ｔ３に接続され、当該端子Ｔ３に印加され
る電圧状態を検出し、検出信号ＳHHを二入力ＮＡＮＤ回
路353 に出力する。二入力ＮＡＮＤ回路353 は検出信号
ＳHHに基づいてクロック信号ＣLK(f3)の出力を制御す
る。インバータ INV11は信号ＣLK(f3)を反転する。

【００６５】なお、メモリセルアレイ２１，書込み／読
出し部２２，アドレス処理部２３の機能及び、自動制御
回路部３４のコマンドレジスタ34Ａ，ステータスレジス
タ34Ｂ，ＣＥ／ＯＥ／ＷＥコントロールロジック34Ｃ，
データコンパレータ34Ｄ，書込み／消去切り換え回路34
Ｅ及び書込み／消去タイミング発生回路34Ｆの各機能に
ついては、第１の実施例と同様であるため、その説明を
省略する。

【００６６】次に、本発明の第２の実施例に係るフラッ
シュメモリの試験方法について説明をする。図13（Ａ）
は、当該メモリの動作試験に係る構成図である。図13
（Ａ）において、例えば、マスタクロック信号ＣLK(f1)
を内部の試験クロック信号ＣLK(f3)に切り換えて、その
動作試験を行う場合、図13（Ａ）に示すように、まず、
ＬＳＩテスタ100 と被試験対象となるフラッシュメモリ
102 とを接続する。

【００６７】ここで、ブロックアドレスＡ21，Ａ23のパ
ッドに通常使用電圧ＶCCよりも高い電圧ＶHHを印加した
状態にする。また、図12（Ｂ）に示すように、電圧ＶHH
が電圧検出回路35Ｂ，35Ｆにより検出されると、それぞ
れの検出信号ＳHHが二入力ＮＡＮＤ回路351 ，353 に出
力される。これにより、クロック発生ユニットＣ１の出
力は禁止され、クロック発生ユニットＣ３の出力が許可
される。従って、図13（Ｂ）に示すように、通常動作に
要するクロック信号ＣLK(f1)に代わって、試験動作に要
するクロック信号ＣLK(f3)が出力される。試験クロック
信号ＣLK(f3)に基づいて当該フラッシュメモリ102 の動
作試験が行われる。その結果信号ＤOUTがＬＳＩテスタ1
00 に出力される。

【００６８】このようにして、本発明の第２の実施例に
係るフラッシュメモリによれば、図12に示すように３つ
のクロック発生ユニットＣ１〜Ｃ３が設けられ、その出
力部が共に接続され、１つのクロック発生ユニットＣ１
が、クロック発振回路35Ｂ，電圧検出回路35Ｂ及び二入
力ＮＡＮＤ回路351 から成る。このため、コラムアドレ
スＡ21〜Ａ23を入力する端子Ｔ１〜Ｔ３に印加された電
圧状態に基づき、通常使用時のクロック信号ＣLK(f1)よ
り高い周波数ｆ３のクロック信号ＣLK(f3)に基づいて当
該メモリの動作試験を行うことができ、通常動作時の処
理速度に依存しない高速試験処理を行うことが可能とな
る。

【００６９】これにより、第１の実施例と同様に、自動
制御回路３４の動作確認処理の高速化を図ること、それ
以降の回路試験を容易に行うこと、また、試験コストの
低減化及び試験時間の短縮化を図ることが可能となる。

【００７０】

【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置によれば、クロック発振回路，電圧検出
回路及びクロック切り換え回路から成るクロック出力回
路が制御回路に設けられる。また、その動作試験時にお
いて、特定端子に通常使用時の電圧よりも高い電圧が印
加され、他の特定端子に試験クロック信号が供給され
る。

【００７１】このため、特定端子に印加された電圧状態
に基づき、通常使用時のクロック信号と異なる周波数の
試験クロック信号に基づいて当該記憶装置の動作試験を
行うことが可能となる。また、本発明によれば内部クロ
ック信号を試験クロック信号に容易に置き換えることが
可能となる。このため、クロック発振器に異常があった
場合に、自動制御回路を外部から動作させることができ
る。

【００７２】さらに、本発明の他の不揮発性半導体記憶
装置によれば、二以上のクロック発生ユニットから成る
クロック出力回路が設けられ、その各出力部が共に接続
される。また、１つのクロック発生ユニットが、クロッ
ク発振回路，電圧検出回路及び出力制御回路から成る。
その動作試験時において、特定端子が二以上選択され、
それに通常使用時の電圧よりも高い電圧が印加される。

【００７３】このため、二以上の特定端子に印加された
電圧状態に基づき、通常使用時のクロック信号より高い
周波数のクロック信号に基づいて当該記憶装置の動作試
験を行うことができる。これにより、通常動作時の処理
速度に依存しない高速試験処理を行うことができ、フラ
ッシュメモリ等の不揮発性半導体記憶装置の動作試験の
高速化及び試験コストの低減化に寄与するところが大き
い。

【図面の簡単な説明】

【図１】本発明に係る不揮発性半導体記憶装置及びその
試験方法の原理図（その１）である。

【図２】本発明に係る不揮発性半導体記憶装置及びその
試験方法の原理図（その２）である。

【図３】本発明の第１の実施例に係るフラッシュメモリ
の構成図である。

【図４】本発明の各実施例に係る１ビットのメモリセル
の構成図である。

【図５】本発明の各実施例に係るメモリセルアレイの構
成図である。

【図６】本発明の第１の実施例に係るクロック発生部の
内部構成図である。

【図７】本発明の各実施例に係るクロック発振回路の構
成図である。

【図８】本発明の各実施例に係るカウンタ回路の構成図
である。

【図９】本発明の各実施例に係るアドレスカウンタ回路
の構成図である。

【図10】本発明の第１の実施例に係るフラッシュメモリ
の試験方法の説明図である。

【図11】本発明の第２の実施例に係るフラッシュメモリ
の構成図である。

【図12】本発明の第２の実施例に係るクロック発生部の
内部構成図である。

【図13】本発明の第２の実施例に係るフラッシュメモリ
の試験方法の説明図である。

【図14】従来例に係るフラッシュメモリの構成図であ
る。

【符号の説明】

１１…メモリセル、 １２…信号処理回路、 １３…信号出力回路、 １４…制御回路、 １５…クロック出力回路、 15Ａ，15Ｄ…クロック発振回路、 15Ｂ，15Ｅ…電圧検出回路、 15Ｃ…クロック切り換え回路、 15Ｆ…出力制御回路、 Ｃｍ，〔ｍ＝１，２，ｊ，…ｍ〕…クロック発生ユニッ
ト、 Ｔ…特定端子、 ＣLKｎ，〔ｎ＝１，２，ｊ，…ｎ〕…クロック信号、 ＸＣLK…試験クロック信号、 ＶHH…通常使用電圧よりも高い電圧、 Ｄ…データ。

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 複数のメモリセルを備えるメモリセルア
   レイと、 前記メモリセルからデータを読み出したり、データを書
   き込んだり、あるいは蓄積したデータを消去するデータ
   読み出し/ 書き込み/ データ消去回路と、 前記データ読み出し/ 書き込み/ データ消去回路を制御
   して、メモリセルからデータを読み出したり、データを
   書き込んだり、あるいは蓄積したデータを消去する制御
   回路とを有し、 該制御回路は、 メモリの通常動作電圧よりも高い電圧のモード選択信号
   を受信する端子と、 前記モード選択信号の電圧を検出する電圧検出回路と、 メモリの通常動作に使用される第１のクロック信号を生
   成するための第１のクロック信号生成回路と、 前記第１のクロック信号の周波数と異なり、メモリの試
   験動作に使用される第２のクロック信号を生成するため
   の第２のクロック信号生成回路と、 前記電圧検出回路の出力信号に応じて、前記第１のクロ
   ック信号、又は第２のクロック信号のいずれか１つを選
   択して出力するクロック信号出力回路と、 前記クロック信号出力回路から出力されるクロック信号
   を受信し、メモリ書き込み時間、又は消去動作時間を設
   定するカウンタ回路とを、 有することを特徴とする電気的消去可能なプログラマブ
   ル読出し専用不揮発性半導体記憶装置。
2. 【請求項２】 前記第１のクロック信号、および第２の
   クロック信号周波数と異なり、メモリの試験動作に使用
   される第３のクロック信号を生成するための第３のクロ
   ック信号生成回路を、さらに有し、 前記クロック信号出力回路は、前記電圧検出回路の出力
   信号に応じて、前記第１のクロック信号、第２のクロッ
   ク信号又は第３のクロック信号のいずれか１つを選択し
   て出力することを特徴とする請求項１に記載の電気的消
   去可能なプログラマブル読出し専用不揮発性半導体記憶
   装置。
3. 【請求項３】 モード選択信号が入力する前記端子に接
   続し、前記制御回路によって制御されるアドレスデコー
   ダをさらに有することを特徴とする請求項１に記載の電
   気的消去可能なプログラマブル読出し専用不揮発性半導
   体記憶装置。
4. 【請求項４】 前記端子は、アドレス端子であることを
   特徴とする請求項３に記載の電気的消去可能なプログラ
   マブル読出し専用不揮発性半導体記憶装置。
5. 【請求項５】 複数のメモリセルを備えるメモリセル
   アレイと、 前記メモリセルからデータを読み出したり、データを書
   き込んだり、あるいは蓄積したデータを消去するデータ
   読み出し/ 書き込み/ データ消去回路と、前記データ読
   み出し/ 書き込み/ データ消去回路を制御して、メモリ
   セルからデータを読み出したり、データを書き込んだ
   り、あるいは蓄積したデータを消去する制御回路と、 入力電圧によって動作モードを選択する電圧検出回路と
   を有する電気的消去可能なプログラマブル読出し専用不
   揮発性半導体記憶装置の試験方法であって、 前記電圧検出回路にモード選択信号を入力し、 前記モード選択信号の電圧に応じて、メモリの通常動作
   用の第１のクロック信号か、あるいはメモリの試験動作
   用の第２のクロック信号かを選択し、 前記第１のクロック信号、あるいは第２のクロック信号
   をカウントすることにより、メモリの書き込み時間、又
   は消去時間を設定することを特徴とする電気的消去可能
   なプログラマブル読出し専用不揮発性半導体記憶装置の
   試験方法。