JPWO2015022742A1

JPWO2015022742A1 - 半導体装置

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Publication number: JPWO2015022742A1
Application number: JP2015531707A
Authority: JP
Inventors: 多実結加藤
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2013-08-15
Filing date: 2013-08-15
Publication date: 2017-03-02
Anticipated expiration: 2033-08-15
Also published as: TWI607440B; TW201523612A; CN105474324A; JP6035422B2; US9496044B2; WO2015022742A1; US20160180941A1

Abstract

メモリアレイ（１０１）は、閾値電圧の相違によって２値データを保持し、それぞれが電気的に書換え可能な第１記憶素子（１０２）と第２記憶素子（１０３）とからなるツインセル（１０４）を複数個含む。電源制御回路（１０５）は、ツインセルデータの消去要求を受けたときに、第１記憶素子（１０２）と第２記憶素子（１０３）の閾値電圧をともに増加させるプレライトの後の消去パルス印加時に、第１記憶素子（１０２）と接続される第１のビット線ＢＬの電圧と、第２記憶素子（１０３）と接続される第２のビット線／ＢＬの電圧とが相違するように設定する。

Description

本発明は、半導体装置に関し、たとえば相補的なデータを保持する２つの不揮発性メモリセルを含む半導体装置に関する。

相補的なデータを保持する２つの不揮発性メモリ（ＭＣ１、ＭＣ２）において、データの消去によって、２つの不揮発性メモリ（ＭＣ１、ＭＣ２）の閾値電圧をともに小さい状態にする。この際に、データ消去前の書込み状態における２つの不揮発性メモリの閾値電圧の差が、データ消去後も残る可能性が想定される。そのため、データを消去したにも関わらず、データ消去前の書込みデータが読み出され、セキュリティ上問題となる可能性がある。

これに対して、従来から、消去された不揮発性メモリセルの閾値電圧を均一に制御する技術が知られている。

たとえば、特開２００１−３０７４９２号公報（特許文献１）の消去方法は、セクタの全てのセルトランジスタが、プログラム状態に対応する第１閾値電圧分布の最下限より高閾値電圧を有するかを判別する。もしそうなら、セクタの全てのセルトランジスタが同時に消去される。次に、消去されたセルトランジスタのうち、消去状態に対応する第２閾値電圧分布の最上限と第１閾値電圧分布の最下限の間に存在する検出電圧レベルより低閾値電圧を有するセルトランジスタが検出される。検出されたセルトランジスタが個別的にプログラムされた後、セクタの全てのセルトランジスタが同時に消去される。

特開２００１−３０７４９２号公報

しかしながら、特開２００１−３０７４９２号公報は、セキュリティを確保することを目的としたものではない。つまり、データを消去したにも関わらず、データ消去前の書込みデータが読み出されるという問題を解決することができない。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかであろう。

本発明の一実施形態によれば、電源制御回路は、ツインセルデータの消去要求を受けたときに、第１記憶素子と第２記憶素子の閾値電圧をともに増加させるプレライトの後の消去パルス印加時に、第１記憶素子と接続される第１のビット線の電圧と、第２記憶素子と接続される第２のビット線の電圧とが相違するように設定する。

本発明の一実施形態によれば、データを消去したにも関わらず、データ消去前の書込みデータが読み出されることを防止できる。

第１の実施形態の半導体装置の構成を表わす図である。第１の実施形態の半導体装置におけるメモリアレイからのツインセルデータの消去処理の手順を表わすフローチャートである。第３の実施形態のマイクロコンピュータの構成を表わす図である。フラッシュメモリモジュールの構成を表わす図である。（ａ）は、スプリットゲート型フラッシュメモリ素子に与えるバイアス電圧の例を表わす図である。（ｂ）は、ホットキャリア書込み方式を用いるスタックド・ゲート型フラッシュメモリ素子に与えるバイアス電圧の例を表わす図である。（ｃ）は、はＦＮトンネル書込み方式を用いるスタックド・ゲート型フラッシュメモリ素子に与えるバイアス電圧の例を表わす図である。（ａ）は、ツインセルデータが“０”を記憶する状態を表わす図である。（ｂ）は、ツインセルデータが“１”を記憶する状態を表わす図である。（ｃ）は、ツインセルデータのイニシャライズ状態を表わす図である。（ａ）は、ツインセルデータ“０”を消去する際のシーケンスを表わす図である。（ｂ）は、ツインセルデータ“１”を消去する際のシーケンスを表わす図である。ビット線の電圧とメモリセルの消去速度の関係を説明する図である。（ａ）は、ポジティブセルＭＣ１に接続されるビット線ＢＬの電圧をネガティブセルＭＣ２に接続されるビット線ＢＬに与える電圧よりも小さくした場合の、ツインセルデータ“０”を消去する際のシーケンスを表わす図である。（ｂ）は、ポジティブセルＭＣ１に接続されるビット線ＢＬの電圧をネガティブセルＭＣ２に接続されるビット線ＢＬに与える電圧よりも小さくした場合の、ツインセルデータ“１”を消去する際のシーケンスを表わす図である。第２の実施形態のツインセルデータの読出し系、書込み系、消去系の詳細な回路構成を表わす図である。第２の実施形態のポジティブ側の主ビット線電圧制御回路の構成を表わす図である。第２の実施形態のポジティブ側の主ビット線電圧制御回路の構成を表わす図である。第２の実施形態のツインセルデータの消去パルス印加時の動作タイミングを表わす図である。第３の実施形態におけるツインセルデータの読出し、書込みおよび消去に関する詳細な回路構成を表わす図である。第３の実施形態のポジティブ側の主ビット線電圧制御回路の構成を表わす図である。第３の実施形態のネガティブ側の主ビット線電圧制御回路の構成を表わす図である。第３の実施形態のツインセルデータの消去パルス印加時の動作タイミングを表わす図である。第４の実施形態におけるツインセルデータの読出し、書込みおよび消去に関する詳細な回路構成を表わす図である。第４の実施形態のポジティブ側の主ビット線電圧制御回路の構成を表わす図である第４の実施形態のネガティブ側の主ビット線電圧制御回路の構成を表わす図である。第４の実施形態のツインセルデータの消去パルス印加時の動作タイミングを表わす図である。第５の実施形態におけるツインセルデータの読出し、書込みおよび消去に関する詳細な回路構成を表わす図である。第５の実施形態のポジティブ側の主ビット線電圧制御回路の構成を表わす図である。第５の実施形態のポジティブ側の主ビット線電圧制御回路の構成を表わす図である。第５の実施形態のツインセルデータの消去パルス印加時の動作タイミングを表わす図である。第６の実施形態におけるツインセルデータの読出し、書込みおよび消去に関する詳細な回路構成を表わす図である。第６の実施形態のポジティブ側の副ビット線電圧制御回路の構成を表わす図である。第６の実施形態のネガティブ側の副ビット線電圧制御回路の構成を表わす図である。第６の実施形態のツインセルデータの消去パルス印加時の動作タイミングを表わす図である。第７の実施形態における、ツインセルデータの読出し、書込みおよび消去に関する詳細な回路構成を表わす図である。第７の実施形態のポジティブ側の副ビット線電圧制御回路の構成を表わす図である。第７の実施形態のネガティブ側の副ビット線電圧制御回路の構成を表わす図である。第７の実施形態のツインセルデータの消去パルス印加時の動作タイミングを表わす図である。第８の実施形態における、ツインセルデータの読出し、書込みおよび消去に関する詳細な回路構成を表わす図である。第８の実施形態のポジティブ側の副ビット線電圧制御回路の構成を表わす図である。第８の実施形態のネガティブ側の副ビット線電圧制御回路の構成を表わす図である。第８の実施形態のツインセルデータの消去パルス印加時の動作タイミングを表わす図である。第９の実施形態のツインセルデータの消去パルス印加時の動作タイミングを表わす図である。（ａ）は、ポジティブセルＭＣ１に接続されるビット線ＢＬの電圧をネガティブセルＭＣ２に接続されるビット線ＢＬに与える電圧よりも大きくした場合の、ツインセルデータ“０”を消去する際のシーケンスを表わす図である。（ｂ）は、ポジティブセルＭＣ１に接続されるビット線ＢＬの電圧をネガティブセルＭＣ２に接続されるビット線ＢＬに与える電圧よりも大きくした場合の、ツインセルデータ“１”を消去する際のシーケンスを表わす図である。第３の実施形態のポジティブ側の主ビット線電圧制御回路の変形例の構成を表わす図である。

以下、本発明の実施の形態について、図面を用いて説明する。
［第１の実施形態］
図１は、第１の実施形態の半導体装置の構成を表わす図である。

この半導体装置１００は、メモリアレイ１０１と、電圧制御回路１０５とを備える。
メモリアレイ１０１は、複数個のツインセル１０４を含む。ツインセル１０４は、閾値電圧Ｖｔｈの相違によって２値データ（ツインセルデータ）を保持し、それぞれが電気的に書換え可能な第１記憶素子１０２と第２記憶素子１０３とからなる。

電圧制御回路１０５は、ツインセル１０４のデータ消去要求を受けたときに、第１記憶素子１０２と第２記憶素子１０３の閾値電圧をともに増加させるプレライトの後の消去パルス印加時に第１記憶素子１０２と接続される第１のビット線ＢＬの電圧と、第２記憶素子１０３と接続される第２のビット線／ＢＬの電圧とが相違するように設定する。

図２は、第１の実施形態の半導体装置におけるメモリアレイ１０１からのツインセルデータの消去処理の手順を表わすフローチャートである。

まず、電圧制御回路１０５は、消去要求信号ＥＲＱを受信する（ステップＳ１０１）。
次に、電圧制御回路１０５は、第１記憶素子１０２と第２記憶素子１０３の閾値電圧をともに増加させるプレライトのための電圧制御を実施する（ステップＳ１０２）。

次に、電圧制御回路１０５は、第１記憶素子１０２と接続される第１のビット線ＢＬの電圧をＶ１に供給し、第２記憶素子１０３と接続される第２のビット線／ＢＬの電圧をＶ１と相違する電圧Ｖ２に設定する（ステップＳ１０３）。

次に、電圧制御回路１０５は、第１記憶素子１０２と第２記憶素子１０３に共通の所定のメモリゲートＭＧの電圧、コントロールゲートＣＧの電圧、ソース線ＳＬの電圧を消去パルス印加用の電圧に設定する（ステップＳ１０４）。

以上のように、ツインセルのデータの消去パルス印加時に、第１記憶素子に接続されるビット線と第２記憶素子に接続されるビット線の電圧を相違させることによって、ツインセルデータ消去前の第１記憶素子と第２記憶素子の閾値電圧の大小関係が、ツインセルデータ消去後に維持されないようにすることができる。また、特許文献１に記載されたようなツインセルデータ消去のために、特定のメモリセルをプログラムする必要がないため、消去に要する時間を短くすることができる。

［第２の実施形態］
本実施の形態の半導体装置は、マイクロコンピュータである。
（マイクロコンピュータ）
図３は、第２の実施形態のマイクロコンピュータ１の構成を表わす図である。

図３に示されるマイクロコンピュータ（ＭＣＵ）１は、たとえば相補型ＭＯＳ集積回路製造技術などによって、単結晶シリコンのような１個の半導体チップに形成される。

マイクロコンピュータ１は、特に制限されないが、高速バスＨＢＵＳと周辺バスＰＢＵＳを有する。高速バスＨＢＵＳと周辺バスＰＢＵＳは、特に制限されないが、それぞれデータバス、アドレスバスおよびコントロールバスを有する。２個のバスを設けることによって、共通バスに全ての回路を共通接続する場合に比べてバスの負荷を軽くし、高速アクセス動作を保証することができる。

高速バスＨＢＵＳには、命令制御部と実行部を備えて命令を実行する中央処理装置（ＣＰＵ）２、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）３、高速バスＨＢＵＳと周辺バスＰＢＵＳとのバスインタフェース制御若しくはバスブリッジ制御を行うバスインタフェース回路（ＢＩＦ）４が接続される。

高速バスＨＢＵＳには、さらに、中央処理装置２のワーク領域などに利用されるランダムアクセスメモリ（ＲＡＭ）５、およびデータやプログラムを格納する不揮発性メモリモジュールとしてのフラッシュメモリモジュール（ＦＭＤＬ）６が接続される。

周辺バスＰＢＵＳには、フラッシュメモリモジュール（ＦＭＤＬ）６に対するコマンドアクセス制御を行うフラッシュシーケンサ（ＦＳＱＣ）７、外部入出力ポート（ＰＲＴ）８，９、タイマ（ＴＭＲ）１０、およびマイクロコンピュータ１を制御するための内部のクロックＣＬＫを生成するクロックパルスジェネレータ（ＣＰＧ）１１が接続される。

さらに、マイクロコンピュータ１は、ＸＴＡＬ／ＥＸＴＡＬに発振子が接続され、または外部クロックが供給されるクロック端子、スタンバイ状態を指示する外部ハードウェアスタンバイ端子ＳＴＢ、リセットを指示する外部リセット端子ＲＥＳ、外部電源端子ＶＣＣ、外部接地端子Ｖｓｓを備える。

ここでは、ロジック回路としてのフラッシュシーケンサ７と、アレイ構成のフラッシュメモリモジュール６は、別ＣＡＤツールを用いて設計されているため、便宜上別々の回路ブロックとして図示されているが、双方併せて一つのフラッシュメモリを構成する。フラッシュメモリモジュール６は、読出し専用の高速アクセスポート（ＨＡＣＳＰ）を介して高速バスＨＢＵＳに接続される。ＣＰＵ２またはＤＭＡＣ３は、高速バスＨＢＵＳから高速アクセスポートを介してフラッシュメモリモジュール６をリードアクセスすることができる。ＣＰＵ２またはＤＭＡＣ３は、フラッシュメモリモジュール６に対して書込みおよび初期化のアクセスを行うときは、バスインタフェース４を介して周辺バスＰＢＵＳ経由でフラッシュシーケンサ７にコマンドを発行し、これによってフラッシュシーケンサ７が周辺バスＰＢＵＳから低速アクセスポート（ＬＡＣＳＰ）を通じてフラッシュメモリモジュールの初期化や書込み動作の制御を行う。

（フラッシュメモリモジュール）
図４は、フラッシュメモリモジュール６の構成を表わす図である。

フラッシュメモリモジュール６は、１ビットの情報の記憶を２個の不揮発性メモリセルを用いて行う。すなわち、メモリアレイ（ＭＡＲＹ）１９は、夫々書換え可能な２個の不揮発性メモリセルＭＣ１，ＭＣ２を１ビットのツインセルとして複数個備える。図４には、代表的に１対だけ図示されている。本明細書では、メモリセルＭＣ１をポジティブセル、メモリセルＭＣ２をネガティブセルと呼ぶ。

揮発性メモリセルＭＣ１，ＭＣ２は、たとえば、図５（ａ）に例示されるスプリットゲート型フラッシュメモリ素子である。このメモリ素子は、ソース・ドレイン領域の間のチャネル形成領域の上にゲート絶縁膜を介して配置されたコントロールゲートＣＧとメモリゲートＭＧを有する。メモリゲートＭＧとゲート絶縁膜の間にはシリコンナイトライドなどの電荷トラップ領域（SiN）が配置される。選択ゲート側のソースまたはドレイン領域は、ビット線ＢＬに接続され、メモリゲート側のソースまたはドレイン領域はソース線ＳＬに接続される。

メモリセルの閾値電圧Ｖｔｈを下げるには、ＢＬ＝ＶＦ（消去速度を速くする場合）、またはＶＳ（消去速度を遅くする場合）、ＣＧ＝０Ｖ、ＭＧ＝−１０Ｖ、ＳＬ＝６Ｖ、ＷＥＬＬ＝０Ｖとし、ウェル領域（ＷＥＬＬ）とメモリゲートＭＧ間の高電界によって電荷トラップ領域（SiN）からウェル領域（ＷＥＬＬ）に電子が引き抜かれる。この処理単位はメモリゲートを共有する複数メモリセルとされる。ここで、ＶＦ＜ＶＳである。この理由については、後述する。

メモリセルの閾値電圧Ｖｔｈを上げるにはＢＬ＝０Ｖ、ＣＧ＝１．５Ｖ、ＭＧ＝１０Ｖ、ＳＬ＝６、ＷＥＬＬ＝０Ｖとし、ソース線ＳＬからビット線に書込み電流を流し、それによってコントロールゲートとメモリゲートの境界部分で発生するホットエレクトロンが電荷トラップ領域（SiN）に注入される。電子の注入はビット線電流を流すか否かによって決まるからこの処理はビット単位で制御される。

読出しはＢＬ＝１．５Ｖ、ＣＧ＝１．５Ｖ，ＭＧ＝０Ｖ、ＳＬ＝０Ｖ、ＷＥＬＬ＝０Ｖで行われる。メモリセルの閾値電圧Ｖｔｈが低ければメモリセルはオン状態にされ、閾値電圧Ｖｔｈが高ければオフ状態にされる。

メモリ素子はスプリットゲート型フラッシュメモリ素子に限定されず、，図５（ｂ），図５（ｃ）に例示されるスタックド・ゲート型フラッシュメモリ素子であってよい。このメモリ素子はソース・ドレイン領域の間のチャネル形成領域の上にゲート絶縁膜を介してフローティングゲートＦＧとコントロールゲートＷＬがスタックされて構成される。図５（ｂ）は、ホットキャリア書込み方式によって閾値電圧Ｖｔｈを上げ、ウェル領域ＷＥＬＬへの電子の放出によって閾値電圧Ｖｔｈを下げる。図５（ｃ）はＦＮトンネル書込み方式によって閾値電圧Ｖｔｈを上げ、ビット線ＢＬへの電子の放出によって閾値電圧Ｖｔｈを下げる。

上述のメモリゲートＭＧ、コントロールゲートＣＧ、ソース線ＳＬ、ＷＥＬＬ、ビット線ＢＬへ与える電圧は、フラッシュシーケンサ７の制御によって、電源回路（ＶＰＧ）３１で生成されて供給される。

以下の説明では、メモリ素子がスプリットゲート型フラッシュメモリ素子であるとして説明する。

不揮発性メモリセルＭＣ１，ＭＣ２から成る一つのツインセルによる情報記憶は不揮発性メモリセルＭＣ１，ＭＣ２に相補データを格納することによって行う。

すなわち、メモリセルＭＣ１，ＭＣ２のそれぞれは、セルデータ“１”（低閾値電圧状態；閾値電圧が消去ベリファイレベルよりも小さい状態）またはセルデータ“０”（高閾値電圧状態；閾値電圧が消去ベリファイレベル以上の状態）を保持することができる。

図６（ａ）に示すように、ツインセルデータ“０”は、ポジティブセルＭＣ１がセルデータ“０”、ネガティブセルＭＣ２がセルデータ“１”を保持する状態である。図６（ｂ）に示すように、ツインセルデータ“１”はポジティブセルＭＣ１がセルデータ“１”、ネガティブセルＭＣ２がセルデータ“０”を保持する状態である。図６（ｃ）に示すように、ツインセルのポジティブセルＭＣ１およびネガティブセルＭＣ２が共にセルデータ“１”を保持する状態はイニシャライズ状態であり、ツインセルデータは不定になる。

ツインセルデータ“０”の状態およびツインセルデータ“１”の状態からイニシャライズ状態にすることをツインセルデータの消去という。ツインセルデータの消去時には、一旦、ポジティブセルＭＣ１とネガティブセルＭＣ２の両方のセルデータを“０”にする処理（プレライトと呼ぶ）を行なってから、消去パルスを印加して両方のセルデータを“１”にする処理が行なわれる。弱い書込み（以降、プレライト）を行う。プレライトとは、ポジティブセルＭＣ１とネガティブセルＭＣ２の両方に対して弱い書込み（閾値電圧をある程度増加させる）を行なうものである。プレライトを実施する目的は、ポジティブセルＭＣ１とネガティブセルＭＣ２の間の消去ストレスのばらつきを小さくし、リテンション特性悪化を抑制するためである。プレライトによるストレスが、通常の書込みによるストレスよりも大きくならないよう、プレライト時には、図５に示した一般的な通常の書込み（Ｖｔｈを上げる）のときの電圧より小さい電圧が与えられる。

図７（ａ）は、ツインセルデータ“０”を消去する際のシーケンスを表わす図である。
図７（ａ）に示すように、ツインセルデータ“０”の消去を実行する場合に、両方のセルが共にセルデータ“１”を保持するイニシャル状態となるが、消去前はポジティブセルＭＣ１の閾値電圧Ｖｔｈの方がネガティブセルＭＣ２の閾値電圧Ｖｔｈよりも大きいため、消去後でもこの関係が維持される可能性が想定される。この関係が状態で読み出しを実施すると、イニシャル状態にも関わらずポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈに差があるために、不定値ではなく実質的に直前のツインセルデータ“０”と等しいデータ“０”を読み出してしまう可能性がある。

図７（ｂ）は、ツインセルデータ“１”を消去する際のシーケンスを表わす図である。
図７（ｂ）に示すように、ツインセルデータ“１”の消去を実行する場合に、両方のセルが共にセルデータ“１”を保持するイニシャル状態となるが、消去前はネガティブセルＭＣ２の閾値電圧Ｖｔｈの方がポジティブセルＭＣ１の閾値電圧Ｖｔｈよりも大きいため、消去後でもこの関係が維持される可能性が想定される。この直前のツインセルデータ状態で読み出しを実施すると、イニシャル状態にも関わらず、ポジティブセルＭＣ１とネガティブセルＭＣ２の閾値電圧Ｖｔｈに差があるために、不定値ではなく実質的に直前のツインセルデータ“１”と等しいデータ“１”を読み出してしまう可能性がある。

このように消去したにも関わらず、読む度にデータが定まらないような不定値ではなく、高い確率で直前のツインセルデータと等しいデータが読み出せてしまうとしたら、セキュリティ上問題となる可能性がある。本願の発明者らは、このような可能性のある問題を解決することを目的として、消去パルス印加時（閾値電圧Ｖｔｈを下げる）際のビット線ＢＬに与える電圧と消去速度との関係を調べる実験を行なった。その結果、ビット線ＢＬに与える電圧に応じて、閾値電圧Ｖｔｈが減少する速度が相違するという結果が得られた。発明者らは、この現象は、セルの微細化に伴い、ドレイン側の電界がメモリゲートＭＧの下の電界に影響を与えているためと推測している。

実験結果の一例として、図８に示すように、ビット線ＢＬに与える電圧が小さいほど、閾値電圧Ｖｔｈが減少する速度が速くなるという結果が得られた。

図９（ａ）は、ポジティブセルＭＣ１に接続されるビット線ＢＬの電圧をネガティブセルＭＣ２に接続されるビット線ＢＬに与える電圧よりも小さくした場合の、ツインセルデータ“０”を消去する際のシーケンスを表わす図である。

図９（ａ）に示すように、ツインセルデータ“０”の消去を実行する場合に、両方のセルが共にセルデータ“１”を保持するイニシャル状態となる。ツインセルデータ消去前は、ポジティブセルＭＣ１の閾値電圧Ｖｔｈの方がネガティブセルＭＣ２の閾値電圧Ｖｔｈよりも大きい。しかし、ポジティブセルＭＣ１の方がネガティブセルＭＣ２よりも消去速度（つまり、閾値電圧Ｖｔｈが減少する速度）が速いため、消去後は、この関係が逆転する。この状態で読み出しを実施すると、直前のツインセルデータ“０”と異なる“１”が読み出される。

図９（ｂ）は、ポジティブセルＭＣ１に接続されるビット線ＢＬの電圧をネガティブセルＭＣ２に接続されるビット線ＢＬに与える電圧よりも小さくした場合の、ツインセルデータ“１”を消去する際のシーケンスを表わす図である。

図９（ｂ）に示すように、ツインセルデータ“１”の消去を実行する場合に、両方のセルが共にセルデータ“１”を保持するイニシャル状態となる。データ消去前はネガティブセルＭＣ２の閾値電圧Ｖｔｈの方がポジティブセルＭＣ１の閾値電圧Ｖｔｈよりも大きい。
ポジティブセルＭＣ１の方がネガティブセルＭＣ２よりも消去速度（つまり、閾値電圧Ｖｔｈが減少する速度）が速いため、消去後でもこの関係が維持され、この状態で読み出しを実施すると、直前のツインセルデータ“１”を読み出される。

このように、ツインセルデータが“０”のときも“１”のときも、ツインセルデータ消去後に“１”が読み出されることになり、保持されているツインセルデータを特定することができないようにすることができる。

図４に代表的に示されたツインセルのメモリセルＭＣ１，ＭＣ２において、メモリゲートＭＧは、共通のメモリゲート選択線ＭＧＬに接続され、コントロールゲートＣＧは、共通のワード線ＷＬに接続される。実際には多数のツインセルがマトリクス配置され、行方向の配列単位で対応するメモリゲート選択線ＭＧＬおよびワード線ＷＬに接続される。

メモリセルＭＣ１，ＭＣ２は、列単位で副ビット線ＳＢＬに接続され、副ビット線セレクタ２０を介して書込み系主ビット線ＷＭＢＬに接続する。それぞれ書込み系主ビット線ＷＭＢＬには、複数の副ビット線ＳＢＬが副ビット線セレクタ２０によって階層化されて接続されている。副ビット線ＳＢＬに階層化された単位をメモリマットと称する。ソース線ＳＬは接地電圧Ｖｓｓに接続される。メモリセルＭＣ１の副ビット線ＳＢＬは、メモリマット毎に読出し列セレクタ２２を介して、階層センスアンプＳＡの一方の入力端子に接続される。メモリセルＭＣ２の副ビット線ＳＢＬは、メモリマット毎に読出し列セレクタ２２を介して階層センスアンプＳＡの他方の入力端子に接続される。

ワード線ＷＬは、第１行デコーダ（ＲＤＥＣ１）２４によって選択される。メモリゲート選択線ＭＧＬおよび副ビット線セレクタ２０は、第２行デコーダ（ＲＤＥＣ２）２５によって選択される。第１行デコーダ２４および第２行デコーダ２５による選択動作は、読出しアクセスではＨＡＣＳＰに供給されるアドレス情報などに従い、データの書込み動作および初期化動作ではＬＡＣＳＰに供給されるアドレス情報などに従う。階層センスアンプＳＡの出力は、出力バッファ(ＯＢＵＦ)２６を介して高速バスＨＢＵＳのデータバスＨＢＵＳ＿Ｄに接続される。

書込み系主ビット線ＷＭＢＬは、主ビット線電圧制御回路５１のラッチデータに従って選択的に書込み電流が流れるように設定される。主ビット線電圧制御回路５１は、書換え列セレクタ２８で選択される。書換え列セレクタ２８で選択された書き換え系主ビット線ＷＭＢＬは、ベリファイセンスアンプＶＳＡに接続される。ベリファイセンスアンプＶＳＡの出力および主ビット線電圧制御回路５１は、周辺バスＰＢＵＳのデータバス（ＰＢＵＳ＿Ｄ）にインタフェースされる入出力回路（ＩＯＢＵＦ）２９に接続する。

書換え列セレクタ２８は、列デコーダ(ＣＤＥＣ)３０によって選択される。列デコーダ３０の選択動作は、ＬＡＣＳＰに供給されるアドレス情報などに従う。

電源回路(ＶＰＧ)３１は、読出し、書込み、初期化に必要な各種動作電圧を生成する。生成される複数の電圧のうち、電源電圧ＶＤＤは、半導体装置内における、本明細書で特に除外したものを除くＭＯＳ回路の電源電圧（つまり、ＰＭＯＳトランジスタのソースに供給される電圧およびＮＭＯＳトランジスタのドレインに供給される電圧）である。

タイミングジェネレータ(ＴＭＧ)３２は、ＣＰＵ２等からＨＡＣＳＰに供給されるアクセスストローブ信号、ＦＳＱＣ７からＬＡＣＳＰに供給されるアクセスコマンド等に従って、内部動作タイミングを規定する内部制御信号を生成する。

フラッシュメモリの制御部は、ＦＳＱＣ７とタイミングジェネレータ３２によって構成される。

（ツインセルデータの読出し）
図１０は、第２の実施形態のツインセルデータの読出し系、書込み系、消去系の詳細な回路構成を表わす図である。書込み系の主ビット線としてＷＭＢＬ＿０Ｐ〜ＷＭＢＬ＿３Ｐ、ＷＭＢＬ＿０Ｎ〜ＷＭＢＬ＿３Ｎの８本が例示され、そこに接続するメモリマットとして１個のメモリマットが例示される。特に制限されないが、副ビット線としてＳＢＬ＿０Ｐ〜ＳＢＬ＿７Ｐ、ＳＢＬ＿０Ｎ〜ＳＢＬ＿７Ｎが配置され、１本の書込み系主ビット線ＷＭＢＬに対して２本の副ビット線ＳＢＬが割り当てられる。

メモリセルＭＣ１，ＭＣ２については図示を省略してある副ビット線ＳＢＬに付された参照符号における数字のサフィックスはツインセルの列番号を意味する。アルファベットのサフィックスＰはツインセルの一方のメモリセルＭＣ１（ポジティブセル）に接続する副ビット線であることを意味し、サフィックスＮはツインセルの他方のメモリセルＭＣ２（ネガティブセル）に接続する副ビット線であることを意味する。書込み主ビット線ＷＭＢＬに付された参照符号におけるアルファベットのサフィックスＰはツインセルのポジティブセルＭＣ１に接続する書込み主ビット線であることを意味し、サフィックスＮはツインセルのネガティブセルＭＣ２に接続する書込み主ビット線であることを意味し、数字のサフィックスは対応するツインセルの列番号のうち若い方の列番号を意味する。

読出し列セレクタ２２をスイッチ制御する選択信号ＹＲ０Ｎ〜ＹＲ７Ｎは、ツインセルの列番号が等しい一対の副ビット線ＳＢＬを選択し、選択したポジティブセル側の副ビット線ＳＢＬ＿ｉＰとネガティブセル側の副ビット線ＳＢＬ＿ｉＮとを階層センスアンプＳＡの差動入力端子に接続する。階層センスアンプＳＡは、差動入力端子に夫々電流源トランジスタ（図示せず）を有し、読出し動作において電流源トランジスタが活性化される。読出し動作においてワード線によってツインセルが選択されると、選択されたツインセルのポジティブセルとネガティブセルＭＣ２は、記憶しているツインセルデータに従って相補的にスイッチ動作し、それによって階層センスアンプＳＡの差動入力端子に電位差が形成される。この電位差を階層センスアンプＳＡが増幅することによって読出し系主ビット線ＲＭＢＬにそのツインセルのツインセルデータを出力する。

上記ツインセルの列番号配置と読出し列セレクタ２２による副ビット線の選択形態により、読出し列セレクタ２２で選択される一対の副ビット線の間にはそのとき非選択にされる別の副ビット線が配置されるようになっている。

読出し系ディスチャージ回路４０は、ディスチャージ信号ＤＣＲ０、ＤＣＲ１によって副ビット線ＳＢＬを選択的に接地電圧Ｖｓｓに接続する回路であり、副ビット線セレクタ２０により非選択とされる副ビット線ＳＢＬを接地電圧Ｖｓｓに接続する。

（ツインセルデータの書込み）
主ビット線電圧制御回路５１Ｐｉ，５１Ｎｉは、書込みパルスＷＰＬＳのパルス幅に応じて書込み電流を流す。

ポジティブセルに割り当てられる主ビット線ＷＭＢＬ＿ｉＰ（ｉ＝０〜３）に対応する主ビット線電圧制御回路５１Ｐｉには、データバスＰＢＵＳ＿Ｄから非反転信号線ＰＳＬに供給された書込みデータが書換え列セレクタ２８で選択されて供給される。

ネガティブセルＭＣ２に割り当てられる主ビット線ＷＭＢＬ＿ｉＮ（ｉ＝０〜３）に対応する主ビット線電圧制御回路５１Ｎｉには、データバスＰＢＵＳ＿Ｄから反転信号線ＮＳＬに供給された反転書込みデータが書換え列セレクタ２８で選択されて供給される。ＥＮＤＴは信号線ＰＳＬ，ＮＳＬへの書込みデータの入力ゲート信号である。

ポジティブセルに割り当てられる主ビット線ＷＭＢＬ＿ｉＰ（ｉ＝０〜３）は、書換え列セレクタ２８を介して非反転ベリファイ信号線ＰＶＳＬに共通接続される。ネガティブセルＭＣ２に割り当てられる主ビット線ＷＭＢＬ＿ｉＮ（ｉ＝０〜３）は、書換え列セレクタ２８を介して反転ベリファイ信号線ＮＶＳＬに共通接続される。

書換え列セレクタ２８をスイッチ制御するライト選択信号ＹＷ０〜ＹＷ３は、ツインセルの列番号が等しい一対の主ビット線ＷＭＢＬ＿ｊＰ，ＷＭＢＬ＿ｊＮ（ｊ＝０〜３のいずれか）を信号線ＰＳＬ，ＮＳＬに接続し、また、それに対応する主ビット線電圧制御回路５１Ｐｊ，５１Ｎｊを信号線ＰＳＬ，ＮＳＬに接続する。

書込み動作において、データバスＰＢＵＳ＿Ｄから入力された書込みデータは、相補データとして信号線ＰＳＬ，ＮＳＬに入力され、書換え列セレクタ２８で選択される一対の主ビット線電圧制御回路５１Ｐｊ，５１Ｎｊにラッチされる。主ビット線電圧制御回路５１Ｐｊ，５１Ｎｊの一方はデータ“１”、他方はデータ“０”をラッチする。ラッチデータ“１”に対応する主ビット線ＷＭＢＬにはソース線ＳＬからの書込み電流が流れず、ラッチデータ“０”に対応する主ビット線ＷＭＢＬにはソース線ＳＬからの書込み電流が流れ、これによって、選択されたツインセルの一方のメモリセルにはセルデータ“０”が書込まれ（つまり閾値電圧Ｖｔｈが増加）、他方のメモリセルにはセルデータ“１”が書込まれる（つまり、閾値電圧Ｖｔｈが変化しない）。

書込みベリファイにおいては、書込み動作が選択されたツインセルの記憶情報を対応する一対の主ビット線ＷＭＢＬ＿ｊＰ，ＷＭＢＬ＿ｊＮ（ｊ＝０〜３のいずれか）に読出して書換え列セレクタ２８でベリファイ信号線ＰＶＳＬ，ＮＶＳＬに伝達し、シングルエンドで反転増幅出力を得るベリファイセンスアンプＶＳＡ＿Ｐ，ＶＳＡ＿Ｎで増幅する。また、書込み動作において書込みデータが格納された主ビット線電圧制御回路５１Ｐｊ，５１Ｎｊの保持データを同じく書換え列セレクタ２８で信号線ＰＳＤＬ，ＮＳＬに伝達する。ベリファイセンスアンプＶＳＡ＿Ｐの出力と信号線ＰＳＬの非反転書込みデータの一致を排他的論理和ゲートＥＸＯＲ＿Ｐで調べることによってポジティブセルのデータ書込み状態を検証することができる。同様に、ベリファイセンスアンプＶＳＡ＿Ｎの出力と反転信号線ＮＳＬの反転書込みデータの一致を排他的論理和ゲートＥＸＯＲ＿Ｎで調べることによってネガティブセルＭＣ２のデータ書込み状態を検証することができる。排他的論理和ゲートＥＸＰＲ＿Ｐ，ＥＸＯＲ＿Ｎの出力に対してアンドゲートＡＮＤで論理積を採り、その論理積の結果が１ビットの書込みデータに対する書込みベリファイ結果ＶＲＳＬＴになる。書込みデータが複数ビットの場合には複数ビット分の排他的論理和ゲートの全ての出力に対して論理積を採ってベリファイ結果を得ることになる。ベリファイ結果ＶＲＳＬＴはフラッシュシーケンサ７に供給される。

また、ベリファイセンスアンプＶＳＡ＿Ｐ，ＶＳＡ＿Ｎの出力はデータセレクタＳＥＬを介して選択的に周辺データバスＰＢＵＳ＿Ｄに出力可能になっている。この読出し経路は、ツインセルに記憶されたネガティブセルＭＣ２の記憶情報またはポジティブセルＭＣ１の記憶情報をシングルエンド増幅して周辺データバスＰＢＵＳ＿Ｄに出力する読出し経路になる。

書込み系ディスチャージ回路４１は、ディスチャージ信号ＤＣＷ０、ＤＣＷ１によって主ビット線ＷＭＢＬを選択的に接地電圧Ｖｓｓに接続する回路であり、書換え列セレクタ２８により非選択とされる主ビット線ＷＢＭＬを接地電圧Ｖｓｓに接続する。

主ビット線電圧制御回路５１Ｐ０〜５１Ｐ３は、ツインセルデータの書込み時（プレライトも含む）だけでなく、ツインセルデータの消去パルス印加時においても主ビット線ＷＭＢＬ＿０Ｐ〜ＷＭＢＬ＿３Ｐの電圧を制御する。主ビット線電圧制御回路５１Ｎ０〜５１Ｎ３は、ツインセルデータの書込み時（プレライドを含む）だけでなく、ツインセルデータの消去パルス印加時において、主ビット線ＷＭＢＬ＿０Ｎ〜ＷＭＢＬ＿３Ｎの電圧を制御する。

（主ビット線電圧制御回路）
図１１は、第２の実施形態の主ビット線電圧制御回路５１Ｐｉ（ｉ＝０〜３）の構成を表わす図である。図１１に示すように、主ビット線電圧制御回路５１Ｐｉは、セット部８１と、データ入力部８２と、データ保持部８３と、設定部８４と、インバータＩＶ４とを備える。

セット部８１は、ＰチャネルＭＯＳトランジスタＰ１と、ＮチャネルＭＯＳトランジスタＮ１とを含む。ＰチャネルＭＯＳトランジスタＰ１は、電源電圧ＶＤＤのラインとノードＮＤＰ１の間に設けられる。ＰチャネルＭＯＳトランジスタＰ１のゲートは、反転ラッチセットハイ信号／ＬＳＨを受ける。ＮチャネルＭＯＳトランジスタＮ１は、ノードＮＤＰ１と接地電圧Ｖｓｓのラインとの間に設けられる。ＮチャネルＭＯＳトランジスタＮ１のゲートは、ポジティブラッチセットロウ信号ＰＬＳＬを受ける。

データ入力部８２は、インバータＩＶ１と、スイッチＳＷ１とを含む。インバータＩＶ１は、ラッチスイッチ信号ＬＳＷを受ける。スイッチＳＷ１は、非反転信号線ＰＳＬを通じて伝送される非反転データを受け、ラッチスイッチ信号ＬＳＷおよびインバータＩＶ１の出力（つまり、ラッチスイッチ信号ＬＳＷの反転信号）によって制御される。スイッチＳＷ１は、ラッチスイッチ信号ＬＳＷが“Ｈ”レベルのときに、非反転信号線ＰＳＬを通じて伝送される非反転データをノードＮＤＰ１に伝える。

データ保持部８３は、交互接続されるインバータＩＶ２とインバータＩＶ３とを含む。
インバータＩＶ２の入力およびインバータＩＶ３の出力がノードＮＤＰ１に接続され、インバータＩＶ２の出力およびインバータＩＶ３の入力がノードＮＤＰ２に接続される。

インバータＩＶ４の入力は、ノードＮＤＰ２に接続される。
設定部８４は、電源電圧ＶＤＤのラインと接地電圧Ｖｓｓのラインとの間に設けられたＰチャネルＭＯＳトランジスタＰ２，Ｐ３、ＮチャネルＭＯＳトランジスタＮ２，Ｎ３，Ｎ４と、インバータＩＶ５を含む。インバータＩＶ５は、プログラムパルス有効信号ＰＰＥを受ける。ＰチャネルＭＯＳトランジスタＰ２のゲートは、インバータＩＶ５の出力と接続される。ＰチャネルＭＯＳトランジスタＰ３のゲートおよびＮチャネルＭＯＳトランジスタＮ２のゲートは、ノードＮＤＰ２に接続される。ＮチャネルＭＯＳトランジスタＮ３のゲートは、プログラムパルス有効信号ＰＰＥを受ける。ＮチャネルＭＯＳトランジスタＮ４のゲートは、書込みパルスＷＰＬＳを受ける。ＰチャネルＭＯＳトランジスタＰ３とＮチャネルＭＯＳトランジスタＮ２との間のノードＮＤＰ３が主ビット線ＷＭＢＬ＿ｉＰに接続される。

ツインセルデータ“１”の書込み時には、非反転信号線ＰＳＬを通じて“Ｈ”レベルが送られてきて、ノードＮＤＰ１のデータ、すなわち書込みラッチデータが“Ｈ”レベルとなり、主ビット線ＷＭＢＬ＿ｉＰの電圧がＶＤＤとなる。

一方、ツインセルデータ“０”の書込み時には、非反転信号線ＰＳＬを通じて“Ｌ”レベルが送られてきて、ノードＮＤＰ１のデータ、すなわち書込みラッチデータが“Ｌ”レベルとなり、書込みパルスＷＰＬＳが活性化された期間、主ビット線ＷＭＢＬ＿ｉＰが接地電圧Ｖｓｓと接続し、主ビット線ＷＭＢＬ＿ｉＰに書込み電流が流れる。

プレライト時には、ポジティブラッチセットロウ信号ＰＬＳＬが「Ｈ」レベル、反転ラッチセットハイ信号／ＬＳＨが「Ｈ」レベルに設定されることによって、ノードＮＤＰ１のデータ、すなわち書込みラッチデータが“Ｌ”レベルとなる。そして、書込みパルスＷＰＬＳが活性化された期間、主ビット線ＷＭＢＬ＿ｉＰが接地電圧Ｖｓｓと接続し、主ビット線ＷＭＢＬ＿ｉＰに書込み電流が流れる。

図１２は、第２の実施形態の主ビット線電圧制御回路５１Ｎｉ（ｉ＝０〜３）の構成を表わす図である。図１２に示すように、主ビット線電圧制御回路５１Ｎｉは、セット部９１と、データ入力部９２と、データ保持部９３と、設定部９４と、インバータＩＶ９とを備える。

セット部９１は、ＰチャネルＭＯＳトランジスタＰ４と、ＮチャネルＭＯＳトランジスタＮ５とを含む。ＰチャネルＭＯＳトランジスタＰ４は、電源電圧ＶＤＤのラインとノードＮＤＮ１の間に設けられる。ＰチャネルＭＯＳトランジスタＰ４のゲートは、反転ラッチセットハイ信号／ＬＳＨを受ける。ＮチャネルＭＯＳトランジスタＮ５は、ノードＮＤＮ１と接地電圧Ｖｓｓのラインとの間に設けられる。ＮチャネルＭＯＳトランジスタＮ５のゲートは、ネガティブラッチセットロウ信号ＮＬＳＬを受ける。

データ入力部９２は、インバータＩＶ６と、スイッチＳＷ２とを含む。インバータＩＶ６は、ラッチスイッチ信号ＬＳＷを受ける。スイッチＳＷ２は、反転信号線ＮＳＬを通じて伝送される反転データを受け、ラッチスイッチ信号ＬＳＷおよびインバータＩＶ６の出力（つまり、ラッチスイッチ信号ＬＳＷの反転信号）によって制御される。スイッチＳＷ２は、ラッチスイッチ信号ＬＳＷが“Ｈ”レベルのときに、反転信号線ＮＳＬを通じて伝送される反転データをノードＮＤＮ１に伝える。

データ保持部９３は、交互接続されるインバータＩＶ７とインバータＩＶ８とを含む。
インバータＩＶ７の入力およびインバータＩＶ８の出力がノードＮＤＮ１に接続され、インバータＩＶ７の出力およびインバータＩＶ８の入力がノードＮＤＮ２に接続される。

インバータＩＶ９の入力は、ノードＮＤＮ２に接続される。
設定部９４は、電源電圧ＶＤＤのラインと接地電圧Ｖｓｓのラインとの間に設けられたＰチャネルＭＯＳトランジスタＰ５，Ｐ６、ＮチャネルＭＯＳトランジスタＮ６，Ｎ７，Ｎ８と、インバータＩＶ１０を含む。インバータＩＶ１０は、プログラムパルス有効信号ＰＰＥを受ける。ＰチャネルＭＯＳトランジスタＰ５のゲートは、インバータＩＶ１０の出力と接続される。ＰチャネルＭＯＳトランジスタＰ６のゲートおよびＮチャネルＭＯＳトランジスタＮ６のゲートは、ノードＮＤＮ２に接続される。ＮチャネルＭＯＳトランジスタＮ７のゲートは、プログラムパルス有効信号ＰＰＥを受ける。ＮチャネルＭＯＳトランジスタＮ８のゲートは、書込みパルスＷＰＬＳを受ける。ＰチャネルＭＯＳトランジスタＰ６とＮチャネルＭＯＳトランジスタＮ６との間のノードＮＤＮ３が主ビット線ＷＭＢＬ＿ｉＮに接続される。

ツインセルデータ“１”の書込み時には、反転信号線ＮＳＬを通じて“Ｌ”レベルが送られてきて、ノードＮＤＮ１のデータ、すなわち書込みラッチデータが“Ｌ”レベルとなり、書込みパルスＷＰＬＳが活性化された期間、主ビット線ＷＭＢＬ＿ｉＮが接地電圧Ｖｓｓと接続し、主ビット線ＷＭＢＬ＿ｉＮに書込み電流が流れる。

一方、ツインセルデータ“０”の書込み時には、反転信号線ＮＳＬを通じて“Ｈ”レベルが送られてきて、ノードＮＤＮ１のデータ、すなわち書込みラッチデータが“Ｈ”レベルとなり、主ビット線ＷＭＢＬ＿ｉＮの電圧がＶＤＤとなる。

プレライト時には、ネガティブラッチセットロウ信号ＮＬＳＬが「Ｈ」レベル、反転ラッチセットハイ信号／ＬＳＨが「Ｈ」レベルに設定されることによって、ノードＮＤＮ１のデータ、すなわち書込みラッチデータが“Ｌ”レベルとなる。そして、書込みパルスＷＰＬＳが活性化された期間、主ビット線ＷＭＢＬ＿ｉＮが接地電圧Ｖｓｓと接続し、主ビット線ＷＭＢＬ＿ｉＮに書込み電流が流れる。

（動作タイミング）
図１３は、第２の実施形態のツインセルデータの消去パルス印加時の動作タイミングを表わす図である。

フラッシュシーケンサ７が、ＺＭＯＳ選択信号Ｚ０，Ｚ１を“Ｌ”レベルに設定し、ディスチャージ信号ＤＣＲ０，ＤＣＲ１を“Ｈ”レベルに設定する。これによって、副ビット線ＳＢＬ＿０Ｐ〜ＳＢＬ＿７Ｐ，ＳＢＬ＿０Ｎ〜ＳＢＬ＿７Ｎが接地電圧Ｖｓｓのラインと接続される。

フラッシュシーケンサ７が、プログラムパルス有効信号ＰＰＥを“Ｈ”レベルに設定し、書込みパルスＷＰＬＳを“Ｈ”レベルに設定し、ラッチセットハイ信号ＬＳＨを一旦“Ｌ”レベルに設定し、その後“Ｈ”レベルに設定する。その後、フラッシュシーケンサ７が、ポジティブラッチセットロウ信号ＰＬＳＬを一旦“Ｈ”レベルに設定し、その後“Ｌ”レベルに設定し、ネガティブラッチセットロウ信号ＮＬＳＬを“Ｌ”レベルに維持させ、ラッチスイッチ信号ＬＳＷを“Ｌ”レベルに維持させる。

これによって、主ビット線電圧制御回路５１Ｐ０〜５１Ｐ３では、ノードＮＤＰ１のラッチデータＰＤａｔａが“Ｌ”レベル、ノードＮＤＰ２が“Ｈ”レベル、ＮチャネルＭＯＳトランジスタＮ２，Ｎ３，Ｎ４がオン、ＰチャネルＭＯＳトランジスタＰ３がオフ、ノードＮＤＰ３が“Ｌ”レベルとなる。その結果、主ビット線ＷＭＢＬ＿０Ｐ〜ＷＭＢＬ＿３Ｐの電圧が接地電圧Ｖｓｓとなる。

また、主ビット線電圧制御回路５１Ｎ０〜５１Ｎ３では、ノードＮＤＮ１のラッチデータＮＤａｔａが“Ｈ”レベル、ノードＮＤＮ２が“Ｌ”レベル、ＮチャネルＭＯＳトランジスタＮ６がオフ、ＰチャネルＭＯＳトランジスタＰ５，Ｐ６がオン、ノードＮＤＮ３が“Ｈ”レベルとなる。その結果、主ビット線ＷＭＢＬ＿０Ｎ〜ＷＭＢＬ＿３Ｎの電圧がＶＤＤとなる。

次に、フラッシュシーケンサ７が、ディスチャージ信号ＤＣＲ０，ＤＣＲ１を“Ｌ”レベルに設定する。これによって、副ビット線ＳＢＬ＿０Ｐ〜ＳＢＬ＿７Ｐ，ＳＢＬ＿０Ｎ〜ＳＢＬ＿７Ｎが接地電圧Ｖｓｓのラインと非接続にされる。

また、フラッシュシーケンサ７が、ＺＭＯＳ選択信号Ｚ０，Ｚ１を“Ｈ”レベルに設定する。これによって、主ビット線ＷＭＢＬ＿ｉＰ（ｉ＝０〜３）が副ビット線ＳＢＬ＿ｉＰおよびＳＢＬ＿ｉ＋４Ｐと接続し、副ビット線ＳＢＬ＿ｉＰおよびＳＢＬ＿ｉ＋４Ｐの電圧が接地電圧Ｖｓｓを維持する。また、主ビット線ＷＭＢＬ＿ｉＮ（ｉ＝０〜３）が副ビット線ＳＢＬ＿ｉＮおよびＳＢＬ＿ｉ＋４Ｎと接続し、副ビット線ＳＢＬ＿ｉＮおよびＳＢＬ＿ｉ＋４Ｎの電圧がＶＤＤとなる。

次に、フラッシュシーケンサ７が、メモリゲートＭＧの電圧を消去パルス印加用の電圧（−１０Ｖ）に設定し、ソース線ＳＬの電圧を消去パルス印加用の電圧（６Ｖ）に設定し、コントロールゲートＣＧの電圧を０Ｖのまま維持させる。

これによって、メモリセルＭＣ１，ＭＣ２に消去パルスが印加され、ＢＴＢＴ（Band To Band Tunneling）消去が開始される。ポジティブセルＭＣ１に接続される副ビット線ＳＢＬ＿０Ｐ〜ＳＢＬ＿７Ｐの電圧が接地電圧Ｖｓｓで、ネガティブセルＭＣ２に接続される副ビット線ＳＢＬ＿０Ｎ〜ＳＢＬ＿７Ｎの電圧がＶＤＤのため、ポジティブセルＭＣ１の消去速度がネガティブセルＭＣ２の消去速度よりも速くなる。消去速度の差により、消去後のツインセルＭＣ１，ＭＣ２の閾値電圧Ｖｔｈの差は、消去前のツインセルデータに依存性しない差となる。

次に、フラッシュシーケンサ７が、ソース線ＳＬの電圧を非選択状態の（０Ｖ）に戻す。これによって、メモリセルＭＣ１，ＭＣ２への消去パルスの印加が終了し、ＢＴＢＴ消去が終了する。また、フラッシュシーケンサ７が、メモリゲートＭＧの電圧を非選択電圧の（０Ｖ）に戻す。

次に、フラッシュシーケンサ７が、ディスチャージ信号ＤＣＲ０，ＤＣＲ１を“Ｈ”レベルに設定し、ＺＭＯＳ選択信号Ｚ０，Ｚ１を“Ｌ”レベルに設定する。

これによって、主ビット線ＷＭＢＬ＿ｉＰ（ｉ＝０〜３）が副ビット線ＳＢＬ＿ｉＰおよびＳＢＬ＿ｉ＋４Ｐと非接続となる。また、主ビット線ＷＭＢＬ＿ｉＮ（ｉ＝０〜３）が副ビット線ＳＢＬ＿ｉＮおよびＳＢＬ＿ｉ＋４Ｎと非接続となる。また、副ビット線ＳＢＬ＿０Ｐ〜ＳＢＬ＿７Ｐ，ＳＢＬ＿０Ｎ〜ＳＢＬ＿７Ｎが接地電圧Ｖｓｓのラインと接続されて、副ビット線ＳＢＬ＿０Ｎ〜ＳＢＬ＿７Ｎの電圧が接地電圧Ｖｓｓに戻る。

以上のように、本実施の形態では、主ビット線電圧制御回路によって、ツインセルデータの消去パルス印加時に、ポジティブセルに接続されるビット線の電圧をＶｓｓ、ネガティブセルに接続されるビット線の電圧をＶＤＤに設定し、ポジティブセルの消去速度（閾値電圧Ｖｔｈの減少速度）をネガティブセルの消去速度よりも速くする。これによって、消去前のツインセルデータが消去後に読み出されないようにすることができる。

なお、本実施の形態では、ラッチセットロウ信号をポジティブ用とネガティブ用に分離したが、これに限定するものではない。ラッチセットハイ信号をポジティブ用とネガティブ用に分離した構成でも、同様のラッチデータのセットが可能である。

［第３の実施形態］
図１４は、第３の実施形態におけるツインセルデータの読出し、書込みおよび消去に関する詳細な回路構成を表わす図である。図１０の回路構成における主ビット線電圧制御回路５１Ｐ０〜５１Ｐ３，５１Ｎ０〜５１Ｎ３が、図１４の回路構成では、主ビット線電圧制御回路５２Ｐ０〜５２Ｐ３，５２Ｎ０〜５２Ｎ３に置き換えられている。

図１５は、第３の実施形態の主ビット線電圧制御回路５２Ｐｉ（ｉ＝０〜３）の構成を表わす図である。図１５の主ビット線電圧制御回路５２Ｐｉが、図１１の主ビット線電圧制御回路５１Ｐｉと相違する点は、以下である。

図１１のセット部８１がＮチャネルＭＯＳトランジスタＮ１を備えるのに対して、図１５のセット部２８１がＮチャネルＭＯＳトランジスタＮ２１を備える。ＮチャネルＭＯＳトランジスタＮ２１は、ＮチャネルＭＯＳトランジスタＮ１と同様に、ノードＮＤＰ１と接地電圧Ｖｓｓのラインとの間に設けられる。ＮチャネルＭＯＳトランジスタＮ２１のゲートは、ポジティブ側とネガティブ側で共通のラッチセットロウ信号ＬＳＬを受ける。

また、図１１の設定部８４がＰチャネルＭＯＳトランジスタＰ２を備えるのに対して、図１５の設定部２８４が、ＰチャネルＭＯＳトランジスタＰ２２を備える。ＰチャネルＭＯＳトランジスタＰ２が電源電圧ＶＤＤのラインに接続されるのに対して、ＰチャネルＭＯＳトランジスタＰ２２は、ポジティブ用のチャージ電圧線ＰＧＣＶに接続される。ここで、チャージ電圧線ＰＧＣＶに与えられる電圧は、通常はＶＤＤであるが、消去パルスを印加する期間およびその前後においてＶａ（≠Ｖｂ（チャージ電圧線ＮＧＣＶに与えられる電圧））に設定される。本実施の形態ではＶａ＜Ｖｂとして説明する。

図１６は、第３の実施形態の主ビット線電圧制御回路５２Ｎｉ（ｉ＝０〜３）の構成を表わす図である。図１６の主ビット線電圧制御回路５２Ｎｉが、図１２の主ビット線電圧制御回路５１Ｎｉと相違する点は、以下である。

図１２のセット部９１がＮチャネルＭＯＳトランジスタＮ５を備えるのに対して、図１６のセット部２９１がＮチャネルＭＯＳトランジスタＮ２５を備える。ＮチャネルＭＯＳトランジスタＮ２５は、ＮチャネルＭＯＳトランジスタＮ２と同様に、ノードＮＤＮ１と接地電圧Ｖｓｓのラインとの間に設けられる。ＮチャネルＭＯＳトランジスタＮ２１のゲートは、ポジティブとネガティブで共通のラッチセットロウ信号ＬＳＬを受ける。

また、図１２の設定部９４がＰチャネルＭＯＳトランジスタＰ５を備えるのに対して、図１６の設定部２９４が、ＰチャネルＭＯＳトランジスタＰ２５を備える。ＰチャネルＭＯＳトランジスタＰ５が電源電圧ＶＤＤのラインに接続されるのに対して、ＰチャネルＭＯＳトランジスタＰ２５は、ネガティブ用のチャージ電圧線ＮＧＣＶに接続される。ここで、チャージ電圧線ＮＧＣＶに与えられる電圧はＶｂである。本実施の形態ではＶｂ＝ＶＤＤとして説明する。

（動作タイミング）
図１７は、第３の実施形態のツインセルデータの消去パルス印加時の動作タイミングを表わす図である。

フラッシュシーケンサ７が、プログラムパルス有効信号ＰＰＥを“Ｈ”レベルに設定し、書込みパルスＷＰＬＳを“Ｌ”レベルに維持させ、ラッチセットハイ信号ＬＳＨを一旦“Ｌ”レベルに設定し、その後“Ｈ”レベルに設定する。その後、フラッシュシーケンサ７が、ラッチセットロウ信号ＬＳＬを“Ｌ”レベルに維持させ、ラッチスイッチ信号ＬＳＷを“Ｌ”レベルに維持させる。

さらに、フラッシュシーケンサ７が、ポジティブ用のチャージ電圧線ＰＧＣＶに与える電圧をＶＤＤからＶａ（０＜Ｖａ＜ＶＤＤ）に変化させ、ネガティブ用のチャージ電圧線ＮＧＣＶに与える電圧をＶＤＤに維持させる。

これによって、主ビット線電圧制御回路５２Ｐ０〜５２Ｐ３では、ノードＮＤＰ１のラッチデータＰＤａｔａが“Ｈ”レベル、ノードＮＤＰ２が“Ｌ”レベル、ＮチャネルＭＯＳトランジスタＮ２がオフ、ＰチャネルＭＯＳトランジスタＰ２２，Ｐ３がオン、ノードＮＤＰ３が“Ｈ”レベルとなる。その結果、主ビット線ＷＭＢＬ＿０Ｐ〜ＷＭＢＬ＿３Ｐの電圧がＶａとなる。

また、主ビット線電圧制御回路５２Ｎ０〜５２Ｎ３では、ノードＮＤＮ１のラッチデータＮＤａｔａが“Ｈ”レベル、ノードＮＤＮ２が“Ｌ”レベル、ＮチャネルＭＯＳトランジスタＮ６がオフ、ＰチャネルＭＯＳトランジスタＰ２５，Ｐ６がオン、ノードＮＤＮ３が“Ｈ”レベルとなる。その結果、主ビット線ＷＭＢＬ＿０Ｎ〜ＷＭＢＬ＿３Ｎの電圧がＶＤＤとなる。

また、フラッシュシーケンサ７が、ＺＭＯＳ選択信号Ｚ０，Ｚ１を“Ｈ”レベルに設定する。これによって、主ビット線ＷＭＢＬ＿ｉＰ（ｉ＝０〜３）が副ビット線ＳＢＬ＿ｉＰおよびＳＢＬ＿ｉ＋４Ｐと接続し、副ビット線ＳＢＬ＿ｉＰおよびＳＢＬ＿ｉ＋４Ｐの電圧がＶａ（０＜Ｖａ＜ＶＤＤ）となる。また、主ビット線ＷＭＢＬ＿ｉＮ（ｉ＝０〜３）が副ビット線ＳＢＬ＿ｉＮおよびＳＢＬ＿ｉ＋４Ｎと接続し、副ビット線ＳＢＬ＿ｉＮおよびＳＢＬ＿ｉ＋４Ｎの電圧がＶＤＤとなる。

これによって、メモリセルＭＣ１，ＭＣ２に消去パルスが印加され、ＢＴＢＴ消去が開始される。ポジティブセルＭＣ１に接続される副ビット線ＳＢＬ＿０Ｐ〜ＳＢＬ＿７Ｐの電圧がＶａ（０＜Ｖａ＜ＶＤＤ）で、ネガティブセルＭＣ２に接続される副ビット線ＳＢＬ＿０Ｎ〜ＳＢＬ＿７Ｎの電圧がＶＤＤのため、ポジティブセルＭＣ１の消去速度がネガティブセルＭＣ２の消去速度よりも速くなる。消去速度の差により、消去後のツインセルＭＣ１，ＭＣ２の閾値電圧Ｖｔｈの差は、消去前のツインセルデータに依存性しない差となる。

これによって、主ビット線ＷＭＢＬ＿ｉＰ（ｉ＝０〜３）が副ビット線ＳＢＬ＿ｉＰおよびＳＢＬ＿ｉ＋４Ｐと非接続となる。また、主ビット線ＷＭＢＬ＿ｉＮ（ｉ＝０〜３）が副ビット線ＳＢＬ＿ｉＮおよびＳＢＬ＿ｉ＋４Ｎと非接続となる。また、副ビット線ＳＢＬ＿０Ｐ〜ＳＢＬ＿７Ｐ，ＳＢＬ＿０Ｎ〜ＳＢＬ＿７Ｎが接地電圧Ｖｓｓのラインと接続されて、副ビット線ＳＢＬ＿０Ｐ〜ＳＢＬ＿７Ｐ、副ビット線ＳＢＬ＿０Ｎ〜ＳＢＬ＿７Ｎの電圧が接地電圧Ｖｓｓに戻る。

その後、フラッシュシーケンサ７が、ポジティブ用のチャージ電圧線ＰＧＣＶに与える電圧をＶａからＶＤＤに戻す。

以上のように、本実施の形態では、主ビット線電圧制御回路によって、ツインセルデータの消去パルス印加時に、ポジティブセルに接続されるビット線の電圧をＶａ、ネガティブセルに接続されるビット線の電圧をＶｂ（＝ＶＤＤ）に設定し、ポジティブセルの消去速度（閾値電圧Ｖｔｈの減少速度）をネガティブセルの消去速度よりも速くする。これによって、消去前のツインセルデータが消去後に読み出されないようにすることができる。

［第４の実施形態］
図１８は、第４の実施形態におけるツインセルデータの読出し、書込みおよび消去に関する詳細な回路構成を表わす図である。図１０の回路構成における主ビット線電圧制御回路５１Ｐ０〜５１Ｐ３，５１Ｎ０〜５１Ｎ３が、図１８の回路構成では、主ビット線電圧制御回路５３Ｐ０〜５３Ｐ３，５３Ｎ０〜５３Ｎ３に置き換えられている。

図１９は、第４の実施形態の主ビット線電圧制御回路５３Ｐｉ（ｉ＝０〜３）の構成を表わす図である。図１９の主ビット線電圧制御回路５３Ｐｉが、図１１の主ビット線電圧制御回路５１Ｐｉと相違する点は、以下である。

また、図１１の設定部８４がＰチャネルＭＯＳトランジスタＰ２を備えるのに対して、図１９の設定部３８４が、ＰチャネルＭＯＳトランジスタＰ３２を備える。ＰチャネルＭＯＳトランジスタＰ２が電源電圧ＶＤＤのラインに接続されるのに対して、ＰチャネルＭＯＳトランジスタＰ３２は、ポジティブ側とネガティブ側で共通のチャージ電圧線ＧＣＶに接続される。ここで、チャージ電圧線ＧＣＶに与えられる電圧は、通常はＶＤＤであるが、消去パルスを印加する期間およびその前後においてＶａ（≠ＶＤＤ）に設定される。

図２０は、第４の実施形態の主ビット線電圧制御回路５３Ｎｉ（ｉ＝０〜３）の構成を表わす図である。図２０の主ビット線電圧制御回路５３Ｎｉが、図１２の主ビット線電圧制御回路５１Ｎｉと相違する点は、以下である。

また、図１２の設定部９４がＰチャネルＭＯＳトランジスタＰ５を備えるのに対して、図２０の設定部３９４が、ＰチャネルＭＯＳトランジスタＰ３５を備える。ＰチャネルＭＯＳトランジスタＰ５が電源電圧ＶＤＤのラインに接続されるのに対して、ＰチャネルＭＯＳトランジスタＰ３５は、チャージ電圧線ＧＣＶに接続される。ここで、チャージ電圧線ＧＣＶに与えられる電圧は、通常はＶＤＤであるが、消去パルスを印加する期間およびその前後においてＶａ（≠ＶＤＤ）に設定される。

（動作タイミング）
図２１は、第４の実施形態のツインセルデータの消去パルス印加時の動作タイミングを表わす図である。

さらに、フラッシュシーケンサ７が、ＰチャネルＭＯＳトランジスタＰ３２およびＰ３５に接続されるチャージ電圧線ＧＣＶに与える電圧をＶＤＤからＶａ（０＜Ｖａ＜ＶＤＤ）に変化させる。

これによって、主ビット線電圧制御回路５３Ｐ０〜５３Ｐ３では、ノードＮＤＰ１のラッチデータＰＤａｔａが“Ｌ”レベル、ノードＮＤＰ２が“Ｈ”レベル、ＮチャネルＭＯＳトランジスタＮ２，Ｎ３，Ｎ４がオン、ＰチャネルＭＯＳトランジスタＰ３がオフ、ノードＮＤＰ３が“Ｌ”レベルとなる。その結果、主ビット線ＷＭＢＬ＿０Ｐ〜ＷＭＢＬ＿３Ｐの電圧が接地電圧Ｖｓｓとなる。

また、主ビット線電圧制御回路５３Ｎ０〜５３Ｎ３では、ノードＮＤＮ１のラッチデータＮＤａｔａが“Ｈ”レベル、ノードＮＤＮ２が“Ｌ”レベル、ＮチャネルＭＯＳトランジスタＮ６がオフ、ＰチャネルＭＯＳトランジスタＰ３５，Ｐ６がオン、ノードＮＤＮ３が“Ｈ”レベルとなる。その結果、主ビット線ＷＭＢＬ＿０Ｎ〜ＷＭＢＬ＿３Ｎの電圧がＶａとなる。

また、フラッシュシーケンサ７が、ＺＭＯＳ選択信号Ｚ０，Ｚ１を“Ｈ”レベルに設定する。これによって、主ビット線ＷＭＢＬ＿ｉＰ（ｉ＝０〜３）が副ビット線ＳＢＬ＿ｉＰおよびＳＢＬ＿ｉ＋４Ｐと接続し、副ビット線ＳＢＬ＿ｉＰおよびＳＢＬ＿ｉ＋４Ｐの電圧が接地電圧Ｖｓｓとなる。また、主ビット線ＷＭＢＬ＿ｉＮ（ｉ＝０〜３）が副ビット線ＳＢＬ＿ｉＮおよびＳＢＬ＿ｉ＋４Ｎと接続し、副ビット線ＳＢＬ＿ｉＮおよびＳＢＬ＿ｉ＋４Ｎの電圧がＶａとなる。

次に、フラッシュシーケンサ７が、メモリゲートＭＧの電圧を消去パルス印加用の電圧ＶＮＮ（−１０Ｖ）に設定し、ソース線ＳＬの電圧を消去パルス印加用の電圧（６Ｖ）に設定し、コントロールゲートＣＧの電圧を０Ｖのまま維持させる。

これによって、メモリセルＭＣ１，ＭＣ２に消去パルスが印加され、ＢＴＢＴ消去が開始される。ポジティブセルＭＣ１に接続される副ビット線ＳＢＬ＿０Ｐ〜ＳＢＬ＿７Ｐの電圧が接地電圧Ｖｓｓで、ネガティブセルＭＣ２に接続される副ビット線ＳＢＬ＿０Ｎ〜ＳＢＬ＿７Ｎの電圧がＶａのため、ポジティブセルＭＣ１の消去速度がネガティブセルＭＣ２の消去速度よりも速くなる。消去速度の差により、消去後のツインセルＭＣ１，ＭＣ２の閾値電圧Ｖｔｈの差は、消去前のツインセルデータに依存性しない差となる。

その後、フラッシュシーケンサ７が、チャージ電圧線ＧＣＶに与える電圧をＶａからＶＤＤに戻す。

以上のように、本実施の形態では、主ビット線電圧制御回路によって、ツインセルデータの消去パルス印加時に、ポジティブセルに接続されるビット線の電圧をＶｓｓ、ネガティブセルに接続されるビット線の電圧をＶａ（０＜Ｖａ＜ＶＤＤ）に設定し、ポジティブセルの消去速度（閾値電圧Ｖｔｈの減少速度）をネガティブセルの消去速度よりも速くする。これによって、消去前のツインセルデータが消去後に読み出されないようにすることができる。

［第５の実施形態］
図２２は、第５の実施形態におけるツインセルデータの読出し、書込みおよび消去に関する詳細な回路構成を表わす図である。図１０の回路構成における主ビット線電圧制御回路５１Ｐ０〜５１Ｐ３，５１Ｎ０〜５１Ｎ３が、図２２の回路構成では、主ビット線電圧制御回路５４Ｐ０〜５４Ｐ３，５４Ｎ０〜５４Ｎ３に置き換えられている。

図２３は、第５の実施形態の主ビット線電圧制御回路５４Ｐｉ（ｉ＝０〜３）の構成を表わす図である。図２３の主ビット線電圧制御回路５４Ｐｉが、図１１の主ビット線電圧制御回路５１Ｐｉと相違する点は、以下である。

図１１のセット部８１がＮチャネルＭＯＳトランジスタＮ１を備えるのに対して、図２３のセット部２８１がＮチャネルＭＯＳトランジスタＮ２１を備える。ＮチャネルＭＯＳトランジスタＮ２１は、ＮチャネルＭＯＳトランジスタＮ１と同様に、ノードＮＤＰ１と接地電圧Ｖｓｓのラインとの間に設けられる。ＮチャネルＭＯＳトランジスタＮ２１のゲートは、ポジティブ側とネガティブ側で共通のラッチセットロウ信号ＬＳＬを受ける。

図２４は、第５の実施形態の主ビット線電圧制御回路５４Ｎｉ（ｉ＝０〜３）の構成を表わす図である。図２４の主ビット線電圧制御回路５４Ｎｉが、図１２の主ビット線電圧制御回路５１Ｎｉと相違する点は、以下である。

図１２のセット部９１がＮチャネルＭＯＳトランジスタＮ５を備えるのに対して、図２４のセット部２９１がＮチャネルＭＯＳトランジスタＮ２５を備える。ＮチャネルＭＯＳトランジスタＮ２５は、ＮチャネルＭＯＳトランジスタＮ２と同様に、ノードＮＤＮ１と接地電圧Ｖｓｓのラインとの間に設けられる。ＮチャネルＭＯＳトランジスタＮ２１のゲートは、ポジティブとネガティブで共通のラッチセットロウ信号ＬＳＬを受ける。

（動作タイミング）
図２５は、第５の実施形態のツインセルデータの消去パルス印加時の動作タイミングを表わす図である。

フラッシュシーケンサ７が、プログラムパルス有効信号ＰＰＥを“Ｈ”レベルに設定し、書込みパルスＷＰＬＳを“Ｈ”レベルに設定し、ラッチセットハイ信号ＬＳＨを“Ｈ”レベルに維持させ、ラッチセットロウ信号ＬＳＬを“Ｌ”レベルに維持させる。

さらに、フラッシュシーケンサ７が、ラッチスイッチ信号ＬＳＷを一旦“Ｈ”レベルに設定する。さらに、フラッシュシーケンサ７が、データバスＰＢＵＳ＿Ｄに“Ｌ”レベルのデータを出力することによって、非反転信号線ＰＳＬを通じて、“Ｌ”レベルが主ビット線電圧制御回路５４Ｐ０〜５４Ｐ３に送られ、反転信号線ＮＳＬを通じて、“Ｈ”レベルが主ビット線電圧制御回路５４Ｎ０〜５４Ｎ３に送られる。

これにより、主ビット線電圧制御回路５４Ｐ０〜５４Ｐ３では、スイッチＳＷ１がオンし、ノードＮＤＰ１のラッチデータＰＤａｔａが“Ｌ”レベル、ノードＮＤＰ２が“Ｈ”レベル、ＮチャネルＭＯＳトランジスタＮ２，Ｎ３，Ｎ４がオン、ＰチャネルＭＯＳトランジスタＰ３がオフ、ノードＮＤＰ３が“Ｌ”レベルとなる。その結果、主ビット線ＷＭＢＬ＿０Ｐ〜ＷＭＢＬ＿３Ｐの電圧が接地電圧Ｖｓｓとなる。

また、主ビット線電圧制御回路５１Ｎ０〜５１Ｎ３では、スイッチＳＷ２がオン、ノードＮＤＮ１のラッチデータＮＤａｔａが“Ｈ”レベル、ノードＮＤＮ２が“Ｌ”レベル、ＮチャネルＭＯＳトランジスタＮ６がオフ、ＰチャネルＭＯＳトランジスタＰ５，Ｐ６がオン、ノードＮＤＮ３が“Ｈ”レベルとなる。その結果、主ビット線ＷＭＢＬ＿０Ｎ〜ＷＭＢＬ＿３Ｎの電圧がＶＤＤとなる。

以降の動作は、第２の実施形態と同様であるため、説明を繰り返さない。
以上のように、本実施の形態によれば、第２の実施形態と同様に、消去前のツインセルデータが消去後に読み出されないようにすることができる。

［第６の実施形態］
図２６は、第６の実施形態におけるツインセルデータの読出し、書込みおよび消去に関する詳細な回路構成を表わす図である。

図２２の回路構成における読出し系ディスチャージ回路４０が、図２６の回路構成では、副ビット線電圧制御回路７５Ｐ０〜７５Ｐ３，７５Ｎ０〜７５Ｎ３に置き換えられている。

副ビット線電圧制御回路７５Ｐｉは、ツインセルデータの読出し時および消去パルス印加時において、副ビット線ＳＢＬ＿ｉＰと副ビット線ＳＢＬ＿ｉ＋４Ｐの電圧を制御する。副ビット線電圧制御回路７５Ｎｉは、ツインセルデータの読出し時および消去パルス印加時において、副ビット線ＳＢＬ＿ｉＮと副ビット線ＳＢＬ＿ｉ＋４Ｎの電圧を制御する。

図２７は、第６の実施形態の副ビット線電圧制御回路７５Ｐｉ（ｉ＝０〜３）の構成を表わす図である。副ビット線電圧制御回路７５Ｐｉは、チャージ回路８８と、ディスチャージ回路８９とを備える。

チャージ回路８８は、ＰチャネルＭＯＳトランジスタＰＭ１，ＰＭ２を備える。ＰチャネルＭＯＳトランジスタＰＭ１は、電源電圧ＶＤＤのラインと、副ビット線ＳＢＬ＿ｉＰの間に設けられる。ＰチャネルＭＯＳトランジスタＰＭ１のゲートは、ポジティブチャージ信号ＰＣＲ０を受ける。ＰチャネルＭＯＳトランジスタＰＭ２は、電源電圧ＶＤＤのラインと、副ビット線ＳＢＬ＿ｉ＋４Ｐの間に設けられる。ＰチャネルＭＯＳトランジスタＰＭ２のゲートは、ポジティブチャージ信号ＰＣＲ１を受ける。

ディスチャージ回路８９は、ＮチャネルＭＯＳトランジスタＮＭ１，ＮＭ２を備える。ＮチャネルＭＯＳトランジスタＮＭ１は、副ビット線ＳＢＬ＿ｉＰと接地電圧Ｖｓｓのラインとの間に設けられる。ＮチャネルＭＯＳトランジスタＮＭ１のゲートは、ポジティブディスチャージ信号ＰＤＣＲ０を受ける。ＮチャネルＭＯＳトランジスタＮＭ２は、副ビット線ＳＢＬ＿ｉ＋４Ｐと接地電圧Ｖｓｓのラインとの間に設けられる。ＮチャネルＭＯＳトランジスタＮＭ２のゲートは、ポジディブディスチャージ信号ＰＤＣＲ１を受ける。

ツインセルデータの読み出し時には、副ビット線電圧制御回路７５Ｐｉは、ポジティブディスチャージ信号ＰＤＣＲ０、ＰＤＣＲ１によって、副ビット線セレクタ２０により非選択とされる副ビット線ＳＢＬ＿ｉＰおよび／またはＳＢＬ＿ｉ＋４Ｐを選択的に接地電圧Ｖｓｓに接続する。

図２８は、第６の実施形態の副ビット線電圧制御回路７５Ｎｉ（ｉ＝０〜３）の構成を表わす図である。副ビット線電圧制御回路７５Ｎｉは、チャージ回路８６と、ディスチャージ回路８７とを備える。

チャージ回路８６は、ＰチャネルＭＯＳトランジスタＰＭ３，ＰＭ４を備える。ＰチャネルＭＯＳトランジスタＰＭ３は、電源電圧ＶＤＤのラインと、副ビット線ＳＢＬ＿ｉＮの間に設けられる。ＰチャネルＭＯＳトランジスタＰＭ３のゲートは、ネガティブチャージ信号ＮＣＲ０を受ける。ＰチャネルＭＯＳトランジスタＰＭ４は、電源電圧ＶＤＤのラインと、副ビット線ＳＢＬ＿ｉ＋４Ｎの間に設けられる。ＰチャネルＭＯＳトランジスタＰＭ４のゲートは、ネガティブチャージ信号ＮＣＲ１を受ける。

ディスチャージ回路８７は、ＮチャネルＭＯＳトランジスタＮＭ３，ＮＭ４を備える。ＮチャネルＭＯＳトランジスタＮＭ３は、副ビット線ＳＢＬ＿ｉＮと接地電圧Ｖｓｓのラインとの間に設けられる。ＮチャネルＭＯＳトランジスタＮＭ３のゲートは、ネガティブディスチャージ信号ＮＤＣＲ０を受ける。ＮチャネルＭＯＳトランジスタＮＭ４は、副ビット線ＳＢＬ＿ｉ＋４Ｎと接地電圧Ｖｓｓのラインとの間に設けられる。ＮチャネルＭＯＳトランジスタＮＭ４のゲートは、ネガティブディスチャージ信号ＮＤＣＲ１を受ける。

ツインセルデータの読み出し時には、副ビット線電圧制御回路７５Ｎｉは、ネガティブディスチャージ信号ＮＤＣＲ０、ＮＤＣＲ１によって、副ビット線セレクタ２０により非選択とされる副ビット線ＳＢＬ＿ｉＮおよび／またはＳＢＬ＿ｉ＋４Ｎを選択的に接地電圧Ｖｓｓに接続する。
（動作タイミング）
図２９は、第６の実施形態のツインセルデータの消去パルス印加時の動作タイミングを表わす図である。

フラッシュシーケンサ７が、プログラムパルス有効信号ＰＰＥを“Ｌ”レベルに設定し、書込みパルスＷＰＬＳを“Ｈ”レベルに設定し、ラッチセットハイ信号ＬＳＨを“Ｈ”レベルに維持させ、ラッチセットロウ信号ＬＳＬを“Ｌ”レベルに維持させ、ラッチスイッチ信号ＬＳＷを“Ｌ”レベルに維持させ、ＺＭＯＳ選択信号Ｚ０，Ｚ１を“Ｌ”レベルに維持させる。

フラッシュシーケンサ７は、ポジティブチャージ信号ＰＣＲ０，ＰＣＲ１を“Ｈ”レベルに維持させ、ネガティブチャージ信号ＮＣＲ０，ＮＣＲ１を“Ｌ”レベルに設定する。また、フラッシュシーケンサ７は、ポジティブディスチャージ信号ＰＤＣＲ０，ＰＤＣＲ１を“Ｈ”レベルに維持させ、ネガティブディスチャージ信号ＮＤＣＲ０，ＮＤＣＲ１を“Ｌ”レベルに設定する。

これにより、副ビット線電圧制御回路７５Ｐ０〜７５Ｐ３では、ＰチャネルＭＯＳトランジスタＰＭ１，ＰＭ２がオフ、ＮチャネルＭＯＳトランジスタＮＭ１，ＮＭ２がオフとなる。その結果、副ビット線ＳＢＬ＿ｉＰおよびＳＢＬ＿ｉ＋４Ｐの電圧が接地電圧Ｖｓｓとなる。

また、副ビット線電圧制御回路７５Ｎ０〜７５Ｎ３では、ＰチャネルＭＯＳトランジスタＰＭ３，ＰＭ４がオン、ＮチャネルＭＯＳトランジスタＮＭ３，ＮＭ４がオフとなる。その結果、副ビット線ＳＢＬ＿ｉＮおよびＳＢＬ＿ｉ＋４Ｎの電圧がＶＤＤとなる。

これによって、メモリセルＭＣ１，ＭＣ２に消去パルスが印加され、ＢＴＢＴ消去が開始される。ポジティブセルＭＣ１に接続される副ビット線ＳＢＬ＿０Ｐ〜ＳＢＬ＿７Ｐの電圧が接地電圧Ｖｓｓで、ネガティブセルＭＣ２に接続される副ビット線ＳＢＬ＿０Ｎ〜ＳＢＬ＿７Ｎの電圧がＶＤＤのため、ポジティブセルＭＣ１の消去速度がネガティブセルＭＣ２の消去速度よりも速くなる。消去速度の差により、消去後のツインセルＭＣ１，ＭＣ２の閾値電圧Ｖｔｈの差は、消去前のツインセルデータに依存性しない差となる。

次に、フラッシュシーケンサ７が、ネガティブチャージ信号ＮＣＲ０，ＮＣＲ１を“Ｈ”レベルに戻し、ネガティブディスチャージ信号ＮＤＣＲ０，ＮＤＣＲ１を“Ｈ”レベルに戻す。これにより、副ビット線ＳＢＬ＿０Ｐ〜ＳＢＬ＿７Ｐ，ＳＢＬ＿０Ｎ〜ＳＢＬ＿７Ｎが接地電圧Ｖｓｓのラインと接続されて、副ビット線ＳＢＬ＿０Ｎ〜ＳＢＬ＿７Ｎの電圧が接地電圧Ｖｓｓに戻る。

以上のように、本実施の形態では、副ビット線電圧制御回路によって、ツインセルデータの消去パルス印加時に、ポジティブセルに接続されるビット線の電圧をＶｓｓ、ネガティブセルに接続されるビット線の電圧をＶＤＤに設定し、ポジティブセルの消去速度（閾値電圧Ｖｔｈの減少速度）をネガティブセルの消去速度よりも速くする。これによって、消去前のツインセルデータが消去後に読み出されないようにすることができる。

［第７の実施形態］
図３０は、第７の実施形態における、ツインセルデータの読出し、書込みおよび消去に関する詳細な回路構成を表わす図である。図２６の副ビット線電圧制御回路７５Ｐ０〜７５Ｐ３，７５Ｎ０〜７５Ｎ３が、図３０の回路構成では、副ビット線電圧制御回路７６Ｐ０〜７６Ｐ３，７６Ｎ０〜７６Ｎ３に置き換えられている。

図３１は、第７の実施形態の副ビット線電圧制御回路７６Ｐｉ（ｉ＝０〜３）の構成を表わす図である。副ビット線電圧制御回路７６Ｐｉは、チャージ回路２８８と、ディスチャージ回路２８９とを備える。

チャージ回路２８８は、ＰチャネルＭＯＳトランジスタＰＭ２１，ＰＭ２２を備える。ＰチャネルＭＯＳトランジスタＰＭ２１は、ポジティブ用のチャージ電圧線ＰＢＣＶと、副ビット線ＳＢＬ＿ｉＰの間に設けられる。ＰチャネルＭＯＳトランジスタＰＭ２１のゲートは、ポジティブとネガティブで共通のチャージ信号ＣＲ０を受ける。ＰチャネルＭＯＳトランジスタＰＭ２２は、ポジティブ用のチャージ電圧線ＰＢＣＶと、副ビット線ＳＢＬ＿ｉ＋４Ｐの間に設けられる。ＰチャネルＭＯＳトランジスタＰＭ２２のゲートは、ポジティブとネガティブで共通のチャージ信号ＣＲ１を受ける。ここで、チャージ電圧線ＰＢＣＶに与えられる電圧は、通常はＶＤＤであるが、消去パルスを印加する期間およびその前後においてＶａ（≠ＶＤＤ）に設定される。

ディスチャージ回路２８９は、ＮチャネルＭＯＳトランジスタＮＭ２１，ＮＭ２２を備える。ＮチャネルＭＯＳトランジスタＮＭ２１は、副ビット線ＳＢＬ＿ｉＰと接地電圧Ｖｓｓのラインとの間に設けられる。ＮチャネルＭＯＳトランジスタＮＭ２１のゲートは、ポジティブとネガティブで共通のディスチャージ信号ＤＣＲ０を受ける。ＮチャネルＭＯＳトランジスタＮＭ２２は、副ビット線ＳＢＬ＿ｉ＋４Ｐと接地電圧Ｖｓｓのラインとの間に設けられる。ＮチャネルＭＯＳトランジスタＮＭ２２のゲートは、ポジディブとネガティブで共通のディスチャージ信号ＤＣＲ１を受ける。

図３２は、第７の実施形態の副ビット線電圧制御回路７６Ｎｉ（ｉ＝０〜３）の構成を表わす図である。副ビット線電圧制御回路７６Ｎｉは、チャージ回路２８６と、ディスチャージ回路２８７とを備える。

チャージ回路２８６は、ＰチャネルＭＯＳトランジスタＰＭ２３，ＰＭ２４を備える。ＰチャネルＭＯＳトランジスタＰＭ２３は、ネガティブ用のチャージ電圧線ＮＢＣＶと、副ビット線ＳＢＬ＿ｉＮの間に設けられる。ＰチャネルＭＯＳトランジスタＰＭ２３のゲートは、ポジティブとネガティブで共通のチャージ信号ＣＲ０を受ける。ＰチャネルＭＯＳトランジスタＰＭ２４は、ネガティブ用のチャージ電圧線ＮＢＣＶと、副ビット線ＳＢＬ＿ｉ＋４Ｎの間に設けられる。ＰチャネルＭＯＳトランジスタＰＭ２４のゲートは、ポジティブとネガティブで共通のチャージ信号ＣＲ１を受ける。ここで、チャージ電圧線ＮＢＣＶに与えられる電圧は、Ｖｂである。本実施の形態ではＶｂ＝ＶＤＤとして説明する。

ディスチャージ回路２８７は、ＮチャネルＭＯＳトランジスタＮＭ２３，ＮＭ２４を備える。ＮチャネルＭＯＳトランジスタＮＭ２３は、副ビット線ＳＢＬ＿ｉＮと接地電圧Ｖｓｓのラインとの間に設けられる。ＮチャネルＭＯＳトランジスタＮＭ２３のゲートは、ポジティブとネガティブで共通のディスチャージ信号ＤＣＲ０を受ける。ＮチャネルＭＯＳトランジスタＮＭ２４は、副ビット線ＳＢＬ＿ｉ＋４Ｎと接地電圧Ｖｓｓのラインとの間に設けられる。ＮチャネルＭＯＳトランジスタＮＭ２４のゲートは、ポジディブとネガティブで共通のディスチャージ信号ＤＣＲ１を受ける。
（動作タイミング）
図３３は、第７の実施形態のツインセルデータの消去パルス印加時の動作タイミングを表わす図である。

フラッシュシーケンサ７が、プログラムパルス有効信号ＰＰＥを“Ｌ”レベルに設定し、書込みパルスＷＰＬＳを“Ｌ”レベルに維持し、ラッチセットハイ信号ＬＳＨを“Ｈ”レベルに維持させ、ラッチセットロウ信号ＬＳＬを“Ｌ”レベルに維持させ、ラッチスイッチ信号ＬＳＷを“Ｌ”レベルに維持させ、ＺＭＯＳ選択信号Ｚ０，Ｚ１を“Ｌ”レベルに維持させる。

フラッシュシーケンサ７が、ポジティブ用のチャージ電圧線ＰＢＣＶに与える電圧をＶＤＤからＶａ（０＜Ｖａ＜ＶＤＤ）に変化させ、ネガティブ用のチャージ電圧線ＮＢＣＶに与える電圧をＶＤＤに維持させる。

その後、フラッシュシーケンサ７は、ポジティブチャージ信号ＰＣＲ０，ＰＣＲ１を“Ｌ”レベルに設定し、ネガティブチャージ信号ＮＣＲ０，ＮＣＲ１を“Ｌ”レベルに設定する。また、フラッシュシーケンサ７は、ポジティブディスチャージ信号ＰＤＣＲ０，ＰＤＣＲ１を“Ｌ”レベルに設定し、ネガティブディスチャージ信号ＮＤＣＲ０，ＮＤＣＲ１を“Ｌ”レベルに設定する。

これにより、副ビット線電圧制御回路７６Ｐ０〜７６Ｐ３では、ＰチャネルＭＯＳトランジスタＰＭ２１，ＰＭ２２がオン、ＮチャネルＭＯＳトランジスタＮＭ２１，ＮＭ２２がオフとなる。その結果、副ビット線ＳＢＬ＿ｉＰおよびＳＢＬ＿ｉ＋４Ｐの電圧がＶａとなる。

また、副ビット線電圧制御回路７６Ｎ０〜７６Ｎ３では、ＰチャネルＭＯＳトランジスタＰＭ２３，ＰＭ２４がオン、ＮチャネルＭＯＳトランジスタＮＭ２３，ＮＭ２４がオフとなる。その結果、副ビット線ＳＢＬ＿ｉＮおよびＳＢＬ＿ｉ＋４Ｎの電圧がＶＤＤとなる。

これによって、メモリセルＭＣ１，ＭＣ２に消去パルスが印加され、ＢＴＢＴ消去が開始される。ポジティブセルＭＣ１に接続される副ビット線ＳＢＬ＿０Ｐ〜ＳＢＬ＿７Ｐの電圧がＶａで、ネガティブセルＭＣ２に接続される副ビット線ＳＢＬ＿０Ｎ〜ＳＢＬ＿７Ｎの電圧がＶＤＤのため、ポジティブセルＭＣ１の消去速度がネガティブセルＭＣ２の消去速度よりも速くなる。消去速度の差により、消去後のツインセルＭＣ１，ＭＣ２の閾値電圧Ｖｔｈの差は、消去前のツインセルデータに依存性しない差となる。

次に、フラッシュシーケンサ７が、ポジティブチャージ信号ＰＣＲ０，ＰＣＲ１とネガティブチャージ信号ＮＣＲ０，ＮＣＲ１を“Ｈ”レベルに戻し、ポジティブディスチャージ信号ＰＤＣＲ０，ＰＤＣＲ１とネガティブディスチャージ信号ＮＤＣＲ０，ＮＤＣＲ１を“Ｈ”レベルに戻す。これにより、副ビット線ＳＢＬ＿０Ｐ〜ＳＢＬ＿７Ｐ，ＳＢＬ＿０Ｎ〜ＳＢＬ＿７Ｎが接地電圧Ｖｓｓのラインと接続されて、副ビット線ＳＢＬ＿０Ｎ〜ＳＢＬ＿７Ｎの電圧が接地電圧Ｖｓｓに戻る。

その後、フラッシュシーケンサ７が、ポジティブ用のチャージ電圧線ＰＢＣＶに与える電圧をＶａからＶＤＤに戻す。

以上のように、本実施の形態では、副ビット線電圧制御回路によって、ツインセルデータの消去パルス印加時に、ポジティブセルに接続されるビット線の電圧をＶａ（０＜Ｖａ＜ＶＤＤ）、ネガティブセルに接続されるビット線の電圧をＶＤＤに設定し、ポジティブセルの消去速度（閾値電圧Ｖｔｈの減少速度）をネガティブセルの消去速度よりも速くする。これによって、消去前のツインセルデータが消去後に読み出されないようにすることができる。

［第８の実施形態］
図３４は、第８の実施形態における、ツインセルデータの読出し、書込みおよび消去に関する詳細な回路構成を表わす図である。

図２６の副ビット線電圧制御回路７５Ｐ０〜７５Ｐ３，７５Ｎ０〜７５Ｎ３が、図３４の回路構成では、の副ビット線電圧制御回路７７Ｐ０〜７７Ｐ３，７７Ｎ０〜７７Ｎ３に置き換えられている。

図３５は、第８の実施形態の副ビット線電圧制御回路７７Ｐｉ（ｉ＝０〜３）の構成を表わす図である。図３５の副ビット線電圧制御回路７７Ｐｉが、図２７の副ビット線電圧制御回路７５Ｐｉと相違する点は、以下である。

図２７のチャージ回路８８がＰチャネルＭＯＳトランジスタＰＭ１，ＰＭ２を備えたのに対して、図３５のチャージ回路３８８は、ＰチャネルＭＯＳトランジスタＰＭ３１，ＰＭ３２を備える。ＰチャネルＭＯＳトランジスタＰＭ３１は、ポジティブとネガティブで共通のチャージ電圧線ＢＣＶと、副ビット線ＳＢＬ＿ｉＰの間に設けられる。ＰチャネルＭＯＳトランジスタＰＭ３１のゲートは、ポジティブチャージ信号ＰＣＲ０を受ける。ＰチャネルＭＯＳトランジスタＰＭ３２は、ポジティブとネガティブで共通のチャージ電圧線ＢＣＶと、副ビット線ＳＢＬ＿ｉ＋４Ｐの間に設けられる。ＰチャネルＭＯＳトランジスタＰＭ３２のゲートは、ポジティブチャージ信号ＰＣＲ１を受ける。ここで、チャージ電圧線ＢＣＶに与えられる電圧は、通常はＶＤＤであるが、消去パルスを印加する期間およびその前後においてＶａ（０＜Ｖａ＜ＶＤＤ）に設定される。

図３６は、第８の実施形態の副ビット線電圧制御回路７７Ｎｉ（ｉ＝０〜３）の構成を表わす図である。図３６の副ビット線電圧制御回路７７Ｎｉが、図２８の副ビット線電圧制御回路７５Ｎｉと相違する点は、以下である。

図２８のチャージ回路８６が、ＰチャネルＭＯＳトランジスタＰＭ３，ＰＭ４を備えたのに対して、図３６のチャージ回路３８３は、ＰチャネルＭＯＳトランジスタＰＭ３３，ＰＭ３４を備える。ＰチャネルＭＯＳトランジスタＰＭ３３は、ポジティブとネガティブで共通のチャージ電圧線ＢＣＶと、副ビット線ＳＢＬ＿ｉＮの間に設けられる。ＰチャネルＭＯＳトランジスタＰＭ３３のゲートは、ネガティブチャージ信号ＮＣＲ０を受ける。ＰチャネルＭＯＳトランジスタＰＭ３４は、ポジティブとネガティブで共通のチャージ電圧線ＢＣＶと、副ビット線ＳＢＬ＿ｉ＋４Ｎの間に設けられる。ＰチャネルＭＯＳトランジスタＰＭ３４のゲートは、ネガティブチャージ信号ＮＣＲ１を受ける。
（動作タイミング）
図３７は、第８の実施形態のツインセルデータの消去パルス印加時の動作タイミングを表わす図である。

次に、フラッシュシーケンサ７が、ＰチャネルＭＯＳトランジスタＰＭ３１，ＰＭ３２，ＰＭ３３，ＰＭ３４およびＰ３５に接続されるチャージ電圧線ＢＣＶに与える電圧をＶＤＤからＶａ（０＜Ｖａ＜ＶＤＤ）に変化させる。

その後、フラッシュシーケンサ７は、ポジティブチャージ信号ＰＣＲ０，ＰＣＲ１を“Ｈ”レベルに維持させ、ネガティブチャージ信号ＮＣＲ０，ＮＣＲ１を“Ｌ”レベルに設定する。また、フラッシュシーケンサ７は、ポジティブディスチャージ信号ＰＤＣＲ０，ＰＤＣＲ１を“Ｈ”レベルに維持させ、ネガティブディスチャージ信号ＮＤＣＲ０，ＮＤＣＲ１を“Ｌ”レベルに設定する。

これにより、副ビット線電圧制御回路７７Ｐ０〜７７Ｐ３では、ＰチャネルＭＯＳトランジスタＰＭ３１，ＰＭ３２がオフ、ＮチャネルＭＯＳトランジスタＮＭ１，ＮＭ２がオフとなる。その結果、副ビット線ＳＢＬ＿ｉＰおよびＳＢＬ＿ｉ＋４Ｐの電圧が接地電圧Ｖｓｓとなる。

また、副ビット線電圧制御回路７７Ｎ０〜７７Ｎ３では、ＰチャネルＭＯＳトランジスタＰＭ３３，ＰＭ３４がオン、ＮチャネルＭＯＳトランジスタＮＭ３，ＮＭ４がオフとなる。その結果、副ビット線ＳＢＬ＿ｉＮおよびＳＢＬ＿ｉ＋４Ｎの電圧がＶａとなる。

これによって、メモリセルＭＣ１，ＭＣ２に消去パルスが印加され、ＢＴＢＴ消去が開始される。ポジティブセルＭＣ１に接続される副ビット線ＳＢＬ＿０Ｐ〜ＳＢＬ＿７Ｐの電圧が接地電圧Ｖｓｓで、ネガティブセルＭＣ２に接続される副ビット線ＳＢＬ＿０Ｎ〜ＳＢＬ＿７Ｎの電圧がＶａ（０＜Ｖａ＜ＶＤＤ）のため、ポジティブセルＭＣ１の消去速度がネガティブセルＭＣ２の消去速度よりも速くなる。消去速度の差により、消去後のツインセルＭＣ１，ＭＣ２の閾値電圧Ｖｔｈの差は、消去前のツインセルデータに依存性しない差となる。

その後、フラッシュシーケンサ７が、チャージ電圧線ＢＣＶに与える電圧をＶａからＶＤＤに戻す。

以上のように、本実施の形態では、副ビット線電圧制御回路によって、ツインセルデータの消去パルス印加時に、ポジティブセルに接続されるビット線の電圧をＶｓｓ、ネガティブセルに接続されるビット線の電圧をＶａ（０＜Ｖａ＜ＶＤＤ）に設定し、ポジティブセルの消去速度（閾値電圧Ｖｔｈの減少速度）をネガティブセルの消去速度よりも速くする。これによって、消去前のツインセルデータが消去後に読み出されないようにすることができる。

［第９の実施形態］
第１〜第８の実施形態では、消去パルス印加時にコントロールゲートＣＧの電圧を０Ｖにしたが、本実施の形態では、消去パルス印加時に、コントロールゲートＣＧの電圧をＶｂ（０＜Ｖｂ＜ＶＤＤ）に設定する。

本実施の形態では、コントロールゲートＣＧにＶｂ（０Ｖ＜Ｖｂ＜ＶＤＤ）を与える。消去パルス印加時に、コントロールゲートＣＧが弱くオンし、ビット線ＳＢＬの電圧が効果的にメモリゲートＭＧの下に伝わる。その結果、副ビット線ＳＢＬ＿ｉＰとＳＢＬ＿ｉＮの電位差が、メモリセルＭＣ１，ＭＣ２間の消去速度の差に与える影響を大きくすることができる。

（動作タイミング）
図３８は、第９の実施形態のツインセルデータの消去パルス印加時の動作タイミングを表わす図である。第２の実施形態の変形例として説明するが、他の実施形態でも同様の変形を施すことが可能である。

図３８が、図１３の第２の実施形態の動作タイミングと相違する点は、図３８では、消去パルス期間において、フラッシュシーケンサ７が、コントロールゲートＣＧの電圧をＶｂ（０＜Ｖｂ＜ＶＤＤ）に設定することである。これによって、上記のように、メモリセルＭＣ１，ＭＣ２間の消去速度の差を大きくすることができ、セキュリティを高めることができる。

本発明は、上記実施形態に限定されるものではなく、たとえば以下のような変形例も含まれる。

（１）切替制御
本発明の実施の形態では、ツインセルデータの消去要求を受けたときに、ポジティブセルＭＣ１と接続される副ビット線ＳＢＬ＿ｉＰの電圧と、ネガティブセルＭＣ２と接続される副ビット線ＳＢＬ＿ｉＮの電圧とが相違するように設定した。本発明は、上記のツインセルデータの消去処理に限定されるものではない。

たとえば、半導体装置が、ツインセルデータの消去要求を受けたときに、上記のように副ビット線ＳＢＬ＿ｉＰの電圧と、ネガティブセルＭＣ２と接続される副ビット線ＳＢＬ＿ｉＮの電圧とが相違するようにする機能と、副ビット線ＳＢＬ＿ｉＰの電圧と、ネガティブセルＭＣ２と接続される副ビット線ＳＢＬ＿ｉＮの電圧とが同一となるようにする機能の両方を備え、いずれの機能を実行するかを切り替えることができるものとしてもよい。

（２）ビット線に与える電圧
本実施の形態では、ポジティブセルＭＣ１に接続される副ビット線に与える電圧をネガティブセルＭＣ２に接続される副ビット線に与える電圧よりも小さくし、ポジティブセルＭＣ１の消去速度がネガティブセルＭＣ２の消去速度よりも速くなるようにしたが、これに限定するものではない。

図３９（ａ）は、ポジティブセルＭＣ１に接続されるビット線ＢＬの電圧をネガティブセルＭＣ２に接続されるビット線ＢＬに与える電圧よりも大きくした場合の、ツインセルデータ“０”を消去する際のシーケンスを表わす図である。

図３９（ａ）に示すように、ツインセルデータ“０”の消去を実行する場合に、両方のセルが共にセルデータ“１”を保持するイニシャル状態となる。ツインセルデータ消去前は、ポジティブセルＭＣ１の閾値電圧Ｖｔｈの方がネガティブセルＭＣ２の閾値電圧Ｖｔｈよりも大きい。ネガティブセルＭＣ２の方がポジティブセルＭＣ１の方よりも消去速度（つまり、閾値電圧Ｖｔｈが減少する速度）が速いため、消去後でもこの関係が維持され、この状態で読み出しを実施すると、直前のツインセルデータ“０”を読み出される。

図３９（ｂ）は、ポジティブセルＭＣ１に接続されるビット線ＢＬの電圧をネガティブセルＭＣ２に接続されるビット線ＢＬに与える電圧よりも大きくした場合の、ツインセルデータ“１”を消去する際のシーケンスを表わす図である。

図３９（ｂ）に示すように、ツインセルデータ“１”の消去を実行する場合に、両方のセルが共にセルデータ“１”を保持するイニシャル状態となる。データ消去前はネガティブセルＭＣ２の閾値電圧Ｖｔｈの方がポジティブセルＭＣ１の閾値電圧Ｖｔｈよりも大きい。しかし、ネガティブセルＭＣ２の方がポジティブセルＭＣ１の方がよりも消去速度（つまり、閾値電圧Ｖｔｈが減少する速度）が速いため、消去後は、この関係が逆転する。この状態で読み出しを実施すると、直前のツインセルデータ“１”と異なる“０”が読み出される。

このように、ツインセルデータが“０”のときも“１”のときも、ツインセルデータ消去後に“０”が読み出されることになり、保持されているツインセルデータを特定することができないようにすることができる。

したがって、消去パルス印加時に、ポジティブセルＭＣ１に接続される副ビット線ＳＢＬ＿ｉＰに与える電圧とネガティブセルＭＣ２に接続される副ビット線ＳＢＬ＿ｉＮに与える電圧とを異なるようにすれば、副ビット線ＳＢＬ＿ｉＰと副ビット線ＳＢＬ＿ｉＮのどちらの電圧が大きいかに係わらず、消去直前のツインセルデータのセキュリティを確保することができる。また、副ビット線ＳＢＬ＿ｉＰと副ビット線ＳＢＬ＿ｉＮのどちらの電圧を大きくするかは固定ではなく、ランダムに設定することとしてもよい。複数のツインセルのペアごとにどちらを大きくするかを固定またはランダムで設定することとしてもよい。

さらに、本発明の実施形態は、図８に示すように、ビット線ＢＬに与える電圧が小さいほど、閾値電圧Ｖｔｈが減少する速度が速くなるという観測結果に基づくものである。しかし、ビット線ＢＬに与える電圧が大きいほど、閾値電圧Ｖｔｈが減少する速度が速くなるという結果が仮に得られたとしても、本発明の実施の形態で説明したツインセルデータを消去する構成および方法は有効である。なぜなら、本発明の実施の形態のツインセルデータを消去する構成および方法は、副ビット線ＳＢＬ＿ｉＰと副ビット線ＳＢＬ＿ｉＮのどちらの電圧が大きいかに係わらず、単に異なるようにすれば、消去直前のツインセルデータのセキュリティを確保することができるからである。

（３）ＣＭＯＳスイッチ構成
図１５において、Ｖａの電圧設定がＰチャネルＭＯＳトランジスタＰ２２よびＰ３の閾値電圧｜Ｖｔｈｐ｜よりも小さい場合、ＰチャネルＭＯＳトランジスタＰ２２とＰ３は、図４０に示すＣＭＯＳスイッチ構成に置き換えられる。すなわち、ＰチャネルＭＯＳトランジスタＰ２２に代えて、ＣＭＯＳトランスファゲート５２２が用いられ、ＰチャネルＭＯＳトランジスタＰ３に代えて、ＣＭＯＳトランスファゲート５０３が用いられる。

ＣＭＯＳトランスファゲート５２２を構成するＰチャネルＭＯＳトランジスタのゲートは、インバータＩＶ５の出力を受け、ＣＭＯＳトランスファゲート５２２を構成するＮチャネルＭＯＳトランジスタのゲートは、プログラムパルス有効信号ＰＰＥを受ける。

ＣＭＯＳトランスファゲート５０３を構成するＰチャネルＭＯＳトランジスタのゲートは、ノードＮＤＰ２の電圧を受け、ＣＭＯＳトランスファゲート５０３を構成するＮチャネルＭＯＳトランジスタのゲートは、ノードＮＤＰ２の電圧を反転するインバータＩＶ５０１の出力を受ける。

同様に、図１６において、Ｖｂの電圧設定がＰチャネルＭＯＳトランジスタＰ２５とＰ６の閾値電圧｜Ｖｔｈｐ｜よりも小さい場合、ＰチャネルＭＯＳトランジスタＰ２５とＰ６は、ＣＭＯＳスイッチ構成に置き換えられる。

同様に、図１９において、Ｖａの電圧設定がＰチャネルＭＯＳトランジスタＰ３２とＰ３の閾値電圧｜Ｖｔｈｐ｜よりも小さい場合、ＰチャネルＭＯＳトランジスタＰ３２とＰ３は、ＣＭＯＳスイッチ構成に置き換えられる。

同様に、図２０において、Ｖａの電圧設定がＰチャネルＭＯＳトランジスタＰ３５とＰ６の閾値電圧｜Ｖｔｈｐ｜よりも小さい場合、ＰチャネルＭＯＳトランジスタＰ３５とＰ６は、ＣＭＯＳスイッチ構成に置き換えられる。

同様に、図３１において、Ｖａの電圧設定がＰチャネルＭＯＳトランジスタＰＭ２１とＰＭ２２の閾値電圧｜Ｖｔｈｐ｜よりも小さい場合、ＰチャネルＭＯＳトランジスタＰＭ２１とＰＭ２２は、ＣＭＯＳスイッチ構成に置き換えられる。

同様に、図３２において、Ｖｂの電圧設定がＰチャネルＭＯＳトランジスタＰＭ２３とＰＭ２４の閾値電圧｜Ｖｔｈｐ｜よりも小さい場合、ＰチャネルＭＯＳトランジスタＰＭ２３とＰＭ２４のスイッチは、ＣＭＯＳスイッチ構成に置き換えられる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１マイクロコンピュータ（ＭＣＵ）、２中央処理装置（ＣＰＵ）、３ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）、４バスインタフェース回路（ＢＩＦ）、５ランダムアクセスメモリ（ＲＡＭ）、６フラッシュメモリモジュール（ＦＭＤＬ）、７フラッシュシーケンサ（ＦＳＱＣ）、８，９外部入出力ポート（ＰＲＴ）、１０タイマ（ＴＭＲ）、１１クロックパルスジェネレータ（ＣＰＧ）、１９，１００メモリアレイ（ＭＡＲＹ）、２０副ビット線セレクタ、２２読出し列セレクタ、２４第１行デコーダ（ＲＤＥＣ１）、２５第２行デコーダ（ＲＤＥＣ２）、２８書換え列セレクタ、２９入出力回路（ＩＯＢＵＦ）、３０列デコーダ(ＣＤＥＣ)、３１電源回路(ＶＰＧ)、３２，タイミングジェネレータ（ＴＭＧ）、４０読出し系ディスチャージ回路、４１書込み系ディスチャージ回路、８１，９１，２８１，２９１セット部、８２，９２データ入力部、８３，９３データ保持部、８４，９４，２８４，２９４，３８４，３９４設定部、８６，８８，２８６，２８８，３８６，３８８チャージ回路、８７，８９，２８７，２８９ディスチャージ回路、１００半導体装置、１０１メモリアレイ、１０２第１記憶素子、１０３第２記憶素子、１０４ツインセル、１０５電圧制御回路、５１Ｐｉ，５１Ｎｉ，５２Ｐｉ，５２Ｎｉ，５３Ｐｉ，５３Ｎｉ，５４Ｐｉ，５４Ｎｉ主ビット線電圧制御回路、７５Ｐｉ，７５Ｎｉ，７６Ｐｉ，７６Ｎｉ，７７Ｐｉ，７７Ｎｉ副ビット線電圧制御回路、Ｐ１〜Ｐ６，Ｐ２２，Ｐ２５，Ｐ３２，Ｐ３５，ＰＭ１〜ＰＭ４，ＰＭ２１〜ＰＭ２４，ＰＭ３１〜ＰＭ３４ＰチャネルＭＯＳトランジスタ、Ｎ１〜Ｎ８，Ｎ２１，Ｎ２５，ＮＭ１〜ＮＭ４，ＮＭ２１〜ＮＭ２４ＮチャネルＭＯＳトランジスタ、ＩＶ１〜ＩＶ１０，ＩＶ５０１インバータ、ＳＷ１，ＳＷ２スイッチ、ＶＳＡ＿Ｐ，ＶＳＡ＿Ｎベリファイセンスアンプ、ＰＶＳＬ，ＮＶＳＬベリファイ信号線、ＰＳＬ，ＮＳＬ信号線、ＨＡＣＳＰ高速アクセスポート、ＬＡＣＳＰ低速アクセスポート、ＭＣ１，ＭＣ２不揮発性メモリセル、ＷＭＢＬ書込み用の主ビット線、ＷＭＢＬ＿０Ｐ〜ＷＭＢＬ＿３Ｐポジティブセル側の主ビット線、ＷＭＢＬ＿０Ｎ〜ＷＭＢＬ＿３Ｎネガティブセル側の主ビット線、ＳＢＬ副ビット線、ＳＢＬ＿０Ｐ〜ＳＢＬ＿７Ｐポジティブセル側の副ビット線、ＳＢＬ＿０Ｎ〜ＳＢＬ＿７Ｎネガティブセル側の副ビット線、ＷＬワード線、ＭＧＬメモリゲート選択線、ＨＢＵＳ高速バス、ＨＢＵＳ＿Ｄ高速データバス、ＰＢＵＳ周辺バス、ＰＢＵＳ＿Ｄ周辺データバス、５０３，５３１ＣＭＯＳトランスファゲート。

本発明の一実施形態によれば、電圧制御回路は、ツインセルデータの消去要求を受けたときに、第１記憶素子と第２記憶素子の閾値電圧をともに増加させるプレライトの後の消去パルス印加時に、第１記憶素子と接続される第１のビット線の電圧と、第２記憶素子と接続される第２のビット線の電圧とが相違するように設定する。

第１の実施形態の半導体装置の構成を表わす図である。第１の実施形態の半導体装置におけるメモリアレイからのツインセルデータの消去処理の手順を表わすフローチャートである。第２の実施形態のマイクロコンピュータの構成を表わす図である。フラッシュメモリモジュールの構成を表わす図である。（ａ）は、スプリットゲート型フラッシュメモリ素子に与えるバイアス電圧の例を表わす図である。（ｂ）は、ホットキャリア書込み方式を用いるスタックド・ゲート型フラッシュメモリ素子に与えるバイアス電圧の例を表わす図である。（ｃ）は、はＦＮトンネル書込み方式を用いるスタックド・ゲート型フラッシュメモリ素子に与えるバイアス電圧の例を表わす図である。（ａ）は、ツインセルデータが“０”を記憶する状態を表わす図である。（ｂ）は、ツインセルデータが“１”を記憶する状態を表わす図である。（ｃ）は、ツインセルデータのイニシャライズ状態を表わす図である。（ａ）は、ツインセルデータ“０”を消去する際のシーケンスを表わす図である。（ｂ）は、ツインセルデータ“１”を消去する際のシーケンスを表わす図である。ビット線の電圧とメモリセルの消去速度の関係を説明する図である。（ａ）は、ポジティブセルＭＣ１に接続されるビット線ＢＬの電圧をネガティブセルＭＣ２に接続されるビット線ＢＬに与える電圧よりも小さくした場合の、ツインセルデータ“０”を消去する際のシーケンスを表わす図である。（ｂ）は、ポジティブセルＭＣ１に接続されるビット線ＢＬの電圧をネガティブセルＭＣ２に接続されるビット線ＢＬに与える電圧よりも小さくした場合の、ツインセルデータ“１”を消去する際のシーケンスを表わす図である。第２の実施形態のツインセルデータの読出し系、書込み系、消去系の詳細な回路構成を表わす図である。第２の実施形態のポジティブ側の主ビット線電圧制御回路の構成を表わす図である。第２の実施形態のネガティブ側の主ビット線電圧制御回路の構成を表わす図である。第２の実施形態のツインセルデータの消去パルス印加時の動作タイミングを表わす図である。第３の実施形態におけるツインセルデータの読出し、書込みおよび消去に関する詳細な回路構成を表わす図である。第３の実施形態のポジティブ側の主ビット線電圧制御回路の構成を表わす図である。第３の実施形態のネガティブ側の主ビット線電圧制御回路の構成を表わす図である。第３の実施形態のツインセルデータの消去パルス印加時の動作タイミングを表わす図である。第４の実施形態におけるツインセルデータの読出し、書込みおよび消去に関する詳細な回路構成を表わす図である。第４の実施形態のポジティブ側の主ビット線電圧制御回路の構成を表わす図である第４の実施形態のネガティブ側の主ビット線電圧制御回路の構成を表わす図である。第４の実施形態のツインセルデータの消去パルス印加時の動作タイミングを表わす図である。第５の実施形態におけるツインセルデータの読出し、書込みおよび消去に関する詳細な回路構成を表わす図である。第５の実施形態のポジティブ側の主ビット線電圧制御回路の構成を表わす図である。第５の実施形態のネガティブ側の主ビット線電圧制御回路の構成を表わす図である。第５の実施形態のツインセルデータの消去パルス印加時の動作タイミングを表わす図である。第６の実施形態におけるツインセルデータの読出し、書込みおよび消去に関する詳細な回路構成を表わす図である。第６の実施形態のポジティブ側の副ビット線電圧制御回路の構成を表わす図である。第６の実施形態のネガティブ側の副ビット線電圧制御回路の構成を表わす図である。第６の実施形態のツインセルデータの消去パルス印加時の動作タイミングを表わす図である。第７の実施形態における、ツインセルデータの読出し、書込みおよび消去に関する詳細な回路構成を表わす図である。第７の実施形態のポジティブ側の副ビット線電圧制御回路の構成を表わす図である。第７の実施形態のネガティブ側の副ビット線電圧制御回路の構成を表わす図である。第７の実施形態のツインセルデータの消去パルス印加時の動作タイミングを表わす図である。第８の実施形態における、ツインセルデータの読出し、書込みおよび消去に関する詳細な回路構成を表わす図である。第８の実施形態のポジティブ側の副ビット線電圧制御回路の構成を表わす図である。第８の実施形態のネガティブ側の副ビット線電圧制御回路の構成を表わす図である。第８の実施形態のツインセルデータの消去パルス印加時の動作タイミングを表わす図である。第９の実施形態のツインセルデータの消去パルス印加時の動作タイミングを表わす図である。（ａ）は、ポジティブセルＭＣ１に接続されるビット線ＢＬの電圧をネガティブセルＭＣ２に接続されるビット線ＢＬに与える電圧よりも大きくした場合の、ツインセルデータ“０”を消去する際のシーケンスを表わす図である。（ｂ）は、ポジティブセルＭＣ１に接続されるビット線ＢＬの電圧をネガティブセルＭＣ２に接続されるビット線ＢＬに与える電圧よりも大きくした場合の、ツインセルデータ“１”を消去する際のシーケンスを表わす図である。第３の実施形態のポジティブ側の主ビット線電圧制御回路の変形例の構成を表わす図である。

さらに、マイクロコンピュータ１は、ＸＴＡＬ／ＥＸＴＡＬに発振子が接続され、または外部クロックが供給されるクロック端子、スタンバイ状態を指示する外部ハードウェアスタンバイ端子ＳＴＢＹ、リセットを指示する外部リセット端子ＲＥＳ、外部電源端子ＶＣＣ、外部接地端子Ｖｓｓを備える。

ここでは、ロジック回路としてのフラッシュシーケンサ７と、アレイ構成のフラッシュメモリモジュール６は、別ＣＡＤツールを用いて設計されているため、便宜上別々の回路ブロックとして図示されているが、双方併せて一つのフラッシュメモリを構成する。フラッシュメモリモジュール６は、読出し専用の高速アクセスポート（ＨＡＣＳＰ）を介して高速バスＨＢＵＳに接続される。ＣＰＵ２またはＤＭＡＣ３は、高速バスＨＢＵＳから高速アクセスポートを介してフラッシュメモリモジュール６をリードアクセスすることができる。ＣＰＵ２またはＤＭＡＣ３は、フラッシュメモリモジュール６に対して書込みおよび初期化のアクセスを行うときは、バスインタフェース回路４を介して周辺バスＰＢＵＳ経由でフラッシュシーケンサ７にコマンドを発行し、これによってフラッシュシーケンサ７が周辺バスＰＢＵＳから低速アクセスポート（ＬＡＣＳＰ）を通じてフラッシュメモリモジュールの初期化や書込み動作の制御を行う。

不揮発性メモリセルＭＣ１，ＭＣ２は、たとえば、図５（ａ）に例示されるスプリットゲート型フラッシュメモリ素子である。このメモリ素子は、ソース・ドレイン領域の間のチャネル形成領域の上にゲート絶縁膜を介して配置されたコントロールゲートＣＧとメモリゲートＭＧを有する。メモリゲートＭＧとゲート絶縁膜の間にはシリコンナイトライドなどの電荷トラップ領域（SiN）が配置される。選択ゲート側のソースまたはドレイン領域は、ビット線ＢＬに接続され、メモリゲート側のソースまたはドレイン領域はソース線ＳＬに接続される。

図１２のセット部９１がＮチャネルＭＯＳトランジスタＮ５を備えるのに対して、図１６のセット部２９１がＮチャネルＭＯＳトランジスタＮ２５を備える。ＮチャネルＭＯＳトランジスタＮ２５は、ＮチャネルＭＯＳトランジスタＮ２と同様に、ノードＮＤＮ１と接地電圧Ｖｓｓのラインとの間に設けられる。ＮチャネルＭＯＳトランジスタＮ２５のゲートは、ポジティブとネガティブで共通のラッチセットロウ信号ＬＳＬを受ける。

また、主ビット線電圧制御回路５４Ｎ０〜５４Ｎ３では、スイッチＳＷ２がオン、ノードＮＤＮ１のラッチデータＮＤａｔａが“Ｈ”レベル、ノードＮＤＮ２が“Ｌ”レベル、ＮチャネルＭＯＳトランジスタＮ６がオフ、ＰチャネルＭＯＳトランジスタＰ５，Ｐ６がオン、ノードＮＤＮ３が“Ｈ”レベルとなる。その結果、主ビット線ＷＭＢＬ＿０Ｎ〜ＷＭＢＬ＿３Ｎの電圧がＶＤＤとなる。

Claims

閾値電圧の相違によって２値データを保持し、それぞれが電気的に書換え可能な第１記憶素子と第２記憶素子とからなるツインセルを複数個含むメモリアレイと、
前記ツインセルデータの消去要求を受けたときに、前記第１記憶素子と前記第２記憶素子の閾値電圧をともに増加させるプレライトの後の消去パルス印加時に、前記第１記憶素子と接続される第１のビット線の電圧と、前記第２記憶素子と接続される第２のビット線の電圧とが相違するように設定する電圧制御回路とを備えた、半導体装置。
前記電圧制御回路は、
前記ツインセルデータの書込み時において、外部から与えられる書込みデータをラッチし、ラッチした値に基づいて、前記第１記憶素子の閾値電圧を変化させるための書込み電流を前記第１のビット線に供給する第１のビット線電圧制御回路と、
前記ツインセルデータの書込み時において、外部から与えられる反転書込みデータをラッチし、ラッチした値に基づいて、前記第２記憶素子の閾値電圧を変化させるための書込み電流を前記２のビット線に供給する第２のビット線電圧制御回路とを含み、
前記第１のビット線電圧制御回路は、前記消去パルス印加時において、前記第１のビット線の電圧を接地電圧に設定し、
前記第２のビット線電圧制御回路は、前記消去パルス印加時において、前記第２のビット線の電圧を電源電圧ＶＤＤに設定する、請求項１記載の半導体装置。
前記半導体装置は、
複数の前記第１のビット線と接続される第１の主ビット線と、
複数の前記第２のビット線と接続される第２の主ビット線とをさらに備え、
前記第１のビット線電圧制御回路は、
第１のラッチセット信号を受ける第１のセット部と、
前記第１のラッチセット信号のレベルに応じたレベルを保持する第１の保持部と、
前記第１の保持部内で保持されたレベルに基づいて、前記第１の主ビット線の電圧を前記電源電圧ＶＤＤまたは前記接地電圧に設定する第１の設定部とを含み、
前記第１のラッチセット信号は、前記消去パルス印加時において、前記第１の主ビット線の電圧が前記接地電圧に設定されるようなレベルであり、
前記第２のビット線電圧制御回路は、
第２のラッチセット信号を受ける第２のセット部と、
前記第２のラッチセット信号に応じたレベルを保持する第２の保持部と、
前記第２の保持部内で保持されたレベルに基づいて、前記第２の主ビット線の電圧を前記電源電圧ＶＤＤまたは前記接地電圧に設定する第２の設定部とを含み、
前記第２のラッチセット信号は、前記消去パルス印加時において、前記第２の主ビット線の電圧が前記電源電圧ＶＤＤに設定されるようなレベルである、請求項２記載の半導体装置。
前記半導体装置は、
複数の記第１のビット線と接続される第１の主ビット線と、
複数の前記第２のビット線と接続される第２の主ビット線とをさらに備え、
前記第１のビット線電圧制御回路は、
第１のデータが入力され、前記入力された第１のデータのレベルに応じたレベルを保持する第１の保持部と、
前記第１の保持部内で保持されたレベルに基づいて、前記第１の主ビット線の電圧を前記電源電圧ＶＤＤまたは前記接地電圧に設定する第１の設定部とを含み、
前記第１のデータは、前記消去パルス印加時において、前記第１の主ビット線の電圧が前記接地電圧に設定されるようなレベルであり、
前記第２のビット線電圧制御回路は、
前記第１のデータのレベルを反転したレベルを有する第２のデータが入力され、前記入力された第２のデータのレベルに応じたレベルを保持する第２の保持部と、
前記第２の保持部内で保持されたレベルに基づいて、前記第２の主ビット線の電圧を前記電源電圧ＶＤＤまたは前記接地電圧に設定する第２の設定部とを含み、
前記第２のデータは、前記消去パルス印加時において、前記第２の主ビット線の電圧が前記電源電圧ＶＤＤに設定されるようなレベルである、請求項２記載の半導体装置。
前記電圧制御回路は、
前記ツインセルデータの書込み時において、外部から与えられる書込みデータをラッチし、ラッチした値に基づいて、前記第１記憶素子の閾値電圧を変化させるための書込み電流を前記第１のビット線に供給する第１のビット線電圧制御回路と、
前記ツインセルデータの書込み時において、外部から与えられる反転書込みデータをラッチし、ラッチした値に基づいて、前記第２記憶素子の閾値電圧を変化させるための書込み電流を前記２のビット線に供給する第２のビット線電圧制御回路とを含み、
前記第１のビット線電圧制御回路は、前記消去パルス印加時において、前記第１のビット線の電圧を電源電圧ＶＤＤよりも小さく、かつ接地電圧よりも大きい第１の電圧に設定し、
前記第２のビット線電圧制御回路は、前記消去パルス印加時において、前記第２のビット線の電圧を前記電源電圧ＶＤＤに設定する、請求項１記載の半導体装置。
前記半導体装置は、
複数の前記第１のビット線と接続される第１の主ビット線と、
複数の前記第２のビット線と接続される第２の主ビット線とを含み、
前記第１のビット線電圧制御回路は、
ラッチセット信号を受ける第１のセット部と、
前記ラッチセット信号のレベルに応じたレベルを保持する第１の保持部と、
前記第１の保持部内で保持されたレベルに基づいて、前記第１の主ビット線の電圧を前記接地電圧または前記第１の電圧に設定する第１の設定部とを含み、
前記第２のビット線電圧制御回路は、
前記ラッチセット信号を受ける第２のセット部と、
前記ラッチセット信号のレベルに応じたレベルを保持する第２の保持部と、
前記第２の保持部内で保持されたレベルに基づいて、前記第２の主ビット線の電圧を前記接地電圧または前記電源電圧ＶＤＤに設定する第２の設定部とを含み、
前記ラッチセット信号は、前記消去パルス印加時において、前記第１の主ビット線の電圧が前記第１の電圧に設定され、前記第２の主ビット線の電圧が前記電源電圧ＶＤＤに設定されるようなレベルである、請求項５記載の半導体装置。
前記電圧制御回路は、
前記ツインセルデータの書込み時において、外部から与えられる書込みデータをラッチし、ラッチした値に基づいて、前記第１記憶素子の閾値電圧を変化させるための書込み電流を前記第１のビット線に供給する第１のビット線電圧制御回路と、
前記ツインセルデータの書込み時において、外部から与えられる反転書込みデータをラッチし、ラッチした値に基づいて、前記第２記憶素子の閾値電圧を変化させるための書込み電流を前記２のビット線に供給する第２のビット線電圧制御回路とを含み、
前記第１のビット線電圧制御回路は、前記消去パルス印加時において、前記第１のビット線の電圧を接地電圧に設定し、
前記第２のビット線電圧制御回路は、前記消去パルス印加時において、前記第２のビット線の電圧を電源電圧ＶＤＤよりも小さく、かつ接地電圧よりも大きい第１の電圧に設定する、請求項１記載の半導体装置。
前記半導体装置は、
複数の前記第１のビット線と接続される第１の主ビット線と、
複数の前記第２のビット線と接続される第２の主ビット線とをさらに備え、
前記第１のビット線電圧制御回路は、
第１のラッチセット信号を受ける第１のセット部と、
前記第１のラッチセット信号のレベルに応じたレベルを保持する第１の保持部と、
前記第１の保持部内で保持されたレベルに基づいて、前記第１の主ビット線の電圧を前記第１の電圧または前記接地電圧に設定する第１の設定部とを含み、
前記第１のラッチセット信号は、前記消去パルス印加時において、前記第１の主ビット線の電圧が前記接地電圧に設定されるようなレベルであり、
前記第２のビット線電圧制御回路は、
第２のラッチセット信号を受ける第２のセット部と、
前記第２のラッチセット信号に応じたレベルを保持する第２の保持部と、
前記第２の保持部内で保持されたレベルに基づいて、前記第２の主ビット線の電圧を前記第１の電圧または前記接地電圧に設定する第２の設定部とを含み、
前記第２のラッチセット信号は、前記消去パルス印加時において、前記第２の主ビット線の電圧が前記第１の電圧に設定されるようなレベルである、請求項７記載の半導体装置。
前記電圧制御回路は、
前記ツインセルデータの読出し時に、非選択の前記第１のビット線を接地電圧に設定する第１のビット線電圧制御回路と、
前記ツインセルデータの読出し時に、非選択の前記第２のビット線を接地電圧に設定する第２のビット線電圧制御回路とを含み、
前記第１のビット線電圧制御回路は、前記消去パルス印加時において、前記第１のビット線の電圧を接地電圧に設定し、
前記第２のビット線電圧制御回路は、前記消去パルス印加時において、前記第２のビット線の電圧を電源電圧ＶＤＤに設定する、請求項１記載の半導体装置。
前記電圧制御回路は、
前記ツインセルデータ読出し時に、非選択の前記第１のビット線を接地電圧に設定する第１のビット線電圧制御回路と、
前記ツインセルデータ読出し時に、非選択の前記第２のビット線を接地電圧に設定する第２のビット線電圧制御回路とを含み、
前記第１のビット線電圧制御回路は、前記消去パルス印加時において、前記第１のビット線の電圧を電源電圧ＶＤＤよりも小さく、かつ接地電圧よりも大きい第１の電圧に設定し、
前記第２のビット線電圧制御回路は、前記消去パルス印加時において、前記第２のビット線の電圧を前記電源電圧ＶＤＤに設定する、請求項１記載の半導体装置。
前記ツインセルデータ読出し時に、非選択の前記第１のビット線を接地電圧に設定する第１のビット線電圧制御回路と、
前記ツインセルデータ読出し時に、非選択の前記第２のビット線を接地電圧に設定する第２のビット線電圧制御回路とを備え、
前記第１のビット線電圧制御回路は、前記消去パルス印加時において、前記第１のビット線の電圧を接地電圧に設定し、
前記第２のビット線電圧制御回路は、前記消去パルス印加時において、前記第１のビット線の電圧を電源電圧ＶＤＤよりも小さく、かつ接地電圧とよりも大きい第１の電圧に設定する、請求項１記載の半導体装置。
前記半導体装置は、
前記第１記憶素子および前記第２記憶素子のメモリゲート、コントロールゲート、
ソース線へ電圧を供給する電源回路をさらに備え、
前記電源回路は、前記消去パルス印加時において、前記コントロールゲートへ接地電圧よりも大きく、かつ電源電圧ＶＤＤよりも小さい電圧を供給する、請求項１記載の半導体装置。