JP7065637B2

JP7065637B2 - 半導体装置

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Publication number: JP7065637B2
Application number: JP2018030032A
Authority: JP
Inventors: 洋次樫原
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2018-02-22
Filing date: 2018-02-22
Publication date: 2022-05-12
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Description

本開示は、入力信号とは異なる電圧の出力信号を出力するレベルシフト回路ひいてはデコーダ回路に関する。

ロジック混載の不揮発性メモリ回路で使用される電源は、種々の電源がある。ロジック回路部の低電圧電源（ＶＤＤ、１Ｖ程度)と不揮発性メモリの周辺回路に使用される中電圧電源(ＶＣＣ、３Ｖ程度)、さらにメモリセルの書き込み／消去で使用する中電圧電源から昇圧して発生させる正の高電圧電源（ＶＰＰ、最大１１Ｖ程度)及び負の高電圧電源（ＶＥＥ、最大－８Ｖ程度）を使用するのが一般的である（特許文献１参照）。

ロジック回路部で使用される低電圧ＭＯＳトランジスタはスケーリングが進み年々微細化が進行している。これに伴い耐圧上、低い電源電圧で動作させる必要があるため、低電圧電源の電圧が低下してきている。

一方、フラッシュメモリ等の不揮発性メモリ部を構成する高電圧ＭＯＳトランジスタは微細化が難しいので、中電圧および高電圧は依然として維持されている。

高電圧を扱うデコード回路は基本的に高電圧ＭＯＳトランジスタで構成する必要がある。一方で、デコード回路内部で低電圧電源レベルの信号を扱う必要がある。

低電圧電源の電圧レベルが高電圧ＭＯＳトランジスタの閾値電圧より低下するような場合には、デコード回路内で低電圧電源の電圧レベルの信号が正常に扱えない状況が発生する。

特開２０１１－１６５２６９号公報

本開示は、上記の課題を解決するためになされたものであって、安定的に低電圧電源の電圧レベルの信号を扱うことが可能な半導体装置を提供する。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本開示のある局面に従う半導体装置は、しきい値電圧のレベル変化によりデータを記憶する複数のメモリトランジスタと、複数のメモリトランジスタのゲートにそれぞれ電圧を供給する複数のメモリゲート線とを含む第１および第２のメモリブロックを備える。半導体装置は、第１のメモリブロックに対応して設けられ、複数のメモリゲート線を駆動するために設けられる第１および第２の電圧制御線と、第２のメモリブロックに対応して設けられ、複数のメモリゲート線を駆動するために設けられる第３および第４の電圧制御線とをさらに備える。半導体装置は、第１および第３の電圧制御線を駆動する第１デコーダと、第２および第４の電圧制御線を駆動する第２デコーダと、第１および第２デコーダに供給する電圧を制御する電圧制御回路とをさらに備える。電圧制御回路は、書込動作前に第１デコーダに第１の電圧および第１の電圧よりも低い第２の電圧をそれぞれ供給し、第２デコーダに第１の電圧と第２の電圧との間の第３の電圧および第２の電圧をそれぞれ供給する。電圧制御回路は、書込動作時に第１デコーダに第１の電圧および第３の電圧をそれぞれ供給し、第２デコーダに第３の電圧と第２の電圧との間の第４の電圧および第２の電圧よりも低い第５の電圧をそれぞれ供給する。

一実施例によれば、半導体装置は、安定的に低電圧電源の電圧レベルの信号を扱うことが可能である。

実施形態１に基づく半導体装置の構成を示すブロック図である。図１のフラッシュメモリモジュール（ＦＭＤＬ）の構成を表わすブロック図である。データ書込み時にメモリセルに印加される電圧の例を表形式で示す図である。データ消去時にメモリセルに印加される電圧の例を表形式で示す図である。図２における高電圧スイッチ回路の具体的な構成例を示す図である。図２における高電圧スイッチ回路の別の具体的な構成例を示す図である。高電圧スイッチ回路の書込み・消去状態での昇圧電源の選択状態について説明する図である。高電圧デコード回路２４と、ＭＧドライバ回路２３の詳細な構成について説明する図である。ブロックデコーダ２４ａの高電位側の電圧制御線を駆動するＭＧＢＰデコーダの構成について説明する図である。ブロックデコーダ２４ａの低電位側の電圧制御線を駆動するＭＧＢＮデコーダの構成について説明する図である。ゲートデコーダ２４ｂの電圧制御線を駆動するＭＧＰデコーダの構成について説明する図である。ゲートデコーダ２４ｂの電圧制御線を駆動するＭＧＮデコーダの構成について説明する図である。ラッチ型レベルシフタの構成を説明する回路図である。高電圧デコーダ回路の書込み・消去状態での電圧制御線およびメモリゲート線の状態について説明する図である。メモリセルのバイアス状態を実現するための、各状態での昇圧電圧の出力例について説明する図である。書込み時の電圧および電圧制御線について説明するタイミングチャート図である。消去動作時の電圧および電圧制御線について説明するタイミングチャート図である。実施形態２に従うラッチ型レベルシフタの構成を説明する回路図である。実施形態２に従うブロックデコーダ２４ａのＭＧＢＮデコーダの構成について説明する図である。実施形態２に従う消去動作時の電圧および電圧制御線について説明するタイミングチャート図である。実施形態３に基づくブロックデコーダ２４ａのＭＧＢＮデコーダの構成について説明する図である。実施形態３に基づくレベルシフタ２１３の構成について説明する図である。実施形態４に従う昇圧回路および高電圧スイッチ回路について説明するブロック図である。実施形態４の変形例に従う昇圧回路および高電圧スイッチ回路について説明するブロック図である。実施形態４に従うＶＥＥＳスイッチの構成を説明する図である。実施形態５に従う高電圧スイッチ回路について説明する図である。

以下、各実施形態について図面を参照して詳しく説明する。以下では、レベルシフタを備えた半導体装置の一例として、フラッシュメモリモジュールを備えたマイクロコンピュータについて説明するが、半導体装置は以下の例に限定されるものではない。たとえば、フラッシュメモリのみによって半導体装置が構成されていてもよい。レベルシフタを備えた半導体装置であれば本開示の技術を適用可能である。

なお、以下の説明において同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

＜実施形態１＞
［マイクロコンピュータ］
図１は、実施形態１に基づく半導体装置の構成を示すブロック図である。

図１では、半導体装置の例としてマイクロコンピュータもしくはマイクロコントローラユニット（ＭＣＵ：Micro Controller Unit）１の構成が示されている。

図１を参照して、マイクロコンピュータ１は、たとえばＣＭＯＳ（Complementary Metal Oxide Semiconductor）集積回路製造技術などを用いることによって、単結晶シリコンのような１個の半導体チップに形成される。

図１に示すように、マイクロコンピュータ１は、中央処理装置（ＣＰＵ）２と、ランダムアクセスメモリ（ＲＡＭ）５と、フラッシュメモリモジュール（ＦＭＤＬ）６とを備える。中央処理装置２は、命令制御部と実行部を備えて命令を実行する。ランダムアクセスメモリ５は、中央処理装置２のワーク領域などに利用される。フラッシュメモリモジュール６は、データおよびプログラムなどを格納する不揮発性メモリモジュールとして設けられる。

マイクロコンピュータ１は、さらに、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）３と、バスインタフェース回路（ＢＩＦ）４と、フラッシュシーケンサ（ＦＳＱＣ）７と、外部入出力ポート（ＰＲＴ）８，９と、タイマ（ＴＭＲ）１０と、クロックパルスジェネレータ（ＣＰＧ）１１と、高速バス（ＨＢＵＳ）１２と、周辺バス（ＰＢＵＳ）１３とを備える。

バスインタフェース回路４は、高速バス１２と周辺バス１３とのバスインタフェース制御もしくはバスブリッジ制御を行う。フラッシュシーケンサ７は、フラッシュメモリモジュール（ＦＭＤＬ）６に対するコマンドアクセス制御を行う。クロックパルスジェネレータ１１は、マイクロコンピュータ１を制御するための内部クロックＣＬＫを生成する。

マイクロコンピュータ１のバス構成は特に制限されないが、図１の場合には、高速バス（ＨＢＵＳ）１２と周辺バス（ＰＢＵＳ）１３とが設けられている。高速バス１２および周辺バス１３の各々は、特に制限されないが、データバス、アドレスバスおよびコントロールバスを有する。高速バス１２および周辺バス１３という２本のバスを設けることによって、単一の共通バスに全ての回路を接続する場合に比べてバスの負荷を軽くし、高速アクセス動作を保証することができる。

高速バス１２には、中央処理装置２、ダイレクトメモリアクセスコントローラ３、バスインタフェース回路４、ランダムアクセスメモリ５、およびフラッシュメモリモジュール６が接続される。周辺バス１３には、フラッシュシーケンサ７、外部入出力ポート８，９、タイマ１０、およびクロックパルスジェネレータ１１が接続される。

マイクロコンピュータ１は、さらに、発振子が接続されるかまたは外部クロックが供給されるクロック端子ＸＴＡＬ，ＥＸＴＡＬと、スタンバイ状態を指示する外部ハードウェアスタンバイ端子ＳＴＢと、リセットを指示する外部リセット端子ＲＥＳとを備える。マイクロコンピュータ１は、さらに、デジタル回路用の電源電圧ＶＤＤ、アナログ回路用の電源電圧ＶＣＣ、および接地電圧ＶＳＳをそれぞれ受ける端子を備える。

図１では、ロジック回路としてのフラッシュシーケンサ７と、アレイ構成のフラッシュメモリモジュール６とは、別ＣＡＤツールを用いて設計されているため、便宜上別々の回路ブロックとして図示されているが、双方併せて１つのフラッシュメモリモジュール６を構成しても良い。

フラッシュメモリモジュール６は、読出し専用の高速アクセスポート（ＨＡＣＳＰ）１５を介して高速バス（ＨＢＵＳ）１２に接続される。中央処理装置２またはダイレクトメモリアクセスコントローラ３は、高速バス１２から高速アクセスポート１５を介してフラッシュメモリモジュール６をリードアクセスすることができる。中央処理装置２またはダイレクトメモリアクセスコントローラ３は、フラッシュメモリモジュール６に対して書込みおよび初期化のアクセスを行うときは、バスインタフェース回路４を介して周辺バス（ＰＢＵＳ）１３経由でフラッシュシーケンサ７にコマンドを発行する。このコマンドに応答して、フラッシュシーケンサ７は、周辺バスＰＢＵＳから低速アクセスポート（ＬＡＣＳＰ）１４を通じてフラッシュメモリモジュールの初期化や書込み動作の制御を行う。

［フラッシュメモリモジュール］
図２は、図１のフラッシュメモリモジュール（ＦＭＤＬ）の構成を表わすブロック図である。

フラッシュメモリモジュール６は、メモリセルアレイ２１と、ＣＧドライバ回路２２と、ＭＧドライバ回路２３と、高電圧デコード回路２４と、高電圧スイッチ回路２５と、昇圧回路２６と、センスアンプ／書込み制御回路２７とを備える。

メモリセルアレイ２１は、行列状に配列された複数のメモリセルＭＣを備える。図２では、代表的に１個のメモリセルＭＣのみ図示している。本開示では図２～図４に示すように、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型のメモリセルＭＣを例に挙げて説明する。しかしながら、フローティングゲート型など他の構造のメモリセルＭＣであっても、本開示の技術を適用可能である。ＭＯＮＯＳ型のメモリセルＭＣの詳細な構造は図３で説明する。

さらに、メモリセルアレイ２１は、メモリセルＭＣの制御信号線として、複数のメモリセルＭＣの各行に対応して設けられている、複数のメモリゲート線ＭＧＬ、複数のコントロールゲート線ＣＧＬ、および複数のソース線ＳＬと、複数のメモリセルＭＣの各列に対応して設けられている複数のビット線ＢＬを含む。図２では、１つのメモリセルＭＣに接続された制御信号線が代表的に示されている。

ＣＧドライバ回路２２は、コントロールゲート（ＣＧ）信号を発生することによってコントロールゲート線ＣＧＬを駆動する複数のゲートドライバを備える。

ＭＧドライバ回路２３は、メモリゲート（ＭＧ）信号を発生することによってメモリゲート線ＭＧＬを駆動する複数のゲートドライバを備える。

昇圧回路２６は、チャージポンプ回路を内蔵し、種々の大きさの昇圧電圧を生成して高電圧デコード回路２４に供給する。具体的に、昇圧回路２６は、書き込みＭＧ用正電圧ＶＰＰＡ、書き込み非選択ＭＧ用正電圧ＶＰＰＣ、書き込みＳＬ用正電圧ＶＰＰＢ、耐圧緩和用正電圧ＶＰＰＲ、消去ＭＧ用負電圧ＶＥＥＭ、消去ベリファイＭＧ用負電圧ＶＥＥＶ、高電圧スイッチ制御用負電圧ＶＥＥＳを発生する。

以下、書き込みＭＧ用正電圧ＶＰＰＡを高電源電圧ＶＰＰＡと称し、書き込み非選択ＭＧ用正電圧ＶＰＰＣを中間電圧ＶＰＰＣと称し、耐圧緩和用正電圧ＶＰＰＲを中間電圧ＶＰＰＲと称する場合がある。中間電圧ＶＰＰＣおよび中間電圧ＶＰＰＲは、高電源電圧ＶＰＰＡと接地電圧ＶＳＳの間の電圧値である。また、以下の実施形態では、中間電圧ＶＰＰＲは高電源電圧ＶＰＰＡと中間電圧ＶＰＰＣとの間の電圧値に設定される。

高電圧スイッチ回路２５は、昇圧回路２６が発生した種々の昇圧電圧を選択することにより電圧を生成する。

具体的には、高電圧スイッチ回路２５は、電圧ＶＭＧＰＰ、電圧ＶＭＧＰＮ，電圧ＶＭＧＮＰ、電圧ＶＭＧＮＮ、電圧ＶＭＧＢＰＰ、電圧ＶＭＧＢＰＮ、電圧ＶＭＧＢＮＰ、電圧ＶＭＧＢＮＮ、電圧ＶＳＬＰ、電圧ＶＳＬＮを生成する。

高電圧スイッチ回路２５は生成した電圧を、デコーダ用電源電圧として高電圧デコード回路２４に供給する。

高電圧デコード回路２４は、ＭＧドライバ回路２３およびソース線ＳＬに高電圧を供給する。より詳細には、高電圧デコード回路２４は、高電圧スイッチ回路２５で生成されたデコーダ用電源電圧を使用し、デコード信号をＭＧドライバ回路２３に供給するとともにソース線ＳＬに供給するソース線信号を発生する。

センスアンプ／書込み制御回路２７は、選択されたメモリセルの記憶内容を、ビット線ＢＬを介して読出したり、選択されたメモリセルにビット線ＢＬを通じて記憶内容を書き込んだりする。

［メモリセルへの供給電圧］
次に、上記のＣＧドライバ回路２２、ＭＧドライバ回路２３、高電圧デコード回路２４、およびセンスアンプ／書込み制御回路２７から、選択／非選択のブロックの選択／非選択メモリセルに供給される電圧の例について説明する。

図３および図４などこの明細書中で示す数値例は説明のための一例であって、この数値に限定されるものではない。

（データ書込み時にメモリセルに印加される電圧の例）
図３は、データ書込み時にメモリセルに印加される電圧の例を表形式で示す図である。

まず、図３（Ａ）を参照して、ＭＯＮＯＳ型の不揮発性メモリセルＭＣの構成について簡単に説明する。メモリセルＭＣは、コントロールゲート（ＣＧ）８１、窒化シリコン膜８２、メモリゲート（ＭＧ）８３、ソース８４、およびドレイン８５を含む。コントロールゲート８１は、Ｐ型シリコン基板８０の表面上に絶縁層（不図示）を介して形成される。窒化シリコン膜８２は、酸化シリコン膜（不図示）、窒化シリコン膜８２、および酸化シリコン膜（不図示）からなるＯＮＯ（Oxide-Nitride-Oxide）膜として、コントロールゲート８１の側壁に形成される。ＯＮＯ膜上には、サイドウォール構造のメモリゲート８３が形成される。ソース８４およびドレイン８５は、コントロールゲート８１およびメモリゲート８３の両側にＮ型不純物を注入することによってそれぞれ形成される。ソース８４は対応のソース線ＳＬと接続され、ドレイン８５は対応のビット線ＢＬと接続される。

次に、データ書込み時にメモリセルＭＣに印加される電圧について説明する。耐圧緩和が必要になるような高電圧が印加される電極はメモリゲートＭＧであるので、以下ではメモリゲートＭＧの印加電圧に着目する。

図３（Ａ）に示す選択ブロックの選択メモリセルに関して、選択メモリゲートＭＧには電圧ＶＭＧＰＰが印加される。書込み時には電圧ＶＭＧＰＰとして電圧ＶＰＰＡが選択される。一例として、電圧ＶＰＰＡは６．４～１１［Ｖ］程度の電圧となる。

図３（Ｂ）に示す選択ブロックの非選択メモリセルに関して、非選択メモリゲートＭＧには電圧ＶＭＧＰＮが印加される。書込み時には電圧ＶＭＧＰＮとして電圧ＶＤＤが選択される。一例として、電圧ＶＤＤは１．０［Ｖ］程度の電圧である。

図３（Ｃ）に示す非選択ブロックの選択メモリセルに関して、選択メモリゲートＭＧには電圧ＶＭＧＮＰが印加される。書込み時には電圧ＶＭＧＮＰとして電圧ＶＤＤが選択される。一例として、電圧ＶＤＤは１．０［Ｖ］程度の電圧である。

図３（Ｄ）に示す非選択ブロックの非選択メモリセルに関して、非選択メモリゲートＭＧには電圧ＶＭＧＮＮが印加される。書込み時には電圧ＶＭＧＮＮとして電圧ＶＤＤが選択される。一例として、電圧ＶＤＤは１．０［Ｖ］程度の電圧である。

（データ消去時にメモリセルに印加される電圧の例）
図４は、データ消去時にメモリセルに印加される電圧の例を表形式で示す図である。耐圧緩和が必要になるような負の高電圧が印加される電極はメモリゲートＭＧであるので、以下ではメモリゲートＭＧの印加電圧に着目する。

図４（Ａ）に示す選択ブロックの選択メモリセルに関して、消去時に選択メモリゲートＭＧには電圧ＶＭＧＰＮが印加される。消去時には電圧ＶＭＧＰＮとして電圧ＶＥＥＭが選択される。一例として、電圧ＶＥＥＭは－３．３～－８［Ｖ］程度の電圧となる。

図４（Ｂ）に示す選択ブロックの非選択メモリセルに関して、消去時に非選択メモリゲートＭＧには電圧ＶＭＧＰＰが印加される。消去時には電圧ＶＭＧＰＰとして電圧ＶＤＤが選択される。一例として、電圧ＶＤＤは１．０［Ｖ］程度の電圧である。

図４（Ｃ）に示す非選択ブロックの選択メモリセルに関して、消去時に選択メモリゲートＭＧには電圧ＶＭＧＰＮが印加される。消去時には電圧ＶＭＧＰＮとして電圧ＶＤＤが選択される。一例として、電圧ＶＤＤは１．０［Ｖ］程度の電圧である。

図４（Ｄ）に示す非選択ブロックの非選択メモリセルに関して、消去時に非選択メモリゲートＭＧには電圧ＶＭＧＰＮが印加される。消去時には電圧ＶＭＧＰＮとして電圧ＶＤＤが選択される。一例として、電圧ＶＤＤは１．０［Ｖ］程度の電圧である。

［高電圧スイッチ回路］
図５は、図２における高電圧スイッチ回路の具体的な構成例を示す図である。

図５（Ａ）は、電圧ＶＭＧＢＰＰを発生する回路を示す。
電圧制御線Ｌ０は、電圧ＶＭＧＢＰＰを供給する。

電圧制御線Ｌ０には、スイッチ３１を通して電圧ＶＰＰＡが供給され、スイッチ３２を通して電圧ＶＤＤが供給される。

動作モードにより電圧ＶＰＰＡと電圧ＶＤＤとのどちらかが選択されて電圧ＶＭＧＰＰとして電圧制御線Ｌ０に供給される。

スイッチ３１として１段以上のＰＭＯＳトランジスタが用いられる。スイッチ３２として１段以上のＮチャネルＭＯＳトランジスタが用いられる。図５（Ａ）では、スイッチ３１，３２の各々は簡単のために１段のＭＯＳトランジスタで示されているが、耐圧のために必要であれば、複数段のＭＯＳトランジスタを用いてもよいし、耐圧緩和用のＭＯＳトランジスタを挿入してもよい。後述するスイッチ３３～４０についても同様に、耐圧のために必要であれば、複数段のＭＯＳトランジスタを用いてもよいし、耐圧緩和用のＭＯＳトランジスタを挿入してもよい。

選択信号ｓｅｌｂｐｐ＿ａおよびｓｅｌｂｐｐ＿ｄは、それぞれ電圧ＶＰＰＡまたはＶＤＤを選択するためのＶＤＤレベルの選択信号である。

選択信号ｓｅｌｂｐｐ＿ａおよびｓｅｌｂｐｐ＿ｄはそれぞれ正電圧レベルシフタ４１，４２によりＶＰＰＡ／ＶＤＤレベルに変換される。

図５（Ｂ）は電圧ＶＭＧＢＰＮを発生する回路を示す。
電圧制御線Ｌ１は、電圧ＶＭＧＢＰＮを供給する。

電圧制御線Ｌ１には、スイッチ３３を通して電圧ＶＰＰＣが供給され、スイッチ３４を通して電圧ＶＳＳが供給され、スイッチ３５を通して電圧ＶＥＥＭが供給される。

動作モードにより、電圧ＶＰＰＣ，ＶＳＳ，ＶＥＥＭのいずれかが選択されて電圧ＶＭＧＢＰＮとして電圧制御線Ｌ１に供給される。

スイッチ３３として１段以上のＰＭＯＳトランジスタが用いられる。スイッチ３４，３５として１段以上のＮチャネルＭＯＳトランジスタが用いられる。

選択信号ｓｅｌｂｐｎ＿ｃ，ｓｅｌｂｐｎ＿ｇ，ｓｅｌｂｐｎ＿ｓは、それぞれ電圧ＶＰＰＣ、ＶＳＳまたはＶＥＥＳを選択するためのＶＤＤレベルの選択信号である。

選択信号ｓｅｌｂｐｎ＿ｃは，正電圧レベルシフタ４３よりＶＰＰＣ／ＶＤＤレベルに変換される。

選択信号ｓｅｌｂｐｎ＿ｇおよびｓｅｌｂｐｎ＿ｓは、それぞれ負電圧レベルシフタ４４，４５によりＶＣＣ／ＶＥＥＳレベルに変換される。

ここで、スイッチ３４に電圧ＶＳＳを通すためには、ゲートレベルが電圧ＶＤＤでは低すぎるため、負電圧レベルシフタの正側電源は電圧ＶＤＤより高い電圧、例えば電圧ＶＣＣ等が必要となる。

図５（Ｃ）は、電圧ＶＭＧＢＮＰを発生する回路を示す。
電圧制御線Ｌ２は、電圧ＶＭＧＢＮＰを供給する。

電圧制御線Ｌ２には、スイッチ３６を通して電圧ＶＰＰＣが供給され、スイッチ３７を通して電圧ＶＤＤが供給される。

スイッチ３６として１段以上のＰＭＯＳトランジスタが用いられる。スイッチ３７として１段以上のＮチャネルＭＯＳトランジスタが用いられる。

動作モードにより、電圧ＶＰＰＣ，ＶＤＤのいずれかが選択されて電圧ＶＭＧＢＮＰとして電圧制御線Ｌ２に供給される。

選択信号ｓｅｌｂｎｐ＿ｃおよび選択信号ｓｅｌｂｎｐ＿ｄは、それぞれ電圧ＶＰＰＣまたは電圧ＶＤＤを選択するためのＶＤＤレベルの選択信号である。

選択信号ｓｅｌｂｎｐ＿ｃおよびｓｅｌｂｎｐ＿ｄは、それぞれ正電圧レベルシフタ４６，４７によりＶＰＰＣ／ＶＤＤレベルに変換される。

図５（Ｄ）は、電圧ＶＭＧＢＮＮを発生する回路を示す。
電圧制御線Ｌ３は、電圧ＶＭＧＢＮＮを供給する。

電圧制御線Ｌ３には、スイッチ３８を通して電圧ＶＳＳが供給され、スイッチ３９を通して電圧ＶＥＥＳが供給され、スイッチ４０を通して電圧ＶＥＥＭが供給される。

動作モードにより、電圧ＶＳＳ，ＶＥＥＳ，ＶＥＥＭのいずれかが選択されて電圧ＶＭＧＢＮＮとして電圧制御線Ｌ３に供給される。

スイッチ３８～４０として１段以上のＮＭＯＳトランジスタが用いられる。
選択信号ｓｅｌｂｎｎ＿ｇ、ｓｅｌｂｎｎ＿ｓおよびｓｅｌｂｎｎ＿ｍは、それぞれ電圧ＶＳＳ、ＶＥＥＳまたはＶＥＥＭを選択するためのVDDレベルの選択信号である。

選択信号ｓｅｌｂｎｎ＿ｇ、ｓｅｌｂｎｎ＿ｓおよびｓｅｌｂｎｎ＿ｍは、それぞれ負電圧レベルシフタ４８，４９，５０によりＶＣＣ／ＶＥＥＭレベルに変換される。

図６は、図２における高電圧スイッチ回路の別の具体的な構成例を示す図である。
図６（Ａ）は、電圧ＶＭＧＰＰを発生する回路を示す。

電圧制御線Ｌ４は、電圧ＶＭＧＰＰを供給する。
電圧制御線Ｌ４には、スイッチ５１を通して電圧ＶＰＰＡが供給され、スイッチ５２を通して電圧ＶＤＤが供給される。

動作モードにより、電圧ＶＰＰＡ，ＶＤＤのいずれかが選択されて電圧ＶＭＧＰＰとして電圧制御線Ｌ４に供給される。

選択信号ｓｅｌｇｐｐ＿ａおよびｓｅｌｇｐｐ＿ｄはそれぞれ電圧ＶＰＰＡまたは電圧ＶＤＤを選択するためのＶＤＤレベルの選択信号である。

選択信号ｓｅｌｇｐｐ＿ａおよびｓｅｌｇｐｐ＿ｄは、それぞれ正電圧レベルシフタ６２、６３によりＶＰＰＡ/ＶＤＤレベルに変換される。

図６（Ｂ）は、電圧ＶＭＧＰＮを発生する回路を示す。
電圧制御線Ｌ５は、電圧ＶＭＧＰＮを供給する。

電圧制御線Ｌ５には、スイッチ５３を通して電圧ＶＰＰＣが供給され、スイッチ５４を通して電圧ＶＳＳが供給され、スイッチ５５を通して電圧ＶＥＥＳが供給される。

動作モードにより、電圧ＶＰＰＣ，ＶＳＳ，ＶＥＥＳのいずれかが選択されて電圧ＶＭＧＰＮとして電圧制御線Ｌ５に供給される。

選択信号ｓｅｌｇｐｎ＿ｃ、ｓｅｌｂｇｐｎ＿ｇおよびｓｅｌｇｐｎ＿ｓはそれぞれ電圧ＶＰＰＣ、ＶＳＳまたはＶＥＥＳを選択するためのＶＤＤレベルの選択信号である。

選択信号ｓｅｌｇｐｎ＿ｃは正電圧レベルシフタ６４よりＶＰＰＣ/ＶＤＤレベルに変換され、選択信号ｓｅｌｇｐｎ＿ｇ及びｓｅｌｇｐｎ＿ｓはそれぞれ負電圧レベルシフタ６５、６６によりＶＣＣ/ＶＥＥＳレベルに変換される。

図６（Ｃ）は、電圧ＶＭＧＮＰを発生する回路を示す。
電圧制御線Ｌ６は、電圧ＶＭＧＮＰを供給する。

電圧制御線Ｌ６には、スイッチ５６を通して電圧ＶＰＰＡと、スイッチ５７を通して電圧ＶＰＰＣと、スイッチ５８を通して電圧ＶＤＤが供給される。

動作モードにより、電圧ＶＰＰＡ，ＶＰＰＣ，ＶＤＤのいずれかが選択されて電圧ＶＭＧＮＰとして電圧制御線Ｌ６に供給される。

選択信号ｓｅｌｇｎｐ＿ａ、ｓｅｌｇｎｐ＿ｃおよびｓｅｌｇｎｐ＿ｄはそれぞれ電圧ＶＰＰＡ、ＶＰＰＣまたはＶＤＤを選択するためのＶＤＤレベルの選択信号である。

選択信号ｓｅｌｇｎｐ＿ａ、ｓｅｌｇｎｐ＿ｃおよびｓｅｌｇｎｐ＿ｄはそれぞれ正電圧レベルシフタ６７、６８、６９よりＶＰＰＡ/ＶＤＤレベルに変換される。

図６（Ｄ）は、電圧ＶＭＧＮＮを発生する回路を示す。
電圧制御線Ｌ７は、電圧ＶＭＧＮＮを供給する。

電圧制御線Ｌ７には、スイッチ５９を通して電圧ＶＤＤと、スイッチ６０を通して電圧ＶＳＳと、スイッチ６１を通して電圧ＶＥＥＭがそれぞれ供給される。

動作モードにより、電圧ＶＤＤ，ＶＳＳ，ＶＥＥＭのいずれかが選択されて電圧ＶＭＧＮＮとして電圧制御線Ｌ７に供給される。

選択信号ｓｅｌｇｎｎ＿ｄ、ｓｅｌｇｎｎ＿ｇおよびｓｅｌｇｎｎ＿ｍはそれぞれＶＤＤ、ＶＳＳまたはＶＥＥＭを選択するためのＶＤＤレベルの選択信号である。

選択信号ｓｅｌｇｎｎ＿ｇおよびｓｅｌｇｎｎ＿ｍはそれぞれ負電圧レベルシフタ７０、７１によりＶＣＣ/ＶＥＥＭレベルに変換される。

選択信号ｓｅｌｇｎｎ＿ｄはＶＤＤ/ＶＳＳレベルのまま使用可能である。
図７は、高電圧スイッチ回路の書込み・消去状態での昇圧電源の選択状態について説明する図である。

図７を参照して、書込み状態と消去状態とで、発生させる電圧の切り替えの態様を説明する。

電圧ＶＭＧＢＰＰとして、電圧ＶＰＰＡと電圧ＶＤＤとを切り替える。
電圧ＶＭＧＢＰＮは、電圧ＶＰＰＣ，ＶＳＳ，ＶＥＥＳとを切り替える。

電圧ＶＭＧＢＮＰは、電圧ＶＰＰＣ，ＶＤＤを切り替える。
電圧ＶＭＧＢＮＮは、電圧ＶＳＳ，ＶＥＥＳ，ＶＥＥＭを切り替える。

電圧ＶＭＧＰＰは、電圧ＶＰＰＡ，ＶＤＤを切り替える。
電圧ＶＭＧＰＮは、電圧ＶＰＰＣ，ＶＳＳとＶＥＥＳを切り替える。

電圧ＶＭＧＮＰは、電圧ＶＰＰＡ，ＶＰＰＣとＶＤＤを切り替える。
電圧ＶＭＧＮＮは、電圧ＶＤＤ、ＶＳＳとＶＥＥＭを切り替える。

なお、ベリファイモードやテストモード等に対応するため、追加のスイッチを設ける必要が生じる場合もあるが、ここでは省略する。

図８は、高電圧デコード回路２４と、ＭＧドライバ回路２３の詳細な構成について説明する図である。

図８を参照して、高電圧デコード回路２４は、ＭＧドライバ回路２３のドライバトランジスタのソース電位を発生するブロックデコーダ２４ａと、ＭＧドライバ回路２３のドライバトランジスタのゲート電位を発生するゲートデコーダ２４ｂとを含む。

本例においては、代表的に選択ブロック／非選択ブロックが各１個ずつの場合について説明する。

ＭＧドライバ回路２３は、メモリゲート線ＭＧＬ＿ｓｓ，ＭＧＬ＿ｕｓ，ＭＧＬ＿ｓｕ，ＭＧＬ＿ｕｕを駆動するゲートドライバ２３１～２３４を含む。

メモリゲート線ＭＧＬ＿ｓｓは、選択ブロックの選択メモリゲートと接続される。
メモリゲート線ＭＧＬ＿ｕｓは、選択ブロックの非選択メモリゲートと接続される。

メモリゲート線ＭＧＬ＿ｓｕは、非選択ブロックの非選択メモリゲートと接続される。
メモリゲート線ＭＧＬ＿ｕｕは、非選択ブロックの非選択メモリゲートと接続される。

ゲートドライバ２３１～２３４は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを含む。

ゲートドライバ２３１のＰチャネルＭＯＳトランジスタは、電圧制御線ＭＧＢＰＬ＿ｓとメモリゲート線ＭＧＬ＿ｓｓとの間に設けられ、そのゲートは電圧制御線ＭＧＰＬ＿ｓと接続される。

ゲートドライバ２３１のＮチャネルＭＯＳトランジスタは、メモリゲート線ＭＧＬ＿ｓｓと電圧制御線ＭＧＢＮＬ＿ｓとの間に設けられ、そのゲートは電圧制御線ＭＧＮＬ＿ｓと接続される。

ゲートドライバ２３２のＰチャネルＭＯＳトランジスタは、電圧制御線ＭＧＢＰＬ＿ｓとメモリゲート線ＭＧＬ＿ｕｓとの間に設けられ、そのゲートは電圧制御線ＭＧＰＬ＿ｕと接続される。

ゲートドライバ２３２のＮチャネルＭＯＳトランジスタは、メモリゲート線ＭＧＬ＿ｕｓと電圧制御線ＭＧＢＮＬ＿ｓとの間に設けられ、そのゲートは電圧制御線ＭＧＮＬ＿ｕと接続される。

ゲートドライバ２３３のＰチャネルＭＯＳトランジスタは、電圧制御線ＭＧＢＰＬ＿ｕとメモリゲート線ＭＧＬ＿ｓｕとの間に設けられ、そのゲートは電圧制御線ＭＧＰＬ＿ｓと接続される。

ゲートドライバ２３３のＮチャネルＭＯＳトランジスタは、メモリゲート線ＭＧＬ＿ｓｕと電圧制御線ＭＧＢＮＬ＿ｕとの間に設けられ、そのゲートは電圧制御線ＭＧＮＬ＿ｓと接続される。

ゲートドライバ２３４のＰチャネルＭＯＳトランジスタは、電圧制御線ＭＧＢＰＬ＿ｕとメモリゲート線ＭＧＬ＿ｕｕとの間に設けられ、そのゲートは電圧制御線ＭＧＰＬ＿ｕと接続される。

ゲートドライバ２３４のＮチャネルＭＯＳトランジスタは、メモリゲート線ＭＧＬ＿ｕｕと電圧制御線ＭＧＢＮＬ＿ｕとの間に設けられ、そのゲートは電圧制御線ＭＧＮＬ＿ｕと接続される。

電圧制御線ＭＧＰＬ＿ｓ，ＭＧＮＬ＿ｓ，ＭＧＰＬ＿ｕ，ＭＧＮＬ＿ｕは、同一列に対して選択ブロック、非選択ブロックで共通に設けられる。

ブロックデコーダ２４ａは、電圧ＶＭＧＢＰＰ，ＶＭＧＢＰＮ，ＶＭＧＢＮＰ，ＶＭＧＢＮＮの入力を受けて、電圧制御線ＭＧＢＰＬ＿ｓ，ＭＧＢＮＬ＿ｓ，ＭＧＢＰＬ＿ｕ，ＭＧＢＮＬ＿ｕをそれぞれ駆動する。

ブロックデコーダ２４ａは、ＭＧＢＰデコーダ２００と、ＭＧＢＮデコーダ２１０とを含む。

ＭＧＢＰデコーダ２００は、電圧ＶＭＧＢＰＰ，ＶＭＧＢＰＮの入力を受けて、電圧制御線ＭＧＢＰＬ＿ｓ，ＭＧＢＰＬ＿ｕを駆動する。

ＭＧＢＮデコーダ２１０は、電圧ＶＭＧＢＮＰ，ＶＭＧＢＮＮの入力を受けて、電圧制御線ＭＧＢＮＬ＿ｓ，ＭＧＢＮＬ＿ｕを駆動する。

ゲートデコーダ２４ｂは、電圧ＶＭＧＢＰＰ，ＶＭＧＢＰＮ，ＶＭＧＢＮＰ，ＶＭＧＢＮＮの入力を受けて、電圧制御線ＭＧＰＬ＿ｓ，ＭＧＮＬ＿ｓ，ＭＧＰＬ＿ｕ，ＭＧＮＬ＿ｕをそれぞれ駆動する。

ゲートデコーダ２４ｂは、ＭＧＰデコーダ２２０と、ＭＧＮデコーダ２３０とを含む。
ＭＧＰデコーダ２２０は、電圧ＶＭＧＰＰ，ＶＭＧＰＮの入力を受けて、電圧制御線ＭＧＰＬ＿ｓ，ＭＧＰＬ＿ｕを駆動する。

ＭＧＮデコーダ２３０は、電圧ＶＭＧＮＰ，ＶＭＧＮＮの入力を受けて、電圧制御線ＭＧＮＬ＿ｓ，ＭＧＮＬ＿ｕを駆動する。

なお、図８において、ゲートデコーダ２４ｂについて、ＭＧドライバ回路２３の耐圧緩和を考慮してＭＧドライバ回路２３のＰチャネルＭＯＳトランジスタのゲート用のＭＧＰデコーダ２２０と、ＭＧドライバ回路２３のＮチャネルＭＯＳトランジスタのゲート用のＭＧＮデコーダ２３０とをそれぞれ分けた構成として説明している。しかしながら、ＭＧドライバ回路２３の耐圧に余裕がある場合は、ゲートデコーダ２４ｂについて、ＰチャネルＭＯＳトランジスタのゲート用のデコーダとＮチャネルＭＯＳトランジスタのゲート用のデコーダとを共通のゲートデコーダに置き換えることも当然可能である。

この場合、電圧制御線ＭＧＰＬ＿ｓ，ＭＧＰＬ＿ｕを共通の電圧制御線、電圧制御線ＭＧＮＬ＿ｓとＭＧＮＬ＿ｕを共通の電圧制御線に置き換えることが可能である。

図９は、ブロックデコーダ２４ａの高電位側の電圧制御線を駆動するＭＧＢＰデコーダ２００の構成について説明する図である。

図９を参照して、ＭＧＢＰデコーダ２００は、電圧制御線ＭＧＢＰＬ＿ｓを駆動するドライバ回路２０２ａと電圧制御線ＭＧＢＰＬ＿ｕを駆動するドライバ回路２０２ｂと、ドライバ回路２０２ａを制御するラッチ型レベルシフタ２０１ａと、ドライバ回路２０２ｂを制御するラッチ型レベルシフタ２０１ｂとを含む。

ドライバ回路２０２ａ，２０２ｂ，ラッチ型レベルシフタ２０１ａ，２０１ｂは、高電位側および低電位側の電圧として電圧ＶＭＧＢＰＰ，ＶＭＧＢＰＮの入力をそれぞれ受ける。

ラッチ型レベルシフタ２０１ａ，２０１ｂには、ブロック選択信号が入力される。制御信号としてＶＤＤレベルのブロック選択信号ＢＬＫＰ＿ｓ，ＢＬＫＰ＿ｕが入力される。

ブロック選択信号はブロックの数だけ入力される。
本例においては、複数のブロックとして２つのブロックを設ける場合が示されており、代表的に選択ブロック／非選択ブロックが各１個ずつの場合について説明する。

本例においては、ブロック選択信号ＢＬＫＰ＿ｓが「Ｈ」レベルに設定される。ブロック選択信号ＢＬＫＰ＿ｕは「Ｌ」レベルに設定される。

なお、ブロック選択信号ＢＬＫＰ＿ｓとＢＬＫＰ＿ｕとは、個別に全選択／全非選択等の制御が必要であるため、必ずしも同じ信号ではない。

ブロック選択信号ＢＬＫＰ＿ｓは、ラッチ型レベルシフタ２０１ａよりＶＤＤ／ＶＳＳレベルから電圧ＶＭＧＢＰＰ／ＶＭＧＢＰＮレベルに変換される。

ブロック選択信号ＢＬＫＰ＿ｕは、ラッチ型レベルシフタ２０１ｂよりＶＤＤ／ＶＳＳレベルから電圧ＶＭＧＢＰＰ／ＶＭＧＢＰＮレベルに変換される。

ラッチ型レベルシフタ２０１ａ，２０１ｂに変換された信号に従いドライバ回路２０２ａ，２０２ｂが電圧制御線ＭＧＢＰＬ＿ｓ，ＭＧＢＰＬ＿ｕを駆動する。

図１０は、ブロックデコーダ２４ａの低電位側の電圧制御線を駆動するＭＧＢＮデコーダの構成について説明する図である。

図１０を参照して、ＭＧＢＮデコーダは、電圧制御線ＭＧＢＮＬ＿ｓを駆動するドライバ回路２１２ａと電圧制御線ＭＧＢＮＬ＿ｕを駆動するドライバ回路２１２ｂと、ドライバ回路２１２ａを制御するラッチ型レベルシフタ２１１ａと、ドライバ回路２１２ｂを制御するラッチ型レベルシフタ２１１ｂとを含む。

ドライバ回路２１２ａ，２１２ｂ，ラッチ型レベルシフタ２１１ａ，２１１ｂは、高電位側および低電位側の電圧として電圧ＶＭＧＢＮＰ，ＶＭＧＢＮＮの入力をそれぞれ受ける。

ラッチ型レベルシフタ２１１ａ，２１１ｂには、ブロック選択信号が入力される。ブロック選択信号としてＶＤＤレベルの制御信号ＢＬＫＮ＿ｓ，ＢＬＫＮ＿ｕが入力される。

本例においては、ブロック選択信号ＢＬＫＮ＿ｓが「Ｈ」レベルに設定される。ブロック選択信号ＢＬＫＮ＿ｕは「Ｌ」レベルに設定される。

なお、制御信号ＢＬＫＮ＿ｓとＢＬＫＮ＿ｕとは、個別に全選択／全非選択等の制御が必要であるため、必ずしも同じ信号ではない。

ブロック選択信号ＢＬＫＮ＿ｓは、ラッチ型レベルシフタ２１１ａによりＶＤＤ／ＶＳＳレベルから電圧ＶＭＧＢＮＰ／ＶＭＧＢＮＮレベルに変換される。

ブロック選択信号ＢＬＫＮ＿ｕは、ラッチ型レベルシフタ２１１ｂによりＶＤＤ／ＶＳＳレベルから電圧ＶＭＧＢＮＰ／ＶＭＧＢＮＮレベルに変換される。

ラッチ型レベルシフタ２１１ａ，２１１ｂに変換された信号に従いドライバ回路２１２ａ，２１２ｂが電圧制御線ＭＧＢＮＬ＿ｓ，ＭＧＢＮＬ＿ｕを駆動する。

図１１は、ゲートデコーダ２４ｂの電圧制御線を駆動するＭＧＰデコーダの構成について説明する図である。

図１１を参照して、ＭＧＰデコーダは、電圧制御線ＭＧＰＬ＿ｓを駆動するドライバ回路２２２ａと電圧制御線ＭＧＰＬ＿ｕを駆動するドライバ回路２２２ｂと、ドライバ回路２２２ａを制御するラッチ型レベルシフタ２２１ａと、ドライバ回路２２２ｂを制御するラッチ型レベルシフタ２２１ｂとを含む。

ドライバ回路２２２ａ，２２２ｂ，ラッチ型レベルシフタ２２１ａ，２２１ｂは、高電位側および低電位側の電圧として電圧ＶＭＧＰＰ，ＶＭＧＰＮの入力をそれぞれ受ける。

ラッチ型レベルシフタ２２１ａ，２２１ｂには、ゲート選択信号が入力される。制御信号としてＶＤＤレベルのゲート選択信号ＧＡＴＥ＿ｓ，ＧＡＴＥ＿ｕが入力される。

ゲート選択信号は、各ブロックにおけるメモリセルの行数分入力される。
本例においては、各ブロックにおいて２行のメモリセル行が設けられる場合が示されており、代表的に選択ゲート／非選択ゲートが各１個ずつの場合について説明する。

本例においては、ゲート選択信号ＧＡＴＥ＿ｓが「Ｈ」レベルに設定される。ゲート選択信号ＧＡＴＥ＿ｕは「Ｌ」レベルに設定される。

なお、ゲート選択信号ＧＡＴＥ＿ｓとＧＡＴＥ＿ｕとは、個別に全選択／全非選択等の制御が必要であるため、必ずしも同じ信号ではない。

ゲート選択信号ＧＡＴＥ＿ｓは、ラッチ型レベルシフタ２２１ａによりＶＤＤ／ＶＳＳレベルから電圧ＶＭＧＰＰ／ＶＭＧＰＮレベルに変換される。

ゲート選択信号ＧＡＴＥ＿ｕは、ラッチ型レベルシフタ２２１ｂによりＶＤＤ／ＶＳＳレベルから電圧ＶＭＧＰＰ／ＶＭＧＰＮレベルに変換される。

ラッチ型レベルシフタ２２１ａ，２２１ｂに変換された信号に従いドライバ回路２２２ａ，２２２ｂが電圧制御線ＭＧＰＬ＿ｓ，ＭＧＰＬ＿ｕを駆動する。

図１２は、ゲートデコーダ２４ｂの電圧制御線を駆動するＭＧＮデコーダの構成について説明する図である。

図１２を参照して、ＭＧＮデコーダは、電圧制御線ＭＧＮＬ＿ｓを駆動するドライバ回路２３２ａと電圧制御線ＭＧＮＬ＿ｕを駆動するドライバ回路２３２ｂと、ドライバ回路２３２ａを制御するラッチ型レベルシフタ２３１ａと、ドライバ回路２３２ｂを制御するラッチ型レベルシフタ２３１ｂとを含む。

ドライバ回路２３２ａ，２３２ｂ，ラッチ型レベルシフタ２３１ａ，２３１ｂは、高電位側および低電位側の電圧として電圧ＶＭＧＮＰ，ＶＭＧＮＮの入力をそれぞれ受ける。

ラッチ型レベルシフタ２３１ａ，２３１ｂには、ゲート選択信号が入力される。ゲート選択信号としてＶＤＤレベルの制御信号ＧＡＴＥｓ＿，ＧＡＴＥ＿ｕが入力される。

ゲート選択信号ＧＡＴＥ＿ｓは、ラッチ型レベルシフタ２３１ａよりＶＤＤ／ＶＳＳレベルから電圧ＶＭＧＮＰ／ＶＭＧＮＮレベルに変換される。

ゲート選択信号ＧＡＴＥ＿ｕは、ラッチ型レベルシフタ２３１ｂよりＶＤＤ／ＶＳＳレベルから電圧ＶＭＧＮＰ／ＶＭＧＮＮレベルに変換される。

ラッチ型レベルシフタ２３１ａ，２３１ｂに変換された信号に従いドライバ回路２３２ａ，２３２ｂが電圧制御線ＭＧＮＬ＿ｓ，ＭＧＮＬ＿ｕを駆動する。

図１３は、ラッチ型レベルシフタの構成を説明する回路図である。
なお、各ラッチ型レベルシフタの構成は同一であるので、以降においては、その詳細な説明については繰り返さない。

ラッチ型レベルシフタは、ＰチャネルＭＯＳトランジスタＭＰ０，ＭＰ１，ＭＰ６，ＭＰ７と、ＮチャネルＭＯＳトランジスタＭＮ０～ＭＮ７と、インバータＩＶとを含む。

インバータＩＶは、入力信号ｉｎｎを反転した信号ｉｎｐを出力する。
ＰチャネルＭＯＳトランジスタＭＰ０は、ノードＮ３とノードＮ０との間に設けられ、そのゲートは、ノードＮ１と接続される。

ＰチャネルＭＯＳトランジスタＭＰ１は、ノードＮ３とノードＮ１との間に設けられ、そのゲートはノードＮ０と接続される。

ノードＮ３は、高電位側端子ｕｐが接続される。
ＮチャネルＭＯＳトランジスタＭＮ２，ＭＮ４は、ノードＮ０とノードＮ２との間に設けられ、それぞれのゲートは、制御信号ｅｎおよび入力信号ｉｎｐの入力をそれぞれ受ける。

ＮチャネルＭＯＳトランジスタＭＮ０は、ＮチャネルＭＯＳトランジスタＭＮ２，ＭＮ４と並列にノードＮ０とノードＮ２との間に設けられ、そのゲートは、ノードＮ１と接続される。

ノードＮ２は、低電位側端子ｕｎが供給される。
ＮチャネルＭＯＳトランジスタＭＮ３，ＭＮ５は、ノードＮ１とノードＮ２との間に設けられ、それぞれのゲートは、制御信号ｅｎおよび入力信号ｉｎｎの入力をそれぞれ受ける。

ＮチャネルＭＯＳトランジスタＭＮ１は、ＮチャネルＭＯＳトランジスタＭＮ３，ＭＮ５と並列にノードＮ１とノードＮ２との間に設けられ、そのゲートは、ノードＮ０と接続される。

ＰチャネルＭＯＳトランジスタＭＰ６とＮチャネルＭＯＳトランジスタＭＮ６は、ノードＮ３とノードＮ２との間に直列に接続され、そのゲートは、ノードＮ０と接続される。

ＰチャネルＭＯＳトランジスタＭＰ６とＮチャネルＭＯＳトランジスタＭＮ６の接続ノードＮ４から出力信号ｏｕｔが出力される。

ＰチャネルＭＯＳトランジスタＭＰ７とＮチャネルＭＯＳトランジスタＭＮ７は、ノードＮ３とノードＮ２との間に直列に接続され、そのゲートは、ノードＮ１と接続される。

ＰチャネルＭＯＳトランジスタＭＰ７とＮチャネルＭＯＳトランジスタＭＮ７の接続ノードＮ５から出力信号ｏｕｔ＿ｎが出力される。

入力信号ｉｎｎと入力信号ｉｎｐは、互いに相補の信号である。
例えば、制御信号ｅｎが「Ｈ」レベルであり、入力信号ｉｎｎが「Ｈ」レベルである場合について説明する。このとき、入力信号ｉｎｐは「Ｌ」レベルである。

この状態においては、ＮチャネルＭＯＳトランジスタＭＮ３，ＭＮ５が導通する。
これにより、ノードＮ１は、電圧ｕｎと接続される。

一方、ノードＮ１が「Ｌ」レベルに設定されるに従い、ＰチャネルＭＯＳトランジスタＭＰ０がオンする。これに伴い、ノードＮ０が「Ｈ」レベルとなる。

ノードＮ０，Ｎ１が「Ｈ」レベル、「Ｌ」レベルに従い、ＮチャネルＭＯＳトランジスタＭＮ６およびＰチャネルＭＯＳトランジスタＭＰ７がオンする。したがって、出力信号ｏｕｔ，ｏｕｔ＿ｎは、それぞれ「Ｌ」レベル、「Ｈ」レベルに設定される。

一方、制御信号ｅｎが「Ｈ」レベルであり、入力信号ｉｎｎが「Ｌ」レベルである場合について説明する。このとき、入力信号ｉｎｐは「Ｈ」レベルである。

この状態においては、ＮチャネルＭＯＳトランジスタＭＮ２，ＭＮ４が導通する。
これにより、ノードＮ０は、電圧ｕｎと接続される。

ノードＮ０が「Ｌ」レベルに設定されると、ＰチャネルＭＯＳトランジスタＭＰ１がオンする。これに伴い、ノードＮ１が「Ｈ」レベルとなる。

ノードＮ０，Ｎ１が「Ｌ」レベル、「Ｈ」レベルになると、ＰチャネルＭＯＳトランジスタＭＰ６およびＮチャネルＭＯＳトランジスタＭＮ７がオンする。したがって、出力信号ｏｕｔ，ｏｕｔ＿ｎは、それぞれ「Ｈ」レベル、「Ｌ」レベルに設定される。

なお、上記の図９～１２のラッチ型レベルシフタでは制御信号ｅｎが省略されている。また、本例においては、入力信号をインバータ等を組み合わせて相補化する場合について説明している。さらに、出力信号についても２つの出力信号が出力される構成について説明しているが、使用しない側はオープン状態としても良い。

図１４は、高電圧デコーダ回路の書込み・消去状態での電圧制御線およびメモリゲート線の状態について説明する図である。

図１４を参照して、初期状態、書込み状態と消去状態とで、電圧制御線に供給する昇圧電圧の切り替えの態様を説明する。

また、初期状態、書込待機、書込印加、消去待機、消去印加時において電圧を切り替えることで、ゲート選択線の電圧を切り替える。

より詳細には、電圧制御線ＭＧＢＰＬ＿ｓ，ＭＧＢＰＬ＿ｕ，ＭＧＢＮＬ＿ｓ，ＭＧＢＮＬ＿ｕ，ＭＧＰＬ＿ｓ，ＭＧＰＬ＿ｕ，ＭＧＮＬ＿ｓ，ＭＧＮＬ＿ｕは、初期状態、書込待機、書込印加、消去待機、消去印加時において電圧が切り替わる。

これに従いゲート選択線ＭＧＬ_ｓｓ，ＭＧＬ＿ｓｕ，ＭＧＬ＿ｕｓ，ＭＧＬ＿ｕｕの電圧が切り替わる。

図１５は、メモリセルのバイアス状態を実現するための、各状態での昇圧電圧の出力例について説明する図である。

図１５に示されるように、各状態に応じて電圧ＶＰＰＡ，ＶＰＰＢ，ＶＰＰＣ，ＶＰＰＲ，ＶＥＥＭ，ＶＥＥＶ，ＶＥＥＳの電圧レベルが切り替わる。

図１６は、書込み時の電圧および電圧制御線について説明するタイミングチャート図である。

図１６を参照して、［ＩＳ］は、書き換え開始前の初期状態を示す。［ＰＨ］は、プログラムパルス印加前の書込待機状態を示す。換言すると、高電圧デコード回路２４に入力されるアドレスを切り替えることができる中間状態である。［ＰＰ］は、プログラムパルス印加時の書込印加状態を示す。

時刻Ｔ１において［ＩＳ］から［ＰＨ］への状態遷移が開始される。
時刻Ｔ２においてパルスが印加されるアドレスが選択され、時刻Ｔ３で［ＰＨ］から［ＰＰ］への状態遷移が開始される。

まず、［ＩＳ］においては、電圧ＶＰＰＲ以外の昇圧電圧は停止している。
電圧ＶＰＰＡ＝ＶＰＰＣ＝ＶＤＤ＝１Ｖに設定されている。

また、電圧ＶＥＥＭ＝ＶＥＥＳ＝ＶＳＳ＝０Ｖに設定されている。
この時、高電圧スイッチ回路２５は、ブロックデコーダ２４ａに対して、電圧ＶＭＧＢＰＰ＝電圧ＶＰＰＡ（１Ｖ）、電圧ＶＭＧＢＰＮ＝電圧ＶＳＳ（０Ｖ）、電圧ＶＭＧＢＮＰ＝電圧ＶＤＤ（１Ｖ）、電圧ＶＭＧＢＮＮ＝電圧ＶＳＳ（０Ｖ）を選択して出力する。

高電圧スイッチ回路２５は、ゲートデコーダ２４ｂに対して、電圧ＶＭＧＰＰ＝電圧ＶＤＤ（１Ｖ）、電圧ＶＭＧＰＮ＝電圧ＶＳＳ（０Ｖ）、電圧ＶＭＧＮＰ＝電圧ＶＤＤ（１Ｖ)、電圧ＶＭＧＮＮ＝電圧ＶＳＳ（０Ｖ）を選択して出力する。

高電圧デコード回路２４は、電圧制御線ＭＧＢＰＬ＿ｓ＝電圧ＶＭＧＢＰＮ（０Ｖ）、電圧制御線ＭＧＢＮＬ＿ｓ＝電圧ＭＧＢＮＮ（０Ｖ）、電圧制御線ＭＧＰＬ＿ｕ＝電圧ＶＭＧＰＰ（１Ｖ）、電圧制御線ＭＧＮＬ＿ｕ＝電圧ＶＭＧＮＰ（１Ｖ）に設定する。したがって、全メモリゲートＭＧは全非選択状態（０Ｖ）である。

時刻Ｔ１において、昇圧電圧が活性化されると、電圧ＶＰＰＡが１Ｖから５Ｖ、電圧ＶＰＰＣが１Ｖから３Ｖ、電圧ＶＥＥＭが０Ｖから－３Ｖ、電圧ＶＥＥＳが０Ｖから－０．５Ｖにそれぞれ変化する。

同時に、ブロックデコーダ２４ａには、図７で説明したように高電圧スイッチ回路２５の切り替えが実施されるため、電圧ＶＭＧＢＰＰが１Ｖ（電圧ＶＤＤ）から５Ｖ（電圧ＶＰＰＡ）、電圧ＶＭＧＢＮＰが１Ｖ（電圧ＶＤＤ）から３Ｖ（電圧ＶＰＰＣ）にそれぞれ切り替えられて入力される。このとき、電圧ＶＭＧＢＰＮ及び電圧ＶＭＧＢＮＮは０Ｖから変化しない。

同様に、ゲートデコーダ２４ｂには、高電圧スイッチ回路２５の切り替えが実施されるため、電圧ＶＭＧＰＰが１Ｖ（電圧ＶＤＤ)から５Ｖ（電圧ＶＰＰＡ）、電圧ＶＭＧＮＰが１Ｖ（電圧ＶＤＤ）から３Ｖ（電圧ＶＰＰＣ）にそれぞれ切り替えられて入力される。このとき、電圧ＶＭＧＰＮ及び電圧ＶＭＧＮＮは０Ｖから変化しない。

高電圧デコード回路２４は、電圧制御線ＭＧＢＰＬ＿ｓ＝電圧制御線ＭＧＢＰＬ＿ｕ＝電圧制御線ＭＧＢＮＬ＿ｓ＝電圧制御線ＭＢＢＮＬ＿ｕ＝０Ｖのまま維持する。

高電圧デコード回路２４は、電圧制御線ＭＧＰＬ＿ｓ及びＭＧＰＬ＿ｕを１Ｖ（電圧ＶＤＤ）から５Ｖ（電圧ＶＰＰＡ）、ＭＧＮＬ＿ｓ及びＭＧＮＬ＿ｕを１Ｖ（ＶＤＤ）から３Ｖ（電圧ＶＰＰＣ）にそれぞれ設定する。この時点ではメモリゲートＭＧは全非選択状態（０Ｖ）のままである。

時刻Ｔ２において、書込印加状態となりパルス印加アドレスが選択されると、高電圧デコード回路２４は、電圧制御線ＭＧＢＰＬ＿ｓを０Ｖから５Ｖ（電圧ＶＭＧＢＰＰ）、電圧制御線ＭＧＰＬ＿ｓを５Ｖから０Ｖ（電圧ＶＭＧＰＮ）、電圧ＭＧＮＬ＿ｓを３Ｖから０Ｖ（電圧ＶＭＧＮＮ）にそれぞれ設定する。このとき、電圧制御線ＭＧＢＮＬ＿ｓは０Ｖ（電圧ＶＭＧＢＮＮ）から変化させない。

この段階で、選択ブロック／選択メモリゲートＭＧのみ０Ｖから５Ｖ（電圧制御線ＭＧＢＰＬ＿Ｓ）となり、その他のメモリゲートＭＧは非選択（０Ｖ）のままである。

時刻Ｔ３において、昇圧電圧が中間レベルからパルス印加レベルに遷移すると、電圧ＶＰＰＡが５Ｖから１１Ｖとなる。このとき、他の昇圧電圧はそのままの電圧レベルを維持する。

同時に、ブロックデコーダ２４ａには、図７で説明したように高電圧スイッチ回路２５の切り替えが実施されるため、電圧ＶＭＧＢＰＰが５Ｖから１１Ｖ（電圧ＶＰＰＡ）、電圧ＶＭＧＢＰＮが０Ｖから３Ｖ（電圧ＶＰＰＣ）、電圧ＶＭＧＢＮＰが３Ｖから１Ｖ(電圧ＶＤＤ）、電圧ＶＭＧＢＮＮが０Ｖから－０．５Ｖ（電圧ＶＥＥＳ）にそれぞれ切り替えられて入力される。

ゲートデコーダ２４ｂには、電圧ＶＭＧＰＰが５Ｖから１１Ｖ（電圧ＶＰＰＡ）、電圧ＶＭＧＰＮが０Ｖから３Ｖ（電圧ＶＰＰＣ）、電圧ＶＭＧＮＮが０Ｖから１Ｖ（電圧ＶＤＤ）にそれぞれ切り替えられて入力される。電圧ＶＭＧＮＰは、３Ｖ（電圧ＶＰＰＣ）から変化させない。

高電圧デコード回路２４は、電圧制御線ＭＧＢＰＬ＿ｓを５Ｖから１１Ｖ（電圧ＶＭＧＢＰＰ）、電圧制御線ＭＧＢＮＬ＿ｓを０Ｖから１Ｖ（電圧ＶＭＧＢＮＰ）、電圧制御線ＭＧＰＬ＿ｓを０Ｖから３Ｖ（電圧ＶＭＧＰＮ）、電圧制御線ＭＧＮＬ＿ｓを０Ｖから１Ｖ（電圧ＶＭＧＮＮ）に変更する。

また、高電圧デコード回路２４は、電圧制御線ＭＧＢＰＬ＿ｕを０Ｖから３Ｖ（電圧ＶＭＧＢＰＮ）、電圧制御線ＭＧＢＮＬ＿ｕを０Ｖから１Ｖ（電圧ＶＭＧＢＮＰ）、電圧制御線ＭＧＰＬ＿ｕを５Ｖから１１Ｖ（電圧ＶＭＧＰＰ）に変更する。また、電圧制御線ＭＧＮＬ＿ｕを３Ｖ（電圧ＶＭＧＮＰ）から変化させない。

その結果、選択ブロック／選択ＭＧは、５Ｖから１１Ｖ（電圧制御線ＭＧＢＰＬ＿ｓ）、選択ブロック／非選択ＭＧおよび非選択ブロックの選択／非選択ＭＧはすべて０Ｖから１Ｖ（電圧ＶＤＤ）となる。

次に、消去時の動作について説明する。
図１７は、消去動作時の電圧および電圧制御線について説明するタイミングチャート図である。

図１７を参照して、[ＩＳ]は、消去開始前の初期状態で図１６の[ＩＳ]と同じ状態である。

［ＥＨ］は、消去パルス印加前で、消去待機状態を示す。換言すると、高電圧デコード回路２４に入力されるアドレスを切り替えることができる中間状態である。[ＥＰ]は、消去パルスの印加状態を示す。

時刻Ｔ４において[ＩＳ]から[ＥＨ]への状態遷移が開始される。
時刻Ｔ５でパルスが印加されるアドレスが選択され、時刻Ｔ６において、[ＥＨ]から[ＥＰ]への状態遷移が開始される。[ＩＳ]の状態は図１６と同様である。

時刻Ｔ４において昇圧電圧が活性される。
昇圧回路２６は、電圧ＶＰＰＡを１Ｖから５Ｖ、電圧ＶＰＰＣを１Ｖから３Ｖ、電圧ＶＥＥＭを０Ｖから－３Ｖ、電圧ＶＥＥＳを０Ｖから－０．５Ｖにそれぞれ変更する。

高電圧スイッチ回路２５は、ブロックデコーダ２４ａに対して、電圧ＶＭＧＢＰＰを１Ｖ（ＶＤＤ）から５Ｖ（電圧ＶＰＰＡ）、電圧ＶＭＧＢＮＰを１Ｖ（電圧ＶＤＤ）から３Ｖ（電圧ＶＰＰＣ）にそれぞれ変更して出力する。

電圧ＶＭＧＢＰＮ＝電圧ＶＭＧＢＮＮ＝０Ｖは変化しない。
同様に、高電圧スイッチ回路２５は、ゲートデコーダ２４ｂに対して、電圧ＶＭＧＰＰを１Ｖ（電圧ＶＤＤ）から５Ｖ（電圧ＶＰＰＡ）、電圧ＶＭＧＮＰを１Ｖ（電圧ＶＤＤ)から５Ｖ（電圧ＶＰＰＡ）に変更して出力する。このとき、電圧ＶＭＧＰＮおよび電圧ＶＭＧＮＮは０Ｖから変化しない。

高電圧デコード回路２４は、電圧制御線ＭＧＢＰＬ＿ｓ，ＭＧＢＰＬ＿ｕ，ＭＧＢＮＬ＿ｓ，ＭＧＢＮＬ＿ｕは０Ｖから変化させない。一方、高電圧デコード回路２４は、電圧制御線ＭＧＰＬ＿ｓおよびＭＧＰＬ＿ｕを１Ｖ（電圧ＶＤＤ）から５Ｖ（電圧ＶＰＰＡ）、電圧制御線ＭＧＮＬ＿ｓおよびＭＧＮＬ＿ｕを１Ｖ（電圧ＶＤＤ）から５Ｖ（電圧ＶＰＰＡ）に変更して設定する。この時点では、メモリゲートＭＧは全非選択状態（０Ｖ）である。

時刻Ｔ５において、消去印加状態となりパルス印加アドレスが選択されると、高電圧デコード回路２４は、電圧制御線ＭＧＢＰ＿ｓを０Ｖから５Ｖ（電圧ＶＭＧＢＰＰ）に変更して設定する。また、電圧制御線ＭＧＢＮＬ＿ｓを０Ｖ（電圧ＶＭＧＢＮＮ）、電圧制御線ＭＧＰＬ＿ｓを５Ｖ（電圧ＶＭＧＰＰ）、電圧制御線ＭＧＮＬ＿ｓを５Ｖ（電圧ＶＭＧＮＰ）に設定する。

一方、高電圧デコード回路２４は、電圧制御線ＭＧＢＰＬ＿ｕを０Ｖから５Ｖ（電圧ＶＭＧＢＰＰ）、電圧制御線ＭＧＰＬ＿ｕを５Ｖから０Ｖ（電圧ＶＭＧＰＮ）、電圧制御線ＭＧＮＬ＿ｕを５Ｖから０Ｖ（電圧ＶＭＧＮＮ）に変更して設定し、電圧制御線ＭＧＢＮ＿ｕは０Ｖ（電圧ＶＭＧＢＮＮ）から変化させない。この段階では、全てのメモリゲートＭＧはまだ非選択状態（０Ｖ）である。

時刻Ｔ６において、昇圧電圧が中間レベルからパルス印加レベルに遷移すると、電圧ＶＰＰＭは－３Ｖから－８Ｖに設定される。他の昇圧信号はそのままの電圧を維持する。

ブロックデコーダ２４ａには、図７で説明したように高電圧スイッチ回路２５の切り替えが実施されるため、電圧ＶＭＧＢＰＰを５Ｖから１１Ｖ（電圧ＶＰＰＡ）、電圧ＶＭＧＢＰＮを０Ｖから－０．５Ｖ（電圧ＶＥＥＳ）、電圧ＶＭＧＢＮＰを３Ｖから１Ｖ（電圧ＶＤＤ）、ＶＭＧＢＮＮを０Ｖから－８Ｖ（電圧ＶＥＥＭ）に切り替えて入力される。

ゲートデコーダ２４ｂには、電圧ＶＭＧＰＰを５Ｖから１Ｖ（電圧ＶＤＤ）、電圧ＶＭＧＰＮを０Ｖから－０．５Ｖ（電圧ＶＥＥＳ）、電圧ＶＭＧＮＰを３Ｖから１Ｖ（電圧ＶＤＤ）、電圧ＶＭＧＮＮを０Ｖから－８Ｖ（電圧ＶＥＥＭ）にそれぞれ切り替えられて入力される。

高電圧デコード回路２４は、電圧制御線ＭＧＢＰＬ＿ｓを５Ｖから１Ｖ（電圧ＶＭＧＢＰＰ）、電圧制御線ＭＧＢＮＬ＿ｓを０Ｖから－８Ｖ（電圧ＶＭＧＢＮＮ）、電圧制御線ＭＧＰＬ＿ｓを５Ｖから１Ｖ（電圧ＶＭＧＰＰ）、ＭＧＮＬ＿ｓを５Ｖから１Ｖ（電圧ＶＭＧＮＰ)に変更して設定する。高電圧デコード回路２４は、電圧制御線ＭＧＢＰＬ＿ｕを５Ｖから１Ｖ（電圧ＶＭＧＢＰＰ）、電圧制御線ＭＧＢＮＬ＿ｕを０Ｖから１Ｖ（電圧ＶＭＧＢＮＰ）、電圧制御線ＭＧＰＬ＿ｕを０Ｖから－０．５Ｖ（電圧ＶＭＧＰＮ）、電圧制御線ＭＧＮＬ＿ｕを０Ｖから－８Ｖ（電圧ＶＭＧＮＮ）に変更する。その結果、選択ブロック／選択ＭＧは０Ｖから－８Ｖ（電圧制御線ＭＧＢＮＬ＿Ｓ）、非選択ブロック／選択ＭＧは、Ｈｉ－Ｚ（０～１Ｖ）、選択／非選択ブロックの非選択ＭＧは全て０Ｖから１Ｖ（電圧ＶＤＤ）に設定される。

まず、高電圧デコード回路２４において、各ラッチ型レベルシフタおよびドライバ回路の正側電源と負側電源の電位差が十分大きくなければ、高電圧デコード回路２４を構成する高電圧ＭＯＳトランジスタゲートソース間電圧Ｖｇｓが十分に取れない。したがって、信号を正常に処理することができない。

[ＩＳ]状態においては、昇圧電圧が発生していないため、ブロックデコーダ２４ａおよびゲートデコーダ２４ｂは、ともに正電圧ＶＤＤ、負電圧ＶＳＳ（０Ｖ）に設定されている。したがって、正側電源と負側電源の電位差は、正電圧分ＶＤＤである。

電圧ＶＤＤが１Ｖ程度と低い場合には、十分なゲートソース間電圧Ｖｇｓが取れない。しかし、[ＩＳ]状態においては、状態を変化させる必要が無いため、この状態でも問題は生じない。

書き込み／消去動作とも、アドレスを切り替える時刻Ｔ２([ＰＨ]状態)及び時刻Ｔ５([ＥＨ]状態)においては、正側電源と負側電源の電位差は３Ｖ以上である。

ゲートソース間電圧Ｖｇｓが十分取れるためにレベルシフタ反転動作およびゲートドライバ負荷の充電は問題なく可能である。

書込み時の問題は、時刻Ｔ３以降で電圧ＶＭＧＢＮＰ＝電圧ＶＤＤとしたときに発生する。なお、選択ブロック／非選択ＭＧを電圧ＶＤＤにするには、電圧ＶＭＧＢＮＰ＝電圧ＶＤＤとすることが必須となる。非選択ＭＧを電圧ＶＤＤより高くすると、メモリセルに対するディスターブ特性が悪化するため、信頼性を確保するためには電圧ＶＤＤより高い電圧は選択できない。

一方、ゲートドライバにおける耐圧を考えた場合、電圧ＶＤＤより低い電圧では条件が厳しくなるため、電圧ＶＤＤ以外が選択できない。

このため、選択ブロック／非選択ＭＧは、時刻Ｔ３以降で電圧ＶＳＳから電圧ＶＤＤに充電する必要が有り、ブロックデコーダ２４ａおよびゲートデコーダ２４ｂにある程度の駆動能力が必要である。

時刻Ｔ３以降も電圧ＶＭＧＢＮＮ＝ＶＳＳのままであると、［ＰＰ］状態において、ブロックデコーダ２４ａのＭＧＢＮデコーダのＰチャネルＭＯＳトランジスタのゲートソース間電圧Ｖｇｓ＝ＶＤＤしかとれず、電圧制御線ＭＧＢＮＬ＿ｓおよびその先に繋がる選択ブロック／非選択ＭＧが十分に駆動できず、電圧ＶＤＤまで十分に充電することができない。

実施形態１においては、時刻Ｔ１以降において、[ＰＨ]及び[ＰＰ]時に電圧ＶＥＥＳ＝－０．５Ｖを発生させる。

そして、時刻Ｔ３以降で、電圧ＶＭＧＢＮＮ＝－０．５Ｖ（電圧ＶＥＥＳ）に設定する。これにより、ブロックデコーダ２４ａのＭＧＢＮデコーダのＰチャネルＭＯＳトランジスタのゲートソース間電圧Ｖｇｓを１Ｖから１．５Ｖに拡大する。

同様に、消去時の問題は時刻Ｔ６以降で電圧ＶＭＧＢＰＰ＝電圧ＶＤＤ、電圧ＶＭＧＰＰ＝ＶＤＤとした場合に発生する。なお、選択メモリゲートＭＧに電圧ＶＥＥＭ＝－８Ｖを印加するために、電圧ＶＭＧＢＮＮおよび電圧ＶＭＧＮＮは－８Ｖに設定する必要があるが、ゲートデコーダ２４ｂの耐圧の観点から対抗する正側の電圧ＶＭＧＢＮＰおよび電圧ＶＭＧＮＰは電圧ＶＤＤしか選択できない。

このため、ゲートデコーダ２４ｂの耐圧の観点から、必然的に電圧ＶＭＧＢＰＰ＝ＶＤＤ、電圧ＶＭＧＰＰ＝ＶＤＤとすることが必要となる。

このため、選択・非選択ブロック／非選択ＭＧは、時刻Ｔ６以降で電圧ＶＳＳから電圧ＶＤＤに充電する必要が有る。

ブロックデコーダ２４ａおよびゲートデコーダ２４ｂにある程度の駆動能力が必要である。

時刻Ｔ６以降も電圧ＶＭＧＢＰＮ＝電圧ＶＳＳ、電圧ＶＭＧＰＮ＝電圧ＶＳＳのままであると、［ＥＰ］状態においてブロックデコーダ２４ａ／ゲートデコーダ２４ｂのＭＧＢＰデコーダ／ＭＧＰデコーダでＰチャネルＭＯＳトランジスタのゲートソース間電圧Ｖｇｓ＝電圧ＶＤＤしかとれない。このため、電圧制御線ＭＧＢＰＬ＿ｓ／ＭＧＢＰＬ＿ｕ、ＭＧＰＬ＿ｓおよびその先に繋がる選択・選択ブロック／非選択ＭＧが十分に駆動できず、電圧ＶＤＤまで十分に充電することができない。

また、電圧制御線ＭＧＰＬ＿ｕ＝電圧ＶＳＳのままであると、ドライバ回路でゲートソース間電圧Ｖｇｓ＝電圧ＶＤＤ分しかとれず、同様に非選択ＭＧを電圧ＶＤＤに充電するのを阻害することになる。

実施形態１においては、時刻Ｔ４以降、［ＥＨ］および［ＥＰ］時に電圧ＶＥＥＳ＝－０．５Ｖを発生させ、時刻Ｔ６以降で電圧ＶＭＧＢＰＮ＝－０．５Ｖ（電圧ＶＥＥＳ）、ＶＭＧＰＮ＝－０．５Ｖ（電圧ＶＥＥＳ）に設定することで、高電圧デコード回路２４におけるドライバ回路のＰチャネルＭＯＳトランジスタのゲートソース間電圧Ｖｇｓを１Ｖから１．５Ｖに拡大する。

これにより、電圧制御線を電圧ＶＤＤに充電することが可能となる。
なお、電圧ＶＥＥＳ＝－０．５Ｖは、高電圧デコード回路２４でしか使用されず、メモリゲートＭＧそのものには伝わらない。

したがって、電圧ＶＥＥＳは、大きな容量を充電する必要が無いため、メモリゲートＭＧを充電する他の高圧電源ほどの能力は必要としない。

なお、上記においては、ゲートデコーダ２４ｂに供給する電圧の制御に関して、消去動作時（［ＥＨ］および［ＥＰ］時）に適用する場合について説明したが、書込動作時（［ＰＨ］および［ＰＰ］時）にも消去動作時と同様に適用可能である。

（実施形態２）
実施形態１では書込み／消去時のパルス印加前状態[ＰＨ]／[ＥＨ]状態で浅い負電圧ＶＥＥＭ（－０．５Ｖ）を発生させ、パルス印加状態［ＰＰ］／［ＥＰ］でデコーダ電源までＶＥＥＳを接続し、メモリゲートＭＧ負荷の充電を高速に実施する構成について説明した。

一方で、図１３で説明したラッチ型レベルシフタ回路においては、低電位側端子ＵＮに－０．５Ｖ等の０Ｖより小さい負電圧を印加するには、制御信号端子ｅｎを低電位側端子ＵＮ以下の電圧まで低下させて、入力信号端子ｉｎｐ/ｉｎｎをカットし、ラッチ状態にしなくてはならない。

なぜなら、入力信号端子ｉｎｐ／ｉｎｎの「Ｌ」レベルは、０Ｖであるため、低電位側端子ｕｎ＜０Ｖであると入力信号が入力されるＮチャネルＭＯＳトランジスタを完全にオフすることができない。

そのため、低電位側端子ｕｎ＜０Ｖの状態では制御信号端子ｅｎで入力をカットすることが必須である。しかしながら、これにより入力が受け付けられなくなるため、デコーダ内の接続切り替えは低電位側端子ｕｎ＝０Ｖの期間に完了させ、その後、低電位側端子ｕｎを負に低下させる必要がある。

図１６および図１７おいて、時刻Ｔ２／Ｔ５におけるアドレスの切り替えは、低電位側端子ｕｎ＝０Ｖの状態で実行されるため特に問題はないが、この場合、図１７の消去状態時においては、アドレスの切替後に選択ブロック／非選択ＭＧおよび非選択ブロック／選択ＭＧが５Ｖ（電圧ＶＰＰＡ）まで上昇することとなる。

したがって、メモリセルに対するディスターブ特性の観点からは不利になる。これを避けるためアドレス切り替えを時刻Ｔ３／時刻Ｔ６以降に実施し、メモリゲートＭＧが上昇する期間を短くするのが有効である。しかしながら、同時に低電位側端子ＵＮを０Ｖから－０．５Ｖに遷移させる必要があるため、上述の制約を考慮して信号切り替えタイミングを詳細に制御する必要がある。

実施形態２では、消去時にこれを実現するための回路構成、及び信号切り替え方式について説明する。

メモリゲートＭＧの大多数を占める非選択メモリゲートＭＧの消去時電圧は、非選択ブロックのＶＭＧＢＮ電圧（電圧制御線ＭＧＢＮＬ＿ｕ）であり、実施形態１では［ＥＨ］状態で電圧ＶＭＧＢＮＰ＝５Ｖ（電圧ＶＰＰＡ）となっている。

非選択ＭＧにこの電圧を印加させないためには電圧ＶＭＧＢＮＰ＝１Ｖ（電圧ＶＤＤ）まで下げたいが、単純に電圧ＶＰＰＡから電圧ＶＤＤに置き換えると、ラッチ型レベルシフト回路の高電位側端子ｕｐ－低電位側端子ｕｎ間の電圧が低下し過ぎて正常動作しなくなる。

図１８は、実施形態２に従うラッチ型レベルシフタの構成を説明する回路図である。
図１８を参照して、図１３のラッチ型レベルシフタと比較して、ラッチ部の正電源の高電位側端子ｕｐｘとドライバ部の正電位側端子ｕｐとを分離した構成である。

高電位側端子ｕｐｘ＝ＶＰＰＡかつ高電位側端子ｕｐ＝ＶＤＤに設定する。
当該構成にすることによりレベルシフタの安定動作と出力信号の低電源を両立することが可能である。

図１９は、実施形態２に従うブロックデコーダ２４ａのＭＧＢＮデコーダ２１０＃の構成について説明する図である。

図１９を参照して図１０の構成と比較してラッチ型レベルシフタ２１１ａ，２１１ｂをそれぞれラッチ型レベルシフタ２１１＃ａ，２１１＃ｂに置換した点が異なる。

ラッチ型レベルシフタ２１１＃ａ，２１１＃ｂは、それぞれ図１８で説明した回路構成である。

具体的には、上記で説明したように、正電位側端子ｕｐとｕｐｘとを分けた構成である。

ラッチ部の正電位側端子ｕｐｘを設け、ドライバ部に対して正電位側端子ｕｐを設けた構成が示されている。

なお、この回路ではｕｐｘ≧ｕｐであるが、ＶＰＰＡ≧ＶＤＤの関係は自動的に満たされる。このラッチ型レベルシフタを用い、図９等で説明したラッチ型レベルシフタに適用する。

これにより、電圧制御線ＭＧＢＮＬ＿ｕ＝１Ｖ（電圧ＶＤＤ）とすることが可能であり、非選択ＭＧに長期間高電圧が印加されないようにすることが可能である。

図２０は、実施形態２に従う消去動作時の電圧および電圧制御線について説明するタイミングチャート図である。

［ＥＨ］～［ＥＰ］に切り替える時刻Ｔ６は時刻Ｔ６１～Ｔ６７の状態に分かれている。

時刻Ｔ６７において、消去用負電圧ＶＥＥＭが－３Ｖから－８Ｖに切り替わる。
一方、時刻Ｔ６１～Ｔ６６の期間は全ての昇圧電源は同じ状態を保っている。

また、ブロックデコーダ２４ａに対する負電源として電圧ＶＭＧＢＮＰｘが追加されており、全期間において電圧ＶＭＧＢＮＰ＝１Ｖ（ＶＤＤ）である。

以下、時間を追って具体的な動作を説明する。
まず、時刻Ｔ６１に非選択ブロックのメモリゲートＭＧを電圧ＶＤＤまで充電するため、電圧制御線ＭＧＢＮＬ＿ｕを電圧ＶＭＧＢＮＮ（０Ｖ）から電圧ＶＭＧＢＮＰ（１Ｖ）に切り替える。この時、電圧制御線ＭＧＢＮＬ＿ｕには非選択ブロックのメモリゲート線ＭＧＬ＿ｕｓ／ＭＧＬ＿ｕｕに接続され、かつ、ＭＧＢＮデコーダのドライバ部の正電位側端子ｕｐ－負電位側端子ｕｎ間の電圧が１Ｖと低いため、負荷に対してドライバの能力が十分とれないので、充電速度は非常に遅い。

次に、時刻Ｔ６２において電圧ＶＭＧＢＮＮ＝０Ｖから－０．５Ｖ（電圧ＶＥＥＳ）に設定する。これによって、ＭＧＢＮデコーダのドライバ部の正電位側端子ｕｐ－負電位側端子ｕｎが１．５Ｖまで上昇するので、当該ドライバの能力不足が解消し、電圧制御線ＭＧＢＮＬ＿ｕおよびメモリゲート線ＭＧＬ＿ｕｓ／ＭＧＬ＿ｕｕは高速に電圧ＶＤＤまで充電される。

なお、図示していないが、電圧ＶＭＧＢＮＮ＝０Ｖから－０．５Ｖとなった場合に、ラッチ型レベルシフタの制御端子ｅｎも０Ｖから－０．５Ｖとする必要が有り、同時にラッチの入力がカットされるので、この期間切り替えが不可となる。

また、電圧ＶＭＧＢＮＮが－０．５Ｖとなることで、電圧制御線ＭＧＢＮＬ＿ｓおよび選択ブロックのメモリゲート線ＭＧＬ＿ｓｓ／ＭＧＬ＿ｓｕも－０．５Ｖとなる。この期間、電圧ＶＥＥＳが選択ブロックのメモリゲートＭＧにも充電されるが、選択ブロックのみなので、充電すべき容量は全メモリゲートＭＧに対してはまだ小さいと言える。

非選択ＭＧの充電が完了すると、時刻Ｔ６３において電圧ＶＭＧＢＮＮを－０．５Ｖから０Ｖに戻す。これは、ラッチ型レベルシフタの制御端子ｅｎの制御を統一化している場合、一旦ラッチを解除して電圧制御線ＭＧＰＬ／ＭＧＮＬを切り替えるために必要となる。これに伴い、選択ブロックのメモリゲート線ＭＧＬ＿ｓｓ／ＭＧＬ＿ｓｕも０Ｖに戻る。

その後、時刻Ｔ６４において選択ブロック中の所望のメモリゲートＭＧのみにパルスを印加するため、電圧制御線ＭＧＰＬ／ＭＧＮＬを切り替えてパルス印加するメモリゲートＭＧを選択する。

これまでメモリゲートＭＧに電圧ＶＤＤより高い電圧を印加していないため、電圧制御線ＭＧＰＬ／ＭＧＮＬは非選択状態であったが、ここで電圧制御線ＭＧＰＬ＿ｕ／ＭＧＮＬ＿Ｕを５Ｖ（電圧ＶＭＧＰＰ/ＶＭＧＮＰ）から０Ｖ（電圧ＶＭＧＰＮ/ＶＭＧＮＮ）に変化させる。

この時、一時的にメモリゲート線ＭＧＬ＿ｓｕおよびメモリゲート線ＭＧＬ＿ｕｕが５Ｖ（ＶＰＰＡ）まで充電しようとするが、メモリゲート線ＭＧＬ＿ｓｕが１Ｖを超えるまで充電した時点で充電動作を終了させても構わない。

電圧制御線ＭＧＰＬ／ＭＧＮＬの切り替えが完了した後、時刻Ｔ６５において非選択ＭＧ＝電圧ＶＤＤにするために高電圧デコード回路２４の電圧を切り替える。

まず、ブロックデコーダ２４ａの正電源に関し、非選択ＭＧを電圧ＶＤＤに戻すために電圧ＶＭＧＢＰＰを５Ｖ（電圧ＶＰＰＡ）から１Ｖ（電圧ＶＤＤ）に切り替える。

これにより、ブロックデコーダ２４ａは、電圧制御線ＭＧＢＰＬ＿ｓ/ＭＧＢＰＬ＿ｕも５Ｖから１Ｖに設定する。非選択ＭＧのメモリゲート線ＭＧＬ＿ｓｕ／ＭＧＬ＿ｕｕは、５Ｖから１Ｖに変化する。

よって、非選択ＭＧが電圧ＶＤＤより高い状態となるのは時刻Ｔ６４－Ｔ６５の１期間のみとなり、この期間を出来るだけ短縮することでメモリセルへのディスターブ特性の影響を低減することができる。

これに合わせて、ＭＧＢＰデコーダのドライバ部の構成の駆動能力を確保するため、電圧ＶＭＧＢＰＮを０Ｖから－０．５Ｖ（電圧ＶＥＥＳ）へ遷移させる。これにより、電圧ＶＭＧＢＰＰ＝１Ｖとなった後も、ＭＧＢＰデコーダのドライバ部の高電位側端子ｕｐ－低電位側端子ｕｎは１．５Ｖを確保することができ、高電位側端子ｕｐ－低電位側端子ｕｎが低下することによるＭＧＢＰデコーダのドライバ部のドライブ能力低下を避けることができる。

なお、電圧ＶＭＧＢＰＮを０Ｖから－０．５Ｖとすると同時にラッチ型レベルシフタをラッチ状態にする必要があるが、切り替えは時刻Ｔ６４までにすべて完了しているため、特に問題はない。

同時に、ブロックデコーダ２４ａの負電源に関し、負電圧を印加した場合の耐圧緩和を考慮して、電圧ＶＭＧＢＰを３Ｖ（電圧ＶＰＰＣ）から１Ｖ（電圧ＶＤＤ）に切り替える。これに合わせて、ＭＧＢＮデコーダのドライバ部でのラッチ型レベルシフタの動作を考慮して、電圧ＶＭＧＢＮＮを０Ｖから－０．５Ｖ（電圧ＶＥＥＳ）へ遷移させる。

これにより、電圧ＶＭＧＢＮＰ＝１Ｖとなった後も、ＭＧＢＮデコーダのドライバ部の高電位側端子ｕｐ－低電位側端子ｕｎは１．５Ｖを確保することができ、高電位側端子ｕｐ－低電位側端子ｕｎが低下することによるＭＧＢＮデコーダのラッチ型レベルシフタの安定動作を保証できる。

時刻Ｔ６５ではゲートデコーダ２４ｂの電圧もブロックデコーダ２４ａに合わせて遷移させる。

正側電源の電圧ＶＭＧＰＰ／ＶＭＧＮＰは、その後の耐圧緩和を考慮して５Ｖ（電圧ＶＰＰＡ）から１Ｖ（電圧ＶＤＤ）に切り替える。

これに合わせて、負側電源の電圧ＶＭＧＮＰ/ＶＭＧＮＮも、ゲートデコーダ２４ｂ内の高電位側端子ｕｐ－低電位側端子ｕｎの電位差確保のために０Ｖから－０．５Ｖ（電圧ＶＥＥＳ）へ遷移させる。

その後、時刻Ｔ６６では選択ＭＧに負電圧をかけるため、電圧ＶＭＧＢＮＮを－０．５Ｖ（電圧ＶＥＥＳ）から－３Ｖ（電圧ＶＥＥＭ）に切り替える。

これにより、電圧制御線ＭＧＢＮＬ＿ｓも－０．５Ｖから－３Ｖとなり、選択ＭＧの電圧制御線ＭＧＬ＿ｓｓも－０．５Ｖから－３Ｖに変化する。

あわせて、ＭＧドライバ回路２３を正常に動作させるため、電圧ＶＭＧＮＮも－０．５Ｖ（電圧ＶＥＥＳ）から－３Ｖ（電圧ＶＥＥＭ）に変化させ、電圧制御線ＭＧＮＬ＿ｕも－０．５Ｖから－３Ｖとする必要がある。なぜなら、ＭＧドライバ回路２３において電圧制御線ＭＧＢＮＬ＿ｓ≧電圧制御線ＭＧＮＬ＿Ｕとしないと、非選択側のメモリゲートＭＧに対して負電圧を切断できないからである。

時刻Ｔ６６までに、ブロックデコーダ２４ａ、ゲートデコーダ２４ｂの切り替えは全て完了したため、時刻Ｔ６７より電圧ＶＥＥＭを－３Ｖから－８Ｖに変更する。これにより、電圧制御線ＭＧＢＮＮＬ/ＭＧＢＮＬ＿ｓ/ＭＧＬ＿ｓｓも－３Ｖから－８Ｖに遷移し、選択メモリセルに－８Ｖが印加され、それ以外のメモリゲートＭＧであるメモリゲート線ＭＧＬ＿ｓｕ/ＭＧＬ＿ｕｓ/ＭＧＬ＿ｕｕはすべて電圧ＶＤＤのままとなり、非選択メモリセルにはストレスがかからない状態となる。

実施形態１では、［ＥＨ］中にアドレスを切り替えた後、［ＥＰ］で状態を切り替えるまで長期間の間、非選択ＭＧに電圧ＶＰＰＡ（５Ｖ）が印加される期間が有り、メモリセルにディスターブ特性がかかる問題があった。実施形態２ではアドレスの切替えを［ＥＰ］の値に移動させ、適切なタイミングで電圧ＶＥＥＳ（－０．５Ｖ）を利用することによって、高電圧デコード回路２４の動作マージンを保ちつつ、非選択ＭＧに高電圧がかかる期間を短縮できるため、メモリセルの信頼性を向上させることができる。

（実施形態３）
実施形態２では、ゲートデコーダ２４ｂに対して電圧ＶＥＥＳ（－０．５Ｖ）を適用した場合、ラッチ型レベルシフタをラッチ状態にする必要があるため、この期間は選択状態の切り替えができなかった。

これにより、動作マージン確保のために電圧ＶＥＥＳを適用した後にレベルシフタを切り替える場合、一旦電圧ＶＥＥＳを電圧ＶＳＳに戻した後にラッチ型レベルシフタを切り替え、その後に再度電圧ＶＥＥＳを適用する必要があり、制御を複雑化する要因となっていた。

図２１は、実施形態３に基づくブロックデコーダ２４ａのＭＧＢＮデコーダ２１０＃Ａの構成について説明する図である。

図２１を参照して、図１９の構成と比較して、ラッチ型レベルシフタ２１１ａ，２１１ｂの前段にレベルシフタ２１３ａ，２１３ｂを設けた点が異なる。総称してレベルシフタ２１３とも称する。

その他の構成については上記で説明した構成と同様であるのでその詳細な説明については繰り返さない。

図２２は、実施形態３に基づくレベルシフタ２１３の構成について説明する図である。
図２２を参照して、レベルシフタ２１３は、ＰチャネルＭＯＳトランジスタＭＰ１０，ＭＰ１１と、ＮチャネルＭＯＳトランジスタＭＮ１０～ＭＮ１３と、インバータＩＶ１とを含む。

インバータＩＶ１は、入力信号ｉｎを反転した信号をノードＮ１５に出力する。
ＰチャネルＭＯＳトランジスタＭＰ１０は、ノードＮ１３とノードＮ１１との間に設けられ、そのゲートは、ノードＮ１５と接続される。

ＰチャネルＭＯＳトランジスタＭＰ１１は、ノードＮ１３とノードＮ１２との間に設けられ、そのゲートはノードＮ１０と接続される。

ノードＮ１３は、電圧ＶＤＤが供給される。
ＮチャネルＭＯＳトランジスタＭＮ１０，ＭＮ１１は、ノードＮ１１とノードＮ１４との間に設けられ、そのゲートは、ノードＮ１２およびノードＮ１５とそれぞれ接続される。

ＮチャネルＭＯＳトランジスタＭＮ１２，ＭＮ１３は、ＮチャネルＭＯＳトランジスタＭＮ１０，ＭＮ１１と並列にノードＮ１２とノードＮ１４との間に設けられ、そのゲートは、ノードＮ１１およびノードＮ１０とそれぞれ接続される。

ノードＮ１４は、低電位側端子ｕｎと接続される。
ノードＮ１０は、入力信号ｉｎの入力を受ける。

入力信号ｉｎが「Ｌ」レベルに設定されると、ＮチャネルＭＯＳトランジスタＭＮ１０，ＭＮ１１がオンする。これに伴い、ノードＮ１１が「Ｌ」レベルに設定される。

入力信号ｉｎが「Ｈ」レベルに設定されると、ＰチャネルＭＯＳトランジスタＭＰ１０がオンする。これに伴い、ノードＮ１１が「Ｈ」レベルに設定される。

入力信号ＢＬＫＮ＿ｓ/ＢＬＫＮ＿ｕは、レベルシフタ２１３によりＶＤＤ/ＶＭＧＢＮＮレベルの中間信号ｉｎｔ＿ｓ/ｉｎｔ＿ｕに変換され、それらがラッチ型レベルシフタ２１１に入力される。最終的に電圧ＶＭＧＢＮＰ/ＶＭＧＢＮＮのいずれかの電圧レベルに変換されて、電圧制御線ＭＧＢＮＬ＿ｓ／ＭＧＢＮＬ＿ｕに出力される。

中間信号ｉｎｔ＿ｓ/ｉｎｔ＿ｕの「Ｌ」レベルは電圧ＶＭＧＢＮＮに変換されているためラッチ型レベルシフタ２１１は、制御信号ｅｎで入力信号をカットしなくても、中間信号ｉｎｔ＿ｓ/ｉｎｔ＿ｕのみで非選択側のＮチャネルＭＯＳトランジスタをカットできる。このため、低電位側端子ｕｎを負にした場合でもレベルシフタ２１１の反転が可能となるため、状態の切り替えが、電圧ＶＥＥＳが有効な状態でも実施できる。したがって、切替制御の単純化が可能となる。

（実施形態４）
実施形態４では、電圧ＶＥＥＳの生成について説明する。

図２３は、実施形態４に従う昇圧回路および高電圧スイッチ回路について説明するブロック図である。

図２３を参照して、電圧ＶＰＰＲ，ＶＰＰＡ，ＶＰＰＢ，ＶＰＰＣ，ＶＥＥＭをそれぞれ出力するチャージポンプが設けられている。

また、本例においては、電圧ＶＥＥＶを電圧ＶＥＥＭに従って生成する場合が示されている。さらに、電圧ＶＥＥＳを電圧ＶＥＥＶに基づいて生成する場合が示されている。

電圧ＶＥＥＶは、消去ベリファイ時のメモリゲートＭＧに印加される負電圧である。
本実施形態においては、電圧ＶＥＥＶは、電圧ＶＥＥＭに基づいてレギュレータ等で発生させる電圧である。本実施形態ではベリファイ動作を省略しているため、詳細な説明はしていないが、消去ベリファイ時には必要な電圧である。

従って、ベリファイ以外の状態である［ＰＨ］/［ＰＰ］/［ＥＨ］/［ＥＰ］の状態では使用されない。したがって、この状態でＶＥＥＶアンプで－０．５Ｖを発生させる。

そして、ＶＥＥＳスイッチを導通させることによりＶＥＥＶアンプで生成した電圧ＶＥＥＳを供給する。

当該構成とすることにより、チャージポンプを新たに設ける必要がなく面積的にも有利である。

なお、ブロックデコーダ用スイッチ回路は、図５で説明した回路である。ゲートデコーダ用スイッチ回路は、図６で説明した回路である。

図２４は、実施形態４の変形例に従う昇圧回路および高電圧スイッチ回路について説明するブロック図である。

図２４を参照して、図２３の構成と比較して、高電圧スイッチ回路の構成が異なる。具体的には、ＶＥＥＳスイッチを高電圧スイッチ回路内に設けた点が異なる。その他の構成については同様であるのでその詳細な説明については繰り返さない。

図２５は、実施形態４に従うＶＥＥＳスイッチの構成を説明する図である。
図２５を参照して、電圧制御線Ｌ１０は、電圧ＶＥＥＳを供給する。

電圧制御線Ｌ１０には、スイッチ７４を通して電圧ＶＳＳが供給され、スイッチ７５を通して電圧ＶＥＥＶが供給される。

スイッチ７４のゲートには、負電圧レベルシフタ７２を介して選択信号ｓｅｌｖｅｅｓ＿ｖｓｓが入力される。

スイッチ７５のゲートには、負電圧レベルシフタ７３を介して選択信号ｓｅｌｖｅｅｓ＿ｖｅｅｍが入力される。

動作モードにより、電圧ＶＳＳ，ＶＥＥＳのいずれかが選択されて電圧ＶＥＥＳとして電圧制御線Ｌ１０に供給される。

選択信号ｓｅｌｖｅｅｓ＿ｖｓｓとｓｅｌｖｅｅｓ＿ｖｅｅｍによってＮチャネルＭＯＳトランジスタで電圧ＶＳＳ／ＶＳＳＶレベルに切り替える構成である。

本回路は、スイッチ用のＮチャネルＭＯＳトランジスタ２個と、スイッチを駆動するための負電圧レベルシフタ２個のみで構成することが可能であり、新規にチャージポンプまたはレギュレータを追加するよりも小さい面積で実現することが可能である。

（実施形態５）
実施形態５は、電圧ＶＥＥＳを高電圧スイッチ回路で用いる構成について説明する。

図２６は、実施形態５に従う高電圧スイッチ回路について説明する図である。
図２６には、電圧ＶＭＧＮＮを発生する回路が示されている。

図６（Ｄ）で説明した構成と比較して、スイッチ５９のゲートにレベルシフタ７６を設けた点が異なる。その他の構成については図６（Ｄ）の構成と同様であるのでその詳細な説明については繰り返さない。

具体的には、図２２で説明したレベルシフタ２１３と同様の回路を用いることが可能である。

図６（Ｄ）において、ＰチャネルＭＯＳトランジスタのスイッチ５９のゲートが電圧ＶＤＤ／ＶＳＳレベルであると、ＰチャネルＭＯＳトランジスタのゲートソース間電圧Ｖｇｓは電圧ＶＤＤ分しかとれず、電圧ＶＥＥＳを使ってＭＧドライバ回路の低電圧ＶＤＤ対策を実行したとしても、結局はこのＰチャネルＭＯＳトランジスタのスイッチで駆動能力が決まってしまう。したがって、全体としての低電圧ＶＤＤ対策が十分実行できない可能性がある。

実施形態５では、ＰチャネルＭＯＳトランジスタのゲートの「Ｌ」レベルの電圧を電圧ＶＳＳＥまで下げる。

これにより、ＰチャネルＭＯＳトランジスタのゲートソース間電圧Ｖｇｓは電圧ＶＤＤから電圧ＶＤＤ－ＶＥＥＳに緩和される。

例えば、電圧ＶＤＤ（１Ｖ）／電圧ＶＥＥＳ（－０．５Ｖ）の条件では１Ｖから１．５Ｖに緩和される。

したがって、高電圧スイッチ回路２５のＰチャネルＭＯＳトランジスタのスイッチでの駆動能力が制限されることが無くなるため、電圧ＶＥＥＳを用いたＭＧドライバ回路の低電圧ＶＤＤ対策が有効に働くことになる。

当該構成は、ＰチャネルＭＯＳトランジスタのスイッチで電圧ＶＤＤレベルの信号を通す場合に、一般的に使用することが可能であり、既存の電圧ＶＥＥＳを用いるものであるため、レベルシフタ７６を設けることにより、簡易に実現することが可能である。

以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１マイクロコンピュータ、２中央処理装置、３ダイレクトメモリアクセスコントローラ、４バスインタフェース回路、５ランダムアクセスメモリ、６フラッシュメモリモジュール、７フラッシュシーケンサ、８，９外部入出力ポート、１０タイマ、１１クロックパルスジェネレータ、２１メモリセルアレイ、２２ＣＧドライバ回路、２３ＭＧドライバ回路、２４高電圧デコード回路、２５高電圧スイッチ回路、２６昇圧回路、２７センスアンプ／書込み制御回路。

Claims

しきい値電圧のレベル変化によりデータを記憶する複数のメモリトランジスタと、前記複数のメモリトランジスタのゲートにそれぞれ電圧を供給する複数のメモリゲート線とを含む第１および第２のメモリブロックと、
前記第１のメモリブロックに対応して設けられ、前記複数のメモリゲート線を駆動するために設けられる第１および第２の電圧制御線と、
前記第２のメモリブロックに対応して設けられ、前記複数のメモリゲート線を駆動するために設けられる第３および第４の電圧制御線と、
前記第１および第３の電圧制御線を駆動する第１デコーダと、
前記第２および第４の電圧制御線を駆動する第２デコーダと、
前記第１および第２デコーダに供給する電圧を制御する電圧制御回路とを備え、
前記電圧制御回路は、
書込動作前に前記第１デコーダに第１の電圧および前記第１の電圧よりも低い第２の電圧をそれぞれ供給し、前記第２デコーダに前記第１の電圧と前記第２の電圧との間の第３の電圧および前記第２の電圧をそれぞれ供給し、
書込動作時に前記第１デコーダに前記第１の電圧および前記第３の電圧をそれぞれ供給し、前記第２デコーダに前記第３の電圧と前記第２の電圧との間の第４の電圧および前記第２の電圧よりも低い第５の電圧をそれぞれ供給し、
前記第４の電圧は、各前記メモリトランジスタのしきい値電圧よりも低い、半導体装置。
前記第１～第２デコーダは、
前記第１～第４の電圧制御線にそれぞれ対応して設けられ、対応する電圧制御線を駆動する第１～第４ドライバ回路と、
前記第１～第４ドライバ回路にそれぞれ対応して設けられ、入力信号の電圧レベルを変換して対応するドライバ回路に出力する第１～第４レベルシフタとを含む、請求項１記載の半導体装置。
前記第１レベルシフタは、前記書込動作時に前記第３の電圧により前記第１ドライバ回路を駆動して前記第１の電圧を前記第１の電圧制御線に供給し、
前記第２レベルシフタは、前記書込動作時に前記第５の電圧により前記第２ドライバ回路を駆動して前記第４の電圧を前記第２の電圧制御線に供給し、
前記第３レベルシフタは、前記書込動作時に前記第１の電圧により前記第３ドライバ回路を駆動して前記第３の電圧を前記第３の電圧制御線に供給し、
前記第４レベルシフタは、前記書込動作時に前記第５の電圧により前記第４ドライバ回路を駆動して前記第４の電圧を前記第４の電圧制御線に供給する、請求項２記載の半導体装置。
前記第１～第４ドライバ回路は、前記対応する電圧制御線を駆動するための第１導電型トランジスタと、第２導電型トランジスタとを含み、
前記書込動作時に前記第１導電型トランジスタのゲートに前記第５の電圧が印加された場合に、対応する電圧制御線に前記第４の電圧が供給される、請求項３記載の半導体装置。
前記第１のメモリブロックの前記複数のメモリゲート線のうちの一つと、前記第２のメモリブロックの前記複数のメモリゲート線のうちの一つとを共通に制御する第５および第６の電圧制御線と、
前記第１のメモリブロックの前記複数のメモリゲート線のうちの別の一つと、前記第２のメモリブロックの前記複数のメモリゲート線のうちの別の一つとを共通に制御する第７および第８の電圧制御線と、
前記第５および第７の電圧制御線を駆動する第３デコーダと、
前記第６および第８の電圧制御線を駆動する第４デコーダと、
前記第３デコーダおよび第４デコーダに供給する電圧を制御する第２電圧制御回路とを備え、
前記第２電圧制御回路は、
書込動作前に前記第３デコーダに前記第１の電圧および前記第２の電圧をそれぞれ供給し、前記第４デコーダに前記第３の電圧および前記第２の電圧をそれぞれ供給し、
書込動作時に前記第３デコーダに前記第１の電圧および前記第３の電圧をそれぞれ供給し、前記第４デコーダに前記第３の電圧および前記第４の電圧をそれぞれ供給する、請求項１～４のいずれか１項に記載の半導体装置。
しきい値電圧のレベル変化によりデータを記憶する複数のメモリトランジスタと、前記複数のメモリトランジスタのゲートにそれぞれ電圧を供給する複数のメモリゲート線とを含む第１および第２のメモリブロックと、
前記第１のメモリブロックに対応して設けられ、前記複数のメモリゲート線を駆動するために設けられる第１および第２の電圧制御線と、
前記第２のメモリブロックに対応して設けられ、前記複数のメモリゲート線を駆動するために設けられる第３および第４の電圧制御線と、
前記第１および第３の電圧制御線を駆動する第１デコーダと、
前記第２および第４の電圧制御線を駆動する第２デコーダと、
前記第１および第２デコーダに供給する電圧を制御する第１電圧制御回路とを備え、
前記第１電圧制御回路は、
消去動作前に前記第１デコーダに第１の電圧および前記第１の電圧よりも低い第２の電圧をそれぞれ供給し、前記第２デコーダに前記第１の電圧と前記第２の電圧との間の第３の電圧および前記第２の電圧をそれぞれ供給し、
消去動作時に前記第１デコーダに前記第３の電圧と前記第２の電圧との間の第４の電圧および前記第２の電圧よりも低い第５の電圧をそれぞれ供給し、前記第２デコーダに前記第４の電圧および前記第５の電圧よりも低い第６の電圧をそれぞれ供給し、
前記第４の電圧は、各前記メモリトランジスタのしきい値電圧よりも低い、半導体装置。
前記第１のメモリブロックの前記複数のメモリゲート線のうちの一つと、前記第２のメモリブロックの前記複数のメモリゲート線のうちの一つとを共通に制御する第５および第６の電圧制御線と、
前記第１のメモリブロックの前記複数のメモリゲート線のうちの別の一つと、前記第２のメモリブロックの前記複数のメモリゲート線のうちの別の一つとを共通に制御する第７および第８の電圧制御線と、
前記第５および第７の電圧制御線を駆動する第３デコーダと、
前記第６および第８の電圧制御線を駆動する第４デコーダと、
前記第３デコーダおよび第４デコーダに供給する第２電圧制御回路とを備え、
前記第２電圧制御回路は、
消去動作前に前記第３デコーダに前記第１の電圧および前記第２の電圧をそれぞれ供給し、前記第４デコーダに前記第１の電圧および前記第２の電圧をそれぞれ供給し、
消去動作時に前記第３デコーダに前記第４の電圧および前記第５の電圧をそれぞれ供給し、前記第４デコーダに前記第４の電圧および前記第６の電圧をそれぞれ供給する、請求項６記載の半導体装置。
前記第１～第２デコーダは、
前記第１～第４の電圧制御線にそれぞれ対応して設けられ、対応する電圧制御線を駆動する第１～第４ドライバ回路と、
前記第１～第４ドライバ回路にそれぞれ対応して設けられ、入力信号の電圧レベルを変換して対応するドライバ回路に出力する第１～第４レベルシフタとを含む、請求項６または７記載の半導体装置。
前記第１レベルシフタは、前記消去動作時に前記第５の電圧により前記第１ドライバ回路を駆動して前記第４の電圧を前記第１の電圧制御線に供給し、
前記第２レベルシフタは、前記消去動作時に前記第４の電圧により前記第２ドライバ回路を駆動して前記第６の電圧を前記第２の電圧制御線に供給し、
前記第３レベルシフタは、前記消去動作時に前記第５の電圧により前記第３ドライバ回路を駆動して前記第４の電圧を前記第３の電圧制御線に供給し、
前記第４レベルシフタは、前記消去動作時に前記第６の電圧により前記第４ドライバ回路を駆動して前記第４の電圧を前記第４の電圧制御線に供給する、請求項８記載の半導体装置。
前記第１～第４ドライバ回路は、前記対応する電圧制御線を駆動するための第１導電型トランジスタと、第２導電型トランジスタとを含み、
前記消去動作時に前記第１導電型トランジスタのゲートに前記第５の電圧あるいは前記第６の電圧が印加された場合に、対応する電圧制御線に前記第４の電圧が供給される、請求項９記載の半導体装置。
各前記第１～第４レベルシフタは、
前記入力信号をラッチするラッチ回路と、
前記ラッチ回路の信号の電圧レベルを変換して出力するドライバとを含む、請求項８記載の半導体装置。
前記第１電圧制御回路は、前記ラッチ回路と、前記ドライバとにそれぞれ異なる電圧を供給する、請求項１１記載の半導体装置。
前記第１～第２デコーダは、
前記第１～第４のレベルシフタにそれぞれ対応して設けられ、前記入力信号の電圧レベルを変換した変換入力信号を対応するレベルシフタに出力する第５～第８レベルシフタをさらに含む、請求項８記載の半導体装置。
前記第５の電圧および前記第６の電圧は、共通の負電源回路により生成される、請求項６記載の半導体装置。
前記第２の電圧および前記第６の電圧に基づいて前記第５の電圧を生成する電圧生成回路をさらに備え、
前記電圧生成回路は、
第１および第２の負電圧レベルシフト回路と、
ソースに前記第２の電圧が接続され、ドレインが出力ノードと接続され、前記第１の負電圧レベルシフト回路の出力をゲートに受ける第１導電型の第１スイッチトランジスタと、
前記第１導電型の第１スイッチトランジスタと並列にドレインが出力ノードと接続され、ソースに第６の電圧が接続され、前記第２の負電圧レベルシフト回路の出力をゲートにうける第１導電型の第２スイッチトランジスタとを含む、請求項１４記載の半導体装置。