JP7114268B2 - 半導体装置 - Google Patents

Description

本開示は、半導体装置に関し、たとえば、レベルシフタを備えた半導体装置に好適に用いられる。

クロスカップル型のレベルシフタにおいて、各ＭＯＳ（Metal Oxide Semiconductor）トランジスタに耐圧以上の電圧が印加されることを防止するために、耐圧緩和用のクランプＭＯＳトランジスタを追加する手法が知られている。

たとえば、特開平９－１７２３６８号公報（特許文献１）の図１に開示されたレベルシフタは、中間電位をクランプする耐圧緩和用のクランプ回路と、高電位電源とクランプ電位との間で動作するラッチ回路と、クランプ電位と接地電位との間で動作するラッチ反転回路とを備える。

具体的に、ラッチ回路は、各ソースが高電位電源に接続され、ドレインとゲートとがクロスカップルされた第１および第２のＰＭＯＳ（P-channel MOS）トランジスタを含む。

クランプ回路は、上記の第１および第２のＰＭＯＳトランジスタとそれぞれ直列に接続された第３および第４のＰＭＯＳトランジスタと、第３および第４のＰＭＯＳトランジスタとそれぞれ直列に接続された第１および第２のＮＭＯＳ（N-channel MOS）トランジスタとを含む。これらのトランジスタのゲートには、クランプ電位が印加される。以下、クランプ回路を耐圧緩和回路とも称する。

ラッチ反転回路は、第１および第２のＮＭＯＳトランジスタと接地電位との間にそれぞれ接続された第３および第４のＮＭＯＳトランジスタを含む。第３および第４のＮＭＯＳトランジスタのゲートには、相補の入力信号が入力される。以下、ラッチ反転回路を入力回路とも称する。

特開平９－１７２３６８号公報

ＭＯＳトランジスタに高電圧を印加した場合には、ＦＮ（Fowler-Nordheim）劣化などによってゲート酸化膜が損傷するために、閾値電圧が次第に上昇して半導体回路が動作しなくなる場合がある。本願発明者の経験によれば、このような高電圧ストレスに対するＭＯＳトランジスタの耐性は、製造プロセスに大きく依存していると考えられる。

たとえば、微細化が進行し低電圧動作するロジック回路と、高電圧が印加されるために微細化が困難な不揮発性メモリ回路とでは製造プロセスが異なる。このため、ロジック回路に不揮発性メモリ回路を混載した半導体集積回路では、不揮発性メモリ回路の高電圧ストレスに対する耐性が十分でないことがしばしば生じる。

上記の特許文献１の構成のレベルシフタの場合、第３および第４のＰＭＯＳトランジスタのゲートに供給されるクランプ電位を上げれば、ラッチ回路を構成する第１および第２のＰＭＯＳトランジスタの耐圧はさらに緩和される。しかしながら、半導体回路の構成にもよるが、耐圧緩和回路を構成するＰＭＯＳトランジスタのクランプ電位を上げると、半導体回路全体の動作マージンの低下という副作用を伴うことが多い。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施形態によるレベルシフタは、第１の導電型の一対のクロスカップルトランジスタと、第２の導電型の一対の入力トランジスタとの間に耐圧緩和回路を備える。耐圧緩和回路は、互いに直列接続された第１の導電型の第１のトランジスタおよび第２の導電型の第２のトランジスタと、高電位側で第１および第２のトランジスタに直列接続された第１の導電型の第３のトランジスタとを含む。

上記の実施形態によれば、半導体回路全体の動作マージンの低下を抑制しつつ、クロスカップルトランジスタに対する耐圧緩和効果を高めることができる。

第１の実施形態による半導体装置の構成を示すブロック図である。 図１のフラッシュメモリモジュール（ＦＭＤＬ）の構成を表わすブロック図である。 データ書込み時にメモリセルに印加される電圧の例を表形式で示す図である。 データ消去時にメモリセルに印加される電圧の例を表形式で示す図である。 図２における高電圧スイッチ回路の具体的な構成例を示す図である。 第１の実施形態の半導体装置において用いられるレベルシフタの構成を示す回路図である。 図３（Ａ）および（Ｂ）に示すメモリゲートメモリゲートＭＧに印加される電圧の一例を示すタイミング図である。 第２の実施形態の半導体装置におけるレベルシフタの構成を示す回路図である。 第３の実施形態の半導体装置におけるレベルシフタの構成を示す回路図である。 図９の制御信号ｃｔｒｌ６を発生する回路の一例を示す図である。 第４の実施形態の半導体装置におけるレベルシフタの構成を示す回路図である。 第５の実施形態の半導体装置におけるレベルシフタの構成を示す回路図である。 図１２の制御信号ｃｔｒｌ７，ｃｔｒｌ８を発生する回路の一例を示す図である。 第６の実施形態の半導体装置におけるレベルシフタの構成を示す回路図である。 第７の実施形態の半導体装置においてレベルシフタの構成を示すブロック図である。 図１５のＶＤＤ－ＶＣＣレベルシフタの構成の一例を示す回路図である。

以下、各実施形態について図面を参照して詳しく説明する。以下では、レベルシフタを備えた半導体装置の一例として、フラッシュメモリモジュールを備えたマイクロコンピュータについて説明するが、半導体装置は以下の例に限定されるものではない。たとえば、フラッシュメモリのみによって半導体装置が構成されていてもよい。レベルシフタを備えた半導体装置であれば本開示の技術を適用可能である。

なお、以下の説明において同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。

＜第１の実施形態＞
［マイクロコンピュータ］
図１は、第１の実施形態による半導体装置の構成を示すブロック図である。図１では、半導体装置の例としてマイクロコンピュータもしくはマイクロコントローラユニット（ＭＣＵ：Micro Controller Unit）３１の構成が示されている。

図１を参照して、マイクロコンピュータ３１は、たとえばＣＭＯＳ（Complementary Metal Oxide Semiconductor）集積回路製造技術などを用いることによって、単結晶シリコンのような１個の半導体チップに形成される。

図１に示すように、マイクロコンピュータ３１は、中央処理装置（ＣＰＵ）３２と、ランダムアクセスメモリ（ＲＡＭ）３５と、フラッシュメモリモジュール（ＦＭＤＬ）３６とを備える。中央処理装置３２は、命令制御部と実行部を備えて命令を実行する。ランダムアクセスメモリ３５は、中央処理装置３２のワーク領域などに利用される。フラッシュメモリモジュール３６は、データおよびプログラムなどを格納する不揮発性メモリモジュールとして設けられる。

マイクロコンピュータ３１は、さらに、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）３３と、バスインタフェース回路（ＢＩＦ）３４と、フラッシュシーケンサ（ＦＳＱＣ）３７と、外部入出力ポート（ＰＲＴ）３８，３９と、タイマ（ＴＭＲ）４０と、クロックパルスジェネレータ（ＣＰＧ）４１と、高速バス（ＨＢＵＳ）４２と、周辺バス（ＰＢＵＳ）４３とを備える。

バスインタフェース回路３４は、高速バス４２と周辺バス４３とのバスインタフェース制御もしくはバスブリッジ制御を行う。フラッシュシーケンサ３７は、フラッシュメモリモジュール（ＦＭＤＬ）３６に対するコマンドアクセス制御を行う。クロックパルスジェネレータ４１は、マイクロコンピュータ３１を制御するための内部クロックＣＬＫを生成する。

マイクロコンピュータ３１のバス構成は特に制限されないが、図１の場合には、高速バス（ＨＢＵＳ）４２と周辺バス（ＰＢＵＳ）４３とが設けられている。高速バス４２および周辺バス４３の各々は、特に制限されないが、データバス、アドレスバスおよびコントロールバスを有する。高速バス４２および周辺バス４３という２本のバスを設けることによって、単一の共通バスに全ての回路を接続する場合に比べてバスの負荷を軽くし、高速アクセス動作を保証することができる。

高速バス４２には、中央処理装置３２、ダイレクトメモリアクセスコントローラ３３、バスインタフェース回路３４、ランダムアクセスメモリ３５、およびフラッシュメモリモジュール３６が接続される。周辺バス４３には、フラッシュシーケンサ３７、外部入出力ポート３８，３９、タイマ４０、およびクロックパルスジェネレータ４１が接続される。

マイクロコンピュータ３１は、さらに、発振子が接続されるクロック端子ＸＴＡＬと、外部クロックが供給されるクロック端子ＥＸＴＡＬと、スタンバイ状態を指示する外部ハードウェアスタンバイ端子ＳＴＢと、リセットを指示する外部リセット端子ＲＥＳとを備える。マイクロコンピュータ３１は、さらに、デジタル回路用の電源電圧ＶＤＤ、アナログ回路用の電源電圧ＶＣＣ、および接地電圧ＶＳＳをそれぞれ受ける端子を備える。

図１では、ロジック回路としてのフラッシュシーケンサ３７と、アレイ構成のフラッシュメモリモジュール３６とは、別ＣＡＤツールを用いて設計されているため、便宜上別々の回路ブロックとして図示されているが、双方併せて１つのフラッシュメモリ４６を構成する。

フラッシュメモリモジュール３６は、読出し専用の高速アクセスポート（ＨＡＣＳＰ）４５を介して高速バス（ＨＢＵＳ）４２に接続される。中央処理装置３２またはダイレクトメモリアクセスコントローラ３３は、高速バス４２から高速アクセスポート４５を介してフラッシュメモリモジュール３６をリードアクセスすることができる。中央処理装置３２またはダイレクトメモリアクセスコントローラ３３は、フラッシュメモリモジュール３６に対して書込みおよび初期化のアクセスを行うときは、バスインタフェース回路３４を介して周辺バス（ＰＢＵＳ）４３経由でフラッシュシーケンサ３７にコマンドを発行する。このコマンドに応答して、フラッシュシーケンサ３７は、周辺バスＰＢＵＳから低速アクセスポート（ＬＡＣＳＰ）４４を通じてフラッシュメモリモジュールの初期化や書込み動作の制御を行う。

［フラッシュメモリモジュール］
図２は、図１のフラッシュメモリモジュール（ＦＭＤＬ）の構成を表わすブロック図である。

フラッシュメモリモジュール３６は、メモリセルアレイ５１と、ＣＧドライバ回路５２と、ＭＧドライバ回路５３と、高電圧デコード回路５４と、高電圧スイッチ回路５５と、昇圧回路５６と、センスアンプ／書込み制御回路５７とを備える。

メモリセルアレイ５１は、行列状に配列された複数のメモリセルＭＣを備える。図２では、代表的に１個のメモリセルＭＣのみ図示している。本開示では図２～図４に示すように、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型のメモリセルＭＣを例に挙げて説明する。しかしながら、フローティングゲート型など他の構造のメモリセルＭＣであっても、本開示の技術を適用可能である。ＭＯＮＯＳ型のメモリセルＭＣの詳細な構造は図３で説明する。

さらに、メモリセルアレイ５１は、メモリセルＭＣの制御信号線として、複数のメモリセルＭＣの各行に対応して設けられている、複数のメモリゲート線ＭＧＬ、複数のコントロールゲート線ＣＧＬ、および複数のソース線ＳＬと、複数のメモリセルＭＣの各列に対応して設けられている複数のビット線ＢＬを含む。図２では、１つのメモリセルＭＣに接続された制御信号線が代表的に示されている。

ＣＧドライバ回路５２は、コントロールゲート（ＣＧ）信号を発生することによってコントロールゲート線ＣＧＬを駆動する複数のドライバ５２１を備える。

ＭＧドライバ回路５３は、メモリゲート（ＭＧ）信号を発生することによってメモリゲート線ＭＧＬを駆動する複数のドライバ５３１を備える。

昇圧回路５６は、チャージポンプ回路を内蔵し、種々の大きさの昇圧電圧を生成して高電圧デコード回路５４に供給する。具体的に、昇圧回路５６は、書き込みＭＧ用正電圧ＶＰＰＡ、書き込み非選択ＭＧ用正電圧ＶＰＰＣ、書き込みＳＬ用正電圧ＶＰＰＢ、耐圧緩和用正電圧ＶＰＰＲ、消去ＭＧ用負電圧ＶＥＥＭを発生する。

以下、書き込みＭＧ用正電圧ＶＰＰＡを高電源電圧ＶＰＰＡと称し、書き込み非選択ＭＧ用正電圧ＶＰＰＣを中間電圧ＶＰＰＣと称し、耐圧緩和用正電圧ＶＰＰＲを中間電圧ＶＰＰＲと称する場合がある。中間電圧ＶＰＰＣおよび中間電圧ＶＰＰＲは、高電源電圧ＶＰＰＡと接地電圧ＶＳＳの間の電圧値である。また、以下の実施形態では、中間電圧ＶＰＰＲは高電源電圧ＶＰＰＡと中間電圧ＶＰＰＣとの間の電圧値に設定される。

高電圧スイッチ回路５５は、昇圧回路５６が発生した種々の昇圧電圧を選択することによって、選択ブロック高電位側ＭＧ電圧ＶＭＧＰＰ、選択ブロック低電位側ＭＧ電圧ＶＭＧＰＮ、非選択ブロック高電位側ＭＧ電圧ＶＭＧＮＰ、非選択ブロック低電位側ＭＧ電圧ＶＭＧＮＮ、選択ＳＬ電圧ＶＳＬＰ、非選択ＳＬ電圧ＶＳＬＮを生成する。高電圧スイッチ回路５５は生成した電圧を、デコーダ用電源電圧として高電圧デコード回路５４に供給する。

高電圧デコード回路５４は、ＭＧドライバ回路５３およびソース線ＳＬに高電圧を供給する。より詳細には、高電圧デコード回路５４は、高電圧スイッチ回路５５で生成されたデコーダ用電源電圧を使用し、デコード信号をＭＧドライバ回路５３に供給するとともにソース線ＳＬに供給するソース線信号を発生する。

センスアンプ／書込み制御回路５７は、選択されたメモリセルに記憶された内容のビット線ＢＬを介しての読み出し、選択されたメモリセルにビット線ＢＬを通じての記憶内容書き込みを行う。

［メモリセルへの供給電圧］
次に、上記のＣＧドライバ回路５２、ＭＧドライバ回路５３、高電圧デコード回路５４、およびセンスアンプ／書込み制御回路５７から、選択／非選択のブロックの選択／非選択メモリセルに供給される電圧の例について説明する。図３および図４などこの明細書中で示す数値例は説明のための一例であって、この数値に限定されるものではない。

（データ書込み時にメモリセルに印加される電圧の例）
図３は、データ書込み時にメモリセルに印加される電圧の例を表形式で示す図である。

まず、図３（Ａ）を参照して、ＭＯＮＯＳ型の不揮発性メモリセルＭＣの構成について簡単に説明する。メモリセルＭＣは、コントロールゲート（ＣＧ）６１、窒化シリコン膜６２、メモリゲート（ＭＧ）６３、ソース６４、およびドレイン６５を含む。コントロールゲート６１は、Ｐ型シリコン基板６０の表面上に絶縁層（不図示）を介して形成される。窒化シリコン膜６２は、酸化シリコン膜（不図示）、窒化シリコン膜６２、および酸化シリコン膜（不図示）からなるＯＮＯ（Oxide-Nitride-Oxide）膜として、コントロールゲート６１の側壁に形成される。ＯＮＯ膜上には、サイドウォール構造のメモリゲート６３が形成される。ソース６４およびドレイン６５は、ゲート６１，６３の両側にＮ型不純物を注入することによってそれぞれ形成される。ソース６４は対応のソース線ＳＬと接続され、ドレイン６５は対応のビット線ＢＬと接続される。

次に、データ書込み時にメモリセルＭＣに印加される電圧について説明する。耐圧緩和が必要になるような高電圧が印加される電極はメモリゲートＭＧであるので、以下ではメモリゲートＭＧの印加電圧に着目する。

図３（Ａ）に示す選択ブロックの選択メモリセルに関して、選択メモリゲートＭＧに印加される電圧はＶＭＧＰＰであり、書込み時にはＶＭＧＰＰとしてＶＰＰＡが選択される。一例として、ＶＰＰＡは６．４～１１［Ｖ］程度の電圧となる。

図３（Ｂ）に示す選択ブロックの非選択メモリセルに関して、非選択メモリゲートＭＧに印加される電圧はＶＭＧＰＮであり、書込み時にはＶＭＧＰＮとしてＶＰＰＣが選択される。一例として、ＶＰＰＣは３．５［Ｖ］程度の電圧である。

図３（Ｃ）に示す非選択ブロックの選択メモリセルに関して、選択メモリゲートＭＧに印加される電圧はＶＭＧＮＰであり、書込み時にはＶＭＧＮＰとしてＶＰＰＣが選択される。一例として、ＶＰＰＣは３．５［Ｖ］程度の電圧である。

図３（Ｄ）に示す非選択ブロックの非選択メモリセルに関して、非選択メモリゲートＭＧに印加される電圧はＶＭＧＮＮであり、書込み時にはＶＭＧＮＮとしてＶＤＤが選択される。一例として、ＶＤＤは１．５［Ｖ］程度の電圧である。

（データ消去時にメモリセルに印加される電圧の例）
図４は、データ消去時にメモリセルに印加される電圧の例を表形式で示す図である。耐圧緩和が必要になるような負の高電圧が印加される電極はメモリゲートＭＧであるので、以下ではメモリゲートＭＧの印加電圧に着目する。

図４（Ａ）に示す選択ブロックの選択メモリセルに関して、消去時に選択メモリゲートＭＧに印加される電圧はＶＭＧＰＮであり、消去時にはＶＭＧＰＮとしてＶＥＥＭが選択される。一例として、ＶＥＥＭは－３．３～－８［Ｖ］程度の電圧となる。

図４（Ｂ）に示す選択ブロックの非選択メモリセルに関して、消去時に非選択メモリゲートＭＧに印加される電圧はＶＭＧＰＰであり、消去時にはＶＭＧＰＰとしてＶＤＤが選択される。一例として、ＶＤＤは１．５［Ｖ］程度の電圧である。

図４（Ｃ）に示す非選択ブロックの選択メモリセルという状態は、消去時の場合には存在しない。したがって、図４（Ｄ）に示すように、消去時には非選択ブロックの全てのメモリゲートＭＧに共通の電圧であるＶＭＧＮＰが印加される。消去時にはＶＭＧＮＰとしてＶＤＤが選択される。一例として、ＶＤＤは１．５［Ｖ］程度の電圧である。

［高電圧スイッチ回路］
図５は、図２における高電圧スイッチ回路の具体的な構成例を示す図である。

図５（Ａ）は電圧ＶＭＧＰＰを発生する回路を示す。電圧ＶＭＧＰＰの出力ノード８６には、スイッチ７１を通して電圧ＶＰＰＡが供給され、スイッチ７２を通して電圧ＶＤＤが供給される。動作モードにより電圧ＶＰＰＡと電圧ＶＤＤとのどちらかが選択される。

スイッチ７１，７２として１段以上のＰＭＯＳトランジスタが用いられる。図５（Ａ）では、スイッチ７１，７２の各々は簡単のために１段のＰＭＯＳトランジスタで示されているが、耐圧のために必要であれば、複数段のＰＭＯＳトランジスタを用いてもよいし、耐圧緩和用のＭＯＳトランジスタを挿入してもよい。後述するスイッチ７３～７８についても同様に、耐圧のために必要であれば、複数段のＭＯＳトランジスタを用いてもよいし、耐圧緩和用のＭＯＳトランジスタを挿入してもよい。

スイッチ７１，７２のオンオフは、ＶＤＤレベルの選択信号ｓｅｌｐｐ＿ａおよびｓｅｌｐｐ＿ｃによってそれぞれ制御される。選択信号ｓｅｌｐｐ＿ｃに関してレベルシフタは不要であり、ＶＤＤレベルの選択信号ｓｅｌｐｐ＿ｃはスイッチ７２を構成するＰＭＯＳトランジスタのゲートに直接入力される。

一方、ＶＤＤレベルの選択信号ｓｅｌｐｐ＿ａは、正電圧レベルシフタ８１によってＶＰＰＡレベルの信号に変換される。ＶＰＰＡレベルの選択信号ｓｅｌｐｐ＿ａは、スイッチ７１を構成するＰＭＯＳトランジスタのゲートに入力される。正電圧レベルシフタ８１の端子ｕｐに電圧ＶＰＰＡが入力される。電圧ＶＰＰＡは高電圧であるため、正電圧レベルシフタ８１には耐圧緩和が必要である。

図５（Ｂ）は電圧ＶＭＧＰＮを発生する回路を示す。電圧ＶＭＧＰＮの出力ノード８７には、スイッチ７３を通して電圧ＶＰＰＣが供給され、スイッチ７４を通して電圧ＶＥＥＭが供給される。動作モードにより電圧ＶＰＰＣと電圧ＶＥＥＭとのどちらかが選択される。スイッチ７３として１段以上のＰＭＯＳトランジスタが用いられ、スイッチ７４として１段以上のＮＭＯＳトランジスタが用いられる。

スイッチ７３のオンオフは、ＶＤＤレベルの選択信号ｓｅｌｐｎ＿ｃによって制御される。ＶＤＤレベルの選択信号ｓｅｌｐｎ＿ｃは、正電圧レベルシフタ８３によってＶＰＰＣレベルの信号に変換される。ＶＰＰＣレベルの選択信号ｓｅｌｐｎ＿ｃは、スイッチ７３を構成するＰＭＯＳトランジスタのゲートに入力される。正電圧レベルシフタ８３の端子ｕｐに電圧ＶＰＰＣが入力される。電圧ＶＰＰＣは高電圧ではないので、正電圧レベルシフタ８３には耐圧緩和は不要である。

スイッチ７４のオンオフは、ＶＤＤレベルの選択信号ｓｅｌｐｎ＿ｅによって制御される。ＶＤＤレベルの選択信号ｓｅｌｐｎ＿ｅは、負電圧レベルシフタ８４によってＶＥＥＭレベルの信号に変換される。ＶＥＥＭレベルの選択信号ｓｅｌｐｎ＿ｅは、スイッチ７４を構成するＮＭＯＳトランジスタのゲートに入力される。負電圧レベルシフタ８４の端子ｕｎに電圧ＶＥＥＭが入力される。

図５（Ｃ）は電圧ＶＭＧＮＰを発生する回路を示す。電圧ＶＭＧＮＰの出力ノード８８には、スイッチ７５を通して電圧ＶＰＰＣが供給され、スイッチ７６を通して電圧ＶＤＤが供給される。動作モードにより電圧ＶＰＰＣと電圧ＶＤＤとのどちらかが選択される。スイッチ７５，７６として１段以上のＰＭＯＳトランジスタが用いられる。

スイッチ７５，７６のオンオフは、ＶＤＤレベルの選択信号ｓｅｌｎｐ＿ｃおよびｓｅｌｐｐ＿ｄによってそれぞれ制御される。選択信号ｓｅｌｐｐ＿ｄに関してレベルシフタは不要であり、ＶＤＤレベルの選択信号ｓｅｌｐｐ＿ｄはスイッチ７６を構成するＰＭＯＳトランジスタのゲートに直接入力される。

一方、ＶＤＤレベルの選択信号ｓｅｌｎｐ＿ｃは、正電圧レベルシフタ８５によってＶＰＰＣレベルの信号に変換される。ＶＰＰＣレベルの選択信号ｓｅｌｎｐ＿ｃは、スイッチ７５を構成するＰＭＯＳトランジスタのゲートに入力される。正電圧レベルシフタ８５の端子ｕｐに電圧ＶＰＰＣが入力される。電圧ＶＰＰＣは高電圧ではないので、正電圧レベルシフタ８５には耐圧緩和は不要である。

図５（Ｄ）は電圧ＶＭＧＮＮを発生する回路を示す。電圧ＶＭＧＮＮの出力ノード８９には、スイッチ７７を通して電圧ＶＤＤが供給され、スイッチ７８を通して電圧ＶＳＳが供給される。動作モードにより電圧ＶＤＤと電圧ＶＳＳとのどちらかが選択される。スイッチ７７として１段以上のＰＭＯＳトランジスタが用いられ、スイッチ７８として１段以上のＮＭＯＳトランジスタが用いられる。

スイッチ７７，７８のオンオフは、ＶＤＤレベルの選択信号ｓｅｌｎｎ＿ｄおよびｓｅｌｎｎ＿ｓによってそれぞれ制御される。いずれの選択信号ｓｅｌｎｎ＿ｄ，ｓｅｌｎｎ＿ｓについてもレベルシフタは不要である。選択信号ｓｅｌｎｎ＿ｓはスイッチ７７を構成するＰＭＯＳトランジスタのゲートに直接入力され、選択信号ｓｅｌｎｎ＿ｓはスイッチ７８を構成するＮＭＯＳトランジスタのゲートに直接入力される。

表１は、図２の高電圧スイッチ回路による昇圧電圧の選択例をまとめたものである。

表１に示すように、高電圧スイッチ回路５５は出力電圧ＶＭＧＰＰとして、書込み状態ではＶＰＰＡを選択し、消去状態ではＶＤＤを選択する。高電圧スイッチ回路５５は出力電圧ＶＭＧＰＮとして、書込み状態ではＶＰＰＣを選択し、消去状態ではＶＥＥＭを選択する。高電圧スイッチ回路５５は出力電圧ＶＭＧＮＰとして、書込み状態ではＶＰＰＣを選択し、消去状態ではＶＤＤを選択する。高電圧スイッチ回路５５は出力電圧ＶＭＧＮＮとして、書込み状態ではＶＤＤを選択し、消去状態ではＶＳＳを選択する。

なお、書込み状態および消去状態以外の動作モードであるベリファイモードおよびテストモード等に対応するために、高電圧スイッチ回路５５に追加のスイッチを設ける場合がある。

図５に示すように、図２の高電圧スイッチ回路５５を構成するためにレベルシフタ８１，８３～８５が必要である。この中で、正電圧レベルシフタ８１に関しては耐圧緩和を考慮する必要がある。なぜなら、書込み時にメモリゲートＭＧに印加される電圧ＶＰＰＡとして例えば１１Ｖクラスの高電圧が使用されるが、正電圧レベルシフタ８１を構成するＭＯＳトランジスタの耐圧は高耐圧のものでも１０Ｖ程度しか対応していないからである。したがって、耐圧緩和を行うことによって、正電圧レベルシフタ８１を構成する各ＭＯＳトランジスタに高電源電圧ＶＰＰＡがそのまま印加されないようにする必要がある。

［レベルシフタの構成例］
図６は、第１の実施形態の半導体装置において用いられるレベルシフタの構成を示す回路図である。図６のレベルシフタ１００は、図５（Ａ）の正電圧レベルシフタ８１に適用可能なものである。

図６を参照して、レベルシフタ１００は、高電源電圧ＶＰＰＡが入力される高電圧ノード１０３と、接地電圧ＶＳＳが入力される接地ノード１０４と、ＶＤＤレベルの相補入力信号ｉｎｐ，ｉｎｎをＶＰＰＡレベルの信号に変換するレベルシフタ段１０１と、レベルシフタ段１０１の後段に設けられたドライバ段１０２とを含む。本開示では、接地電圧ＶＳＳを基準電圧とも称する。高電圧ノード１０３を第１の電源ノードとも称し、接地ノード１０４を第２の電源ノードとも称する。一例として高電源電圧ＶＰＰＡは、６．４～１１［Ｖ］程度であり、昇圧回路５６に内蔵のチャージポンプ回路によって生成され、フラッシュシーケンサ３７から出力された制御信号に従って変化する。

レベルシフタ段１０１は、ラッチ回路１１０と、相補の入力信号ｉｎｐ，ｉｎｎが入力される入力回路１１１と、ラッチ回路１１０と入力回路１１１との間に接続された耐圧緩和回路１１２と、クランプＮＭＯＳトランジスタＭＮＦ１Ｐ，ＭＮＦ１Ｎとを備える。

ラッチ回路１１０は、各ソースが高電圧ノード１０３に接続された一対のクロスカップルＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮを含む。ＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮのゲートとドレインはクロスカップルされている。すなわち、ＰＭＯＳトランジスタＭＰＣＣＰのゲートとＰＭＯＳトランジスタＭＰＣＣＮのドレインとが接続され、ＰＭＯＳトランジスタＭＰＣＣＰのドレインとＰＭＯＳトランジスタＭＰＣＣＮのゲートとが接続される。

入力回路１１１は、一対の入力ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮを含む。入力ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮの各ソースは、接地ノード１０４に接続される。入力ＮＭＯＳトランジスタＭＮＩＮＰのゲートには入力信号ｉｎｎが入力され、入力ＮＭＯＳトランジスタＭＮＩＮＮのゲートには入力信号ｉｎｐが入力される。

耐圧緩和回路１１２は、耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐ，ＭＮＥ１Ｎと、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎと、追加の耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎとを含む。前述の特許文献１と比較すると、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎが追加されている点において差異がある。

より詳細には、耐圧緩和用ＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ１Ｐ，ＭＮＥ１Ｐは、この並び順でＰＭＯＳトランジスタＭＰＣＣＰのドレインと入力ＮＭＯＳトランジスタＭＮＩＮＰのドレインとの間に直列に接続されている。同様に、耐圧緩和用ＭＯＳトランジスタＭＰＥ３Ｎ，ＭＰＥ１Ｎ，ＭＮＥ１Ｎは、この並び順でＰＭＯＳトランジスタＭＰＣＣＮのドレインと入力ＮＭＯＳトランジスタＭＮＩＮＮのドレインとの間に直列に接続されている。したがって、耐圧緩和回路１１２において、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎが最も高電位側に設けられ、耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐ，ＭＮＥ１Ｎが最も低電位側に設けられる。耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎは、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎと耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐ，ＭＮＥ１Ｎとの間にそれぞれ接続される。

以下の説明において、クロスカップルＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮと耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎとの接続ノードを、それぞれ中間ノードｈｈｐ，ｈｈｎと称する。耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎと耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎとの接続ノードを、それぞれ中間ノードｈｘｐ，ｈｘｎと称する。耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎと耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐ，ＭＮＥ１Ｎとの接続ノードを、それぞれ中間ノードｍｍｐ，ｍｍｎと称する。耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐ，ＭＮＥ１Ｎと入力ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮとの接続ノードを、それぞれ中間ノードｌｌｐ，ｌｌｎと称する。

耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎのゲートには、中間電圧ＶＰＰＣが入力される。耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐ，ＭＮＥ１Ｎのゲートには、中間電圧ＶＰＰＲが印加される。中間電圧ＶＰＰＲ，ＶＰＰＣは、接地電圧ＶＳＳと高電源電圧ＶＰＰＡとの間の電圧値を有する。たとえば、中間電圧ＶＰＰＲは５．５Ｖであり、中間電圧ＶＰＰＣは３．０Ｖであり、中間電圧ＶＰＰＲは高電源電圧ＶＰＰＡとＶＰＰＣとの間の電圧値に設定される。

耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎの各々について、ゲートとドレインとは相互に接続されている。すなわち、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎの各々はダイオード接続されたトランジスタである。

クランプＮＭＯＳトランジスタＭＮＦ１Ｐは、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐのソース（すなわち、中間ノードｈｈｐ）と高電圧ノード１０３との間に接続される。同様に、クランプＮＭＯＳトランジスタＭＮＦ１Ｎは、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｎのソース（すなわち、中間ノードｈｈｎ）と高電圧ノード１０３との間に接続される。クランプＮＭＯＳトランジスタＭＮＦ１Ｐ，ＭＮＦ１Ｎのゲートには、たとえば、中間電圧ＶＰＰＲが印加される。クランプＮＭＯＳトランジスタＭＮＦ１Ｐ，ＭＮＦ１Ｎは、それぞれ対応するＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮがオフのときに中間ノードｈｈｐ，ｈｈｎの電圧をクランプするためのものである。

ドライバ段１０２は、ドライバＰＭＯＳトランジスタＭＰＤＲＰ，ＭＰＤＲＮと、ドライバＮＭＯＳトランジスタＭＮＤＲＰ，ＭＮＤＲＮと、耐圧緩和ＰＭＯＳトランジスタＭＰＥ２Ｐ，ＭＰＥ２Ｎと、耐圧緩和ＮＭＯＳトランジスタＭＮＥ２Ｐ，ＭＮＥ２Ｎとを含む。

ドライバＰＭＯＳトランジスタＭＰＤＲＰ，ＭＰＤＲＮの各ソースは高電圧ノード１０３と接続され、各ゲートは中間ノードｈｈｎ，ｈｈｐとそれぞれ接続される。ドライバＰＭＯＳトランジスタＭＰＤＲＰ，ＭＰＤＲＮの各ドレインから相補の出力信号ｏｕｔｐ，ｏｕｔｎが出力される。

ドライバＮＭＯＳトランジスタＭＮＤＲＰ，ＭＮＤＲＮの各ソースは接地ノード１０４と接続される。ドライバＮＭＯＳトランジスタＭＮＤＲＰのゲートには入力信号ｉｎｎが入力され、ドライバＮＭＯＳトランジスタＭＮＤＲＮのゲートには入力信号ｉｎｐが入力される。

耐圧緩和ＰＭＯＳトランジスタＭＰＥ２Ｐおよび耐圧緩和ＮＭＯＳトランジスタＭＮＥ２Ｐは、この並び順で、ドライバＰＭＯＳトランジスタＭＰＤＲＰのドレインとドライバＮＭＯＳトランジスタＭＮＤＲＰのドレインとの間に直列に接続される。同様に、耐圧緩和ＰＭＯＳトランジスタＭＰＥ２Ｎおよび耐圧緩和ＮＭＯＳトランジスタＭＮＥ２Ｎは、この並び順で、ドライバＰＭＯＳトランジスタＭＰＤＲＮのドレインとドライバＮＭＯＳトランジスタＭＮＤＲＮのドレインとの間に直列に接続される。

耐圧緩和ＰＭＯＳトランジスタＭＰＥ２Ｐ，ＭＰＥ２Ｎのゲートには中間電圧ＶＰＰＣ（たとえば、３．０Ｖ）が印加される。耐圧緩和ＮＭＯＳトランジスタＭＮＥ２Ｐ，ＭＮＥ２Ｎのゲートには中間電圧ＶＰＰＲ（たとえば、５．５Ｖ）が印加される。

上記で説明した各ＭＯＳトランジスタのバックゲート（すなわち、基板）は、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎを除いて、当該トランジスタのソースに接続される。耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎのバックゲートは、高電圧ノード１０３に接続されることによって、高電源電圧ＶＰＰＡを受ける。

［レベルシフタの動作］
次に、特に耐圧緩和の観点から図６のレベルシフタ１００の動作について説明する。なお、以下の数値例は説明のための一例であり、この数値に限定されるわけでない。

（レベルシフタの全体動作の概略）
図６を参照して、ＶＤＤレベルの相補の入力信号ｉｎｐ，ｉｎｎに応じて、入力ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮの一方がオン状態になり、他方がオフ状態になる。

たとえば、入力信号ｉｎｐの電圧がＶＤＤ（たとえば、１．５Ｖ）であり、入力信号ｉｎｎの電圧がＶＳＳ（たとえば、０Ｖ）であったとする。この場合、入力回路１１１の入力ＮＭＯＳトランジスタＭＮＩＮＮがオン状態になり、入力ＮＭＯＳトランジスタＭＮＩＮＰがオフ状態になる。さらに、ドライバ段１０２のドライバＮＭＯＳトランジスタＭＮＤＲＮがオン状態になり、ドライバＮＭＯＳトランジスタＭＮＤＲＰがオフ状態になる。

入力ＮＭＯＳトランジスタＭＮＩＮＮがオン状態になると、中間ノードｌｌｎ，ｍｍｎの電圧がＶＳＳ（０Ｖ）になる。この結果、ラッチ回路１１０を構成するＰＭＯＳトランジスタＭＰＣＣＰのゲート電圧がローレベルに引かれるので、ＰＭＯＳトランジスタＭＰＣＣＰがオン状態になり、中間ノードｈｈｐの電圧がハイレベル、すなわち、高電源電圧ＶＰＰＡ（たとえば、１１Ｖ）になる。一方、ＰＭＯＳトランジスタＭＰＣＣＮはオフ状態になり、中間ノードｈｈｎの電圧はローレベルになる。

さらに、中間ノードｈｈｐがハイレベル（ＶＰＰＡ）になり、中間ノードｈｈｎがローレベルになることによって、ドライバ段１０２を構成するドライバＰＭＯＳトランジスタＭＰＤＲＰがオン状態になり、ドライバＰＭＯＳトランジスタＭＰＤＲＮがオフ状態になる。最終的に出力信号ｏｕｔｐはハイレベル（ＶＰＰＡ）になり、出力信号ｏｕｔｎはローレベルになる。

上記と逆に、入力信号ｉｎｐの電圧がＶＳＳ（たとえば、０Ｖ）であり、入力信号ｉｎｎの電圧がＶＤＤ（たとえば、１．５Ｖ）であったとする。この場合には、ラッチ回路１１０を構成するＰＭＯＳトランジスタＭＰＣＣＰがオフ状態になることによって、中間ノードｈｈｐの電圧がローレベルになり、ＰＭＯＳトランジスタＭＰＣＣＮがオン状態になることによって、中間ノードｈｈｎの電圧はハイレベル（ＶＰＰＡ）になる。したがって、ドライバ段１０２を構成するドライバＰＭＯＳトランジスタＭＰＤＲＰがオフ状態になり、ドライバＰＭＯＳトランジスタＭＰＤＲＮがオン状態になる。最終的に出力信号ｏｕｔｐはローレベルになり、出力信号ｏｕｔｎはハイレベル（ＶＰＰＡ）になる。

（耐圧緩和回路の機能）
次に、耐圧緩和回路１１２の機能について説明する。まず、耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐ，ＭＮＥ１Ｎ，ＭＮＥ２Ｐ，ＭＮＥ２Ｎのゲートに中間電圧ＶＰＰＲ（たとえば、５．５Ｖ）が印加される。これによって、入力ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮのドレインの電圧およびドライバＮＭＯＳトランジスタＭＮＤＲＰ，ＭＮＤＲＮのドレイン・ソース間電圧は中間電圧ＶＰＰＲ（５．５Ｖ）に制限される。したがって、これらのＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮ，ＭＮＤＲＰ，ＭＮＤＲＮの耐圧緩和が実現される。

また、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎ，ＭＰＥ２Ｐ，ＭＰＥ２Ｎのゲートには中間電圧ＶＰＰＣ（たとえば、３．０Ｖ）が印加される。これによって、ラッチ回路１１０を構成するＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮおよびドライバＰＭＯＳトランジスタＭＰＤＲＰ，ＭＰＤＲＮの各々のソース・ドレイン間にかかる電圧は、ＶＰＰＡ－ＶＰＰＣ（たとえば、１１Ｖ－３Ｖ＝８Ｖ）に制限される。

さらに、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３ＰにクランプＮＭＯＳトランジスタＭＮＦ１Ｐを通して適切な大きさ電流を流すことによって、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐのソースとドレインとの間（すなわち、中間ノードｈｈｐと中間ノードｈｘｐとの間）に閾値電圧Ｖｔｈ（約１Ｖ）以上の電位差をつけることできる。同様に、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３ＮにクランプＮＭＯＳトランジスタＭＮＦ１Ｎを通して適切な大きさ電流を流すことによって、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐのソースとドレインとの間（すなわち、中間ノードｈｈｐと中間ノードｈｘｐとの間）に閾値電圧Ｖｔｈ（約１Ｖ）以上の電位差をつけることできる。以上によって、ラッチ回路１１０を構成するＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮおよびドライバＰＭＯＳトランジスタＭＰＤＲＰ，ＭＰＤＲＮに対する耐圧緩和効果をさらに高めることができる。

ここで、ラッチ回路１１０を構成するＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮのオンオフにかかわらず、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎへ常に電流を供給することが重要である。もし、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎへの電流供給が無いと、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎにリーク電流が存在する場合には、中間ノードｈｈｐ，ｈｈｎの電位が維持できなくなる（すなわち、中間ノードｈｘｐ，ｈｘｎの電位まで低下する）。この結果、ラッチ回路１１０を構成するＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮおよびドライバＰＭＯＳトランジスタＭＰＤＲＰ，ＭＰＤＲＮに対する耐圧緩和が十分に得られなくなる。

上記の事態を防止するために、クランプＮＭＯＳトランジスタＭＮＦ１Ｐ，ＭＮＦ１Ｎが設けられている。クランプＮＭＯＳトランジスタＭＮＦ１Ｐ，ＭＮＦ１Ｎのゲートに中間電圧ＶＰＰＲ（たとえば、５．５Ｖ）を印加することによって、中間ノードｈｈｐ，ｈｈｎの電圧がＶＰＰＲ－Ｖｔｈｎまで低下すると、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎから電流が供給される。ここで、Ｖｔｈｎは、クランプＮＭＯＳトランジスタＭＮＦ１Ｐ，ＭＮＦ１Ｎの閾値電圧であり約１Ｖである。したがって、中間ノードｈｈｐ，ｈｈｎの電圧は、５．５－１＝４．５［Ｖ］前後でクランプされる。

実際には、中間ノードｈｈｐ，ｈｈｎの電圧は、クランプＮＭＯＳトランジスタＭＮＦ１Ｐ，ＭＮＦ１Ｎと耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎとのサイズ比に依存する。具体的に、クランプＮＭＯＳトランジスタＭＮＦ１Ｐ，ＭＮＦ１Ｎのサイズ（すなわち、ゲート幅）を小さくすると、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎに供給する電流が減少するために、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎのソース・ドレイン間電圧はＶｔｈｐに近付く。この結果、中間ノードｈｈｐ、ｈｈｎの電圧の下限値は４Ｖに近くなる。逆に、クランプＮＭＯＳトランジスタＭＮＦ１Ｐ，ＭＮＦ１Ｎのサイズを大きくすると、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎに供給する電流が増加するために、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎのソース・ドレイン間電圧が大きくなる。この結果、中間ノードｈｈｐ、ｈｈｎの電圧は、クランプＮＭＯＳトランジスタＭＮＦ１Ｐ，ＭＮＦ１Ｎのゲート電圧で決まる最大電圧である、４．５Ｖに近くなる。

以上の結果、中間ノードｈｘｐ，ｈｘｎの下限電圧が中間電圧ＶＰＰＣ（３．０Ｖ）であるのに対し、中間ノードｈｈｐ，ｈｈｎの下限電圧は、４～４．５Ｖとなる。したがって、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎによる追加の耐圧緩和効果は１～１．５Ｖになる。

［第１の実施形態の効果］
以上のとおり、第１の実施形態によれば、レベルシフタ１００を構成するラッチ回路１１０と入力回路１１１とを接続する電流経路上に、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎおよび耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐ，ＭＮＥ１Ｎに加えて、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎが設けられる。これにより、耐圧緩和が必要なクロスカップルＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮおよびドライバＰＭＯＳトランジスタＭＰＤＲＰ，ＭＰＤＲＮの各々のゲート・ソース間にかかる最大電圧を緩和することができる。

具体的数値例を用いて説明すると、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎを設けない場合には、高電圧ノード１０３と中間ノードｈｈｐ，ｈｈｎとの電位差は最大で、ＶＰＰＡ（１１Ｖ）－ＶＰＰＣ（３Ｖ）＝８Ｖであった。一方、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎを設けることによって、高電圧ノード１０３と中間ノードｈｈｐ，ｈｈｎとの最大の電位差は、ＶＰＰＡ（１１Ｖ）－ＶＰＰＣ（３Ｖ）－（１～１．５Ｖ）＝６．５～７Ｖにまで低下する。したがって、クロスカップルＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮおよびドライバＰＭＯＳトランジスタＭＰＤＲＰ，ＭＰＤＲＮの各々のゲート・ソース間にかかる最大電圧を８Ｖから６．５～７Ｖに緩和することができる。

高いソース・ゲート間電圧をオン状態のＭＯＳトランジスタに長時間かけると、ＦＮ劣化によって当該ＭＯＳトランジスタの閾値電圧Ｖｔｈが劣化（すなわち、増加）する。具体的に、ラッチ回路１１０を構成するクロスカップルＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮの閾値電圧Ｖｔｈが増加すると、ラッチ回路１１０の反転マージンが大きく劣化することになる。ドライバＰＭＯＳトランジスタＭＰＤＲＰ，ＭＰＤＲＮの閾値電圧Ｖｔｈが増加すると、ドライバ段１０２のドライブ能力が大きく劣化することになる。第１の実施形態の構成によれば、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎを設けることによって、上述のようなＦＮ劣化によるレベルシフタの特性劣化を防止することができる。

さらに、中間ノードｈｈｐ，ｈｈｎの電位をクランプするためのクランプＮＭＯＳトランジスタＭＮＦ１Ｐ，ＭＮＦ１Ｎを設けることによって、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎに供給する電流を調整することができる。この結果、中間ノードｈｈｐ，ｈｈｎの下限電圧を調整することができる。さらには、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎのリーク電流のために、中間ノードｈｈｐ，ｈｈｎの電圧が下がりすぎることを防止することができ、その結果、耐圧緩和が無効になることを回避できる。

＜第２の実施形態＞
第２の実施形態では、データ書込み時に書込みパルスを印加するフェーズでは、電圧ＶＰＰＡをたとえば１１Ｖ程度の高電圧に設定し、書込みアドレスを選択するフェーズでは、電圧ＶＰＰＡを１１Ｖよりも低い電圧に設定するような制御を行う場合について説明する。ラッチ回路１１０を構成するＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮのゲート・ソース間に高電圧を印加したままでラッチ回路を反転させると、ＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮを破損させる虞があるからである。

第１の実施形態で説明したように、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎを追加することによって、より高い値の電圧ＶＰＰＡをレベルシフタに印加することが可能になった。しかしながら、上記のようにラッチ回路１１０を反転させるために、電圧ＶＰＰＡをより低い値に低下させた場合には、追加の耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎを設けたために、ラッチ回路１１０を反転させることが困難になる場合がある。結果として、レベルシフタは、入力信号ｉｎｐ，ｉｎｎに応じた正しい出力信号ｏｕｔｐ，ｏｕｔｎを出力することが困難になる。

そこで、第２の実施形態では、上記の問題点に対処可能なレベルシフタについて説明する。具体的には、レベルシフタ段１０１に耐圧緩和回路１１２をバイパスするバイパス経路が設けられる。

［メモリゲートＭＧ用電圧の制御］
以下では、まず、図７を参照して本実施形態におけるメモリゲートＭＧ用電圧の制御について説明する。

図７は、図３（Ａ）および（Ｂ）に示すメモリゲートメモリゲートＭＧに印加される電圧の一例を示すタイミング図である。

図７の上のグラフは書込み時に選択ブロックの選択メモリゲートＭＧに印加される電圧ＶＭＧＰＰの時間変化を示し、図７の下のグラフは書込み時に選択ブロックの非選択メモリゲートＭＧに印加される電圧ＶＭＧＰＮの時間変化を示す。図５で説明したように、選択メモリゲートＭＧの印加電圧は高電源電圧ＶＰＰＡであり、非選択メモリゲートに印加される電圧は中間電圧ＶＰＰＣである。高電源電圧ＶＰＰＡおよび中間電圧ＶＰＰＣの値は、それらを生成するチャージポンプを制御することによって変化させる。

図７を参照して、時刻ｔ１以前がアドレスを選択して切り替えるフェーズである。このフェーズでは、選択メモリゲートＭＧに印加される電圧ＶＭＧＰＰ（ＶＰＰＡ）は５Ｖ程度の低い電圧であり、非選択メモリゲートＭＧに印加される電圧ＶＭＧＰＮ（ＶＰＰＣ）は０Ｖである。

書込み動作を開始すると、時刻ｔ１から時刻ｔ２の間で選択メモリゲートＭＧの電圧ＶＭＧＰＰは１１Ｖ程度の高電圧に昇圧される。また、電圧ＶＭＧＰＮは耐圧緩和のために３Ｖ程度の電圧に昇圧される。

時刻ｔ２から時刻ｔ３の間で電圧ＶＭＧＰＰ，ＶＭＧＰＮが所定の電圧値で安定すると、書込みパルスが印加される。書込み完了後の時刻ｔ３から時刻ｔ４の間で、電圧ＶＭＧＰＰは５Ｖ程度まで降圧され、電圧ＶＭＧＰＮは０Ｖまで降圧される。時刻ｔ４以降は、再びアドレス切替えフェーズとなる。

ここで、アドレス切替えフェーズでは、アドレスに応じてラッチ回路１１０を反転させる場合があるが、高電源電圧ＶＰＰＡは５Ｖ程度の比較的低い電圧であるので、耐圧緩和は不要である。そこで、次の図８で示すようにバイパス経路１０５，１０６に電流が流れるようにスイッチを制御することによって、耐圧緩和回路１１２を使用しないようにする。

一方、電源立ち上げ（時刻ｔ１から時刻ｔ２）、書込みパルス印加（時刻ｔ２から時刻ｔ３）、および電源立ち下げ（時刻ｔ３から時刻ｔ４）の各フェーズでは、ラッチ回路１１０の内部状態を変化させる必要はないが、耐圧緩和は必要である。この場合、バイパス経路１０５，１０６ではなく耐圧緩和回路１１２に電流が流れるようにスイッチが制御される。

［レベルシフタの構成］
図８は、第２の実施形態の半導体装置におけるレベルシフタの構成を示す回路図である。

図８を参照して、レベルシフタ１００Ａは、レベルシフタ段１０１Ａとドライバ段１０２Ａとを含む。

レベルシフタ段１０１Ａは、図６のレベルシフタ段１０１を基本構成として、さらに、耐圧緩和回路１１２をバイパスするためのバイパス経路１０５，１０６を含む。バイパス経路１０５は、耐圧緩和回路１１２をバイパスして中間ノードｈｈｐと中間ノードｌｌｐとを接続する。バイパス経路１０６は、耐圧緩和回路１１２をバイパスして中間ノードｈｈｎと中間ノードｌｌｎとを接続する。

レベルシフタ段１０１Ａは、さらに、バイパス経路１０５上に設けられた電流経路切替え用のＮＭＯＳトランジスタＭＮＣ１Ｐ，ＭＮＣ２Ｐと、バイパス経路１０６上に設けられた電流経路切替え用のＮＭＯＳトランジスタＭＮＣ１Ｎ，ＭＮＣ２Ｎとを含む点で図６のレベルシフタ段１０１と異なる。以下の説明において、ＮＭＯＳトランジスタＭＮＣ１ＰとＮＭＯＳトランジスタＭＮＣ２Ｐとの間のノードを中間ノードｎｍｐと称し、ＮＭＯＳトランジスタＭＮＣ１ＮとＮＭＯＳトランジスタＭＮＣ２Ｎとの間のノードを中間ノードｎｍｎと称する。

上記のＮＭＯＳトランジスタＭＮＣ１Ｐ，ＭＮＣ１Ｎのゲートには制御信号ｃｔｒｌ３が入力され、ＮＭＯＳトランジスタＭＮＣ２Ｐ，ＭＮＣ２Ｎのゲートには制御信号ｃｔｒｌ１が入力される。制御信号ｃｔｒｌ１，ｃｔｒｌ３は、耐圧緩和の有無を切り替えるためのものである。また、ＮＭＯＳトランジスタＭＮＣ１Ｐ，ＭＮＣ１Ｎのバックゲートは、それぞれのソースに接続される。ＮＭＯＳトランジスタＭＮＣ２Ｐ，ＭＮＣ２Ｎのバックゲートは接地ノード１０４に接続される。

レベルシフタ段１０１Ａは、さらに、クランプＮＭＯＳトランジスタＭＮＦ１Ｐ，ＭＮＦ１Ｎのゲートの入力が制御信号ｃｔｒｌ４に変更され、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎのゲートの入力が制御信号ｃｔｒｌ２に変更されている点で、図６のレベルシフタ段１０１と異なる。制御信号ｃｔｒｌ２，ｃｔｒｌ４は、耐圧緩和の有無に応じてゲート電圧を切り替えるためのものである。さらに、クランプＮＭＯＳトランジスタＭＮＦ１Ｐ，ＭＮＦ１Ｎのバックゲートは、ＮＭＯＳトランジスタＭＮＣ１Ｐ，ＭＮＣ１Ｎのソースにそれぞれ接続されるように変更されている。

レベルシフタ段１０１Ａは、さらに、クランプＮＭＯＳトランジスタＭＮＦ４Ｐ，ＭＮＦ４Ｎ，ＭＮＦ３Ｐ，ＭＮＦ３Ｎ，ＭＮＦ２Ｐ，ＭＮＦ２Ｎを含む点で、図６のレベルシフタ段１０１と異なる。これらのＮＭＯＳトランジスタは使用していない電流経路における中間ノードの電位をフローティングにせずに固定するためのものである。

具体的に、クランプＮＭＯＳトランジスタＭＮＦ４Ｐは中間ノードｈｘｐとバイパス経路１０５との間に接続される。クランプＮＭＯＳトランジスタＭＮＦ４Ｎは中間ノードｈｘｎとバイパス経路１０６との間に接続される。クランプＮＭＯＳトランジスタＭＮＦ４Ｐ，ＭＮＦ４Ｎのゲートには、固定のバイアス電圧ｂｉａｓ１が与えられる。バイアス電圧ｂｉａｓ１として中間電圧ＶＰＰＲ（たとえば、５．５Ｖ）が用いられる。クランプＮＭＯＳトランジスタＭＮＦ４Ｐ，ＭＮＦ４Ｎのバックゲートは、それぞれのソースに接続される。

クランプＮＭＯＳトランジスタＭＮＦ３Ｐ，ＭＮＦ３Ｎ，ＭＮＦ２Ｐ，ＭＮＦ２Ｎの各々はダイオード接続されている。クランプＮＭＯＳトランジスタＭＮＦ３Ｐ，ＭＮＦ３Ｎ，ＭＮＦ２Ｐ，ＭＮＦ２Ｎのソースは、中間ノードｌｌｐ，ｌｌｎ，ｎｍｐ，ｎｍｎにそれぞれ接続される。クランプＮＭＯＳトランジスタＭＮＦ３Ｐ，ＭＮＦ３Ｎ，ＭＮＦ２Ｐ，ＭＮＦ２Ｎのドレインにはバイアス電圧ｂｉａｓ１が与えられる。クランプＮＭＯＳトランジスタＭＮＦ３Ｐ，ＭＮＦ３Ｎ，ＭＮＦ２Ｐ，ＭＮＦ２Ｎのバックゲートは、接地ノード１０４に接続される。

ドライバ段１０２Ａは、素子数を削減するために、レベルシフタ段１０１Ａの耐圧緩和電圧を利用する構成となっている。具体的に、ドライバ段１０２Ａは、ドライバＰＭＯＳトランジスタＭＰＤＲＰ，ＭＰＤＲＮと、ドライバＮＭＯＳトランジスタＭＮＤＲＰ，ＭＮＤＲＮとを含む。図６のドライバ段１０２と異なり、ドライバ段１０２Ａは、耐圧緩和ＰＭＯＳトランジスタＭＰＥ２Ｐ，ＭＰＥ２Ｎおよび耐圧緩和ＮＭＯＳトランジスタＭＮＥ２Ｐ，ＭＮＥ２Ｎを有していない。

ドライバＰＭＯＳトランジスタＭＰＤＲＰ，ＭＰＤＲＮの接続は、図６の場合と同じであるので説明を繰り返さない。ドライバＮＭＯＳトランジスタＭＮＤＲＰ，ＭＮＤＲＮのドレインは、ドライバＰＭＯＳトランジスタＭＰＤＲＰ，ＭＰＤＲＮのドレインにそれぞれ接続される。ドライバＮＭＯＳトランジスタＭＮＤＲＰ，ＭＮＤＲＮのゲートは、中間ノードｈｘｎ，ｈｘｐにそれぞれ接続される。ドライバＮＭＯＳトランジスタＭＮＤＲＰ，ＭＮＤＲＮのソースは、中間ノードｈｘｐ，ｈｘｎにそれぞれ接続される。ドライバＮＭＯＳトランジスタＭＮＤＲＰ，ＭＮＤＲＮのバックゲートは、それぞれ中間ノードｎｍｐ，ｎｍｎに接続される。

［レベルシフタの動作］
次に、図８に示す第２の実施形態の半導体装置におけるレベルシフタ１００Ａの動作について説明する。

（各制御信号の設定値）
表２は、耐圧緩和の有無に応じた制御信号ｃｔｒｌ１～ｃｔｒｌ４の設定値を示す。

ここで、バイアス電圧ｂｉａｓ１はＶＰＰＲ（たとえば、５．５Ｖ）、バイアス電圧ｂｉａｓ２はＶＰＰＣ（たとえば、３．０Ｖ）を想定している。いずれも固定された電圧値である。

表２に示すように、レベルシフタ１００Ａの出力信号ｏｕｔｐ，ｏｕｔｎの電圧レベルも、耐圧緩和の有りおよび無しで切り替わる構成となっている。ハイ（Ｈ：high）側の電圧レベルは耐圧緩和の有無によらずＶＰＰＡである。ただし、高電源電圧ＶＰＰＡの大きさは、耐圧緩和有の場合（たとえば、１１Ｖ）と耐圧緩和無しの場合（たとえば、５Ｖ）とで異なる。一方、ロー（Ｌ:Low）側の電圧レベルは、耐圧緩和有りの場合には中間電圧ＶＰＰＣ（たとえば、３．０Ｖ）であり、耐圧緩和無しの場合には接地電圧ＶＳＳ（たとえば、０Ｖ）である。

上記のように、ハイ側の電圧レベルを高電源電圧ＶＰＰＡとすることによって、図５（Ａ）におけるＰＭＯＳスイッチ７１を確実にオフ状態に切り替えることができる。また、ロー側の電圧レベルを耐圧緩和無しの場合に接地電圧ＶＳＳにすることによって、図５（Ａ）におけるＰＭＯＳスイッチ７１を確実にオン状態に切り替えることができる。このように、ＰＭＯＳスイッチ７１の能力を確保するために、出力信号ｏｕｔｐ，ｏｕｔｎの信号レベルを耐圧緩和の有無に応じて切替えている。

次に、耐圧緩和有りの場合と耐圧緩和無しの場合とで、制御信号ｃｔｒｌ１～ｃｔｒｌ４をどのように設定するかについて説明する。制御信号ｃｔｒｌ１～ｃｔｒｌ４は、たとえば、図１のフラッシュシーケンサ３７などの制御回路から出力される。

（耐圧緩和有りの場合のレベルシフタの動作）
耐圧緩和有りの場合に、制御回路は、制御信号ｃｔｒｌ４をＶＰＰＲ（たとえば、５．５Ｖ）に設定し、制御信号ｃｔｒｌ２をＶＰＰＣ（たとえば、３．０Ｖ）に設定する。したがって、クランプＮＭＯＳトランジスタＭＮＦ１Ｐ，ＭＮＦ１Ｎのゲートの入力電圧（ＶＰＰＲ）および耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎのゲートの入力電圧（中間電圧ＶＰＰＣ）は、第１の実施形態の図６の場合と同じである。

さらに、制御回路は、耐圧緩和有りの場合に、制御信号ｃｔｒｌ１を接地電圧ＶＳＳに設定する。したがって、ＮＭＯＳトランジスタＭＮＣ２Ｐ，ＭＮＣ２Ｎはオフ状態になるので、バイパス経路１０５，１０６を介した電流経路が遮断される。よって、第１の実施形態と同様の耐圧緩和効果が得られる。

さらに、耐圧緩和有りの場合において、バイパス経路１０５，１０６の中間ノードｎｍｐ，ｎｍｎは、それぞれクランプＮＭＯＳトランジスタＭＮＦ４Ｐ，ＭＮＦ４Ｎによって、ＶＰＰＲレベルまで充電される。中間ノードｎｍｐ，ｎｍｎの電圧がＶＰＰＲ以上に上昇した場合には、クランプＮＭＯＳトランジスタＭＮＦ２Ｐ，ＭＮＦ２ＮによってＶＰＰＲレベルまで電荷が引き抜かれる。したがって、中間ノードｎｍｐ，ｎｍｎの電圧はＶＰＰＲレベルに固定される。また、耐圧緩和有りの場合には、制御回路は、制御信号ｃｔｒｌ３をＶＰＰＣ（たとえば、３．０Ｖ）に設定する。このように、ＮＭＯＳトランジスタＭＮＣ１Ｐ，ＭＮＣ１Ｎ，ＭＮＣ２Ｐ，ＭＮＣ２Ｎにおいて耐圧違反が起こらないように各電圧が設定されている。

耐圧緩和有りの場合の中間ノードｈｘｐ，ｈｘｎの電圧の最低値は、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎのゲートに与えられる制御信号ｃｔｒｌ２の電圧値であるＶＰＰＣである。ドライバ段１０２Ａは、これらの中間ノードｈｘｐ，ｈｘｎの電圧を負側電源電圧として取り込んでいるので、出力信号ｏｕｔｐ，ｏｕｔｎの下限もＶＰＰＣになる。

（耐圧緩和無しの場合のレベルシフタの動作）
一方、耐圧緩和無しの場合には、制御回路は、制御信号ｃｔｒｌ２を接地電圧ＶＳＳに設定することにより、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎの機能を解除する。

さらに、制御回路は、制御信号ｃｔｒｌ１を中間電圧ＶＰＰＲに設定することによってＮＭＯＳトランジスタＭＮＣ２Ｐ，ＭＮＣ２Ｎを確実にオン状態にする。また、制御回路は、制御信号ｃｔｒｌ３を中間電圧ＶＰＰＲし、制御信号ｃｔｒｌ３を中間電圧ＶＰＰＲに設定することによってＮＭＯＳトランジスタＭＮＣ１Ｐ，ＭＮＣ１Ｎを確実にオン状態にする。これらの制御信号ｃｔｒｌ１，ｃｔｒｌ３の設定によって、バイパス経路１０５，１０６が有効になる。耐圧緩和回路１１２を介した電流経路は積極的に切断されないが、高電源電圧ＶＰＰＡが低下すると実質的に機能しなくなる。

上記の状態では、クロスカップルＰＭＯＳトランジスタＭＰＣＣＰ、バイパス経路１０５、および入力ＮＭＯＳトランジスタＭＮＩＮＰを介する電流経路と、クロスカップルＰＭＯＳトランジスタＭＰＣＣＮ、バイパス経路１０６、および入力ＮＭＯＳトランジスタＭＮＩＮＮを介する電流経路とによってレベルシフタ段１０１Ａが動作する。ＮＭＯＳトランジスタＭＮＣ１Ｐ，ＭＮＣ１Ｎ，ＭＮＣ２Ｐ，ＭＮＣ２Ｎは単なるスイッチとして機能している。したがって、レベルシフタ段１０１Ａは、耐圧緩和を有していないシンプルなクロスカップル型レベルシフタと同等である。

ここで、使用されていない耐圧緩和回路１１２の中間ノードの電圧は、クランプＭＯＳトランジスタによって制限される。中間ノードがフローティングになると、レベルシフタ段１０１Ａの動作の障害となり得るからである。

具体的に、中間ノードｌｌｐ，ｌｌｎの電圧は、それぞれクランプＮＭＯＳトランジスタＭＮＦ３Ｐ，ＭＮＦ３Ｎによってバイアス電圧ｂｉａｓ１（すなわち、ＶＰＰＲ）以下に制限される。中間ノードｍｍｐ，ｍｍｎは、耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐ，ＭＮＥ１Ｎを介して中間ノードｌｌｐ，ｌｌｎと直結される。

また、中間ノードｈｘｐ，ｈｘｎは、それぞれクランプＮＭＯＳトランジスタＭＮＦ４Ｐ，ＭＮＦ４Ｎを介して中間ノードｎｍｐ，ｎｍｎに接続される。これにより、中間ノードｈｘｐ，ｈｘｐの電圧の下限は接地電圧ＶＳＳとなる。中間ノードｈｘｐ，ｈｘｎはドライバ段１０２Ａの負側電源電圧を与えるので、出力信号ｏｕｔｐ，ｏｕｔｎの下限も接地電圧ＶＳＳになる。

また、耐圧緩和無しの場合には、実質的にクランプＮＭＯＳトランジスタＭＮＦ１Ｐ，ＭＮＦ１Ｎはオフ状態になる。なぜなら、クランプＮＭＯＳトランジスタＭＮＦ１Ｐ，ＭＮＦ１Ｎのゲートに供給される制御信号ｃｔｒｌ４は接地電圧ＶＳＳに設定され、接地電圧ＶＳＳは中間ノードｈｈｐ，ｈｈｎの最低電圧であるからである。したがって、耐圧緩和有りの場合にＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎに供給されていた電流は、耐圧緩和無しのときには不要であるのでカットすることができる。

［第２の実施形態の効果］
第２の実施形態によれば、耐圧緩和回路１１２をバイパスするバイパス経路１０５，１０６がラッチ回路１１０と入力回路１１１との間に設けられる。バイパス経路１０５，１０６は、スイッチ用のＮＭＯＳトランジスタＭＮＣ１Ｐ，ＭＮＣ１Ｎ，ＭＮＣ２Ｐ，ＭＮＣ２Ｎによって導通または非導通に切り替え可能である。

これによって、選択メモリセルに書込みパルスを印加するフェーズでは、高電源電圧ＶＰＰＡを高い値に設定するとともに、バイパス経路１０５，１０６を遮断することによって耐圧緩和有りの状態でレベルシフタ１００Ａを動作させることができる。一方、書込みアドレスを選択するフェーズでは、高電源電圧ＶＰＰＡを低い値に設定するとともに、バイパス経路１０５，１０６を導通状態にすることによって耐圧緩和無しの状態でレベルシフタ１００Ａを動作させることができる。

上記のバイパス経路１０５，１０６の導通および遮断の切り替えは、表２で説明したように、制御信号ｃｔｒｌ１～ｃｔｒｌ４の設定電圧によって行うことができる。具体的に前述の図７において、アドレス切替フェーズ（時刻ｔ１以前、時刻ｔ１以降）では、耐圧緩和無しの状態でレベルシフタ１００Ａを動作させる。その後、制御回路は、電源立上げ時の適当なタイミング（たとえば、電源立上げ時の最初の時刻ｔ１において）で耐圧緩和無しの状態から耐圧緩和有りの状態に制御信号ｃｔｒｌ１～ｃｔｒｌ４の設定を切替える。さらに、制御回路は、電源立下げ時の適当なタイミング（たとえば、電源立上げ時の最後の時刻ｔ４）に、耐圧緩和有りの状態から耐圧緩和無しの状態に制御信号ｃｔｒｌ１～ｃｔｒｌ４の設定を切り替える。これによって、選択メモリセルに書込みパルスを印加するフェーズ（時刻ｔ２～ｔ４）では、耐圧緩和有りの状態でレベルシフタ１００Ａを動作させることができる。

また、ドライバ段１０２Ａを構成するドライバＮＭＯＳトランジスタＭＮＤＲＰ，ＭＮＤＲＮのソースは、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎのソース（すなわち、中間ノードｈｘｐ，ｈｘｎ）にそれぞれ接続されている。したがって、クロスカップルＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮおよびドライバＰＭＯＳトランジスタＭＰＤＲＰ，ＭＰＤＲＮの耐圧緩和のために、中間ノードｈｈｐ，ｈｈｎの電位を上昇させたとしても、出力信号ｏｕｔｐ，ｏｕｔｎのローレベルの電圧は変わらない。結果として、レベルシフタ１００Ａの出力信号ｏｕｔｐ，ｏｕｔｎの入力を受ける回路の動作マージンを減らすことはない。

これに対して、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎが設けられていない従来のレベルシフタの場合には、耐圧緩和のために、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎのゲート電位を上げると、中間ノードｈｘｐ，ｈｘｎの電位が上昇することになるので、出力信号ｏｕｔｐ，ｏｕｔｎのローレベルの電圧が上昇する。この結果、レベルシフタ１００Ａの出力信号ｏｕｔｐ，ｏｕｔｎの入力を受ける回路の動作マージンが減少する結果となって望ましくない。

このように、第２の実施形態の場合には、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎを設けることによって、半導体回路全体での動作マージンの低下を抑えることができる。

＜第３の実施形態＞
第１、第２の実施形態では追加の耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎとしてダイオード接続のＰＭＯＳトランジスタを用いていた。ここで、耐圧緩和電圧（クランプ電圧とも称する）は耐圧緩和ＰＭＯＳトランジスタのゲート電位に依存する。第１、第２の実施形態の場合には、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎはダイオード接続されているので、ゲート電位とドレイン電位とは等しい。したがって、ゲート電位を変えるにはドレイン電位を変える必要があり、ドレイン電位を変えるには耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎに流す電流を変える必要がある。上記の理由から、第１、第２の実施形態の場合には、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎに常に電流を流す必要があり、ＤＣ消費電流が大きいという問題がある。

また、第１、第２の実施形態において、クロスカップルＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮに対する耐圧緩和効果を大きくするためには、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎのドレイン電位を上げる必要がある。このためには、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎに流す電流を減らせればよい。しかしながら、高電源電圧ＶＰＰＡが低くなった場合にはレベルシフタ自体の安定性が悪くなるため、逆に耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎのドレイン電位を下げることが必要な場合もあり得る。その場合、より多くのＤＣ電流を消費することとなるため、耐圧緩和電圧の調整幅が制限される。

第３の実施形態では、上記の問題点を解決するために、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎのゲートの接続が変更される。以下、図面を参照して詳しく説明する。

［レベルシフタの構成］
図９は、第３の実施形態の半導体装置におけるレベルシフタの構成を示す回路図である。

図９のレベルシフタ１００Ｂは、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎのゲートの接続が、図８に示すレベルシフタ１００Ａと異なる。具体的に、図８のレベルシフタ１００Ａでは耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎの各々がダイオード接続されていたのに対し、図９のレベルシフタ１００Ｂでは、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎの各ゲートには、外部の制御回路（たとえば、図１のフラッシュシーケンサ３７）から、制御信号ｃｔｒｌ６が入力される。

上記のレベルシフタ１００Ｂの構成によれば、クロスカップルＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮに対する耐圧緩和効果は、制御信号ｃｔｒｌ６の電圧レベルで調整することができる。制御信号ｃｔｒｌ６は、外部の制御回路から与えられるので、定常的に耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎに電流を流す必要がない。したがって、第３の実施形態は、第２の実施形態に比べてＤＣ電流消費を削減することができる。

また、上記の理由から基本的には、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎに電流を流すために設けられていたクランプＮＭＯＳトランジスタＭＮＦ１Ｐ，ＭＮＦ１Ｎは必要でない。しかしながら、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎにリーク電流があると、中間ノードｈｈｐ，ｈｈｎと中間ノードｈｘｐ，ｈｘｎとの電位差が小さくなり、耐圧緩和効果が低下する。そこで、図９のクランプＮＭＯＳトランジスタＭＮＦ１Ｐ，ＭＮＦ１Ｎは、上記のリーク電流による中間ノードｈｈｐ，ｈｈｎの電圧低下を補償するために設けられている。したがって、クランプＮＭＯＳトランジスタＭＮＦ１Ｐ，ＭＮＦ１Ｎを介して耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎにそれぞれ注入される電流は、第１、第２の実施形態の場合に比べるとはるかに小さくてよい。

図９のその他の点は図８と同じであるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。なお、上述した耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎのゲートの接続の変更は、第１の実施形態の図６の場合にも適用することができる。

［制御信号ｃｔｒｌ６の具体的な電圧値とその生成回路］
制御信号ｃｔｒｌ６の具体的な電圧値について説明する。

耐圧緩和時において、中間ノードｈｘｐ，ｈｘｎの電圧の下限値は制御信号ｃｔｒｌ２の電圧値（ＶＰＰＣ、たとえば３．０Ｖ）であり、中間ノードｈｈｐ，ｈｈｎの電圧の下限値は制御信号ｃｔｒｌ６の電圧値である。したがって、クロスカップルＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮに対する耐圧緩和の効果を強めるには、ｃｔｒｌ６＞ＶＰＰＣである必要がある。

一方、クランプＮＭＯＳトランジスタＭＮＦ１Ｐ，ＭＮＦ１Ｎによるクランプ効果により、中間ノードｈｈｐ，ｈｈｎの電圧は制御信号ｃｔｒｌ４の電圧値（ＶＰＰＲ、たとえば、５．５Ｖ）より高くすることができない。したがって、ｃｔｒｌ６＜ＶＰＰＲである必要がある。

したがって、耐圧緩和時の制御信号ｃｔｒｌ６の電圧値は、中間電圧ＶＰＰＲと中間電圧ＶＰＰＣとの間の値である。この関係を満たすように制御信号ｃｔｒｌ６を発生する回路の一例を次に示す。

図１０は、図９の制御信号ｃｔｒｌ６を発生する回路の一例を示す図である。図１０を参照して、制御信号発生回路１２０は、バイアス電圧ｂｉａｓ１（中間電圧ＶＰＰＲ）およびバイアス電圧ｂｉａｓ２（中間電圧ＶＰＰＣ）の入力を受け、これらの信号に基づいて制御信号ｃｔｒｌ６を生成して出力する。具体的に、制御信号発生回路１２０は、ＰＭＯＳトランジスタＭＰＳＷ，ＭＰＥＭＩと、ＮＭＯＳトランジスタＭＮＥＭＩ，ＭＮＣＬ，ＭＮＦＸとを含む。以下、上記のトランジスタの接続について説明する。

ＰＭＯＳトランジスタＭＰＳＷ、ＮＭＯＳトランジスタＭＮＥＭＩ、ＰＭＯＳトランジスタＭＰＥＭＩ、およびＮＭＯＳトランジスタＭＮＣＬは、この並び順でバイアス電圧ｂｉａｓ１が入力される電源ノード１２１と接地ノード１０４との間に直列に接続される。ＰＭＯＳトランジスタＭＰＳＷのゲートには制御信号ｃｔｒｌ１が入力される。ＰＭＯＳトランジスタＭＰＥＭＩのゲートには制御信号ｃｔｒｌ２が入力される。ＮＭＯＳトランジスタＭＮＥＭＩ，ＭＮＣＬのゲートにはバイアス電圧ｂｉａｓ１が印加される。ＰＭＯＳトランジスタＭＰＳＷ，ＭＰＥＭＩの各バックゲートは電源ノード１２１に接続される。ＮＭＯＳトランジスタＭＮＥＭＩ，ＭＮＣＬのバックゲートはそれぞれのソースに接続される。ＮＭＯＳトランジスタＭＮＦＸは、ＮＭＯＳトランジスタＭＮＥＭＩとＰＭＯＳトランジスタＭＰＥＭＩとの接続ノード１２３と、接地ノード１０４との間に接続される。ＮＭＯＳトランジスタＭＮＦＸのゲートには、制御信号ｃｔｒｌ６が入力される。ＮＭＯＳトランジスタＭＮＦＸのバックゲートは自身のソースに接続される。上記の接続ノード１２３から制御信号ｃｔｒｌ６が出力される。

上記構成の制御信号発生回路１２０において、ＮＭＯＳトランジスタＭＮＣＬは、ＰＭＯＳトランジスタＭＰＥＭＩが接地電圧ＶＳＳに直接接続されるのを防ぐクランプＭＯＳトランジスタとして用いられる。

ＰＭＯＳトランジスタＭＰＳＷは、制御信号ｃｔｒｌ６の有効および無効を切り替えるスイッチとして用いられる。耐圧緩和有りのときには、制御信号ｃｔｒｌ１が接地電圧ＶＳＳに設定されるので、ＰＭＯＳトランジスタＭＰＳＷはオン状態となる。耐圧緩和無しのときには、制御信号ｃｔｒｌ１がバイアス電圧ｂｉａｓ１に設定されるので、ＰＭＯＳトランジスタＭＰＳＷはオフ状態となる。

ＮＭＯＳトランジスタＭＮＦＸは、制御信号ｃｔｒｌ６の未使用時（すなわち、耐圧緩和有りかつ耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎを有効にする場合）に、接続ノード１２３を接地電圧ＶＳＳに固定するためのプルダウンＮＭＯＳトランジスタとして用いられる。したがって、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎを有効にする場合には、制御回路は、制御信号ｃｔｒｌ５を接地電圧ＶＳＳに設定することによって、ＮＭＯＳトランジスタＭＮＦＸをオフしている。

制御信号ｃｔｒｌ６の使用時、すなわち、ＮＭＯＳトランジスタＭＮＦＸがオフのときには、制御信号ｃｔｒｌ６の電圧は、実質的にＮＭＯＳトランジスタＭＮＥＭＩとＰＭＯＳトランジスタＭＰＥＭＩとのサイズ比で決まる。

具体的には、ＮＭＯＳトランジスタＭＮＥＭＩにより制御信号ｃｔｒｌ６はｂｉａｓ１（ＶＰＰＲ）－Ｖｔｈｎ以下の電圧値に制限される。Ｖｔｈｎは、ＮＭＯＳトランジスタＭＮＥＭＩの閾値電圧である。さらに、ＰＭＯＳトランジスタＭＰＥＭＩにより制御信号ｃｔｒｌ６はｃｔｒｌ２（ＶＰＰＣ）以上の電圧値に制限される。よって、制御信号ｃｔｒｌ６の電圧値はＶＰＰＣ＜ｃｔｒｌ６＜ＶＰＰＲ－Ｖｔｈｎの範囲となる。ＮＭＯＳトランジスタＭＮＥＭＩおよびＰＭＯＳトランジスタＭＰＥＭＩのサイズを調整することにより電流を増やすと、制御信号ｃｔｒｌ６の電圧値は上記の範囲の下限（すなわち、ＶＰＰＣ）に近づき、逆に電流を絞ると上限（すなわち、ＶＰＰＲ－Ｖｔｈｎ）に近づく。このようにして、制御信号ｃｔｒｌ６の電圧値を変化させて耐圧緩和効果を調整することができる。

なお、耐圧緩和無しのときには、制御回路は、制御信号ｃｔｒｌ１をＶＰＰＲに設定することによってＰＭＯＳトランジスタＭＰＳＷを切断するとともに、制御信号ｃｔｒｌ５をＶＰＰＣに設定することによって制御信号ｃｔｒｌ６を接地電圧ＶＳＳに固定する。

［制御信号ｃｔｒｌ１～ｃｔｒｌ６の設定値と効果のまとめ］
表３は、各動作モードでの制御信号ｃｔｒｌ１～ｃｔｒｌ６の設定値をまとめたものである。

動作モードには、耐圧緩和無しと、耐圧緩和（弱）と、耐圧緩和（強）とがある。耐圧緩和（強）と耐圧緩和（弱）とはいずれも耐圧緩和が有効な状態である。具体的に、耐圧緩和（強）は制御信号ｃｔｒｌ６が有効な場合（すなわち、ＶＰＰＣ＜ｃｔｒｌ６＜ＶＰＰＲ－Ｖｔｈｎの範囲内の場合）であり、図９の耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎが耐圧緩和効果を有している状態である。耐圧緩和（弱）は制御信号ｃｔｒｌ６が無効な（すなわち、接地電圧ＶＳＳに等しい）場合であり、図９の耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎが無い場合と同じ状態になる。

制御信号ｃｔｒｌ６の有効および無効の切り替えは、制御信号ｃｔｒｌ５によって行うことができる。他の制御信号ｃｔｒｌ１～ｃｔｒｌ４については、耐圧緩和（弱）と耐圧緩和（強）とで違いはない。したがって、制御信号ｃｔｒｌ１～ｃｔｒｌ４の設定値は、表２の場合と同じである。

上述の通り、制御回路は、高電源電圧ＶＰＰＡが比較的高いときには、制御信号ｃｔｒｌ５を接地電圧ＶＳＳに設定することによって、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎを有効にする。これによって、より高い耐圧緩和効果を得ることができる。一方、制御回路は、高電源電圧ＶＰＰＡが比較的低いときには、制御信号ｃｔｒｌ５をバイアス電圧ｂｉａｓ２（ＶＰＰＣ）に設定することによって、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎを無効にする。これによって、レベルシフタ１００Ｂの動作安定性を高めることができる。

＜第４の実施形態＞
第３の実施形態の場合には、レベルシフタ１００Ｂを構成するＰＭＯＳトランジスタのうち、クロスカップルＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮ、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎ、およびドライバＰＭＯＳトランジスタＭＰＤＲＰ，ＭＰＤＲＮの６素子は、従来回路と比べて十分な耐圧緩和効果が得られる。一方で、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎの２素子のみは従来回路と同等の耐圧緩和しか得られない。

より具体的に言えば、前者の６個のＰＭＯＳトランジスタについては、ゲート・ソース間の最大印可電圧はＶＰＰＡ－ｂｉａｓ３である（ｂｉａｓ３は、制御信号ｃｔｒｌ６の電圧値である）。一方、後者の耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎについては、ゲート・ソース間の最大印加電圧は、ＶＰＰＡ－ｂｉｓａ２である（ｂｉａｓ２＝ＶＰＰＣ）。ここで、ｂｉａｓ２＜ｂｉａｓ３の関係があるので、後者の耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎについては、ゲート・ソース間にはより高い印加電圧がかかる。

したがって、より高い耐圧緩和特性を得るには、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎに対する耐圧緩和効果が十分でないことが問題になる。第４の実施形態では、上記の問題点を解消したレベルシフタ１００Ｃについて説明する。

［レベルシフタの構成］
図１１は、第４の実施形態の半導体装置におけるレベルシフタの構成を示す回路図である。図１１のレベルシフタ１００Ｃは、レベルシフタ段１０１Ｃとドライバ段１０２Ａとを備える。ドライバ段１０２Ａの構成は、図８および図９の場合と同様であるので説明を繰り返さない。レベルシフタ段１０１Ｃの構成は、図９のレベルシフタ段１０１Ｂの一部に変更を加えたものである。

レベルシフタ段１０１Ｃの耐圧緩和回路１１２は、耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐ，ＭＮＥ１Ｎの配置が、第３の実施形態の場合（すなわち、図９の耐圧緩和回路１１２）と異なる。具体的には、図１１の場合、耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐは、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐと耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐとの間に配置され、これらの耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ１Ｐと直列に接続される。同様に、耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｎは、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｎと耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｎとの間に配置され、これらの耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｎ，ＭＰＥ１Ｎと直列に接続される。

耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐ，ＭＮＥ１Ｎのゲートにはバイアス電圧ｂｉａｓ１（ＶＰＰＲ）が与えられる。耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐ，ＭＮＥ１Ｎのバックゲートはそれぞれのソースと接続される。これらの接続は図９の場合と同じである。

なお、図１１に関する説明において、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎと耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐ，ＭＮＥ１Ｎとの接続ノードを、それぞれ中間ノードｈｘｐ，ｈｘｎと称する。耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐ，ＭＮＥ１Ｎと耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎとの接続ノードを、それぞれ中間ノードｈｙｐ，ｈｙｎと称する。耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎと入力ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮとの接続ノードを、中間ノードｌｌｐ，ｌｌｎと称する。

また、図１１において、クランプＮＭＯＳトランジスタＭＮＦ４Ｐのドレインは中間ノードｈｘｐに代えて中間ノードｈｙｐに接続される。クランプＮＭＯＳトランジスタＭＮＦ４Ｎのドレインは中間ノードｈｘｎに代えて中間ノードｈｙｎに接続される。

図１１のその他の構成は図９の場合と同様であるので説明を繰り返さない。
［レベルシフタの動作］
図１１のレベルシフタ１００Ｃの構成によれば、図９のレベルシフタ１００Ｂにおいて耐圧緩和の点で問題があった耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎの高電位側に、それぞれ耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐ，ＭＮＥ１Ｎを配置した構成となっている。耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐ，ＭＮＥ１Ｎのゲートにはバイアス電圧ｂｉａｓ１（ＶＰＰＲ）が印加される。

前述の図９の場合には、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎのソース（すなわち、中間ノードｈｘｐ，ｈｘｎ）の最大電圧が高電源電圧ＶＰＰＡであった。たとえば、ＰＭＯＳトランジスタＭＰＣＣＰがオン状態の場合には、中間ノードｈｈｐおよび中間ノードｈｘｐの電位は高電圧ノード１０３の電位（ＶＰＰＡ）に等しくなる。これに対して図１１の場合には、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎのソース（すなわち、中間ノードｈｙｐ，ｈｙｎ）の最大電圧は、バイアス電圧ｂｉａｓ１（ＶＰＰＲ）となり、高電源電圧ＶＰＰＡから大幅に低減される。すなわち、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎへの最大印加電圧はＶＰＰＡからＶＰＰＲに低下する。

また、耐圧緩和回路１１２が有効な場合（すなわち、耐圧緩和有りの場合）の中間ノードｈｙｐ，ｈｙｎの最小電圧は制御信号ｃｔｒｌ２の電圧値であるｂｉａｓ２（ＶＰＰＣ）である。ここで、一例としてＶＰＰＲ＝５．５Ｖ、ＶＰＰＣ＝３．０Ｖとすれば、耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐ，ＭＮＥ１Ｎのゲート・ソース間電圧Ｖｇｓは、ＶＰＰＲ－ＶＰＰＣ（＝約２．５Ｖ）となる。したがって、耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐ，ＭＮＥ１Ｎは、確実にオン状態に制御できるので、耐圧緩和回路１１２に必要な電流を流す場合の妨げにならない。

［第４の実施形態の効果］
図１１に示したレベルシフタ１００Ｃの耐圧緩和回路１１２の構成を採用することによって、レベルシフタ１００Ｃの電流パス上の全てのＰＭＯＳトランジスタに対して耐圧緩和の効果がもたらされる。この結果、ＦＮストレスを受けた場合のＰＭＯＳトランジスタの閾値電圧の劣化を抑制することができ、よりＦＮ劣化に耐性のあるレベルシフタを提供することができる。

＜第５の実施形態＞
第１～第４の実施形態では、図５で説明した高電圧スイッチ回路で使用されるレベルシフタを想定していた。このため、耐圧緩和有りの状態（すなわち、高電源電圧ＶＰＰＡが高電圧に設定されている場合）では、レベルシフタを反転させる必要はなかった。

ところが、高電源電圧ＶＰＰＡを発生させる電源回路に設けられた制御回路では、高電源電圧ＶＰＰＡが比較的高くかつ耐圧緩和が有効な状態で、レベルシフタを反転させる必要が生じる。第５の実施形態では、耐圧緩和が有効な状態のままで反転が可能なレベルシフタの構成例を説明する。

［レベルシフタの構成］
図１２は、第５の実施形態の半導体装置におけるレベルシフタの構成を示す回路図である。図１２のレベルシフタ１００Ｄは、図９のレベルシフタ１００Ｂを変形したものである。

具体的に、図１２のレベルシフタ１００Ｄは、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎのゲートへの入力信号が、制御信号ｃｔｒｌ６から制御信号ｃｔｒｌ７に変更されている点が図９のレベルシフタ１００Ｂと異なる。耐圧緩和が有効なときに制御信号ｃｔｒｌ６の電圧値は固定値であったのに対し、制御信号ｃｔｒｌ７の電圧値は高電源電圧ＶＰＰＡに応じて変化する（すなわち、高電源電圧ＶＰＰＡが大きくなるほど制御信号ｃｔｒｌ７が大きくなる）点に特徴がある。

さらに、図１２のレベルシフタ１００Ｄの耐圧緩和回路１１２は、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎとそれぞれ並列に接続された耐圧緩和ＰＭＯＳトランジスタＭＰＥ４Ｐ，ＭＰＥ４Ｎをさらに含む点で、図９のレベルシフタ１００Ｂの耐圧緩和回路１１２と異なる。上記の耐圧緩和ＰＭＯＳトランジスタＭＰＥ４Ｐ，ＭＰＥ４Ｎのゲートには制御信号ｃｔｒｌ８が入力される。耐圧緩和ＰＭＯＳトランジスタＭＰＥ４Ｐ，ＭＰＥ４Ｎのバックゲートはそれぞれのソースと接続される。

耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎのゲートに入力される制御信号ｃｔｒｌ２の電圧値は、耐圧緩和が有効なときにバイアス電圧ｂｉａｓ２（ＶＰＰＣ）にの値に固定される。これに対して、新たに追加された耐圧緩和ＰＭＯＳトランジスタＭＰＥ４Ｐ，ＭＰＥ４Ｎのゲートに入力される制御信号ｃｔｒｌ８の電圧値は、高電源電圧ＶＰＰＡに応じて変化する（すなわち、高電源電圧ＶＰＰＡが大きくなるほど制御信号ｃｔｒｌ８が大きくなる）点に特徴がある。これによって、高電源電圧ＶＰＰＡが低下したときに耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎの耐圧緩和効果を弱めることができる。

後述する図１３に示す例では、上記の制御信号ｃｔｒｌ７，ｃｔｒｌ８の各々は、高電源電圧ＶＰＰＡに比例して変化する。たとえば、制御信号ｃｔｒｌ７，ｃｔｒｌ８の各々は、高電源電圧ＶＰＰＡを分圧することによって生成される。さらに、この例では、制御信号ｃｔｒｌ８の電圧値は、制御信号ｃｔｒｌ７の電圧値と接地電圧ＶＳＳとの間の値である。

図１２のレベルシフタ１００Ｄは、さらに、ＮＭＯＳトランジスタＭＮＰ１Ｐ，ＭＮＰ１Ｎを含む点が図９のレベルシフタ１００Ｂと異なる。具体的に、ＮＭＯＳトランジスタＭＮＰ１Ｐのドレインは中間ノードｈｘｐに接続され、そのゲートは中間ノードｈｘｎに接続され、そのソースおよびバックゲートには制御信号ｃｔｒｌ２が入力される。ＮＭＯＳトランジスタＭＮＰ１Ｎのドレインは中間ノードｈｘｎに接続され、そのゲートは中間ノードｈｘｐに接続され、そのソースおよびバックゲートには制御信号ｃｔｒｌ２が入力される。

上記構成のＮＭＯＳトランジスタＭＮＰ１Ｐ，ＭＮＰ１Ｎは、中間ノードｈｘｐ，ｈｘｎの下限電圧を中間電圧ＶＰＰＣにプルダウンすることができる。これによって、高電源電圧ＶＰＰＡの設定値によらずに、出力信号ｏｕｔｐ，ｏｕｔｎの下限電圧を中間電圧ＶＰＰＣに維持することができる。

なお、ＮＭＯＳトランジスタＭＮＰ１Ｐ，ＭＮＰ１Ｎが無ければ出力信号ｏｕｔｐ，ｏｕｔの下限電圧はＶＰＰＣより最大１Ｖ程度高くなる。それでも実使用上問題ない場合はＮＭＯＳトランジスタＭＮＰ１Ｐ，ＭＮＰ１Ｎを省略することが可能である。

図１２のその他の構成は図９の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

［制御信号発生回路］
図１３は、図１２の制御信号ｃｔｒｌ７，ｃｔｒｌ８を発生する回路の一例を示す図である。

図１３を参照して、制御信号発生回路１３０は、高電源電圧ＶＰＰＡを分圧する分圧回路として構成される。分圧回路の高電位側電源ノード１３１には高電源電圧ＶＰＰＡが与えられ、低電位側電源ノード１３２には接地電圧ＶＳＳが与えられる。高電位側電源ノード１３１と低電位側電源ノード１３２との間の分圧ノード１３３から制御信号ｃｔｒｌ６が出力され、分圧ノード１３３と低電位側電源ノード１３２との間の分圧ノード１３４から制御信号ｃｔｒｌ８が出力される。

具体的に図１３に示す例では、制御信号発生回路１３０は、各々がダイオード接続されかつ互いに直列接続された８個のＰＭＯＳトランジスタＭＰＲ１～ＭＰＲ８と、ＰＭＯＳトランジスタＭＰＲ１のドレインと低電位側電源ノード１３２との間に接続されたＮＭＯＳトランジスタＭＮＲとを含む。ＮＭＯＳトランジスタＭＮＲは、スイッチとして用いられる。ＰＭＯＳトランジスタＭＰＲ８のソースは高電位側電源ノード１３１に接続される。ＮＭＯＳトランジスタＭＮＲのゲートには制御信号ｃｔｒｌ２が入力される。各ＭＯＳトランジスタにおいて、バックゲートとソースとが互いに接続される。

ＰＭＯＳトランジスタＭＰＲ４とＰＭＯＳトランジスタＭＰＲ５との接続ノードは、分圧ノード１３３として制御信号ｃｔｒｌ７を出力する。ＰＭＯＳトランジスタＭＰＲ３とＰＭＯＳトランジスタＭＰＲ４との接続ノードは、分圧ノード１３４として制御信号ｃｔｒｌ８を出力する。

次に上記構成の制御信号発生回路１３０の動作を説明する。耐圧緩和が有効なとき、制御信号ｃｔｒｌ２の電圧値はバイアス電圧ｂｉａｓ２（ＶＰＰＣ）に設定されるので、ＮＭＯＳトランジスタＭＮＲはオン状態になる。このとき、制御信号ｃｔｒｌ７の電圧値は（１／２）×ＶＰＰＡとなり、制御信号ｃｔｒｌ８の電圧値は（３／８）×ＶＰＰＡとなる。

一方、耐圧緩和が無効なときは、制御信号ｃｔｒｌ２の電圧値は接地電圧ＶＳＳに設定されるので、ＮＭＯＳトランジスタＭＮＲはオフ状態になる。この場合、制御信号ｃｔｒｌ７，ｃｔｒｌ８はいずれも高電源電圧ＶＰＰＡに固定される。

［レベルシフタの反転を阻害する要因］
図１２のレベルシフタ１００Ｄの動作を説明する前に、まず、図１２に対応する図９のレベルシフタ１００Ｂにおいて、耐圧緩和が有効なままでレベルシフタを反転させることが困難な理由を説明する。

図９を参照して、入力信号ｉｎｐ，ｉｎｎの論理レベルが反転した場合、入力回路１１１を構成する入力ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮのオン／オフの状態が変化する。このとき、入力ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮを流れる電流によって中間ノードｈｈｐ，ｈｈｎの電荷が引き抜かれ、結果として、ラッチ回路１１０を構成するクロスカップルＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮのオンオフの状態が変化する。すなわち、レベルシフタ１００Ｂが反転する。

よって、反転特性を良くするには、ラッチ回路１１０と入力回路１１１とを接続する電流パスの電流を増やすことが重要である。ところが、図９に示すような耐圧緩和型のレベルシフタでは、耐圧緩和回路１１２（特に、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎ，ＭＰＥ３Ｐ，ＭＰＥ３Ｎ）が上記の電流パスの電流を増やすことを阻害する要因となっている。

具体的に問題となるのは、ラッチ回路１１０を反転させる際には、クロスカップルＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮがオン耐圧を超えないように、高電源電圧ＶＰＰＡをある程度低下させなければならないことである。一方で、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎ，ＭＰＥ３Ｐ，ＭＰＥ３Ｎのゲート電圧（ｃｔｒｌ２，制御信号ｃｔｒｌ６）は、高電源電圧ＶＰＰＡが上限値のときに十分な耐圧緩和効果が得られるようにある程度高い電圧値に設定されている。したがって、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎ，ＭＰＥ３Ｐ，ＭＰＥ３Ｎのゲート電圧の設定値を変えずに高電源電圧ＶＰＰＡを低下させると、クロスカップルＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮのゲート・ソース間電圧が十分に取れなくなる。結果として、ラッチ回路１１０を反転させることができなくなる。

上記の問題点を回避するために、図１２に示すレベルシフタ１００Ｄでは、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎのゲート電圧（ｃｔｒｌ７）および耐圧緩和ＰＭＯＳトランジスタＭＰＥ４Ｐ，ＭＰＥ４Ｎのゲート電圧（ｃｔｒｌ８）は、高電源電圧ＶＰＰＡに比例して変化する。すなわち、高電源電圧ＶＰＰＡが低下すると、制御信号ｃｔｒｌ７，ｃｔｒｌ８の電圧値も低下する。

［レベルシフタの動作］
表４は、耐圧緩和の有無に応じた制御信号ｃｔｒｌ１～ｃｔｒｌ４，ｃｔｒｌ７，ｃｔｒｌ８の設定値をまとめたものである。

以下、表４に基づいて図１２のレベルシフタ１００Ｄの動作を説明する。なお、表４および以下の説明中の数値例は一例であり、この数値に限定されるわけではない。

また、以下の説明では、表４に示すように（１）耐圧緩和が有りの場合と（２）耐圧緩和が無しの場合とに分けて説明する。さらに、（１）耐圧緩和が有りの場合には、制御信号ｃｔｒｌ７，ｃｔｒｌ８は高電源電圧ＶＰＰＡの値に比例して変化するので、高電源電圧ＶＰＰＡの値の応じて３つの場合に分けて説明する。具体的に、（１．１）高電源電圧ＶＰＰＡが１１Ｖ程度の場合、（１．２）高電源電圧ＶＰＰＡを８Ｖ前後まで低下させた場合、(１．３）高電源電圧ＶＰＰＡが６Ｖ以下の場合の３つである。

以下で詳しく説明するように、（１．１）の場合にはＭＯＳトランジスタにかかる電圧がオン耐圧を超えているので、レベルシフタを反転することができない。一方、（１．２）および（１．３）の場合にはレベルシフタの反転が可能である。ただし、（１．２）の場合には耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎが主な電流パスになっているのに対し、（１．３）の場合には耐圧緩和ＰＭＯＳトランジスタＭＰＥ４Ｐ，ＭＰＥ４Ｎが主な電流パスになっている。

（１．１）耐圧緩和が有りの場合で、高電源電圧ＶＰＰＡが１１Ｖ程度の場合について説明する。

この場合、制御信号ｃｔｒｌ７の電圧値は５．５Ｖ程度となる（１１Ｖ×１／２）。したがって、図９のレベルシフタ１００Ｂにおける制御信号ｃｔｒｌ６の電圧値よりも高い電圧が、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎのゲートに供給されている。よって、図９の場合と比較してクロスカップルＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮに対する耐圧緩和効果はより高い状態となっているが、代わりにレベルシフタ１００Ｄの反転マージンは悪くなっている。

一方、レベルシフタ１００Ｄを構成する各ＭＯＳトランジスタにかかる電圧のうち最大のものは、ＶＰＰＡ（１１Ｖ）－ＶＰＰＣ（３Ｖ）＝８Ｖ程度となる。この電圧値は、ＭＯＳトランジスタのオン耐圧（７Ｖ前後）を超えている。したがって、レベルシフタ１００Ｄの反転マージンの大小にかかわらず、オン耐圧の観点からレベルシフタ１００Ｄを反転させることはできない。

（１．２）耐圧緩和が有りの場合で、高電源電圧ＶＰＰＡを８Ｖ前後まで低下させた場合について説明する。

この場合、レベルシフタ１００Ｄを構成する各ＭＯＳトランジスタにかかる電圧のうち最大のものは、ＶＰＰＡ（８Ｖ）－ＶＰＰＣ（３Ｖ）＝５Ｖ程度となる。この電圧値は、ＭＯＳトランジスタのオン耐圧（７Ｖ前後）より小さいので、オン耐圧の観点からはレベルシフタ１００Ｄを反転させることは可能である。

一方、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎのゲートに供給される制御信号ｃｔｒｌ７の電圧値は、４Ｖ前後となる（８Ｖ×１／２）。したがって、図９のレベルシフタ１００Ｂの場合と比較して、クロスカップルＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮに対する耐圧緩和効果は薄れるが、耐圧緩和回路１１２を流れる電流を増やすことができるため、レベルシフタ１００Ｂを反転させることが可能になる。

（１．３）耐圧緩和が有りの場合で、高電源電圧ＶＰＰＡが６Ｖ以下の場合について説明する。

この場合、制御信号ｃｔｒｌ７の電圧値は３Ｖ以下（６Ｖ×１／２）となるので、ゲート電圧が固定値（ｃｔｒｌ２）である耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎのほうが耐圧緩和回路１１２に電流を流す上で障害となっている。この問題を回避するために、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎとそれぞれ並列に耐圧緩和ＰＭＯＳトランジスタＭＰＥ４Ｐ，ＭＰＥ４Ｎが設けられている。耐圧緩和ＰＭＯＳトランジスタＭＰＥ４Ｐ，ＭＰＥ４Ｎのゲートに供給される制御信号ｃｔｒｌ８の電圧値は２．２５Ｖ以下（６Ｖ×３／８）となるので、この耐圧緩和ＰＭＯＳトランジスタＭＰＥ４Ｐ，ＭＰＥ４Ｎには電流を流すことが可能である。したがって、レベルシフタ１００Ｂを反転させることが可能になる。

（２）耐圧緩和無しの場合について説明する。この場合、制御回路は、制御信号ｃｔｒｌ７の電圧値をＶＰＰＡに設定することによって、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎをオフ状態にする。さらに、制御回路は、制御信号ｃｔｒｌ８をＶＰＰＡに設定することによって、耐圧緩和ＰＭＯＳトランジスタＭＰＥ４Ｐ，ＭＰＥ４Ｎをオフ状態にする。制御信号ｃｔｒｌ１～ｃｔｒｌ４の設定値は、表２で説明した第２の実施形態の場合および表３で説明した第３の実施形態の場合と同じである。したがって、耐圧緩和無しの場合のレベルシフタ１００Ｄの動作は、第２および第３の実施形態の場合と同様である。

［ＮＭＯＳトランジスタＭＮＰ１Ｐ，ＭＮＰ１Ｎの効果について］
以下、図１２を参照して、ＮＭＯＳトランジスタＭＮＰ１Ｐ，ＭＮＰ１Ｎの効果について補足する。

仮にＮＭＯＳトランジスタＭＮＰ１Ｐ，ＭＮＰ１Ｎがなければ、中間ノードｈｘｐ，ｈｘｎの電荷が引き抜かれる経路は、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎを介した第１の経路と、耐圧緩和ＰＭＯＳトランジスタＭＰＥ４Ｐ，ＭＰＥ４Ｎを介した第２の経路とのいずれかである。第１の経路の場合、中間ノードｈｘｐ，ｈｘｎの下限電圧は、ｃｔｒｌ２＋Ｖｔｈｐとなる（ＶｔｈｐはＰＭＯＳトランジスタの閾値電圧）。第２の経路の場合、中間ノードｈｘｐ，ｈｘｎの下限電圧は、ｃｔｒｌ８＋Ｖｔｈｐとなる。したがって、最終的な中間ノードｈｘｐ，ｈｘｎの下限電圧は、制御信号ｃｔｒｌ２およびｃｔｒｌ８のうち小さいほうの電圧値にＶｔｈｐを加算した値になる。高電源電圧ＶＰＰＡが８Ｖ以上の値に設定されている場合には、中間ノードｈｘｐ，ｈｘｎの下限電圧は、ｃｔｒｌ２＋Ｖｔｈｐ＝ＶＰＰＣ＋Ｖｔｈｐ＝ＶＰＰＣ＋１Ｖ程度になる。

一方、ＮＭＯＳトランジスタＭＮＰ１Ｐ，ＭＮＰ１Ｎを設けることによって、中間ノードｈｘｐ，ｈｘｎの電荷はこのＮＭＯＳトランジスタＭＮＰ１Ｐ，ＭＮＰ１Ｎを介して引き抜くことができる。したがって、中間ノードｈｘｐ，ｈｘｎの下限電圧をＶＰＰＣに維持することができる。出力信号ｏｕｔｐ，ｏｕｔｎの下限電圧は中間ノードｈｘｐ，ｈｘｎの電圧によって決まるので、結果として、出力信号ｏｕｔｐ，ｏｕｔｎの下限電圧をＶＰＰＣに維持することができる。

［第５の実施形態の効果］
第５の実施形態によれば、高電源電圧ＶＰＰＡに比例する制御信号ｃｔｒｌ７，ｃｔｒｌ８を使用することによって、比較的広い高電源電圧ＶＰＰＡの設定範囲内で、十分な耐圧緩和効果を維持しつつ、レベルシフタの反転動作を可能にすることができる。

＜第６の実施形態＞
第３の実施形態の場合と同様に、第５の実施形態の場合においても、レベルシフタ１００Ｄを構成するＰＭＯＳトランジスタのうち、クロスカップルＰＭＯＳトランジスタＭＰＣＣＰ，ＭＰＣＣＮ、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎ、およびドライバＰＭＯＳトランジスタＭＰＤＲＰ，ＭＰＤＲＮの６素子は、従来回路と比べて十分な耐圧緩和効果が得られる。一方で、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎの２素子のみは従来回路と同等の耐圧緩和しか得られない。

第５の実施形態において新たに追加した耐圧緩和ＰＭＯＳトランジスタＭＰＥ４Ｐ，ＭＰＥ４Ｎについては、ゲート・ソース間の最大印可電圧はＶＰＰＡ－ｃｔｒｌ８＝ＶＰＰＡ－（３／８）×ＶＰＰＡ＝（５／８）×ＶＰＰＡとなる。したがって、高電源電圧ＶＰＰＡが１１Ｖに設定されているときには、最大印加電圧は６．８５７Ｖとなり、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎを除く他のＰＭＯＳトランジスタと同等の耐圧緩和効果が得られる。

以上の検討から、より高い耐圧緩和特性を得るには、第３の実施形態の場合と同様に、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎに対する耐圧緩和効果が十分でないことが問題になる。第６の実施形態では、上記の問題点を解消したレベルシフタ１００Ｅについて説明する。具体的には、第４の実施形態で説明した対策と同様の対策が、図１２のレベルシフタ１００Ｄに対して施される。

［レベルシフタの構成］
図１４は、第６の実施形態の半導体装置におけるレベルシフタの構成を示す回路図である。図１４のレベルシフタ１００Ｅは、レベルシフタ段１０１Ｅとドライバ段１０２Ａとを備える。ドライバ段１０２Ａの構成は、図８、図９、図１１および図１２の場合と同様であるので説明を繰り返さない。レベルシフタ段１０１Ｅの構成は、図１２のレベルシフタ段１０１Ｄの一部に変更を加えたものである。

まず、レベルシフタ段１０１Ｅの耐圧緩和回路１１２は、耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐ，ＭＮＥ１Ｎの配置が、第５の実施形態の場合（すなわち、図１２の耐圧緩和回路１１２）と異なる。具体的に図１４の場合には、耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐは、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐと耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐとの間に配置され、これらの耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ１Ｐと直列に接続される。同様に、耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｎは、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｎと耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｎとの間に配置され、これらの耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｎ，ＭＰＥ１Ｎと直列に接続される。

耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐ，ＭＮＥ１Ｎのゲートにはバイアス電圧ｂｉａｓ１（ＶＰＰＲ）が与えられる。耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐ，ＭＮＥ１Ｎのバックゲートは、中間ノードｌｌｐ，ｌｌｎにそれぞれ接続される。耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎのバックゲートは、中間ノードｈｘｐ，ｈｘｎとそれぞれ接続される。

なお、図１４に関する説明において、耐圧緩和ＰＭＯＳトランジスタＭＰＥ３Ｐ，ＭＰＥ３Ｎと耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐ，ＭＮＥ１Ｎとの接続ノードを、それぞれ中間ノードｈｘｐ，ｈｘｎと称する。耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐ，ＭＮＥ１Ｎと耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎとの接続ノードを、それぞれ中間ノードｈｙｐ，ｈｙｎと称する。耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎと入力ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮとの接続ノードを、中間ノードｌｌｐ，ｌｌｎと称する。

レベルシフタ段１０１Ｅの耐圧緩和回路１１２は、さらに、耐圧緩和ＰＭＯＳトランジスタＭＰＥ４Ｐ，ＭＰＥ４Ｎのドレイン側にそれぞれ接続された耐圧緩和ＮＭＯＳトランジスタＭＮＥ３Ｐ，ＭＮＥ３Ｎを含む点で、図１２の耐圧緩和回路１１２と異なる。すなわち、図１４において、耐圧緩和ＰＭＯＳトランジスタＭＰＥ４Ｐと耐圧緩和ＮＭＯＳトランジスタＭＮＥ３Ｐとの直列接続体は、耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｐと耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐとの直列接続体と並列に接続される。同様に、耐圧緩和ＰＭＯＳトランジスタＭＰＥ４Ｎと耐圧緩和ＮＭＯＳトランジスタＭＮＥ３Ｎとの直列接続体は、耐圧緩和ＮＭＯＳトランジスタＭＮＥ１Ｎと耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｎとの直列接続体と並列に接続される。

新しく追加された耐圧緩和ＮＭＯＳトランジスタＭＮＥ３Ｐ，ＭＮＥ３Ｎの各々において、ゲートにはバイアス電圧ｂｉａｓ１が印加され、バックゲートはソースと接続される。なお、図１４に関する説明において、耐圧緩和ＰＭＯＳトランジスタＭＰＥ４Ｐ，ＭＰＥ４ＮとＮＭＯＳトランジスタＭＮＥ３Ｐ，ＭＮＥ３Ｎとの接続ノードを、それぞれ中間ノードｈｚｐ，ｈｚｎと称する。

図１４のレベルシフタ段１０１Ｅは、さらに、中間ノードｈｙｐ，ｈｙｎとバイアス電圧ｂｉａｓ１との間にそれぞれ接続されたクランプＮＭＯＳトランジスタＭＮＣ３Ｐ，ＭＮＣ３Ｎを含む。クランプＮＭＯＳトランジスタＭＮＣ３Ｐ，ＭＮＣ３Ｎの各々において、ドレインとゲートが相互に接続され、ソースにはバイアス電圧ｂｉａｓ１が印加される。クランプＮＭＯＳトランジスタＭＮＣ３Ｐ，ＭＮＣ３Ｎのバックゲートは、中間ノードｌｌｐ，ｌｌｎにそれぞれ接続される。クランプＮＭＯＳトランジスタＭＮＣ３Ｐ，ＭＮＣ３Ｎは、中間ノードｈｙｐ，ｈｙｎの高電圧を引き抜くために設けられている。

さらに、図１４において、ＮＭＯＳトランジスタＭＮＰ１Ｐのゲートの接続先が中間ノードｈｘｎから中間ノードｈｙｎに変更され、ＮＭＯＳトランジスタＭＮＰ１Ｎのゲートの接続先が中間ノードｈｘｐから中間ノードｈｙｐに変更されている。

図１４のその他の構成は図１２の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

［レベルシフタの動作］
図１２のレベルシフタ１００Ｄの場合には、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎのソース（すなわち、中間ノードｈｘｐ，ｈｘｎ）の最大電圧はＶＰＰＡであった。これに対して、図１４のレベルシフタ１００Ｅの場合には、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎのソース（すなわち、中間ノードｈｙｐ，ｈｙｎ）の最大電圧はＶＰＰＲとなる。したがって、耐圧緩和ＰＭＯＳトランジスタＭＰＥ１Ｐ，ＭＰＥ１Ｎへの最大印加電圧はＶＰＰＡからＶＰＰＲに大幅に低減できる。この効果は、第４の実施形態の場合と同様である。

ここで、耐圧緩和ＰＭＯＳトランジスタＭＰＥ４Ｐ，ＭＰＥ４Ｎのドレイン（すなわち、中間ノードｈｚｐ，ｈｚｎ）の最大電圧はＶＰＰＡである。この電圧が中間ノードｈｙｐ，ｈｙｎに回り込まないようにするために、耐圧緩和ＮＭＯＳトランジスタＭＮＥ３Ｐ，ＭＮＥ３Ｎが設けることにより、中間ノードｈｚｐと中間ノードｈｙｐとが分離され、中間ノードｈｚｎと中間ノードｈｙｎとが分離されている。

また、一時的に中間ノードｈｙｐ，ｈｙｎにＶＰＰＲよりも高い電圧がかかった場合には、中間ノードｈｙｐ，ｈｙｎの電圧がＶＰＰＲ（ｂｉａｓ１）に等しくなるまで、クランプＮＭＯＳトランジスタＭＮＣ３Ｐ，ＭＮＣ３Ｎをそれぞれ通して中間ノードｈｙｐ，ｈｙｎの電荷が放電される。

［第６の実施形態の効果］
図１４に示したレベルシフタ１００Ｅの耐圧緩和回路１１２の構成を採用することによって、レベルシフタ１００Ｅの電流パス上の全てのＰＭＯＳトランジスタに対して耐圧緩和の効果を及ぼすことができる。この結果、ＦＮストレスを受けた場合のＰＭＯＳトランジスタの閾値電圧の劣化を抑制することができ、よりＦＮ劣化に耐性のあるレベルシフタを提供することができる。

＜第７の実施形態＞
第１～第６の実施形態ではレベルシフタ１００Ａ～１００Ｅの入力信号ｉｎｐ，ｉｎｎとして、図５の選択信号ｓｅｌｐｐ＿ａなど、ＶＤＤレベルの制御信号を前提としていた。ここで、ＶＤＤは、たとえば、１．５Ｖ程度の低電圧である。したがって、レベルシフタ１００Ａ～１００Ｅのラッチ回路１１０を反転させるためには、入力ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮのサイズを大きくすることによって十分な電流を流す必要があった。そこで、第７の実施形態では、より大きな反転マージンを確保できるレベルシフタの構成について説明する。

［レベルシフタの構成］
図１５は、第７の実施形態の半導体装置においてレベルシフタの構成を示すブロック図である。

図１５のレベルシフタ２００は、ＶＤＤレベルの差動入力信号ｉｎｐ＿ｖｄｄ，ｉｎｎ＿ｖｄｄをＶＣＣレベルの信号に変換するＶＤＤ－ＶＣＣレベルシフタ２０１と、ＶＣＣレベルの差動入力信号ｉｎｐ＿ｖｃｃ，ｉｎｎ＿ｖｃｃをＶＰＰＡレベルの信号に変換するＶＣＣ－ＶＰＰＡレベルシフタ２０２とを含む。レベルシフタ２０２の前段に設けられたレベルシフタ２０１から出力された差動信号が、入力信号ｉｎｐ＿ｖｃｃ，ｉｎｎ＿ｖｃｃとしてレベルシフタ２０２に入力される。

ここで、ＶＣＣは、たとえば、３Ｖ程度の電圧である。デジタル回路とアナログ回路とが混載された半導体集積回路では、たとえば、ＶＤＤはデジタル回路の電源電圧として外部から供給され、ＶＣＣはアナログ回路の電源電圧として外部から供給される。

上記のＶＣＣ－ＶＰＰＡレベルシフタ２０２として第１～第６の実施形態で説明したレベルシフタ１００，１００Ａ～１００Ｅをそのまま使用することができる。ＶＤＤ－ＶＣＣレベルシフタ２０１として、耐圧緩和回路を含まない単純な構成のクロスカップル型レベルシフタを用いることができる。

図１６は、図１５のＶＤＤ－ＶＣＣレベルシフタの構成の一例を示す回路図である。図１６を参照して、ＶＤＤ－ＶＣＣレベルシフタ１４０は、電源電圧ＶＣＣが入力される電源ノード１４１と、接地電圧ＶＳＳが入力される接地ノード１４２と、ラッチ回路１４７と、差動入力信号ｉｎｐ，ｉｎｎが入力される入力回路１４８とを含む。

ラッチ回路１１０は、各ソースが１４１に接続された一対のクロスカップルＰＭＯＳトランジスタ１４３，１４４を含む。ＰＭＯＳトランジスタ１４３，１４４のゲートとドレインはクロスカップルされている。すなわち、ＰＭＯＳトランジスタ１４３のゲートとＰＭＯＳトランジスタ１４４のドレインとが接続され、ＰＭＯＳトランジスタ１４３のドレインとＰＭＯＳトランジスタ１４４のゲートとが接続される。

入力回路１４８は、一対の入力ＮＭＯＳトランジスタ１４５，１４６を含む。入力ＮＭＯＳトランジスタ１４５，１４６の各ソースは、接地ノード１４２に接続される。入力ＮＭＯＳトランジスタ１４５のゲートには入力信号ｉｎｐが入力され、入力ＮＭＯＳトランジスタ１４６のゲートには入力信号ｉｎｎが入力される。

入力ＮＭＯＳトランジスタ１４６のドレインとＰＭＯＳトランジスタ１４４のドレインとは相互に接続され、出力信号ｏｕｔｐを出力する出力ノードとして機能する。同様に、入力ＮＭＯＳトランジスタ１４５のドレインとＰＭＯＳトランジスタ１４３のドレインとは相互に接続され、出力信号ｏｕｔｎを出力する出力ノードとして機能する。

［第７の実施形態の効果］
上記の構成のレベルシフタ２００によれば、前段のレベルシフタ２０１によってＶＤＤレベルの入力信号をＶＣＣレベルの信号に変換する。後段のレベルシフタ２０２には、このＶＣＣレベルの信号が入力される。したがって、後段のレベルシフタ２０２は、入力ＮＭＯＳトランジスタＭＮＩＮＰ，ＭＮＩＮＮのサイズを大きくすることなく、十分な反転マージンを得ることができる。

＜変形例＞
上記の第１～第６の実施形態で説明したレベルシフタ１００，１００Ａ～１００Ｅにおいて、ＭＯＳトランジスタのＰ型をＮ型に変更しかつＮ型をＰ型に変更するとともに、高電源電圧ＶＰＰＡ、中間電圧ＶＰＰＲ、中間電圧ＶＰＰＣなどを正の値から負の値に変更した場合でも、上記と同様の作用効果を奏する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

３１ マイクロコンピュータ、３６ フラッシュメモリモジュール、３７ フラッシュシーケンサ、４６ フラッシュメモリ、５１ メモリセルアレイ、５２ ＣＧドライバ回路、５３ ＭＧドライバ回路、５４ 高電圧デコード回路、５５ 高電圧スイッチ回路、５６ 昇圧回路、５７ 書込み制御回路、８１，８３，８５ 正電圧レベルシフタ、８４ 負電圧レベルシフタ、１００，１００Ａ～１００Ｅ，１４０，２００，２０１，２０２ レベルシフタ、１０１，１０１Ａ～１０１Ｅ レベルシフタ段、１０２，１０２Ａ ドライバ段、１０３ 高電圧ノード、１０４，１４２ 接地ノード、１０５，１０６ バイパス経路、１１０，１４７ ラッチ回路、１１１，１４８ 入力回路、１１２ 耐圧緩和回路、１２０，１３０ 制御信号発生回路、１２１，１４１ 電源ノード、１２３ 接続ノード、１３１ 高電位側電源ノード、１３２ 低電位側電源ノード、１３３，１３４ 分圧ノード、１００，１００Ａ～１００Ｅ，２００ レベルシフタ、２０１ ＶＤＤ－ＶＣＣレベルシフタ、２０２ ＶＣＣ－ＶＰＰＡレベルシフタ、ＭＮＣ３Ｐ，ＭＮＣ３Ｎ，ＭＮＦ１Ｐ，ＭＮＦ１Ｎ，ＭＮＦ２Ｐ，ＭＮＦ２Ｎ，ＭＮＦ３Ｐ，ＭＮＦ３Ｎ，ＭＮＦ４Ｐ，ＭＮＦ４Ｎ クランプＮＭＯＳトランジスタ、ＭＮＤＲＮ，ＭＮＤＲＰ ドライバＮＭＯＳトランジスタ、ＭＮＥ１Ｐ，ＭＮＥ１Ｎ，ＭＮＥ２Ｐ，ＭＮＥ２Ｎ，ＭＮＥ３Ｐ，ＭＮＥ３Ｎ 耐圧緩和ＮＭＯＳトランジスタ、ＭＰＤＲＮ，ＭＰＤＲＰ ドライバＰＭＯＳトランジスタ、ＭＰＥ１Ｐ，ＭＰＥ１Ｎ，ＭＰＥ２Ｐ，ＭＰＥ２Ｎ，ＭＰＥ３Ｐ，ＭＰＥ３Ｎ，ＭＰＥ４Ｐ，ＭＰＥ４Ｎ 耐圧緩和ＰＭＯＳトランジスタ、ＭＰＣＣＰ，ＭＰＣＣＮ クロスカップルＰＭＯＳトランジスタ、ＭＮＩＮＰ，ＭＮＩＮＮ 入力ＮＭＯＳトランジスタ、ＶＰＰＡ 高電源電圧（書き込みＭＧ用正電圧）、ＶＰＰＣ，ＶＰＰＲ 中間電圧、ＶＳＳ 接地電圧、ｂｉａｓ１，ｂｉａｓ２ バイアス電圧、ｃｔｒｌ１～ｃｔｒｌ８ 制御信号、ｈｈｎ，ｈｈｐ，ｈｘｎ，ｈｘｐ，ｈｙｎ，ｈｙｐ，ｈｚｎ，ｈｚｐ，ｌｌｎ，ｌｌｐ，ｍｍｎ，ｍｍｐ，ｎｍｎ，ｎｍｐ 中間ノード、ｉｎｎ，ｉｎｐ 相補入力信号、ｏｕｔｎ，ｏｕｔｐ 出力信号。

Claims (6)

1. レベルシフタを備えた半導体装置であって、
   前記レベルシフタは、
   高電源電圧が入力される第１の電源ノードに接続され、第１の導電型の一対のクロスカップルトランジスタを含むラッチ回路と、
   基準電圧が入力される第２の電源ノードに接続され、前記レベルシフタの相補の入力信号をゲートに受ける第２の導電型の一対のトランジスタを含む入力回路と、
   前記ラッチ回路と前記入力回路との間に接続された耐圧緩和回路とを備え、
   前記耐圧緩和回路は、
   前記高電源電圧と前記基準電圧との間の電圧である第１の中間電圧をゲートに受ける第１の導電型の第１の耐圧緩和トランジスタと、
   前記高電源電圧と前記基準電圧との間の電圧である第２の中間電圧をゲートに受け、前記第１の耐圧緩和トランジスタと直列に接続された第２の導電型の第２の耐圧緩和トランジスタと、
   前記第１および第２の耐圧緩和トランジスタと前記ラッチ回路との間で、前記第１および第２の耐圧緩和トランジスタと直列に接続された第１の導電型の第３の耐圧緩和トランジスタとを含み、
   前記レベルシフタは、前記第３の耐圧緩和トランジスタと前記ラッチ回路との接続ノードと前記第１の電源ノードとの間に接続された第１の導電型のクランプトランジスタをさらに備え、
   前記第２の中間電圧は、前記高電源電圧と前記第１の中間電圧との間の電圧であり、
   前記第３の耐圧緩和トランジスタのゲートには、第３の中間電圧が印加され、
   前記第３の中間電圧は、前記第１の中間電圧と前記第２の中間電圧との間の電圧であり、
   前記半導体装置は、前記第３の中間電圧を生成するための第１の電圧生成回路をさらに備え、
   前記第１の電圧生成回路は、
   前記第２の中間電圧が与えられる第３の電源ノードと、
   前記第３の中間電圧を出力するための出力ノードと、
   前記第３の電源ノードに接続された第１の主電極および前記出力ノードに接続された第
   ２の主電極を有し、前記第２の中間電圧をゲートに受ける第２の導電型の第１のトランジスタと、
   前記出力ノードに接続された第１の主電極および前記第２の電源ノードに接続された第２の主電極を有し、前記第１の中間電圧をゲートに受ける第１の導電型の第２のトランジスタとを含む、半導体装置。
2. 前記第１の電圧生成回路は、前記出力ノードと前記第２の電源ノードとの間で、前記第２のトランジスタと並列に接続された第１のスイッチをさらに含み、
   前記第１のスイッチがオン状態になると、前記第３の耐圧緩和トランジスタのゲートに前記第３の中間電圧に代えて前記基準電圧が供給される、請求項１に記載の半導体装置。
3. 前記レベルシフタは、さらに、
   前記耐圧緩和回路をバイパスして前記ラッチ回路と前記入力回路とを接続するバイパス経路と、
   前記バイパス経路に設けられ、導通および非導通を切り替えるための第２のスイッチとをさらに含む、請求項１または２に記載の半導体装置。
4. 前記第２の耐圧緩和トランジスタは、前記第１の耐圧緩和トランジスタと前記第３の耐圧緩和トランジスタとの間に接続される、請求項１または２に記載の半導体装置。
5. 前記半導体装置は、第１の電圧レベルの信号を前記第１の電圧レベルよりも高い第２の電圧レベルの信号に変換する前段レベルシフタをさらに備え、
   前記レベルシフタの前記入力信号は、前記前段レベルシフタによって変換された信号である、請求項１～４のいずれか１項に記載の半導体装置。
6. レベルシフタを備えた半導体装置であって、
   前記レベルシフタは、
   高電源電圧が入力される第１の電源ノードに接続され、第１の導電型の一対のクロスカップルトランジスタを含むラッチ回路と、
   基準電圧が入力される第２の電源ノードに接続され、前記レベルシフタの相補の入力信号をゲートに受ける第２の導電型の一対のトランジスタを含む入力回路と、
   前記ラッチ回路と前記入力回路との間に接続された耐圧緩和回路とを備え、
   前記耐圧緩和回路は、
   前記高電源電圧と前記基準電圧との間の電圧である第１の中間電圧をゲートに受ける第１の導電型の第１の耐圧緩和トランジスタと、
   前記高電源電圧と前記第１の中間電圧との間の電圧である第２の中間電圧をゲートに受け、前記第１の耐圧緩和トランジスタと直列に接続された第２の導電型の第２の耐圧緩和トランジスタと、
   前記第１および第２の耐圧緩和トランジスタと前記ラッチ回路との間で、前記第１および第２の耐圧緩和トランジスタと直列に接続された第１の導電型の第３の耐圧緩和トランジスタとを含み、
   前記第３の耐圧緩和トランジスタのゲートには、第３の中間電圧が印加され、
   前記第３の中間電圧は、前記第１の中間電圧と前記第２の中間電圧との間の電圧であり、
   前記半導体装置は、前記第３の中間電圧を生成するための第１の電圧生成回路をさらに備え、
   前記第１の電圧生成回路は、
   前記第２の中間電圧が与えられる第３の電源ノードと、
   前記第３の中間電圧を出力するための出力ノードと、
   前記第３の電源ノードに接続された第１の主電極および前記出力ノードに接続された第２の主電極を有し、前記第２の中間電圧をゲートに受ける第２の導電型の第１のトランジスタと、
   前記出力ノードに接続された第１の主電極および前記第２の電源ノードに接続された第２の主電極を有し、前記第１の中間電圧をゲートに受ける第１の導電型の第２のトランジスタとを含む、半導体装置。

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