JP2000513171A - 高電圧ｃｍｏｓレベルシフタ - Google Patents

Abstract

(57)【要約】 高電圧レベルシフタは、高電圧供給レンジを２つ以上のサブレンジに分割するための１つ以上の相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対（ＭＰ１，ＭＮ１）を有する。このレベルシフタは、相補ＮＭＯＳ入力トランジスタ（ＭＮＩ，Ｍ’ＮＩ）を備える差動構造を有している。交差接続されたＰＭＯＳ出力トランジスタ（ＭＰＯ，Ｍ’ＰＯ）が相補出力を与える。相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対はＮＭＯＳ入力トランジスタのドレインをＰＭＯＳ出力トランジスタのドレインから分離する。高電圧レンジをｈサブレンジに分割するために、それぞれが単調に増加する固定中間電圧によりバイアスされている、ｈ−１相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対が使用される。共用バイアス実施例では、各相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対は単一の対応する中間電圧によりバイアスされる。分割バイアス実施例では、各相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対は、対応するＮＭＯＳバイアス電圧及び対応するＰＭＯＳバイアス電圧によりバイアスされる。ここで、ＮＭＯＳバイアス電圧は、和つまりＮＭＯＳ閾値電圧及びＰＭＯＳ閾値電圧だけＰＭＯＳバイアス電圧より高い。別の形態では、ＰＭＯＳトランジスタのＮウエルが、共用バイアス実施例における上方に縦方向に隣接する中間電圧に結合されており、また分割バイアス実施例における上方に縦方向に隣接するＮＭＯＳバイアス電圧に結合されている。非常に高い電圧用途向けツインタブ実施例では、ＮＭＯＳトランジスタのＰ−ウエルは、共用バイアス実施例における下方に縦方向に隣接する中間電圧に結合されており、また分割バイアス実施例における下方に縦方向に隣接するＰＭＯＳバイアス電圧に結合されている。

Description

【発明の詳細な説明】 高電圧ＣＭＯＳレベルシフタ 発明の背景 １．発明の分野 本発明は高電圧ＣＭＯＳ回路の分野に関する。特に、本発明は相補低電圧入力 と相補高電圧出力とを有するレベルシフタ回路に関する。 ２．関連技術の説明 デバイスの制限に起因して、従来の高電圧動作用の回路は高電圧が存在した時 は切り換わらず、そのためこの回路は高電圧が回路に印加された時は状態を切り 換えることができなかった。高電圧を扱うための従来の回路能力を制限する具体 的なデバイスパラメータは酸化物降伏電圧、接合降伏電圧、及びホットスイッチ ング電圧である。 酸化物降伏電圧は、ゲート酸化物が破壊するゲート−ソース電圧あるいはゲー ト−ドレイン電圧である。ＳｉＯ₂の絶縁破壊強度は約８×１０⁶Ｖ／ｃｍである 。約１５０Åの最近のデバイスゲート酸化物厚さでは、ゲート酸化物降伏電圧は 約１２Ｖにすぎない。 接合降伏電圧は、ドレインまたはソースの電気絶縁に用いる逆バイアスダイオ ード接合がアバランシェ作用あるいはツェナー作用のために破壊する、ドレイン またはソースとウエルまたは基板との間の逆バイアスのレベルである。「ドーナ ツ」トランジスタのゲートはそのドレイン、ソース、あるいはドレイン及びソー スを部分的に重ねる。動作において、特定の電圧範囲内にある電圧がドーナツト ランジスタのゲートに印加される。ドーナツトランジスタにおける上側ゲートの 存在は、通常は上側ゲートが無い場合に存在するであろうより高いピーク電界強 度よりも、逆バイアスダイオード接合の 空乏領域におけるピーク電界強度を減少させる。そのため、ドーナツトランジス タは、接合降伏が生じる前に、ソース又はドレインとウエル又は基板との間の逆 バイアスを高レベルに維持できる。最近の典型的なデバイスパラメータについて は、１０Ｖのゲート−基板電圧を有するドーナツトランジスタ用の接合降伏電圧 は約１５Ｖであり、標準トランジスタ用の接合降伏電圧は約１０Ｖである。この ゲート電圧レベルでは、ゲート電圧が上昇するにつれて、接合降伏電圧はゲート 電圧と共に、ゲート−基板電圧の約１．０倍の倍率でほぼ線形に上昇する。 過度に大きいドレイン−ソース電圧が存在する場合においてトランジスタがそ の導通状態を変化する時に、ホットスイッチングが発生する。高いドレイン−ソ ース電圧が存在する時にトランジスタがオフからオン或いはオンからオフに変化 する場合に、デバイスを損傷する寄生バイポーラトランジスタが活性化される。 最近のデバイスでは、ホットスイッチングドレイン−ソース電圧の制限Ｖ_hslは 約７Ｖである。このホットスイッチングドレイン−ソース電圧の制限Ｖ_hslは数 多くの技術的パラメータに依存している。 ホットスイッチングを避けるための７Ｖの制限は前述の３つの制限のうち最も 低いものであるため、ホットスイッチングが引き起こす制約は満たすのが最も困 難である。 図１は従来の低電圧レベルシフタを示している。２つの相補入力ＩＮ及び／Ｉ Ｎ及び２つの相補出力ＯＵＴ及び／ＯＵＴとがある。入力ＩＮが高にあり且つ反 転入力／ＩＮが低にある時は、出力ＯＵＴはトランジスタＭ_NIにより低に駆動さ れ、また反転出力／ＯＵＴはトランジスタＭ_PO’により高に駆動される。入力Ｉ Ｎが低にあり且つ反転入力／ＩＮが高にある時は、反転出力／ＯＵＴはトランジ スタＭ_NI’により低に引かれ、出力ＯＵＴはトランジスタＭ_PO’により高に引か れる。両入力が低にある時は、スイッチ出力ＯＵＴ及び／ＯＵＴは前の状態を保 持する。供給電圧Ｖ_Hがホットスイッチ ングの制限Ｖ_hslを超える場合、従来のスイッチ１００は信頼できなくなる。 以下の表１は２つの入力状態に対応した図１の回路１００のノード電圧を示し ている。入力ＩＮが高にあり且つ入力／ＩＮが低にある時は、出力トランジスタ Ｍ_POのソース−ドレイン電圧は１２Ｖであり、入力トランジスタＭ_NI’のドレイ ン−ソース電圧は１２Ｖである。次に、ＩＮが低に且つ／ＩＮが高になるように 、両入力がその状態を変化すると、トランジスタＭ_PO及びＭ_NI’内でホットスイ ッチングが発生する。再び入力状態を変化する際に、トランジスタＭ_PO’及びＭ_NI 内でホットスイッチングが発生する。このように、供給電圧がホットスイッチ ング閾値を超えた時に、図１の回路１００の全てのトランジスタでホットスイッ チングが発生する。 前述の説明から明らかなように、高電圧ＣＭＯＳレベルシフタには、ホットス イッチング閾値の制限、接合降伏の制限或いは酸化物降伏の制限を破らずに、ス イッチングを高電圧動作中に生じさせることを可能にするという要求が存在する 。 発明の概要 従来の高電圧レベルシフタは、高電圧条件下ではホットスイッチ ング閾値の制約が破られるので、高電圧条件下で動作しながら状態を切り換える ことができなかった。酸化物降伏電圧の制約及び接合降伏電圧の制約も実現可能 な高電圧回路設計を制限する。このように、本発明の目的は、ホットスイッチン グ、酸化物降伏や接合降伏の制約を破らない高電圧レベルシフタを提供すること である。本発明の別の目的は、回路面積及びスイッチング時間を最小にする高電 圧レベルシフタを提供することである。本発明の更に別の目的は、非常に高い供 給電圧に適合するように拡張できる高電圧レベルシフタ構造を提供することであ る。 本発明によれば、１つ以上の相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対 が出力ノードを入力プルダウントランジスタから分離し、そのため高供給電圧レ ンジＶＨが幾つかのサブレンジに分離される。各相補ＮＭＯＳ／ＰＭＯＳ直列中 間トランジスタ対は、交差接続された差動レベルシフタ構造の各側に対して直列 に接続された１つのＮＭＯＳトランジスタ及び１つのＰＭＯＳトランジスタを有 している。これが内部ノードの電圧の振れ幅を低減し、これにより過剰なドレイ ン−ソース電圧の発生を防止しまたホットスイッチングの発生を防止する。 共用バイアス実施例では、各相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対 の４つの全てのトランジスタのゲートが固定中間電圧によりバイアスされる。こ れらの固定中間電圧は幾つかの電圧サブレンジの各々の間に境界を生じさせる。 所与の相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対におけるＮ形及びＰ形中 間トランジスタの両方が同じ中間電圧によりバイアスされるので、相補ＮＭＯＳ ／ＰＭＯＳ直列中間トランジスタ対のソースにおける電圧の振れ幅が中間ＮＭＯ Ｓ及びＰＭＯＳ電圧の閾値電圧により低減される。高電圧供給レンジがｈ個のサ ブレンジ分割されれば、単にｈ−１個の中間電圧が必要である。 分割バイアス実施例では、各相補ＮＭＯＳ／ＰＭＯＳ直列中間ト ランジスタ対のゲートをバイアスするために、２つの別個の中間バイアス電圧が 使用される。各相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対では、２つのＮ ＭＯＳトランジスタのゲートは対応するＮＭＯＳバイアス電圧によりバイアスさ れ、また２つのＰＭＯＳトランジスタのゲートは対応するＰＭＯＳバイアス電圧 によりバイアスされる。このように、高電圧供給レンジをｈ個のサブレンジに分 割するためには、分割バイアス実施例によれば、２＊（ｈ−１）中間電圧が必要 とされる。所与の相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対においては、 ＮＭＯＳバイアス電圧は２閾値電圧だけＰＭＯＳバイアス電圧を超える。このこ とが、各相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対のソースにおいて、各 サブレンジの範囲内で最大電圧振れ幅を可能にする。電圧の振れ幅が最大にされ るので、各ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対の電流容量が最大にされ る。所与の面積に対しては、レベルシフタのスイッチング時間が最小にされる。 本発明の他の形態によれば、ＰＭＯＳ中間トランジスタを分離するＮウエルは 、共用バイアス実施例では上方に縦方向に隣接する中間電圧に結合され、また分 割バイアス実施例では上方に縦方向に隣接するＮＭＯＳバイアス電圧に結合され る。非常に高い電圧用途に適するツインタブ実施例では、ＮＭＯＳ中間トランジ スタを分離するＰウエルは、共用バイアス実施例では下方に縦方向に隣接する中 間電圧に結合され、また分割バイアス実施例では下方に縦方向に隣接するＰＭＯ Ｓバイアス電圧に結合される。ＮＭＯＳ及びＰＭＯＳ中間トランジスタの両方の ボデイについてこの制御は、全ての中間トランジスタにおける基板効果を最小に し、また接合降伏の可能性をなくす。 上記の特徴及び利点に加えて本発明の他の特徴及び利点は、本発明の詳細な説 明に十分に説明されるように図面から明らかになるであろう。 図面の簡単な説明 図１は、従来の相補入力と異なる出力とを有する低電圧レベルシフタを示して いる。 図２は、２つの電圧サブレンジ、１つの相補ＮＭＯＳ／ＰＭＯＳ直列中間トラ ンジスタ対、及び１つの中間電圧を有する、本発明に係る高電圧レベルシフタの 共用バイアス実施例を示している。 図３は、本発明に係る高電圧レベルシフタの共用バイアス実施例に使用するＮ ＭＯＳ／ＰＭＯＳ直列中間トランジスタ対を示している。 図４は、３つの電圧サブレンジ、２つの相補ＮＭＯＳ／ＰＭＯＳ直列中間トラ ンジスタ対、及び２つの中間バイアス電圧を有する、本発明に係る高電圧レベル シフタの共用バイアス実施例を示している。 図５は本発明に係る高電圧レベルシフタの分割バイアス実施例に使用するＮＭ ＯＳ／ＰＭＯＳ直列中間トランジスタ対を示している。 図６は、３つの電圧サブレンジ、２つの相補ＮＭＯＳ／ＰＭＯＳ直列中間トラ ンジスタ対、２つのＮＭＯＳバイアス電圧、及び２つのＰＭＯＳバイアス電圧を 有する、本発明に係る高電圧レベルシフタの分割バイアス実施例を示している。 図７は、全ての中間トランジスタに対する基板効果を最小にし、且つ７つの電 圧サブレンジ、６つの相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対、６つの ＮＭＯＳバイアス電圧、及び６つのＰＭＯＳバイアス電圧を有する、本発明に係 る高電圧レベルシフタのツインタブ分割バイアス実施例を示している。 各図は本発明の詳細な説明において十分に説明されている。 発明の詳細な説明 従来の高電圧レベルシフタは、高電圧の供給がある時は、現状技 術のホットスイッチングの制限が破らずに状態を切り換えることができなかった 。本発明に係る高電圧レベルシフタは、まずＮＡＮＤフラッシュメモリの分野に 対して発明された。ＮＡＮＤフラッシュメモリは通常プログラミング及び消去動 作のために異常に高い電圧を必要とする。本発明に係る高電圧レベルシフタは、 他のフラッシュ技術及び他の高電圧回路にも適用できる。本発明は、高電圧ＣＭ ＯＳ回路の動作に特に適している。 図２は本発明の簡単な実施例２００を示している。本発明に係る回路２００で は、高供給電圧Ｖ_hは１２Ｖである。この１２Ｖは、６Ｖの中間電圧Ｖ₁により２ つのサブレンジに分割される。一対の付加トランジスタＭ_N1及びＭ_P1が出力ノー ドＯＵＴを入力トランジスタＭ_N1から分離する。同様に、一対の付加トランジス タＭ_N1’及びＭ_P1’が反転出力ノード／ＯＵＴを反転入力トランジスタＭ_N1’か ら分離する。以下の表２は、全ての中間トランジスタＭ_P1，Ｍ_N1,Ｍ_P1’及びＭ_{N 1} ’の閾値電圧の絶対値が等しく且つ単に１Ｖである場合における、図２の回路 ２００のノード電圧を示している。各列の電圧は図２のトランジスタの各々のド レイン及びソース電圧を表している。従って、表２の縦方向に隣接する２つの番 号間の差は、図２のトランジスタのソース−ドレイン電圧あるいはドレイン−ソ ース電圧を表している。表２の縦方向に隣接する２つの番号が７Ｖ以上は異なら ないことから、図２の回路２００ではホットスイッチングが回避できる。 図３は、電圧範囲を分割する本発明に係る回路構造を示したものである。Ｖ_k より小さい初期電圧Ｖ_yで、ノードＸがプルアップされつつあり且つノードＹが フローティングである場合には、たとえノードＸが強いデバイスによりプルアッ プされても、Ｖ_yはＶ_k−Ｖ_tNKを超えることが出来ない。ここで、Ｖ_tNKはＮＭＯ ＳトランジスタＭ_NKの閾値電圧である。同様に、ノードＸがフローティングであ る場合には、たとえノードＹが強いデバイスによりプルダウンされても、Ｖ_xは Ｖ_k＋Ｖ_tPKよりも低くプルダウンされることはない。ここで、Ｖ_tPKはＰＭＯＳ トランジスタＭ_PKの閾値電圧の絶対値である。ノードＹが低電位にプルされる時 にはＰＭＯＳトランジスタＭ_PKがカットオフし、一方ノードＸが高電位にプルさ れる時にはＮＭＯＳトランジスタＭ_NKがカットオフする。この電気的分離は、正 に大きな電圧範囲Ｖ_Hを２以上の小さな電圧範囲に分割するために必要とされる 。中間電圧Ｖ_kはＶ_k＋Ｖ_tPKにおいて高電圧ノードＸに対する低位の限界を設定 し、且つＶ_k−Ｖ_tNKにおいて低電圧ノードＹに対する高位の限界を設定する。 図４は、この電気的分離回路を１８Ｖという高供給電圧Ｖ_Hを扱う３つの異な る電圧サブレンジへ拡張する場合を示している。２つの中間電圧Ｖ₁及びＶ₂は１ ８Ｖ供給範囲内で均等に配置されている。つまり、Ｖ₂は１２Ｖであり、Ｖ₁は６ Ｖである。以下の表３は、各種の中間トランジスタの閾値電圧を用いて、図４に 示された回路に対する各種のノード電圧を表にしたものである。表３に示す ものは、入力の変化に応じて全てのトランジスタがカットオフされた後に達成さ れた最終ノード電圧である。中間トランジスタＭ_N1，Ｍ_N1’，Ｍ_P1，Ｍ_P1’，Ｍ_N2 ，Ｍ_N2’，Ｍ_P2，Ｍ_P2’の閾値電圧はそれぞれＶ_TN1，Ｖ_TN1’，Ｖ_TP1，Ｖ_TP1 ’，Ｖ_TN2，Ｖ_TN2’，Ｖ_TP2，及びＶ_TP2’である。 プルダウンされるレベルシフタの側のノード電圧は、中間ＰＭＯＳトランジス タのカットオフにより決定される。同様に、プルアップされるレベルシフタの側 のノード電圧は、中間ＮＭＯＳトランジスタのカットオフにより決定される。 表３の縦方向に隣接する電圧のノードがホットスイッチング限界よりも大きい 限り、図４の回路は正しく動作する。しかし、最近の デバイスでは、閾値電圧は一般に１Ｖより大きい。モデムデバイスはおよそ１． ５Ｖの閾値電圧を有している。 典型的なＣＭＯＳプロセスでは、ソース／ドレイン領域及びウエルにより形成 されたＰ／Ｎ接合が逆バイアスされるようにバイアスされたＮ形ウエル内に、Ｐ ＭＯＳトランジスタが形成される。この構造がＰＭＯＳトランジスタを電気的に 絶縁する。ＮＭＯＳトランジスタも電気的に絶縁されねばならない。しかし、Ｎ ＭＯＳトランジスタ用のＰ形ウエルを形成する代わりに、ＮＭＯＳトランジスタ がウエルなしに形成できるように、しばしば完全な基板がＰ形として初期に形成 される。Ｐ形基板は、グランド電圧又は正電圧で動作するＮ形のソース又はドレ イン領域が電気的に絶縁されるように接地される。 図４の回路４００におけるトランジスタの直列接続は、より高いソース及びド レイン電圧で動作するＮＭＯＳトランジスタの閾値電圧を増加させる。正常な条 件下で、ＮＭＯＳトランジスタのゲート−ソース電圧がトランジスタの閾値より も大きい時には、Ｎ形ソース及びＰ形基板内の空乏層は一定の幅のままであり、 電荷キャリアはソースからチャネルに引き込まれる。しかし、ソース−基板バイ アスのレベルが増すにつれて、チャネル−基板の空乏層の幅も増加し、これが空 乏層内のトラップされるキャリアの密度の増加をもたらす。電荷中性を保持する ためには、チャネル電荷は減少しなければならない。得られる効果は基板電圧が チャネル−基板接合電位に加えられることである。このため、ゲート−チャネル 電圧降下が増す。全体の効果は、デバイスの閾値電圧が増加することであり、基 板効果と呼ばれている。 表３からわかるように、ＮＭＯＳトランジスタＭ_N2及びＭ_N2’は、Ｖ₁(６Ｖ) を超える閾値である最小ソース電圧及びＶ₂(１２Ｖ)より小さい閾値である最大 ソース電圧を有して、かなり高い電圧で動作する。基板は接地されているので、 基板効果によりトランジスタ Ｍ_N2及びＭ_N2’の閾値電圧Ｖ_tN2及びＶ_tN2’は増大する。例えば一般的な用途で は、トランジスタＭ_N2及びＭ_N2’の閾値電圧Ｖ_tN2及びＶ_tN2’は基板効果のため に約２．０Ｖであり、またトランジスタＭ_N1及びＭ_N1’の閾値電圧Ｖ_tN1及びＶ_{t N1} ’は基板効果のために約１．５Ｖである。 これらの一般的な閾値では、ホットスイッチングがトランジスタの幾つかで発 生する。例えば、表３に示されたように、入力ＩＮが低にある時のトランジスタ Ｍ_N2両端間の電圧が、ノードＡ及びＣにおける電圧間の差により示されている。 Ｖ_Hが１８Ｖ，Ｖ₂が１２Ｖ，そしてＶ_tN2が２Ｖである場合には、トランジスタ Ｍ_N2両端間の電圧は８Ｖである。入力ＩＮが高に駆動され且つ入力／ＩＮが低に 駆動されると、ホットスイッチングがトランジスタＭ_N2で発生する。ホットスイ ッチングが発生することを防止するために、各電圧サブレンジはより小さくせね ばならず、そのため最大電圧Ｖ_Hは１５Ｖにすぎず、またＶ₁及びＶ₂はそれぞれ ５Ｖ及び１０Ｖにすぎない。 更に、出力ノードＯＵＴ及び／ＯＵＴと内部ノードＡ、Ｂ，Ｃ，Ｄ，Ｅ，Ｆ， Ｇ及びＨとにおける電圧の振れ幅は中間トランジスタの閾値電圧により制限され ているので、図４の回路面積は必要なものよりも大きい。このことがトランジス タの電流容量を制限し、そのため所与のスィッチング速度を実現するにはより大 きいトランジスタが必要とされる。特に、中間ノードＣ及びＤは、中間トランジ スタのカットオフ電圧により確定される最小及び最大電圧を有している。これら のカットオフ電圧は中間トランジスタの閾値電圧により決定される。ノードＣの 最小及び最大電圧はそれぞれトランジスタＭ_P1及びＭ_N2の閾値電圧により減少で きる。ノードＤの最小及び最大電圧はそれぞれトランジスタＭ_P1’及びＭ_N2’の 閾値電圧により減少できる。これらの内部ノードの振れ幅はより小さいので、Ｍ ＯＳＦＥＴトランジスタの動作の３つの領域におけるドレイン−ソ ース電流Ｉは以下に与えられる。 Ｉ＝０ 但し、Ｖ_gs−Ｖ_t≦０ カットオフ Ｉ＝β｛（Ｖ_gs−Ｖ_t）Ｖ_ds−Ｖ_ds ²／２｝ 但し、０＜Ｖ_ds＜Ｖ_gs−Ｖ_t 線形 Ｉ＝β／２＊(Ｖ_gs−Ｖ_t)² 但し、０＜Ｖ_gs−Ｖ_t＜Ｖ_ds 飽和 線形領域及び飽和領域は、ドレイン電流がゼロでないようなオン領域である。 これらの領域において、ドレイン電流は、ゲート−ソース電圧Ｖ_gsからトランジ スタの閾値電圧Ｖ_tをマイナスした値であるＶ_gs−Ｖ_tと共に少なくとも線形に増 加する。線形領域では、ドレイン電流Ｉもドレイン−ソース電圧Ｖ_dsの強い関数 である。 表６の「共用バイアス」コラムは、非反転入力ＩＮの０Ｖから３Ｖへの遷移の 間の図４のレベルシフタ４００のプルダウン側における中間トランジスタＭ_N1， Ｍ_P1，Ｍ_N2及びＭ_P2の各々について、ドレイン−ソース電圧（Ｖ_ds）及びゲート −ソース電圧からトランジスタの閾値電圧をマイナスした電圧（Ｖ_gs−Ｖ_t）の 大きさを示している。表６はこの遷移の間のプルアップトランジスタＭ_PO’につ いてのＶ_ds及びＶ_gs−Ｖ_tも示している。表６の”共用バイアス”コラムは、各 トランジスタについてのドレイン−ソース電圧Ｖ_dsの大きさが、閾値電圧の引き 算を表す１つの負の項を含んでいることをはっきりと示している。実際には、ス イッチが切り換わっている時は、Ｖ_dsはだいたい同じでありまたＶ_H−Ｖ₂と等し い。もっと重要なことは、表６の「共用バイアス」コラムは、各トランジスタに おけるゲート−ソース電圧から閾値電圧をマイナスした電圧Ｖ_gs−Ｖ_tの大きさ が、閾値電圧の引き算を表す少なくとも１つの負の項を含んでいることを示して いる。他の中間トランジスタに接続されたソースおよびドレインの両方を有する 中間トランジスタＭ_N2及びＭ_P1は、それらのゲート−ソース電圧から閾値電圧を マイナスし た電圧表示に２つの負の閾値電圧の項を有している。 表６は、本発明に係る図４の回路４００のスイッチング速度におけるトランジ スタの閾値電圧の不利な効果を表示する簡単化された基準表である。それぞれの トランジスタが順次に強い飽和に変わるという仮定の下に、表６の電圧が与えら れる。これは例示のために提示された近似である。実際の回路の振る舞いは多少 もっと複雑であるが、以下の説明は本発明に関連する要点だけを示す。例えば、 表６の電圧は、図４の回路４００が初期には、入力ＩＮが０Ｖにあり且つ入力／ ＩＮが３Ｖにある、という状態にあるものとされる。この初期状態に対する各種 回路のノード電圧が表３の右側コラムに示されている。次に、入力ＩＮが高に駆 動され且つ反転入力／ＩＮが低に駆動される時には、入力トランジスタＭ_N1は強 い飽和状態でターンオンされ、一方入力トランジスタＭ_N1’は線形領域で動作さ れる。表６では、トランジスタＭ_N1が強い飽和状態でトランジスタＭ_N1のターン オンの前にノードＧを完全に放電するものとする。ノードＧが完全に放電された 時には、トランジスタＭＮ１はその線形領域で動作し、トランジスタＭ_N1に供給 するのに十分な電流を与える。表６に挙げられ動作パラメータの下で、このトラ ンジスタＭ_N1は強い飽和状態でターンオンする。トランジスタＭ_N1が強い飽和状 態でノードＥを放電した後に、このトランジスタＭ_N1が線形領域で動作し、且つ トランジスタＭ_P1が強い飽和状態でターンオンする。ＰＭＯＳトランジスタＭ_P1 は、ノードＣを放電した後に、飽和とカットオフとの間の境界に達する。トラン ジスタＭ_N2及びＭ_P2はまた、線形動作と、強い飽和状態とカットオフとの間の境 界とにそれぞれ達する前に、強い飽和状態で順次にターンオンされる。このよう に、表６では、全てのトランジスタが初期にはカットオフあるいは線形動作にあ るものとする。更に表６では、唯１つのプルダウンデバイスが所与の時間におい て強い飽和状態で動作しているものとする。トランジスタは、非反転入力ＩＮの 低から高への遷移に 応答して、以下の順で強い飽和状態でターンオンする：Ｍ_N1，Ｍ_N1，Ｍ_N2，M_P2 ，Ｍ_PO’（線形）、Ｍ_P2’、Ｍ_N2’，Ｍ_P1’，Ｍ_N1’及びＭ_N1’。交差接続プル アップトランジスタＭ_PO及びＭ_PO’は同時にターンオンされる。前述のトランジ スタの全てが、入力ＩＮの０Ｖから３Ｖへの遷移に応答して前述された順で強い 飽和状態の下でターンオンしなければならない。強い飽和状態で動作した後に、 各トランジスタは、基本的にはドレイン−ソース電圧なしで線形領域で動作する か、あるいはカットオフと飽和状態との間のＶ_gs−Ｖ_t＝０の境界で動作する点 に達する。それらのドレインをまさにプルダウンしたＮＭＯＳトランジスタとそ れらのドレインをまさにプルアップしたＰＭＯＳトランジスタとは、小さいＶ_ds により線形領域で動作する。それらのソースをまさにプルアップしたＮＭＯＳト ランジスタとそれらのソースをまさにプルダウンしたＰＭＯＳトランジスタとは 、小さいＶ_gs−Ｖ_tによりカットオフと飽和状態との間の境界で動作する。この ように、前述の例では、入力ＩＮが高になると、トランジスタＭ_N1，Ｍ_N2，Ｍ_P2 ’及びＭ_P1’は強い飽和状態で動作した後で線形領域で動作し、一方トランジス タＭ_P1，Ｍ_P2，Ｍ_N2’及びＭ_N1’は強い飽和状態で動作した後でカットオフと飽 和状態との間の境界で動作する。トランジスタが強い飽和状態でターンオンし次 に最小値Ｖ_ds又は最小値Ｖ_gs−Ｖ_tに到達するに要する時間は、そのトランジス タについてのスイッチング時間である。全てのトランジスタが順次に切り換わる ので、レベルシフタ変化状態の合計待ち時間は全てのトランジスタのスイッチン グ時間の合計として定義される。このように、トランジスタの両チェインを経由 した合計待ち時間はレベルシフタの最大動作周波数を決定する。 表６は、前述のように、トランジスタが順次にターンオンするとの仮定の下で 、各トランジスタがターンオンする時の初期条件を示している。主要な対応トラ ンジスタは、初期条件が対応する主要でないトランジスタのものと同じであるこ とから、表６には示されて いない。例えば、トランジスタＭ_N2’へのＶ_gs−Ｖ_t入力はＶ₂−Ｖ₁−Ｖ_TP1’− Ｖ_TN2’であり、これはトランジスタＭ_N2の条件に正確に一致する。 前述の連続したターンオンシナリオは、実際には、回路が実際に動作する方法 に対する近似であり、説明及び例示のために提示される。トランジスタが前述の 順でターンオンすることは当てはまる。最終のノード電圧が入力の変化に応答し て達成された後にトランジスタが前述の順でターンオンすることも当てはまる。 しかし、一般的には幾つかのトランジスタ（しばしばトランジスタの全て）が強 い飽和状態で同時にオンとなる。更に、ドレイン−ソース電圧とゲート−ソース 電圧から閾値電圧をマイナスした電圧とは、各トランジスタが強い飽和状態でタ ーンオンする時には、表６に示された電圧ほど高くはない。例えば、入力トラン ジスタＭ_N1がノードＧを完全に放電する前に、中間トランジスタＭ_N1はターンオ ンする。このため、トランジスタＭ_N1のドレイン−ソース電圧とゲート−ソース 電圧とは表６に示された電圧とは決して完全に同じ高さにはならない。しかし、 表６は、各トランジスタの電流駆動強度が中間トランジスタの閾値電圧により制 限されることを示している。 各トランジスタの電流容量は、各トランジスタが中間ノードでいかに各キャパ シタンスを放電することができるかを決定する。図５のトランジスタの電流容量 は中間トランジスタの閾値電圧により減少されるが、最小スイッチング速度を満 たすために、トランジスタのサイズは大きくされねばならない。勿論、トランジ スタのサイズが大きくされるに従って、中間ノードのキャパシタンスも増加し、 このため更に大きなトランジスタが要求される。これらの要因は、所与のスイッ チング速度に対して図４の回路４００により大きな面積をもたらす傾向がある。 更に、最大実現可能スイッチング速度が低下する。 図５は、本発明の分割バイアス実施例の特徴に係る１対の中間ト ランジスタを示している。図５の分割バイアス中間トランジスタ対と図３の共用 バイアス中間トランジスタ対との間の相違はゲートのバイアス電圧にある。分割 バイアス中間トランジスタ対では、ＰＭＯＳ及びＮＭＯＳの中間トランジスタの ゲートをバイアスするために別個の電圧が用いられる。詳細には、ＰＭＯＳトラ ンジスタＭ_PKのゲートはＮＭＯＳトランジスタＭ_NKのゲートよりも低い電圧にバ イアスされる。ＰＭＯＳトランジスタは中間電圧Ｖ_Kからその閾値電圧Ｖ_TPKをマ イナスした電圧にバイアスされる。同様に、ＮＭＯＳトランジスタは中間電圧Ｖ_K にその閾値電圧Ｖ_TNKをプラスした電圧にバイアスされる。この中間トランジス タ対を用いれば、ノードＸの最小電圧はＶ_Kであり、またノードＹの最大電圧は Ｖ_Kである。トランジスタの閾値電圧の悪い効果は抑えられる。各電圧サブレン ジは分割バイアストランジスタ対によって十分に使用可能である。 図６は、分割バイアス中間トランジスタ対を用いた本発明の分割バイアス実施 例６００を示している。図６に示された実施例６００では、ＮＭＯＳ及びＰＭＯ Ｓ中間トランジスタのゲートをバイアスするために、別個の電圧が使用される。 以下の表４は、図６の実施例６００に対する中間ノード電圧を示している。 本発明の好適な実施例では、中間ノードはトランジスタの閾値電圧の影響を正 確に抑えるようにバイアスされる。しかし、これらの正確なバイアスを使用せね ばならないという要求はない。例えば、特定の環境下では、中間トランジスタの 閾値電圧以下だけ中間電圧とは異なる或る分割バイアス電圧を発生させることは 特に容易である。これにより、分割バイアス実施例の電位を十分に実現せずに、 分割バイアス法を使用する利点のうちの幾つかが達成される。従って、本発明の 分割バイアス実施例には、任意の大きさだけ異なる２つの別個の電圧で中間トラ ンジスタ対をバイアスすること、及び中間トランジスタの閾値の和を含むことが 包含される、ことが理解される。 ダッシュ（’）の付いたトランジスタとダッシュ（’）の付いていないトラン ジスタの全てが同じ閾値電圧を有するものとする。例えば、Ｖ_TN2＝Ｖ_TN2’。Ｖ_H ＝１８Ｖ，Ｖ₂＝１２Ｖ，Ｖ₁＝６Ｖ，Ｖ_TN1＝Ｖ_TP1＝Ｖ_TP2＝１．５Ｖ，且つＶ_TN2 ＝２Ｖであれば、本発明の好適実施例に係る中間トランジスタをバイアスす るために、理想的には以下の値が使用される。 Ｖ_N1＝Ｖ₁＋Ｖ_TN1＝７．５Ｖ Ｖ_P1＝Ｖ₁−Ｖ_TP1＝４．５Ｖ Ｖ_N2＝Ｖ₂＋Ｖ_TN2＝１４Ｖ Ｖ_P2＝Ｖ₂−Ｖ_TP2＝１０．５Ｖ 以下の表５は、図６に示された好適な分割バイアス実施例６００における中間 電圧及び出力ノード電圧を示している。図６に示された好適な分割バイアス実施 例６００における表５に示された出力ノード電圧の振れ幅は、図４に示され且つ 表３で説明された実施例４００のものよりも大きい。閾値電圧は表５の中間ノー ド電圧表現に組み込まれていない。 以下の表６の分割バイアスコラムは、図６の分割バイアス実施例の中間トラン ジスタに対するドレイン−ソース電圧及びゲート−ソース電圧から閾値電圧Ｖｔ をマイナスした電圧を示している。共用バイアスコラムに関して前述されたもの と同じ仮定が表６の分割バイアスコラムに適用される。特に、トランジスタは順 次スイッチす るものとし、トランジスタの一つだけが所与の時間にオンにあるものとする。前 述のように、これらの近似は、例示のために成され、また実際の回路動作の簡単 化であることが認められる。 表６の「差」コラムは、本発明の共用バイアス実施例よりもむしろ分割バイア ス実施例を実現する時に発生する、中間トランジスタのドレイン−ソース電圧Ｖ_ds の大きさの増加及びゲート−ソース電圧から閾値電圧をマイナスした電圧Ｖ_gs −Ｖ_tの増加を示している。表６の「差」コラムに示されたこれらの増加は、前 述のＭＯＳＦＥＴ方程式に置き換えられた時に、分割バイアス実施例におけるト ランジスタの増加された電流容量を示している。分割バイアス実施例では各トラ ンジスタがより完全にターンオンされるので、プルダウ ントランジスタは中間ノード及び出力ノードをもっとずっと速く充電し放電する 。これにより、レベルシフタが状態を変化するために発生しなければならないノ ード電圧遷移の際の合計待ち時間がより少なくされる。従って、所要の動作周波 数を実現するためには、本発明に係る分割バイアス高電圧レベルシフタは、本発 明の共用バイアスレベルシフタの実施例よりも小さい回路面積を使用する。 一般に、高電圧レンジＶＨを２以上の同じ大きさのサブレンジに分割すること は、本発明に係る簡単な且つ有効な方法である。しかし、サブレンジのサイズが 等しくなければならないという本発明に係る要求はない。言い換えれば、図４の 実施例では、Ｖ_H−Ｖ₂＝Ｖ₂−Ｖ₁＝Ｖ₁という本発明に係る要求はない。 本発明に係るサブレンジの数は非常に高い電圧に適応するために拡張できる。 例えば、６Ｖサブレンジを用いれば、サブレンジの数は２４ボルトＶ_Hに適応す るために４つに増加できる。本発明に係る中間トランジスタ対の使用という簡単 な拡張は、ホットスイッチングの制限の破ることを防止する。しかし、非常に高 い電圧に適応するようにサブレンジの数が拡張される時には、ＮＭＯＳトランジ スタでは電圧が接合降伏電圧を超えないことを保証するように注意しなければな らない。図４及び図６の実施例では、ＮＭＯＳトランジスタは接地されたＰ形基 板上に製造される。より高い供給電圧ＶＨが使用されるに従って、交差接続ＰＭ ＯＳ出力トランジスタの近くの中間ＮＭＯＳトランジスタのソース及びドレイン が、グランドに対してより高い電圧に維持される。 図７は、中間トランジスタにおける基板効果を最小にし且つ非常に高い電圧用 途における使用に適する本発明のツインタブ実施例を示している。固定ゲート電 圧によりバイアスされ且つ接地されたボデイを有するＮＭＯＳトランジスタの接 合降伏電圧は、その固定ゲート電圧の約０．７倍におよそ比例する。このように 、ゲート電圧が増加するにつれて、ＭＯＳトランジスタのゲート式ダイオード降 伏電圧が増加する。しかし、非常に高い電圧では、接地されたボデイを有するＮ ＭＯＳデバイスにおける接合降伏の制約は超えることができる。Ｐ形ウエル内の ＮＭＯＳトランジスタを分離することにより、ＮＭＯＳトランジスタのボデイが 、これらのＮＭＯＳトランジスタに対する基板効果を最小にする電圧に結合でき る。例えば、図７のＮＭＯＳトランジスタＭ_N7及びＭ_N7’は、下方に縦方向に隣 接するＰＭＯＳバイアス電圧Ｖ_P6に結合されたそれらのボデイを有している。先 の実施例と同様に、ＰＭＯＳトランジスタは、上方に縦方向に隣接するＮＭＯＳ バイアス電圧に結合されたそれらのボデイを有している。上方に縦方向に隣接す るＮＭＯＳバイアス電圧を持たないＰＭＯＳトランジスタは、図７の最高位の中 間トランジスタＭ_P7及びＭ_P7’である。これらのＰＭＯＳトランジスタは高電位 の供給電圧Ｖ_Hに結合されたボデイを有している。同様に、下方に縦方向に隣接 するＰＭＯＳバイアス電圧を持たないＮＭＯＳトランジスタは、中間トランジス タＭ_N1及びＭ_N1’である。これらのＮＭＯＳトランジスタはグランド供給電圧に 結合されたボデイを有している。 図７の中間ＮＭＯＳトランジスタのソース／ドレイン−基板電圧が減少するの で、基板効果が特に高電圧ＮＭＯＳトランジスタについて減少する。例えば、図 ６のシングルタブ・分割バイアス実施例６００では、ＮＭＯＳトランジスタＭ_N2 及びＭ_N2’は基板効果に起因して約２．０Ｖの閾値電圧を有しており、一方トラ ンジスタＭ_N1及びＭ_N1’は単に約１．５Ｖの閾値電圧を有している。これに対し て、図７に示されたツインタブ・分割バイアス実施例７００では、ＮＭＯＳトラ ンジスタＭ_N2及びＭ_N2’は単に約１．５Ｖの閾値電圧を有している。もっと重要 なことには、より高い電圧のＮＭＯＳトランジスタ（Ｍ_N3、Ｍ_N3’、Ｍ_N4、Ｍ_N4 ’、Ｍ_N5、Ｍ_N5’、Ｍ_N6、Ｍ_N6’、Ｍ_N7及びＭ_N7’）は基本的にはそれらの閾値 電圧に対していかなる基板効果成分を含んでおらず、また接合降伏電圧の制約を 破らない。 ４つのトランジスタの各組、例えばＭ_N1，Ｍ_N1’，Ｍ_P1及びＭ_P1’は相補ＮＭ ＯＳ／ＰＭＯＳ直列中間トランジスタ対を構成する。全体としてみた中間トラン ジスタ（図７に示されたように接続されたＭ_N1−Ｍ_N7、Ｍ_N1’−Ｍ_N7’、Ｍ_P1− Ｍ_P7、及びＭ_P1’−Ｍ_P7’）の全てが直列に接続された複数の相補ＮＭＯＳ／Ｐ ＭＯＳ直列中間トランジスタ対を構成する。図７の例を参照して、前記複数の対 のＮＭＯＳ非反転中間ソースはＭ_N1のソースであり；前記複数の対のＮＭＯＳ反 転中間ソースはＭ_N1’のソースであり；前記複数の対のＰＭＯＳ非反転中間ソー スはＭ_P7のソースであり；また前記複数の対のＰＭＯＳ反転中間ソースはＭ_N7’ のソースである。各相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対は、反転Ｎ ＭＯＳゲート、非反転ＮＭＯＳゲート、反転ＰＭＯＳゲート及び非反転ＰＭＯＳ ゲートを有している。トランジスタＭN₁，Ｍ_N1’，Ｍ_P1及びＭ_P1’を構成する相 補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対にあっては、反転ＮＭＯＳゲート はＭ_N1’のゲートであり、非反転ＮＭＯＳゲートはＭ_N1のゲートであり、反転Ｐ ＭＯＳゲートはＭ_P1’のゲートであり、及び非反転ＰＭＯＳゲートはＭ_P1のゲー トである。 図４に示されたような共用バイアス実施例においては、複数の相補ＮＭＯＳ／ ＰＭＯＳ直列中間トランジスタ対は、対応する複数の中間電圧を有している。図 ４の例では、中間電圧Ｖ₁及びＶ₂は２つの相補ＮＭＯＳ／ＰＭＯＳ直列中間トラ ンジスタ対に対応する。Ｖ₁はトランジスタＭ_N1，Ｍ_N1’，Ｍ_P1及びＭ_P1’を構 成する相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対に対応し、一方、Ｖ₂は トランジスタＭ_N2，Ｍ_N2’，Ｍ_P2及びＭ_P2’を構成する相補ＮＭＯＳ／ＰＭＯＳ 直列中間トランジスタ対に対応する。Ｖ₂はＶ₁よりも大きいので、中間電圧は複 数の相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対に沿って単調に増加する。 図６及び図７に示されるような分割バイアス実施例では、複数の ＮＭＯＳバイアス電圧及び複数のＰＭＯＳバイアス電圧が、複数の相補ＮＭＯＳ ／ＰＭＯＳ直列中間トランジスタ対に対応する。言い換えれば、各相補ＮＭＯＳ ／ＰＭＯＳ直列中間トランジスタ対は、ＮＭＯＳバイアス電圧及びこれに対応す るＰＭＯＳバイアス電圧の両方を有している。図６の例では、ＮＭＯＳバイアス 電圧Ｖ_N1及びＰＭＯＳバイアス電圧Ｖ_P1は、トランジスタＭ_N1，Ｍ_N1’，Ｍ_P1及 びＭ_P1’から成る相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対に対応する。 本発明の全ての実施例において、中間電圧は、中間トランジスタのゲートのみ に、或いはゲート及びウエルに接続されている。ＭＯＳトランジスタのゲートは 静的電流を全く導通せず、またウエルは無視できる静的漏洩電流を導通する逆バ イアスダイオード接合により絶縁されている。中間電圧により供給せねばならな い合計電流は無視できるので、高電位の電圧から中間電圧を発生するために、簡 単な電圧ドライバが使用できる。高抵抗が電圧ドライバーに使用でき、そのため 非常に少ない電力が高電圧源から供給される。 ＰＭＯＳトランジスタに対する基板効果を最小にするために、ＰＭＯＳ中間ト ランジスタのＮウエルは他の中間電圧を利用してバイアスされるが、中間電圧が 使用されるべきであるという本発明に係る要求は全くない。例えば、全てのＮウ エルをバイアスするために、低電圧ＰＭＯＳ中間トランジスタに対する増大した 基板効果を犠牲にしても、高電圧Ｖ_Hが使用できる。 電圧サブレンジは互いに等しいものとして説明され且つ図示されたが、本発明 によれば、サブレンジが電圧で等しくなければならないという必要性は存在しな い。例えば、１６Ｖの高電圧レンジは、３つの（５＋１／３）Ｖのサブレンジよ りも２つの５Ｖのサブレンジと１つの６Ｖのサブレンジとに分割できる。 本発明は幾つかの代替的な実施例に関連付けて説明されたが、これらの実施例 は、限定的にというよりも、むしろ例示的に示された ものである。当業者は、本発明の要旨及び範囲から逸脱することなく、この開示 に基づいて、記述された実施例に対し種々の変形及び変更を行うことができるで あろう。従って、これらの変形及び変更は、添付の請求の範囲により特定される ように、本発明の要旨及び範囲内にあるものとみなされる。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１１年１月６日（１９９９．１．６） 【補正内容】 請求の範囲 １．ソース、ドレイン及びゲートを有するＮＭＯＳ非反転入力トランジスタ（ Ｍ_NI）と、 ソース、ドレイン及びゲートを有するＮＭＯＳ反転入力トランジスタ（Ｍ’_NI ）とを備えた高電圧レベルシフタにおいて、 ＮＭＯＳ非反転中間ソース、ＮＭＯＳ反転中間ソース、ＰＭＯＳ非反転中間ソ ース、ＰＭＯＳ反転中間ソースを有するように、直列に接続された複数の相補Ｎ ＭＯＳ／ＰＭＯＳ直列中間トランジスタ対（Ｍ_NI，Ｍ’_NI，Ｍ_PI，Ｍ’_PI）を具 備し、 前記複数の相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対の各相補ＮＭＯＳ ／ＰＭＯＳ直列中間トランジスタ対が、非反転ＮＭＯＳゲート、非反転ＰＭＯＳ ゲート、反転ＮＭＯＳゲート及び反転ＰＭＯＳゲートを有し、 前記ＮＭＯＳ非反転入力トランジスタのドレインが前記ＮＭＯＳ非反転中間ソ ースに接続され、前記ＮＭＯＳ反転入力トランジスタのドレインが前記ＮＭＯＳ 反転中間ソースに接続されており、 各相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対における前記非反転ＮＭＯ Ｓゲート及び前記反転ＮＭＯＳゲートが、対応するＮＭＯＳバイアス電圧に接続 され、各相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対における非反転ＰＭＯ Ｓゲート及び前記反転ＰＭＯＳゲートが、対応するＰＭＯＳバイアス電圧に接続 されており、各相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対におけるＰＭＯ Ｓトランジスタが前記対の高電圧側にあることを特徴とする高電圧レベルシフタ 。 ２．各相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対における反転及び非反 転のＮＭＯＳ及びＰＭＯＳトランジスタのゲートが共通バイアス電圧を共用して いる、請求の範囲第１項に記載の高電圧レベルシフタ。 ３．更に、 ソース、ドレイン及びゲートを有するＰＭＯＳ非反転出力トランジスタ（Ｍ_PO ）と、 ソース、ドレイン及びゲートを有するＰＭＯＳ反転出力トランジスタ（Ｍ’_PO ）とを具備し、 前記ＰＭＯＳ非反転出力トランジスタのドレインが前記ＰＭＯＳ非反転中間ソ ースに接続され、前記ＰＭＯＳ反転出力トランジスタのドレインが前記ＰＭＯＳ 反転中間ソースに接続されており、 前記ＰＭＯＳ反転出力トランジスタのドレインが前記ＰＭＯＳ反転中間ソース に接続されており、 前記ＰＭＯＳ非反転出力ドレインが前記ＰＭＯＳ反転出力ゲートに接続され、 前記ＰＭＯＳ反転出力ドレインが前記ＰＭＯＳ非反転出力ゲートに接続されてい る、請求の範囲第１項又は第２項に記載の高電圧レベルシフタ。 ４．前記ＰＭＯＳ非反転出力ソース及び前記ＰＭＯＳ反転出力ソースが前記正 の高電位の供給電圧に接続され、前記ＮＭＯＳ非反転入力ソース及び前記ＮＭＯ Ｓ反転入力ソースがグランド供給電圧に接続されている、請求の範囲第３項に記 載の高電圧レベルシフタ。 ５．非反転入力が前記ＮＭＯＳ非反転入力ゲートに接続され、反転入力が前記 ＮＭＯＳ反転入力ゲートに接続され、非反転出力が前記非反転出力トランジスタ のドレインに接続され、反転出力が前記反転出力トランジスタのドレインに接続 されている、請求の範囲第３項に記載の高電圧レベルシフタ。 ６．前記複数の相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対に対応する複 数の中間電圧が、対応する相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対の非 反転ＮＭＯＳゲート、反転ＮＭＯＳゲート、非反転ＰＭＯＳゲート及び反転ＰＭ ＯＳゲートをバイアスしている、請求の範囲第５項に記載の高電圧レベルシフタ 。 ７．前記複数の中間電圧のうちの中間電圧が、前記複数の相補Ｎ ＭＯＳ／ＰＭＯＳ直列中間トランジスタ対に沿って単調に増加している、請求の 範囲第６項に記載の高電圧レベルシフタ。 ８．前記複数の相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対に対応する複 数の中間ＮＭＯＳバイアス電圧が、前記非反転ＮＭＯＳゲート及び前記反転ＮＭ ＯＳゲートをバイアスし、前記複数の相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジ スタ対に対応する複数の中間ＰＭＯＳバイアス電圧が、前記非反転ＰＭＯＳゲー ト及び前記反転ＰＭＯＳゲートをバイアスしている、請求の範囲第１項に記載の 高電圧レベルシフタ。 ９．各相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対に対し、前記ＮＭＯＳ バイアス電圧が、前記ＰＭＯＳバイアス電圧よりも高くなっている、請求の範囲 第８項に記載の高電圧レベルシフタ。 １０．各相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対に対し、前記ＮＭＯ Ｓバイアス電圧が、Ｎ形トランジスタの閾値とＰ形トランジスタの閾値とをプラ スした電圧だけ前記ＰＭＯＳバイアス電圧よりも高くなっている、請求の範囲第 ９項に記載の高電圧レベルシフタ。 １１．前記複数の中間ＮＭＯＳバイアス電圧のうちの中間ＮＭＯＳバイアス電 圧と前記複数の中間ＰＭＯＳバイアス電圧のうちの中間ＰＭＯＳバイアス電圧と が、前記複数の相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対に沿って単調に 増加している、請求の範囲第１０項に記載の高電圧レベルシフタ。 １２．より高い電圧の縦方向に隣接するＮＭＯＳ／ＰＭＯＳ直列中間トランジ スタ対を有する各相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対が、上方に縦 方向に隣接するＮＭＯＳバイアス電圧に接続されたＰボデイを有している、請求 の範囲第１項に記載の高電圧レベルシフタ。 １３．より低い電圧の縦方向に隣接するＮＭＯＳ／ＰＭＯＳ直列中間トランジ スタ対を有する各相補ＮＭＯＳ／ＰＭＯＳ直列中間ト ランジスタ対が、下方に縦方向に隣接するＰＭＯＳバイアス電圧に接続されたＮ ボデイを有している、請求の範囲第１２項に記載の高電圧レベルシフタ。 １４．高電圧レベルシフタであって、 ソース、ドレイン及びゲートを有するＮＭＯＳ非反転入力トランジスタ（Ｍ_NI ）と、 ソース、ドレイン及びゲートを有するＮＭＯＳ反転入力トランジスタ（Ｍ’_NI ）と、 ソース、ドレイン及びゲートを有する第１のＮＭＯＳ非反転中間トランジスタ （Ｍ_NI）と、 ソース、ドレイン及びゲートを有する第１のＰＭＯＳ非反転中間トランジスタ （Ｍ_PI）と、 ソース、ドレイン及びゲートを有する第１のＮＭＯＳ反転中間トランジスタ（ Ｍ’_NI）と、 ソース、ドレイン及びゲートを有する第１のＰＭＯＳ反転中間トランジスタ（ Ｍ’_PI）とを具備し、 前記ＮＭＯＳ非反転入力トランジスタのドレインが前記第１のＮＭＯＳ非反転 中間トランジスタのソースに接続され、前記第１のＮＭＯＳ非反転中間トランジ スタのドレインが前記第１のＰＭＯＳ非反転中間トランジスタのドレインに接続 され、前記ＮＭＯＳ反転入力トランジスタのドレインが前記第１のＮＭＯＳ反転 中間トランジスタのソースに接続され、前記第１のＮＭＯＳ反転中間トランジス タのドレインが前記第１のＰＭＯＳ反転中間トランジスタのドレインに接続され ており、 前記第１のＮＭＯＳ非反転中間トランジスタのゲート及び前記第１のＮＭＯＳ 反転中間トランジスタのゲートが第１のｎバイアス中間電圧（Ｖ_NI）に接続され 、前記第１のＰＭＯＳ非反転中間トランジスタのゲート及び前記第１のＰＭＯＳ 反転中間トランジスタのゲートが第１のｐバイアス中間電圧（Ｖ_PI）に接続され 、 前記第１のｎバイアス中間電圧（Ｖ_NI）が前記第１のｐバイアス中間電圧（Ｖ_PI ）よりも高く、前記第１のｎバイアス中間電圧及び前記第１のｐバイアス中間 電圧が正の高電位の供給電圧（Ｖ_H）よりも低くなっている、高電圧レベルシフ タ。 １５．更に、 ソース、ドレイン及びゲートを有するＰＭＯＳ非反転出力トランジスタ（Ｍ_PO ）と、 ソース、ドレイン及びゲートを有するＰＭＯＳ反転出力トランジスタ（Ｍ’_PO ）とを具備し、 前記ＰＭＯＳ非反転出力トランジスタのドレインが前記第１のＰＭＯＳ非反転 中間トランジスタのソースに接続され、前記ＰＭＯＳ反転出力トランジスタのド レインが前記第１のＰＭＯＳ反転中間トランジスタのソースに接続されている、 請求の範囲第１４項に記載の高電圧レベルシフタ。 １６．前記ＰＭＯＳ非反転出力ドレインが前記ＰＭＯＳ反転出力ゲートに接続 され、前記ＰＭＯＳ反転出力ドレインが前記ＰＭＯＳ非反転出力ゲートに接続さ れている、請求の範囲第１５項に記載の高電圧レベルシフタ。 １７．前記ＰＭＯＳ非反転出力ソース及び前記ＰＭＯＳ反転出力ソースが前記 正の高電位の供給電圧に接続されている、請求の範囲第１６項に記載の高電圧レ ベルシフタ。 １８．前記ＮＭＯＳ非反転入力ソース及び前記ＮＭＯＳ反転入力ソースがグラ ンド供給電圧に接続されている、請求の範囲第１５項に記載の高電圧レベルシフ タ。 １９．非反転入力が前記ＮＭＯＳ非反転入力ゲートに接続され、反転入力が前 記ＮＭＯＳ反転入力ゲートに接続され、非反転出力が前記非反転出力トランジス タのドレインに接続され、反転出力が前記反転出力トランジスタのドレインに接 続されている、請求の範囲第１５項に記載の高電圧レベルシフタ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ビン・クワン・ラ アメリカ合衆国、94043 カリフォルニア 州、マウンテン・ビュウ、ナンバー16、ス ティアリン・ロード 405 (72)発明者 河村 祥一 アメリカ合衆国、94086 カリフォルニア 州、サニィベイル、ナンバー101、ワシン トン・アベニュー 555イー (72)発明者 ポウ・リン・チェン アメリカ合衆国、95070 カリフォルニア 州、サラトガ、アロヨ・デ・アルグエッロ 12947 (72)発明者 シェイン・ハルマー アメリカ合衆国、95129 カリフォルニア 州、サン・ホセ、ブラックフォード・アベ ニュー 4390 【要約の続き】 ＯＳ閾値電圧及びＰＭＯＳ閾値電圧だけＰＭＯＳバイア ス電圧より高い。別の形態では、ＰＭＯＳトランジスタ のＮウエルが、共用バイアス実施例における上方に縦方 向に隣接する中間電圧に結合されており、また分割バイ アス実施例における上方に縦方向に隣接するＮＭＯＳバ イアス電圧に結合されている。非常に高い電圧用途向け ツインタブ実施例では、ＮＭＯＳトランジスタのＰ−ウ エルは、共用バイアス実施例における下方に縦方向に隣 接する中間電圧に結合されており、また分割バイアス実 施例における下方に縦方向に隣接するＰＭＯＳバイアス 電圧に結合されている。

Claims (1)

1. 【特許請求の範囲】 １．高電圧レベルシフタであって、 ソース、ドレイン及びゲートを有するＮＭＯＳ非反転入力トランジスタと、 ソース、ドレイン及びゲートを有するＮＭＯＳ反転入力トランジスタと、 ソース、ドレイン及びゲートを有する第１のＮＭＯＳ非反転中間トランジスタ と、 ソース、ドレイン及びゲートを有する第１のＰＭＯＳ非反転中間トランジスタ と、 ソース、ドレイン及びゲートを有する第１のＮＭＯＳ反転中間トランジスタと 、 ソース、ドレイン及びゲートを有する第１のＰＭＯＳ反転中間トランジスタと を具備し、 前記ＮＭＯＳ非反転入力トランジスタのドレインが前記第１のＮＭＯＳ非反転 中間トランジスタのソースに接続され、前記第１のＮＭＯＳ非反転中間トランジ スタのドレインが前記第１のＰＭＯＳ非反転中間トランジスタのドレインに接続 され、前記ＮＭＯＳ反転入力トランジスタのドレインが前記第１のＮＭＯＳ反転 中間トランジスタのソースに接続され、前記第１のＮＭＯＳ反転中間トランジス タのドレインが前記第１のＰＭＯＳ反転中間トランジスタのドレインに接続され ており、 前記第１のＮＭＯＳ非反転中間トランジスタのゲート、前記第１のＰＭＯＳ非 反転中間トランジスタのゲート、前記第１のＮＭＯＳ反転中間トランジスタのゲ ート、及び前記第１のＰＭＯＳ反転中間トランジスタのゲートが、正の高供給電 圧よりも低い第１の中間電圧に接続されている、高電圧レベルシフタ。 ２．更に、 ソース、ドレイン及びゲートを有するＰＭＯＳ非反転出力トランジスタと、 ソース、ドレイン及びゲートを有するＰＭＯＳ反転出力トランジスタとを具備 し、 前記ＰＭＯＳ非反転出力トランジスタのドレインが前記第１のＰＭＯＳ非反転 中間トランジスタのソースに接続され、及び前記ＰＭＯＳ反転出力トランジスタ のドレインが前記第１のＰＭＯＳ反転中間トランジスタのソースに接続されてい る、請求の範囲第１項に記載の高電圧レベルシフタ。 ３．前記ＰＭＯＳ非反転出力ドレインが前記ＰＭＯＳ反転出力ゲートに接続さ れ、前記ＰＭＯＳ反転出力ドレインが前記ＰＭＯＳ非反転出力ゲートに接続され ている、請求の範囲第２項に記載の高電圧レベルシフタ。 ４．前記ＰＭＯＳ非反転出力ソース及び前記ＰＭＯＳ反転出力ソースが前記正 の高供給電圧に接続されている、請求の範囲第３項に記載の高電圧レベルシフタ 。 ５．前記ＮＭＯＳ非反転入力ソース及び前記ＮＭＯＳ反転入力ソースがグラン ド供給電圧に接続されている、請求の範囲第２項に記載の高電圧レベルシフタ。 ６．非反転入力が前記ＮＭＯＳ非反転入力ゲートに接続され、反転入力が前記 ＮＭＯＳ反転入力ゲートに接続され、非反転出力が前記非反転出力トランジスタ のドレインに接続され、反転出力が前記反転出力トランジスタのドレインに接続 されている、請求の範囲第２項に記載の高電圧レベルシフタ。 ７．更に、 ソース、ドレイン及びゲートを有する第２のＮＭＯＳ非反転中間トランジスタ と、 ソース、ドレイン及びゲートを有する第２のＰＭＯＳ非反転中間 トランジスタと、 ソース、ドレイン及びゲートを有する第２のＮＭＯＳ反転中間トランジスタと 、 ソース、ドレイン及びゲートを有する第２のＰＭＯＳ反転中間トランジスタと を具備し、 前記第２のＮＭＯＳ非反転中間トランジスタのソースが前記第１のＰＭＯＳ非 反転中間トランジスタのソースに接続され、前記第２のＮＭＯＳ反転中間トラン ジスタのソースが前記第１のＰＭＯＳ反転中間トランジスタのソースに接続され 、前記第２のＰＭＯＳ非反転中間トランジスタのドレインが前記第２のＮＭＯＳ 非反転トランジスタのドレインに接続され、前記第２のＰＭＯＳ反転中間トラン ジスタのドレインが前記第２のＮＭＯＳ反転トランジスタのドレインに接続され ており、前記第２のＮＭＯＳ非反転中間トランジスタのゲート、前記第２のＰＭ ＯＳ非反転中間トランジスタのゲート、前記第２のＮＭＯＳ反転中間トランジス タのゲート、及び前記第２のＰＭＯＳ反転中間トランジスタのゲートが、前記第 １の中間電圧よりも高く且つ前記正の高電位の供給電圧よりも低い第２の中間電 圧に接続されている、請求の範囲第１項に記載の高電圧レベルシフタ。 ８．更に、 ソース、ドレイン及びゲートを有するＰＭＯＳ非反転出力トランジスタと、 ソース、ドレイン及びゲートを有するＰＭＯＳ反転出力トランジスタとを具備 し、 前記ＰＭＯＳ非反転出力トランジスタのドレインが前記第２のＰＭＯＳ非反転 中間トランジスタのソースに接続され、及び前記ＰＭＯＳ反転出力トランジスタ のドレインが前記第２のＰＭＯＳ反転中間トランジスタのソースに接続されてい る、請求の範囲第７項に記載の高電圧レベルシフタ。 ９．前記第２の中間電圧が第１のＰＭＯＳ非反転中間トランジスタのボデイ及 び第１のＰＭＯＳ反転中間トランジスタのボデイに接続されている、請求の範囲 第８項に記載の高電圧レベルシフタ。 １０．高電圧レベルシフタであって、 ソース、ドレイン及びゲートを有するＮＭＯＳ非反転入力トランジスタと、 ソース、ドレイン及びゲートを有するＮＭＯＳ反転入力トランジスタと、 ソース、ドレイン及びゲートを有する第１のＮＭＯＳ非反転中間トランジスタ と、 ソース、ドレイン及びゲートを有する第１のＰＭＯＳ非反転中間トランジスタ と、 ソース、ドレイン及びゲートを有する第１のＮＭＯＳ反転中間トランジスタと 、 ソース、ドレイン及びゲートを有する第１のＰＭＯＳ反転中間トランジスタと を具備し、 前記ＮＭＯＳ非反転入力トランジスタのドレインが前記第１のＮＭＯＳ非反転 中間トランジスタのソースに接続され、前記第１のＮＭＯＳ非反転中間トランジ スタのドレインが前記第１のＰＭＯＳ非反転中間トランジスタのドレインに接続 され、前記ＮＭＯＳ反転入力トランジスタのドレインが前記第１のＮＭＯＳ反転 中間トランジスタのソースに接続され、前記第１のＮＭＯＳ反転中間トランジス タのドレインが前記第１のＰＭＯＳ反転中間トランジスタのドレインに接続され ており、 前記第１のＮＭＯＳ非反転中間トランジスタのゲート及び前記第１のＮＭＯＳ 反転中間トランジスタのゲートが第１のｎバイアス中間電圧に接続され、前記第 １のＰＭＯＳ非反転中間トランジスタのゲート及び前記第１のＰＭＯＳ反転中間 トランジスタのゲートが第１のｐバイアス中間電圧に接続され、 前記第１のｎバイアス中間電圧が前記第１のｐバイアス中間電圧よりも高く、 前記第１のｎバイアス中間電圧及び前記第１のｐバイアス中間電圧が正の高電位 の供給電圧よりも低くなっている、高電圧レベルシフタ。 １１．更に、 ソース、ドレイン及びゲートを有するＰＭＯＳ非反転出力トランジスタと、 ソース、ドレイン及びゲートを有するＰＭＯＳ反転出力トランジスタとを具備 し、 前記ＰＭＯＳ非反転出力トランジスタのドレインが前記第１のＰＭＯＳ非反転 中間トランジスタのソースに接続され、及び前記ＰＭＯＳ反転出力トランジスタ のドレインが前記第１のＰＭＯＳ反転中間トランジスタのソースに接続されてい る、請求の範囲第１０項に記載の高電圧レベルシフタ。 １２．前記ＰＭＯＳ非反転出力ドレインが前記ＰＭＯＳ反転出力ゲートに接続 され、前記ＰＭＯＳ反転出力ドレインが前記ＰＭＯＳ非反転出力ゲートに接続さ れている、請求の範囲第１１項に記載の高電圧レベルシフタ。 １３．前記ＰＭＯＳ非反転出力ソース及び前記ＰＭＯＳ反転出力ソースが前記 正の高電位の供給電圧に接続されている、請求の範囲第１２項に記載の高電圧レ ベルシフタ。 １４．前記ＮＭＯＳ非反転入力ソース及び前記ＮＭＯＳ反転入力ソースがグラ ンド供給電圧に接続されている、請求の範囲第１１項に記載の高電圧レベルシフ タ。 １５．非反転入力が前記ＮＭＯＳ非反転入力ゲートに接続され、反転入力が前 記ＮＭＯＳ反転入力ゲートに接続され、非反転出力が前記非反転出力トランジス タのドレインに接続され、反転出力が前記反転出力トランジスタのドレインに接 続されている、請求の範囲第１１項に記載の高電圧レベルシフタ。 １６．更に、 ソース、ドレイン及びゲートを有する第２のＮＭＯＳ非反転中間トランジスタ と、 ソース、ドレイン及びゲートを有する第２のＰＭＯＳ非反転中間トランジスタ と、 ソース、ドレイン及びゲートを有する第２のＮＭＯＳ反転中間トランジスタと 、 ソース、ドレイン及びゲートを有する第２のＰＭＯＳ反転中間トランジスタと を具備し、 前記第２のＮＭＯＳ非反転中間トランジスタのソースが前記第１のＰＭＯＳ非 反転中間トランジスタのソースに接続され、前記第２のＮＭＯＳ反転中間トラン ジスタのソースが前記第１のＰＭＯＳ反転中間トランジスタのソースに接続され 、前記第２のＰＭＯＳ非反転中間トランジスタのドレインが前記第２のＮＭＯＳ 非反転トランジスタのドレインに接続され、前記第２のＰＭＯＳ反転中間トラン ジスタのドレインが前記第２のＮＭＯＳ反転トランジスタのドレインに接続され ており、 前記第２のＮＭＯＳ非反転中間トランジスタのゲート及び前記第２のＮＭＯＳ 反転中間トランジスタのゲートが第２のｎバイアス中間電圧に接続され、前記第 ２のＰＭＯＳ非反転中間トランジスタのゲート及び前記第２のＰＭＯＳ反転中間 トランジスタのゲートが第２のｐバイアス中間電圧に接続されており、 前記第２のｎバイアス中間電圧が前記第２のｐバイアス中間電圧より高く、前 記第２のｎバイアス中間電圧及び前記第２のｐバイアス中間電圧が前記第１のｎ バイアス中間電圧及び前記第１のｐバイアス中間電圧よりも高く、前記第２のｎ バイアス中間電圧及び前記第２のｐバイアス中間電圧が前記正の高電位の供給電 圧よりも低くなっている、請求の範囲第１０項に記載の高電圧レベルシフタ。 １７．更に、 ソース、ドレイン及びゲートを有するＰＭＯＳ非反転出力トランジスタと、 ソース、ドレイン及びゲートを有するＰＭＯＳ反転出力トランジスタとを具備 し、 前記ＰＭＯＳ非反転出力トランジスタのドレインが前記第２のＰＭＯＳ非反転 中間トランジスタのソースに接続され、及び前記ＰＭＯＳ反転出力トランジスタ のドレインが前記第２のＰＭＯＳ反転中間トランジスタのソースに接続されてい る、請求の範囲第１６項に記載の高電圧レベルシフタ。 １８．前記第２のｎバイアス中間電圧が第１のＰＭＯＳ非反転中間トランジス タのボデイ及び第１のＰＭＯＳ反転中間トランジスタのボデイに接続されている 、請求の範囲第１７項に記載の高電圧レベルシフタ。 １９．高電圧レベルシフタであって、 ソース、ドレイン及びゲートを有するＮＭＯＳ非反転入力トランジスタと、 ソース、ドレイン及びゲートを有するＮＭＯＳ反転入力トランジスタと、 複数の相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対がＮＭＯＳ非反転中間 ソース、ＮＭＯＳ反転中間ソース、ＰＭＯＳ非反転中間ソース、ＰＭＯＳ反転中 間ソースを有するように、直列に接続された複数の相補ＮＭＯＳ／ＰＭＯＳ直列 中間トランジスタ対とを具備し、 前記複数の相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対の各相補ＮＭＯＳ ／ＰＭＯＳ直列中間トランジスタ対が、非反転ＮＭＯＳゲート、非反転ＰＭＯＳ ゲート、反転ＮＭＯＳゲート及び反転ＰＭＯＳゲートを有し、 前記ＮＭＯＳ非反転入力トランジスタのドレインが前記ＮＭＯＳ非反転中間ソ ースに接続され、前記ＮＭＯＳ反転入力トランジスタ のドレインが前記ＮＭＯＳ反転中間ソースに接続されており、 各相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対における前記非反転ＮＭＯ Ｓゲート及び前記反転ＮＭＯＳゲートが、対応するＮＭＯＳバイアス電圧に接続 され、各相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対における非反転ＰＭＯ Ｓゲート及び前記反転ＰＭＯＳゲートが、対応するＰＭＯＳバイアス電圧に接続 されている、高電圧レベルシフタ。 ２０．更に、 ソース、ドレイン及びゲートを有するＰＭＯＳ非反転出力トランジスタと、 ソース、ドレイン及びゲートを有するＰＭＯＳ反転出力トランジスタとを具備 し、 前記ＰＭＯＳ非反転出力トランジスタのドレインが前記ＰＭＯＳ非反転中間ソ ースに接続され、前記ＰＭＯＳ反転出力トランジスタのドレインが前記ＰＭＯＳ 反転中間ソースに接続されており、 前記ＰＭＯＳ非反転出力ドレインが前記ＰＭＯＳ反転出力ゲートに接続され、 前記ＰＭＯＳ反転出力ドレインが前記ＰＭＯＳ非反転出力ゲートに接続されてい る、請求の範囲第１９項に記載の高電圧レベルシフタ。 ２１．前記ＰＭＯＳ非反転出力ソース及び前記ＰＭＯＳ反転出力ソースが前記 正の高電位の供給電圧に接続され、前記ＮＭＯＳ非反転入力ソース及び前記ＮＭ ＯＳ反転入力ソースがグランド供給電圧に接続されている、請求の範囲第２０項 に記載の高電圧レベルシフタ。 ２２．非反転入力が前記ＮＭＯＳ非反転入力ゲートに接続され、反転入力が前 記ＮＭＯＳ反転入力ゲートに接続され、非反転出力が前記非反転出力トランジス タのドレインに接続され、反転出力が前記反転出力トランジスタのドレインに接 続されている、請求の範囲第２０項に記載の高電圧レベルシフタ。 ２３．前記複数の相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対に対応する 複数の中間電圧が、対応する相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対の 非反転ＮＭＯＳゲート、反転ＮＭＯＳゲート、非反転ＰＭＯＳゲート及び反転Ｐ ＭＯＳゲートをバイアスしている、請求の範囲第１９項に記載の高電圧レベルシ フタ。 ２４．前記複数の中間電圧の内の中間電圧が、前記複数の相補ＮＭＯＳ／ＰＭ ＯＳ直列中間トランジスタ対に沿って単調に増加している、請求の範囲第２３項 に記載の高電圧レベルシフタ。 ２５．前記複数の相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対に対応する 複数の中間ＮＭＯＳバイアス電圧が、前記非反転ＮＭＯＳゲート及び前記反転Ｎ ＭＯＳゲートをバイアスし、前記複数の相補ＮＭＯＳ／ＰＭＯＳ直列中間トラン ジスタ対に対応する複数の中間ＰＭＯＳバイアス電圧が、前記非反転ＰＭＯＳゲ ート及び前記反転ＰＭＯＳゲートをバイアスしている、請求の範囲第１９項に記 載の高電圧レベルシフタ。 ２６．各相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対に対し、前記ＮＭＯ Ｓバイアス電圧が、前記ＰＭＯＳバイアス電圧よりも高くなっている、請求の範 囲第２５項に記載の高電圧レベルシフタ。 ２７．各相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対に対し、前記ＮＭＯ Ｓバイアス電圧が、Ｎ形トランジスタの閾値とＰ形トランジスタの閾値とをプラ スした電圧だけ前記ＰＭＯＳバイアス電圧よりも高くなっている、請求の範囲第 ２６項に記載の高電圧レベルシフタ。 ２８．前記複数の中間ＮＭＯＳバイアス電圧のうちの中間ＮＭＯＳバイアス電 圧と前記複数の中間ＰＭＯＳバイアス電圧のうちの中間ＰＭＯＳバイアス電圧と が、前記複数の相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対に沿って単調に 増加している、請求の範囲第２７項に記載の高電圧レベルシフタ。 ２９．より高い電圧の縦方向に隣接するＮＭＯＳ／ＰＭＯＳ直列 中間トランジスタ対を有する各相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対 が、上方に縦方向に隣接するＮＭＯＳバイアス電圧に接続されたＰボデイを有し ている、請求の範囲第１９項に記載の高電圧レベルシフタ。 ３０．より低い電圧の縦方向に隣接するＮＭＯＳ／ＰＭＯＳ直列中間トランジ スタ対を有する各相補ＮＭＯＳ／ＰＭＯＳ直列中間トランジスタ対が、下方に縦 方向に隣接するＰＭＯＳバイアス電圧に接続されたＮボデイを有している、請求 の範囲第２９項に記載の高電圧レベルシフタ。