KR100261558B1 - 씨모스 디지탈 레벨 시프트 회로 - Google Patents

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Abstract

본 발명은 전압의 범위가 Vcc부터 접지레벨인 제1 전원전압(Vcc)을, 전압의 범위가 Vdd부터 접지레벨인 제2 전원전압(Vdd)으로 바꿔주는 씨모스 디지탈 레벨 시프트(shift) 회로에 관한 것으로, 인버터(1)와 래치회로(2)로 구성되며, 그 래치회로(2)는 래치부(30)와, 그 래치부(30) 사이에 연결된 다수의 피모스 트랜지스터(P23∼P26)와 다수의 엔모스 트랜지스터(N23∼N26)로 이루어지는 전압분배부(40)로 구성되며, 그 전압분배부(40)는 다수의 모스 트랜지스터(P23)(P25)(N23)(N25)가 직렬로 연결되고, 다수의 모스 트랜지스터(P24)(P26)(N24)(N26)가 직렬로 연결됨으로써, 각각의 모스 트랜지스터의 채널 항복 전압보다 높은 전원전압, 즉 제2 전원전압(Vdd)을 외부로 출력할 수 있다.

Description

씨모스 디지탈 레벨 시프트 회로
본 발명은 씨모스 디지탈 레벨 시프트 회로에 관한 것으로, 특히 채널 항복 전압이 낮은 트랜지스터를 사용하여, 레벨이 높은 전압을 출력할 수 있는 씨모스 디지탈 레벨 시프트 회로에 관한 것이다.
도 1은 종래 씨모스 디지탈 레벨 시프트 회로의 구성도로서, 이에 도시한 바와같이, 입력신호(Vin)의 논리상태에 따라 제1 전원 전압(Vcc)을 출력하는 인버터(1)는 피모스 트랜지스터(P1)와 엔모스 트랜지스터(N1)로 이루어지며, 그 피모스 트랜지스터(P1)의 소스는 제1 전원전압(Vcc)에 연결되고 게이트는 그 엔모스 트랜지스터(N1)의 게이트와 공통 연결되어 입력신호(Vin)를 입력받고 드레인은 그 엔모스 트랜지스터(N1)의 드레인과 공통 연결되어 출력단(OUT1)과 연결되고, 그 엔모스 트랜지스터(N1)의 소스는 접지와 연결된다.
입력신호(Vin)의 논리상태에 따라 제2 전원전압(Vdd)을 출력하는 래치회로(2)는 각각의 소스가 제2 전원전압(Vdd)에 연결된 두개의 피모스 트랜지스터(P21)(P22)와, 각각의 드레인은 그 두개의 피모스 트랜지스터(P21)(P22)의 드레인에 각각 연결되고 소스는 접지(Vss)와 연결된 두개의 엔모스 트랜지스터(N21)(N22)로 이루어진다.
또한, 그 엔모스 트랜지스터(N21)의 게이트는 상기 인버터(1)의 출력단(OUT1)과 연결되며, 그 엔모스 트랜지스터(N22)의 게이트에는 상기 입력신호(Vin)가 입력된다.
그 피모스 트랜지스터(P22)의 게이트는 상기 피모스 트랜지스터(P21)의 드레인과 연결되며, 상기 피모스 트랜지스터(P21)의 게이트는 상기 피모스 트랜지스터(P22)의 드레인 및 출력단(OUT2)과 연결된다.
여기서, 제2 전원전압(Vdd)의 레벨은 제1 전원전압(Vcc)의 레벨 보다 높다.
이와같이 구성된 종래 씨모스 디지탈 레벨 시프트 회로의 동작을 아래에 설명하며, 입력신호(Vin)의 논리상태가 하이레벨 일때와 로우레벨 일때를 구분하여 설명한다.
입력신호(Vin)가 로우레벨이면 인버터(1)의 피모스 트랜지스터(P1)가 턴온되고, 엔모스 트랜지스터(N1)가 턴오프되어 제1 전원전압(Vcc)이 출력단(OUT1)으로 출력된다.
래치회로(2)의 엔모스 트랜지스터(N21)는 상기 제1 전원전압(Vcc)에 의해 턴온되어 그 엔모스 트랜지스터(N21)의 드레인, 즉 노드 1의 논리상태는 접지레벨이 된다. 또한, 게이트가 그 노드 (no1)와 연결된 피모스 트랜지스터(P22)는 턴온됨으로써, 그 피모스 트랜지스터(P22)의 드레인과 연결된 노드(no2)의 논리상태는 제2 전원전압(Vdd) 레벨이 되며, 따라서, 래치회로(2)의 출력단(OUT2)은 그 제2 전원전압(Vdd) 레벨이 된다.
한편, 로우레벨의 입력신호(Vin)를 게이트로 입력받는 엔모스 트랜지스터(N22)는 턴오프 되고, 게이트가 상기 노드 2(no2)와 연결된 피모스 트랜지스터(P21)는 턴오프된다.
입력신호(Vin)가 하이레벨이면 인버터(1)의 피모스 트랜지스터(P1)가 턴오프되고, 엔모스 트랜지스터(N1)가 턴온되어 그 출력단(OUT1)의 논리상태는 접지레벨이 된다.
따라서, 상기 래치회로(2)의 엔모스 트랜지스터(N21)는 턴오프되며, 하이레벨의 입력신호(Vin)를 게이트로 입력받는 엔모스 트랜지스터(N22)가 턴온 됨으로써, 그 노드(no2)와 연결된 출력단(OUT2)의 논리상태는 접지레벨이 된다.
한편, 상기 노드(no2)의 논리상태가 접지레벨일때 상기 피모스 트랜지스터(P21)는 턴온됨으로써, 제2 전원전압(Vdd)은 그 피모스 트랜지스터(P21)와 그 노드 1을 통하여 그 피모스 트랜지스터(P22)의 게이트에 인가되고, 그 피모스 트랜지스터(P22)는 턴오프된다.
이와같이 종래 씨모스 디지탈 레벨 시프트 회로는, 전압 레벨이 서로 다른 두개의 전원전압, 즉 제1 전원전압(Vcc)과 제2 전원전압(Vdd)을 사용하여, 레벨이 높은 전원전압, 즉 제2 전원전압(Vdd)을 외부로 출력함으로써 외부에 연결되어 있는 회로(도면 미도시)에 높은 전원전압을 공급한다.
한편, 상기 인버터(1)의 두개의 트랜지스터(N1)(P1)의 각각의 채널 항복(breakdown) 전압은 제1 전원전압(Vcc) 이상이어야 하고, 상기 래치회로(2)의 4개의 트랜지스터(N21,N22,P21,P22)의 채널 항복 전압은 제2 전원전압(Vdd) 이상이어야 한다.
즉, 래치회로(2)의 출력단(OUT2)을 통하여 외부로 출력되는 제2 전원전압(Vdd)의 레벨은 그 래치회로(2)의 4개의 트랜지스터(N21,N22,P21,P22)의 채널 항복 전압 레벨 이하로 제한되어야 하며, 만약, 그렇지 않으면, 그 트랜지스터(N21,N22,P21,P22)가 절연파괴 된다.
따라서, 레벨이 높은 전원전압을 사용하기 위해서는 채널 항복 전압이 높은 트랜지스터를 사용해야 하는 문제점이 있다.
따라서, 본 발명은 항복 전압이 낮은 트랜지스터들을 사용하여 레벨이 높은 전원전압을 출력할 수 있게 하는 것을 목적으로 한다.
도 1은 종래 씨모스 디지탈 레벨 시프트 회로의 구성도.
도 2은 본 발명 씨모스 디지탈 레벨 시프트 회로의 일실시예의 구성도.
도 3은 도 2 본 발명 회로의 각 노드의 전압파형을 나타내는 타이밍 도.
**** 도면의 주요 부분에 대한 부호의 설명 ****
1 : 인버터 2 : 래치회로
20 : 래치부 40 : 전압 분배부
P1, P21∼P26 : 피모스 트랜지스터
N1, N21∼N26 : 엔모스 트랜지스터
상기 목적을 달성하기 위한 본 발명은, 제1 전원전압과 접지 사이에 피모스 트랜지스터 및 엔모스 트랜지스터가 직렬로 연결되어 입력신호의 논리상태에 따라 제1 전원 전압을 출력하는 인버터와; 그 입력신호와 상기 인버터에서 출력되는 신호의 논리상태에 따라 제2 전원전압을 출력하는 래치회로로 구성된다.
그 래치회로는, 각각의 소스가 제2 전원전압에 연결된 제1 및 제2 피모스 트랜지스터 및 각각의 소스가 접지와 연결된 제1 및 제2 엔모스 트랜지스터로 이루어지고 상기 제2 피모스 트랜지스터의 게이트는 상기 제1 피모스 트랜지스터의 드레인과 연결되며 상기 제1 피모스 트랜지스터의 게이트는 상기 제2 피모스 트랜지스터의 드레인과 연결되는 래치부와;
상기 래치부의 상기 제1 및 제2 피모스 트랜지스터의 드레인과 상기 제1 및 제2 엔모스 트랜지스터의 드레인 사이에 위치하여 상기 래치부를 통한 제2 전원전압 또는 접지전압을 선택적으로 외부로 출력하고, 그 제2 전원전압을 분배하는 전압 분배부로 이루어진다.
도 2는 본 발명 씨모스 디지탈 레벨 시프트 회로의 일실시예의 구성도로서, 이에 도시한 바와같이, 입력신호(Vin)의 논리상태에 따라 제1 전원 전압(Vcc)을 출력하는 인버터(1)는 위에서 설명한, 도 1의 인버터(1)의 구성과 동일하다.
입력신호(Vin)와 상기 인버터(1)의 출력단(OUT1)에서 출력되는 신호의 논리상태에 따라 제2 전원전압(Vdd)을 출력하는 래치회로(20)는, 각각의 소스가 제2 전원전압(Vdd)에 연결된 제1 및 제2 피모스 트랜지스터(P21)(P22)와 각각의 소스가 접지와 연결된 제1 및 제2 엔모스 트랜지스터(N21)(N22)로 이루어지며, 그 제2 피모스 트랜지스터(P22)의 게이트는 그 제1 피모스 트랜지스터(P21)의 드레인과 연결되며, 그 제1 피모스 트랜지스터(P21)의 게이트는 그 제2 피모스 트랜지스터(P22)의 드레인과 연결되는 래치부(30)와;
상기 래치부(30)의 상기 제1 및 제2 피모스 트랜지스터(P21)(P22)의 드레인과 상기 제1 및 제2 엔모스 트랜지스터(N21)(N22)의 드레인 사이에 위치하여 상기 래치부(30)를 통한 제2 전원전압(Vdd) 또는 접지전압(Vss)을 외부로 출력하고, 제2 전원전압(Vdd)을 분배하는 전압 분배부(40)로 이루어진다.
상기 전압 분배부(40)는, 상기 래치부(30)의 제1 피모스 트랜지스터(P21)와 제1 엔모스 트랜지스터(N21) 사이에 제3 및 제5 피모스 트랜지스터(N23)(N25)와 제3 및 제5 엔모스 트랜지스터(N23)(N25)가 직렬로 연결되며, 상기 래치부(30)의 제2 피모스 트랜지스터(P22)와 제2 엔모스 트랜지스터(N22) 사이에 제4 및 제6 피모스 트랜지스터(P24)(P26)와 제4 및 제6 엔모스 트랜지스터(N24)(N26)가 직렬로 연결되며,
그 제3 및 제4 피모스 트랜지스터(P23)(P24)와 제3 및 제4 엔모스 트랜지스터(N23)(N24)는 각각의 게이트가 공통으로 연결되어 제1 입력단(P1)을 통하여 제2 전원전압(Vdd)의 2/3에 해당하는 전압을 그 게이트로 입력받고, 그 제5 및 제6 피모스 트랜지스터(P25)(P26)와 그 제5 및 제6 엔모스 트랜지스터(N25)(N26)는 각각의 게이트가 공통으로 연결되어 제2 입력단(P2)을 통하여 제2 전원전압(Vdd)의 1/3에 해당하는 전압을 그 게이트로 입력받는다.
한편, 제2 전원전압(Vdd)의 레벨은 제1 전원전압(Vcc)의 레벨 보다 높다.
이와같이 구성된 본 발명 씨모스 디지탈 레벨 시프트 회로의 동작을 아래에 설명하며, 입력신호(Vin)의 논리상태가 하이레벨 일때와 로우레벨 일때를 구분하여 설명한다.
또한, 도 3은 도 2 회로의 각 노드의 전압파형을 나타내는 타이밍 도로서, 이에 도시한 바와같이, 제2 전원전압(Vdd)은 15[V] 이고 제1 전원전압(Vcc)은 5[V] 이며, 제1 입력단(P1)에는 그 제2 전원전압(Vdd)의 2/3인 전압, 즉 10[V]가 입력되고 제2 입력단(P2)에는 그 제2 전원전압(Vdd)의 1/3인 전압, 즉 5[V]가 입력될때를 가정하여 설명한다.
도 3의 시점(t1)에서, 입력단(IN)으로 입력되는 입력신호(Vin)가 로우레벨이면 인버터(1)의 피모스 트랜지스터(P1)가 턴온되고 엔모스 트랜지스터(N1)가 턴오프되어 제1 전원전압(Vcc)이 출력단(OUT1)으로 출력된다.
래치회로(2)의 래치부(30)의 제1 엔모스 트랜지스터(N21)는 상기 출력단(OUT1)에서 입력되는 제1 전원전압(Vcc)에 의해 턴온되고, 제2 엔모스 트랜지스터(N22)는 상기 로우레벨의 입력신호(Vin)에 의해 턴오프된다.
또한, 전압분배부(40)의 제5 엔모스 트랜지스터(N25)는 그 제2 입력단(P2)으로 입력되는 전압(1/3Vdd)에 의해 턴온되고, 제3 엔모스 트랜지스터(N23)는 그 제1 입력단(P1)으로 입력되는 전압 (2/3Vdd)에 의해 턴온됨으로써, 노드(no26)는 접지레벨이 된다.
이때, 래치부(30)의 피모스 트랜지스터(P21)의 소스와 상기 노드(no26) 사이에 제2 전원전압(Vdd), 즉 15[v]가 걸리고, 상기 피모스 트랜지스터(P21)와 상기 두개의 피모스 트랜지스터(P23)(P25)가 직렬로 연결되어 있고 그 제1입력단(P1)에 10V가 인가되어 있기 때문에, 상기 피모스 트랜지스터(P21)의 드레인, 즉 노드(no25)의 전압은 약 10[v]가 된다. 이 10[v] 전압은 상기 피모스 트랜지스터(P21)과 병렬 연결된 제2 피모스 트랜지스터(P22)의 게이트의 인가되고, 그로인해 그 피모스 트랜지스터(P22)는 턴온되어, 노드(no21)의 전압은 15[v]가 되고, 그 피모스 트랜지스터(P22)와 직렬 연결된 제4, 제6 피모스 트랜지스터(P24)(P26) 역시 턴온된다.
따라서, 출력단(OUT3)를 통하여 제2 전원전압(Vdd)이 출력된다.
이때, 그 출력단(OUT3)과 접지 사이에는 제4, 제6 엔모스 트랜지스터(N24)(N26)와 상기 제2 엔모스 트랜지스터(N22)가 직렬로 연결되어 있음으로 인해, 그 각각의 엔모스 트랜지스터에는 5[V]의 전압이 걸린다. 즉, 도 3에 도시된 바와같이, 노드(no23)의 전압은 10[v]이며, 노드(no24)의 전압은 5[v]이다.
다음으로 도 3의 시점(t2)에서, 입력신호(Vin)가 하이레벨이면, 인버터(1)의 피모스 트랜지스터(P1)가 턴오프되고 엔모스 트랜지스터(N1)가 턴온되어 출력단(OUT1)은 접지레벨이 된다.
래치부(30)의 제1 엔모스 트랜지스터(N21)는 턴오프되고, 제2 엔모스 트랜지스터(N22)는 상기 입력단(IN)에서 입력되는 하이레벨의 입력신호(Vin)에 의해 턴온된다.
또한, 상기 제6 엔모스 트랜지스터(N26)는 그 제2 입력단(P2)으로 입력되는 전압(1/3Vdd)에 의해 턴온되고, 상기 제4 엔모스 트랜지스터(N24)는 그 제1 입력단(P1)으로 입력되는 전압 (2/3Vdd)에 의해 턴온됨으로써, 출력단(OUT3)은 접지레벨이 된다.
이때, 제2 전원전압(Vdd)과 그 출력단(OUT3) 사이에는 상기 제2 피모스 트랜지스터(P22)와 상기 제4, 제6 피모스 트랜지스터(P24)(P26)가 직렬로 연결되어 있음으로 인해, 그 각각의 피모스 트랜지스터에는 5[V]의 전압이 걸린다. 즉, 도 3에 도시된 바와같이, 노드(no21)의 전압은 10[v]가 되고, 노드(no22)의 전압은 5[v]가 된다.
이상에서 설명한 바와같이, 본 발명은 그 제2 전원전압(Vdd)과 그 출력단(OUT3) 사이에, 및 그 출력단(OUT3)과 접지(Vss) 사이에, 각각 3개의 모스 트랜지스터가 직렬로 접속되어 있고 전압분배부(40)를 구성하는 트랜지스터들의 게이트에 2/3Vdd, 1/3Vdd가 인가되어 있기 때문에 각 모스 트랜지스터에 걸리는 전압은 5[V] 이하로 제한됨으로써, 채널 항복 전압이 5[V]인 트랜지스터를 사용하여, 그 채널 항복 전압의 3배인 15[V]의 제2 전원전압(Vdd)을 외부로 출력할 수 있게 된다.
또한, 본 발명의 회로를 이용하여 항복전압의 4배값을 갖는 전원전압을 출력하고자 하면, 도 2의 전압분배부(40)의 제5 피모스 트랜지스터(P25)와 제3 엔모스 트랜지스터(N23) 사이에 다른 하나의 피모스 트랜지스터 및 엔모스 트랜지스터를 직렬로 연결하고, 제6 피모스 트랜지스터(P26)와 제4 엔모스 트랜지스터(N24) 사이에 또다른 하나의 피모스 트랜지스터 및 엔모스 트랜지스터를 직렬로 접속한 후, 전압분배부(40)의 각각의 모스 트랜지스터의 게이트에 각각 3/4Vdd, 2/4Vdd, 1/4Vdd를 인가하면 된다.
따라서, 전원전압과, 전압 분배부를 구성하는 모스 트랜지스터들의 각각의 채널 항복 전압을 고려하여, 전원전압과 출력단 사이에 다수의 피모스 트랜지스터를 직렬로 연결하고, 출력단과 접지 사이에 엔모스 트랜지스터와 동일한 갯수의 피모스 트랜지스터를 직렬 연결함으로써, 또한, 모스 트랜지스터들의 항복전압을 고려하여, 그 모스 트랜지스터들의 게이트에 인가되는 전압을 결정함으로써, 채널 항복 전압이 낮은 다수의 트랜지스터들을 사용하여 높은 전원전압을 외부로 출력할 수 있는 효과가 있다.

Claims (3)

  1. 제1 전원전압과 접지 사이에 피모스 트랜지스터 및 엔모스 트랜지스터가 직렬로 연결되어 입력신호의 논리상태에 따라 제1 전원 전압을 출력하는 인버터와; 그 입력신호와 상기 인버터에서 출력되는 신호의 논리상태에 따라 제2 전원전압을 출력하는 래치회로로 구성되며,
    그 래치회로는, 각각의 소스가 제2 전원전압에 연결된 제1 및 제2 피모스 트랜지스터 및 각각의 소스가 접지와 연결된 제1 및 제2 엔모스 트랜지스터로 이루어지고, 상기 제2 피모스 트랜지스터의 게이트는 상기 제1 피모스 트랜지스터의 드레인과 연결되며 상기 제1 피모스 트랜지스터의 게이트는 상기 제2 피모스 트랜지스터의 드레인과 연결되는 래치부와;
    상기 래치부의 상기 제1 및 제2 피모스 트랜지스터의 드레인과 상기 제1 및 제2 엔모스 트랜지스터의 드레인 사이에 위치하여 상기 래치부를 통한 제2 전원전압 또는 접지전압을 선택적으로 외부로 출력하고, 그 제2 전원전압을 분배하는 전압 분배부로 이루어 짐을 특징으로 하는 씨모스 디지탈 레벨 시프트 회로.
  2. 제1항에 있어서, 상기 전압 분배부는, 상기 래치부의 제1 피모스 트랜지스터와 제1 엔모스 트랜지스터 사이에 제3 및 제5 피모스 트랜지스터와 제3 및 제5 엔모스 트랜지스터가 직렬로 연결되며, 상기 래치부의 제2 피모스 트랜지스터와 제2 엔모스 트랜지스터 사이에 제4 및 제6 피모스 트랜지스터와 제4 및 제6 엔모스 트랜지스터가 직렬로 연결되며,
    그 제3 및 제4 피모스 트랜지스터와 제3 및 제4 엔모스 트랜지스터는 각각의 게이트가 공통으로 연결되어 제1 입력단을 통하여 제2 전원전압의 2/3에 해당하는 전압을 그 게이트로 입력받고,
    그 제5 및 제6 피모스 트랜지스터와 그 제5 및 제6 엔모스 트랜지스터는 각각의 게이트가 공통으로 연결되어 제2 입력단을 통하여 제2 전원전압의 1/3에 해당하는 전압을 그 게이트로 입력받는 것을 특징으로 하는 씨모스 디지탈 레벨 시프트 회로.
  3. 제1항에 있어서, 제2 전원전압의 레벨은 제1 전원전압의 레벨 보다 높은 것을 특징으로 하는 씨모스 디지탈 레벨 시프트 회로.
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