KR20230112493A - 레벨 시프터 - Google Patents

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KR20230112493A
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이승호
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에스케이하이닉스 주식회사
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Abstract

레벨시프터는 제1 전원전압을 토대로 입력신호를 수신하고, 상기 입력신호를 토대로 내부노드의 전하를 방출하는 전하방출회로; 제2 전원전압을 토대로 출력신호가 출력되는 출력노드에 전하를 공급하는 전하공급회로; 및 상기 내부노드 및 상기 출력노드 사이에 연결된 제1 MOS 트랜지스터를 포함하고, 상기 제1 MOS 트랜지스터에 인가되는 바이어스전압을 토대로 상기 출력노드의 전압을 조정하되, 상기 제1 전원전압과 상기 제2 전원전압의 레벨이 동일할 때 상기 바이어스전압을 토대로 상기 출력노드의 전압을 조정하는 동작을 중단하는 전압조정회로를 포함한다.

Description

레벨 시프터{LEVEL SHIFTER}
본 개시는 레벨 시프터에 관한 것이다.
레벨 시프터는 다수의 트랜지스터를 구비하여 입력되는 신호의 전압 레벨을 조정하는 동작을 수행한다. 트랜지스터 중 MOS 트랜지스터는 HCI(Hot Carrier Injection), TDDB(Time Dependent Dielectric Breakdown) 및 BTI(Bias Temperature Instability) 현상 등에 의해 열화가 발생할 수 있다.
본 개시는 레벨 시프터를 제공한다.
이를 위해 본 개시는 제1 전원전압을 토대로 입력신호를 수신하고, 상기 입력신호를 토대로 내부노드의 전하를 방출하는 전하방출회로; 제2 전원전압을 토대로 출력신호가 출력되는 출력노드에 전하를 공급하는 전하공급회로; 및 상기 내부노드 및 상기 출력노드 사이에 연결된 제1 MOS 트랜지스터를 포함하고, 상기 제1 MOS 트랜지스터에 인가되는 바이어스전압을 토대로 상기 출력노드의 전압을 조정하되, 상기 제1 전원전압과 상기 제2 전원전압의 레벨이 동일할 때 상기 바이어스전압을 토대로 상기 출력노드의 전압을 조정하는 동작을 중단하는 전압조정회로를 포함하는 레벨시프터를 제공한다.
또한, 본 개시는 제1 전원전압을 토대로 입력신호를 수신하고, 상기 입력신호를 토대로 내부노드의 전하를 방출하는 전하방출회로; 제2 전원전압을 토대로 출력신호가 출력되는 출력노드에 전하를 공급하는 전하공급회로; 및 상기 내부노드 및 상기 출력노드 사이에 연결된 제1 MOS 트랜지스터를 포함하고, 상기 출력노드와 연결된 상기 제1 MOS 트랜지스터의 일단의 전압을 감지하여 상기 제1 MOS 트랜지스터의 게이트단의 전압을 조정하는 전압조정회로를 포함하는 레벨시프터를 제공한다.
본 개시에 의하면 바이어스전압을 인가받아 출력신호가 출력되는 출력노드의 전압 레벨의 하한선을 조정함으로써, 출력노드에 연결된 MOS 트랜지스터의 열화를 완화할 수 있다.
또한, 본 개시에 의하면 바이어스전압을 토대로 출력노드의 전압 레벨의 하한선을 조정하는 MOS 트랜지스터의 누설전류를 보상하도록 출력노드에 보상전류를 지속적으로 공급함으로써, 누설전류로 인해 출력노드의 전압 레벨의 하한선이 변동되는 것을 완화할 수 있다.
또한, 본 개시에 의하면 레벨시프터에 동일한 레벨을 가지는 전원전압들이 인가될 때, 바이어스전압을 토대로 출력노드의 전압 레벨의 하한선을 조정하는 동작을 중단함으로써, 레벨시프터가 입력신호를 안정적으로 버퍼링하여 출력신호를 출력하도록 제어할 수 있다.
또한, 본 개시에 의하면 출력노드의 전하가 방출되는 MOS 트랜지스터의 일단의 전압에 따라 MOS 트랜지스터의 게이트단에 인가되는 전압 레벨을 조정함으로써, 출력노드의 전하가 방출되는 MOS 트랜지스터의 열화를 완화할 수 있다.
또한, 본 개시에 의하면 입력신호의 전압에 따라 출력노드의 전하가 방출되는 채널이 형성되기 전에 입력신호의 전압을 감지하는 회로를 통해 출력노드에 전하를 공급하는 채널을 먼저 차단함으로써, 출력노드에서 출력되는 출력신호의 듀티 비(duty ratio)를 개선할 수 있다.
도 1은 본 개시의 일 예에 따른 레벨시프터의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 레벨시프터에 인가되는 전압들의 레벨을 설명하기 위한 표이다.
도 3은 도 1에 도시된 레벨시프터에 포함된 MOS 트랜지스터의 열화를 완화하기 위한 조건을 설명하기 위한 도면이다.
도 4는 도 1에 도시된 레벨시프터의 일 예에 따른 회로도이다.
도 5는 도 4에 도시된 레벨시프터에 상이한 레벨을 가지는 전원전압들이 인가될 때 레벨시프터의 동작을 설명하기 위한 그래프이다.
도 6은 도 4에 도시된 레벨시프터에 동일한 레벨을 가지는 전원전압들이 인가될 때 레벨시프터의 동작을 설명하기 위한 그래프이다.
도 7은 도 1에 도시된 레벨시프터가 적용되는 전자장치의 일 예에 따른 도면이다.
다음의 예들의 기재에 있어서, "기 설정된"이라는 용어는 프로세스나 알고리즘에서 매개변수를 사용할 때 매개변수의 수치가 미리 결정되어 있음을 의미한다. 매개변수의 수치는 예에 따라서 프로세스나 알고리즘이 시작할 때 설정되거나 프로세스나 알고리즘이 수행되는 구간 동안 설정될 수 있다.
다양한 구성요소들을 구별하는데 사용되는 "제1" 및 "제2" 등의 용어는 구성요소들에 의해 한정되지 않는다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 반대로 제2 구성요소는 제1 구성요소로 명명될 수 있다.
하나의 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 할 때 직접적으로 연결되거나 중간에 다른 구성요소를 매개로 연결될 수도 있다고 이해되어야 한다. 반면, "직접 연결되어" 및 "직접 접속되어"라는 기재는 하나의 구성요소가 다른 구성요소에 또 다른 구성요소를 사이에 두지 않고 직접 연결된다고 이해되어야 한다.
"로직하이레벨" 및 "로직로우레벨"은 신호들의 로직레벨들을 설명하기 위해 사용된다. "로직하이레벨"을 갖는 신호는 "로직로우레벨"을 갖는 신호와 구별된다. 예를 들어, 제1 전압을 갖는 신호가 "로직하이레벨"을 갖는 신호에 대응할 때 제2 전압을 갖는 신호는 "로직로우레벨"을 갖는 신호에 대응할 수 있다. 일 실시예에 따라 "로직하이레벨"은 "로직로우레벨"보다 큰 전압으로 설정될 수 있다. 한편, 신호들의 로직레벨들은 실시예에 따라서 다른 로직레벨 또는 반대의 로직레벨로 설정될 수 있다. 예를 들어, 로직하이레벨을 갖는 신호는 실시예에 따라서 로직로우레벨을 갖도록 설정될 수 있고, 로직로우레벨을 갖는 신호는 실시예에 따라서 로직하이레벨을 갖도록 설정될 수 있다.
이하, 예를 통하여 본 개시를 더욱 상세히 설명하기로 한다. 이들 예는 단지 본 개시를 예시하기 위한 것이며, 본 개시의 권리 보호 범위가 이들 예에 의해 제한되는 것은 아니다.
도 1은 본 개시의 일 예에 따른 레벨시프터(100)의 구성을 나타내는 블럭도이다. 도 1에 도시된 바와 같이, 레벨시프터(100)는 전하방출회로(DISCHARGE CIRCUIT)(10), 전하공급회로(CHARGE SUPPLY CIRCUIT)(20), 전압조정회로(30), 보상전류공급회로(Icp SUP)(40) 및 제어전류공급회로(Ictr SUP)(50)를 포함할 수 있다. 레벨시프터(100)는 다수의 MOS 트랜지스터들을 포함할 수 있다.
레벨시프터(100)는 제1 전원전압(VCCQ1), 제2 전원전압(VCCQ2), 바이어스전압(Vbias), 감지전압(Vdet) 및 접지전압(VSS)을 토대로 입력신호(IN)의 전압 레벨을 조정하여 출력신호(OUT)로 출력할 수 있다. 입력신호(IN)의 레벨은 제1 전원전압(VCCQ1) 및 접지전압(VSS)의 레벨 사이로 설정될 수 있다. 출력신호(OUT)의 레벨은 제2 전원전압(VCCQ2) 및 접지전압(VSS)의 레벨 사이로 설정될 수 있다. 제2 전원전압(VCCQ2)의 레벨은 실시예에 따라 제1 전원전압(VCCQ1)의 레벨과 동일하게 설정되거나 제1 전원전압(VCCQ1)의 레벨보다 높게 설정될 수 있다. 바이어스전압(Vbias)의 레벨은 제1 전원전압(VCCQ1) 및 접지전압(VSS)의 레벨 사이로 설정될 수 있다. 감지전압(Vdet)의 레벨은 제1 전원전압(VCCQ1) 및 제2 전원전압(VCCQ2)의 레벨이 동일한지에 따라 달리 설정될 수 있다.
레벨시프터(100)는 입력신호(IN)의 전압에 따라 노드들(nd_OB, nd_XB, nd_YB, nd_ZB)의 전하를 접지전압(VSS)의 단자로 방출하거나 노드들(nd_O, nd_X, nd_Y, nd_Z)의 전하를 접지전압(VSS)의 단자로 방출할 수 있다. 레벨시프터(100)는 노드들(nd_OB, nd_XB, nd_YB, nd_ZB)의 전하가 방출될 때, 제2 전원전압(VCCQ2)의 단자로부터 노드들(nd_O, nd_X, nd_Y, nd_Z)에 전하를 공급할 수 있다. 반대로, 레벨시프터(100)는 노드들(nd_O, nd_X, nd_Y, nd_Z)의 전하가 방출될 때, 제2 전원전압(VCCQ2)의 단자로부터 노드들(nd_OB, nd_XB, nd_YB, nd_ZB)에 전하를 공급할 수 있다.
전하방출회로(10)는 제1 전원전압(VCCQ1) 및 접지전압(VSS)을 토대로 입력신호(IN)를 수신하고, 입력신호(IN)의 전압에 따라 내부노드(nd_Z) 및 반전내부노드(nd_ZB) 중 하나의 전하를 접지전압(VSS)의 단자로 방출할 수 있다.
전하공급회로(20)는 제2 전원전압(VCCQ2)을 토대로 출력노드(nd_O) 및 반전출력노드(nd_OB)에 전하를 공급할 수 있다. 출력노드(nd_O)는 출력신호(OUT)가 출력되는 노드로 설정될 수 있다. 좀 더 구체적으로, 전하공급회로(20)는 반전출력노드(nd_OB)의 전압에 따라 제2 전원전압(VCCQ2)의 단자로부터 출력노드(nd_O)에 전하를 공급할 수 있다. 전하공급회로(20)는 출력노드(nd_O)의 전압에 따라 제2 전원전압(VCCQ2)의 단자로부터 반전출력노드(nd_OB)에 전하를 공급할 수 있다.
전압조정회로(30)는 제1 전압조정회로(FIRST VOLTAGE ADJUSTMENT CIRCUIT)(31), 제2 전압조정회로(SECOND VOLTAGE ADJUSTMENT CIRCUIT)(33), 제3 전압조정회로(THIRD VOLTAGE ADJUSTMENT CIRCUIT)(35), 제1 조정동작제어회로(FIRST OP CTR)(37a) 및 제2 조정동작제어회로(SECOND OP CTR)(37b)를 포함할 수 있다.
제1 전압조정회로(31)는 바이어스전압(Vbias)을 인가받아 출력노드(nd_O) 및 반전출력노드(nd_OB)의 전압 레벨의 하한선을 바이어스전압(Vbias)의 레벨보다 높게 조정할 수 있다. 이에 따라, 제1 전압조정회로(31)는 출력노드(nd_O) 및 반전출력노드(nd_OB)에 연결된 전하공급회로(20)의 열화를 완화할 수 있다.
제2 전압조정회로(33)는 제1 전원전압(VCCQ1)을 인가받아 내부노드(nd_Z) 및 반전내부노드(nd_ZB)의 전압 레벨의 상한선을 제1 전원전압(VCCQ1)의 레벨보다 낮게 조정할 수 있다. 이에 따라, 제2 전압조정회로(33)는 내부노드(nd_Z) 및 반전내부노드(nd_ZB)에 연결된 전하방출회로(10)의 열화를 완화할 수 있다.
제3 전압조정회로(35)는 내부노드(nd_X) 및 내부노드(nd_Y) 사이에 연결된 MOS 트랜지스터(도 4의 35_1)와 반전내부노드(nd_XB) 및 반전내부노드(nd_YB) 사이에 연결된 MOS 트랜지스터(도 4의 35_2)를 포함할 수 있다. 제3 전압조정회로(35)는 내부노드(nd_X)의 전압에 따라 MOS 트랜지스터(35_1)의 게이트단에 인가되는 전압 레벨을 제1 전원전압(VCCQ1) 및 제2 전원전압(VCCQ2)의 레벨 사이로 조정할 수 있다. 좀 더 구체적으로, 제3 전압조정회로(35)는 내부노드(nd_X)가 제2 전원전압(VCCQ2)으로 구동될 때 MOS 트랜지스터(35_1)의 게이트단에 인가되는 전압 레벨을 제2 전원전압(VCCQ2)의 레벨로 조정함으로써, 내부노드(nd_X) 및 내부노드(nd_Y)의 전하가 방출되는 동안 MOS 트랜지스터(35_1)의 양 단의 전압 차를 줄여 MOS 트랜지스터(35_1)의 열화를 완화할 수 있다. 또한, 제3 전압조정회로(35)는 내부노드(nd_X)가 접지전압(VSS)으로 구동될 때 MOS 트랜지스터(35_1)의 게이트단에 인가되는 전압 레벨을 제1 전원전압(VCCQ1)의 레벨로 조정함으로써, 내부노드(nd_X)가 접지전압(VSS)으로 구동될 때 MOS 트랜지스터(35_1)의 열화를 완화할 수 있다. 마찬가지로, 제3 전압조정회로(35)는 반전내부노드(nd_XB)의 전압에 따라 MOS 트랜지스터(35_2)의 게이트단에 인가되는 전압 레벨을 제1 전원전압(VCCQ1) 및 제2 전원전압(VCCQ2)의 레벨 사이로 조정함으로써, MOS 트랜지스터(35_2)의 열화를 완화할 수 있다.
제1 조정동작제어회로(37a) 및 제2 조정동작제어회로(37b)는 감지전압(Vdet)을 인가받아 제1 전원전압(VCCQ1) 및 제2 전원전압(VCCQ2)의 레벨이 동일한지를 판단할 수 있다. 제1 조정동작제어회로(37a)는 제1 전원전압(VCCQ1) 및 제2 전원전압(VCCQ2)의 레벨이 동일할 때, 제1 전압조정회로(31)가 바이어스전압(Vbias)을 토대로 출력노드(nd_O)의 전압 레벨의 하한선을 조정하는 동작을 중단할 수 있다. 마찬가지로, 제2 조정동작제어회로(37b)는 제1 전원전압(VCCQ1) 및 제2 전원전압(VCCQ2)의 레벨이 동일할 때, 제1 전압조정회로(31)가 바이어스전압(Vbias)을 토대로 반전출력노드(nd_OB)의 전압 레벨의 하한선을 조정하는 동작을 중단할 수 있다. 이에 따라, 제1 조정동작제어회로(37a) 및 제2 조정동작제어회로(37b)는 레벨시프터(100)에 동일한 레벨을 가지는 제1 전원전압(VCCQ1) 및 제2 전원전압(VCCQ2)이 인가될 때, 레벨시프터(100)가 입력신호(IN)를 안정적으로 버퍼링하여 출력신호(OUT)를 출력하도록 제어할 수 있다.
보상전류공급회로(40)는 제1 전압조정회로(31)의 누설전류를 보상하도록 출력노드(nd_O) 및 반전출력노드(nd_OB)에 보상전류를 지속적으로 공급할 수 있다. 이에 따라, 보상전류공급회로(40)는 제1 전압조정회로(31)의 누설전류로 인해 출력노드(nd_O) 및 반전출력노드(nd_OB)의 전압 레벨의 하한선이 변동되는 것을 완화할 수 있다.
제어전류공급회로(50)는 입력신호(IN)의 전압에 따라 출력노드(nd_O)의 전하가 접지전압(VSS)의 단자로 방출되기 전에 입력신호(IN)의 전압을 감지하여 전하공급회로(20)가 출력노드(nd_O)에 전하를 공급하는 동작을 중단하도록 반전출력노드(nd_OB)에 제어전류를 공급할 수 있다. 이에 따라, 제어전류공급회로(50)는 입력신호(IN)의 전압에 따라 출력노드(nd_O)의 전하가 방출되는 채널이 형성되기 전에 입력신호(IN)의 전압을 감지하여 출력노드(nd_O)의 전하를 공급하는 채널을 먼저 차단함으로써, 출력노드(nd_O)에서 출력되는 출력신호(OUT)의 듀티 비(duty ratio)를 개선할 수 있다.
도 2은 도 1에 도시된 레벨시프터(100)에 인가되는 전압들의 레벨을 설명하기 위한 표이다.
도 2의 TABLE A는 레벨시프터(100)에 상이한 레벨을 가지는 제1 전원전압(VCCQ1) 및 제2 전원전압(VCCQ2)이 인가되는 경우를 설명하기 위한 표이다. 제1 전원전압(VCCQ1), 제2 전원전압(VCCQ2) 및 접지전압(VSS)의 레벨은 각각 1.8(V), 3.3(V) 및 0(V)로 설정될 수 있다. 바이어스전압(Vbias)의 레벨은 제1 전원전압(VCCQ1) 및 제2 전원전압(VCCQ2)이 상이한 레벨을 가질 때, 1.38(V)로 설정될 수 있다. 감지전압(Vdet)의 레벨은 제1 전원전압(VCCQ1) 및 제2 전원전압(VCCQ2)이 상이한 레벨을 가질 때, 0(V)로 설정될 수 있다.
도 2의 TABLE B는 레벨시프터(100)에 동일한 레벨을 가지는 제1 전원전압(VCCQ1) 및 제2 전원전압(VCCQ2)이 인가되는 경우를 설명하기 위한 표이다. 제1 전원전압(VCCQ1), 제2 전원전압(VCCQ2) 및 접지전압(VSS)의 레벨은 각각 1.8(V), 1.8(V) 및 0(V)로 설정될 수 있다. 바이어스전압(Vbias)의 레벨은 제1 전원전압(VCCQ1) 및 제2 전원전압(VCCQ2)이 동일한 레벨을 가질 때, 1.8(V)로 설정될 수 있다. 감지전압(Vdet)의 레벨은 제1 전원전압(VCCQ1) 및 제2 전원전압(VCCQ2)이 동일한 레벨을 가질 때, 1.8(V)로 설정될 수 있다.
도 3은 도 1에 도시된 레벨시프터(100)에 포함된 MOS 트랜지스터의 열화를 완화하기 위한 조건을 설명하기 위한 도면이다. 도 3에 도시된 바와 같이, MOS 트랜지스터의 게이트단과 드레인단의 전압 차(VGD), MOS 트랜지스터의 게이트단과 소스단의 전압 차(VGS) 및 MOS 트랜지스터의 드레인단과 소스단의 전압 차(VDS)는 각각 1.98(V) 이하로 설정되어야 MOS 트랜지스터의 열화가 완화될 수 있음을 확인할 수 있다.
도 4는 도 1에 도시된 레벨시프터(100)의 일 예에 따른 회로도이다. 도 4에 도시된 바와 같이, 레벨시프터(100)는 전하방출회로(10), 전하공급회로(20), 전압조정회로(30), 보상전류공급회로(40) 및 제어전류공급회로(50)를 포함할 수 있다.
전하방출회로(10)는 NMOS 트랜지스터들(10_1, 10_2) 및 구동회로들(10_3, 10_4)을 포함할 수 있다. NMOS 트랜지스터(10_1)는 접지전압(VSS)의 단자 및 내부노드(nd_Z) 사이에 연결될 수 있다. NMOS 트랜지스터(10_2)는 접지전압(VSS)의 단자 및 반전내부노드(nd_ZB) 사이에 연결될 수 있다. 구동회로(10_3)는 제1 전원전압(VCCQ1) 및 접지전압(VSS)을 토대로 입력신호(IN)를 반전버퍼링하여 NMOS 트랜지스터(10_2)의 게이트단으로 출력할 수 있다. 구동회로(10_4)는 제1 전원전압(VCCQ1) 및 접지전압(VSS)을 토대로 구동회로(10_3)에서 출력되는 신호를 반전버퍼링하여 NMOS 트랜지스터(10_1)의 게이트단으로 출력할 수 있다.
전하방출회로(10)는 제1 전원전압(VCCQ1) 및 접지전압(VSS)를 토대로 입력신호(IN)를 수신하고, 입력신호(IN)의 전압에 따라 내부노드(nd_Z) 및 반전내부노드(nd_ZB) 중 하나의 전하를 접지전압(VSS)의 단자로 방출할 수 있다. 예를 들어, 전하방출회로(10)는 입력신호(IN)가 제1 전원전압(VCCQ1)의 레벨로 입력될 때, 구동회로(10_3) 및 구동회로(10_4)를 통해 NMOS 트랜지스터(10_1)를 턴온시켜 내부노드(nd_Z)의 전하를 접지전압(VSS)의 단자로 방출할 수 있다. 반대로, 전하방출회로(10)는 입력신호(IN)가 접지전압(VSS)의 레벨로 입력될 때, 구동회로(10_3)를 통해 NMOS 트랜지스터(10_2)를 턴온시켜 반전내부노드(nd_ZB)의 전하를 접지전압(VSS)의 단자로 방출할 수 있다.
전하공급회로(20)는 PMOS 트랜지스터(20_1) 및 PMOS 트랜지스터(20_2)를 포함할 수 있다. PMOS 트랜지스터(20_1)는 제2 전원전압(VCCQ2)의 단자 및 출력노드(nd_O) 사이에 연결되고, PMOS 트랜지스터(20_1)의 게이트단은 반전출력노드(nd_OB)와 연결될 수 있다. PMOS 트랜지스터(20_2)는 제2 전원전압(VCCQ2)의 단자 및 반전출력노드(nd_OB) 사이에 연결되고, PMOS 트랜지스터(20_2)의 게이트단은 출력노드(nd_O)와 연결될 수 있다.
전하공급회로(20)는 제2 전원전압(VCCQ2)를 토대로 출력노드(nd_O) 및 반전출력노드(nd_OB)에 전하를 공급할 수 있다. 좀 더 구체적으로, 전하공급회로(20)는 반전출력노드(nd_OB)의 전압에 따라 출력노드(nd_O)를 제2 전원전압(VCCQ2)으로 구동하고, 출력노드(nd_O)의 전압에 따라 반전출력노드(nd_OB)를 제2 전원전압(VCCQ2)로 구동할 수 있다. 예를 들어, 전하공급회로(20)는 입력신호(IN)의 전압에 따라 반전출력노드(nd_OB)의 전하가 방출될 때 출력노드(nd_O)를 제2 전원전압(VCCQ2)으로 구동하고, 입력신호(IN)의 전압에 따라 출력노드(nd_O)의 전하가 방출될 때 반전출력노드(nd_OB)를 제2 전원전압(VCCQ2)으로 구동할 수 있다.
전압조정회로(30)는 제1 전압조정회로(31), 제2 전압조정회로(33), 제3 전압조정회로(35), 제1 조정동작제어회로(37a) 및 제2 조정동작제어회로(37b)를 포함할 수 있다.
제1 전압조정회로(31)는 게이트단에 바이어스전압(Vbias)이 인가되는 PMOS 트랜지스터(31_1) 및 PMOS 트랜지스터(31_2)를 포함할 수 있다. PMOS 트랜지스터(31_1)는 출력노드(nd_O) 및 내부노드(nd_X) 사이에 연결되고, PMOS 트랜지스터(31_2)는 반전출력노드(nd_OB) 및 반전내부노드(nd_XB) 사이에 연결될 수 있다.
제1 전압조정회로(31)는 PMOS 트랜지스터(31_1)의 게이트단에 인가되는 바이어스전압(Vbias)을 토대로 출력노드(nd_O)의 전압을 바이어스전압(Vbias)의 레벨에 PMOS 트랜지스터(31_1)의 문턱전압을 더한 레벨 이상으로 조정할 수 있다. 예를 들어, 바이어스전압(Vbias)이 1.38(V)이고, PMOS 트랜지스터(31_1)의 문턱전압이 0.32(V)일 때, 제1 전압조정회로(31)는 출력노드(nd_O)의 전압을 1.7(V) 이상으로 조정할 수 있다. 이는 출력노드(nd_O)의 전압이 바이어스전압(Vbias)의 레벨에 PMOS 트랜지스터(31_1)의 문턱전압을 더한 레벨보다 낮을 때, PMOS 트랜지스터(31_1)는 차단영역에서 동작하기 때문이다. 마찬가지로, 제1 전압조정회로(31)는 PMOS 트랜지스터(31_2)에 인가되는 바이어스전압(Vbias)을 토대로 반전출력노드(nd_OB)의 전압을 바이어스전압(Vbias)의 레벨에 PMOS 트랜지스터(31_2)의 문턱전압을 더한 레벨 이상으로 조정할 수 있다. 이에 따라, 제1 전압조정회로(31)는 바이어스전압(Vbias)을 토대로 출력노드(nd_O) 및 반전출력노드(nd_OB)의 전압 레벨의 하한선을 조정함으로써, 전하공급회로(20)에 포함된 PMOS 트랜지스터들(20_1, 20_2)의 열화를 완화할 수 있다.
제2 전압조정회로(33)는 게이트단에 제1 전원전압(VCCQ1)이 인가되는 NMOS 트랜지스터(33_1) 및 NMOS 트랜지스터(33_2)를 포함할 수 있다. NMOS 트랜지스터(33_1)는 내부노드(nd_Z) 및 내부노드(nd_Y) 사이에 연결되고, NMOS 트랜지스터(33_2)는 반전내부노드(nd_ZB) 및 반전내부노드(nd_YB) 사이에 연결될 수 있다.
제2 전압조정회로(33)는 NMOS 트랜지스터(33_1)의 게이트단에 인가되는 제1 전원전압(VCCQ1)을 토대로 내부노드(nd_Z)의 전압을 제1 전원전압(VCCQ1)의 레벨에서 NMOS 트랜지스터(33_1)의 문턱전압을 뺀 레벨 이하로 조정할 수 있다. 예를 들어, 제1 전원전압(VCCQ1)이 1.8(V)이고, NMOS 트랜지스터(33_1)의 문턱전압이 0.32(V)일 때, 제2 전압조정회로(33)는 내부노드(nd_Z)의 전압을 1.48(V) 이하로 조정할 수 있다. 이는 내부노드(nd_Z)의 전압이 제1 전원전압(VCCQ1)의 레벨에서 NMOS 트랜지스터(33_1)의 문턱전압을 뺀 레벨보다 높을 때, NMOS 트랜지스터(33_1)는 차단영역에서 동작하기 때문이다. 마찬가지로, 제2 전압조정회로(33)는 NMOS 트랜지스터(33_2)에 인가되는 제1 전원전압(VCCQ1)을 토대로 반전내부노드(nd_ZB)의 전압을 제1 전원전압(VCCQ1)의 레벨에서 NMOS 트랜지스터(33_2)의 문턱전압을 뺀 레벨 이하로 조정할 수 있다. 이에 따라, 제2 전압조정회로(33)는 제1 전원전압(VCCQ1)을 토대로 내부노드(nd_Z) 및 반전내부노드(nd_ZB)의 전압 레벨의 상한선을 조정함으로써, 전하방출회로(10)에 포함된 NMOS 트랜지스터들(10_1, 10_2)의 열화를 완화할 수 있다.
제3 전압조정회로(35)는 NMOS 트랜지스터들(35_1, 35_2) 및 PMOS 트랜지스터들(35_3, 35_4, 35_5, 35_6)을 포함할 수 있다. NMOS 트랜지스터(35_1)의 드레인단은 내부노드(nd_X)와 연결되고, NMOS 트랜지스터(35_1)의 소스단은 내부노드(nd_Y)와 연결되며, NMOS 트랜지스터(35_1)의 게이트단은 제어노드(nd_G)와 연결될 수 있다. NMOS 트랜지스터(35_2)의 드레인단은 반전내부노드(nd_XB)와 연결되고, NMOS 트랜지스터(35_2)의 소스단은 반전내부노드(nd_YB)와 연결되며, NMOS 트랜지스터(35_2)의 게이트단은 반전제어노드(nd_GB)와 연결될 수 있다.
제3 전압조정회로(35)는 PMOS 트랜지스터들(35_3, 35_4)을 통해 내부노드(nd_X)의 전압을 감지하여 제어노드(nd_G)의 전압을 제1 전원전압(VCCQ1) 및 제2 전원전압(VCCQ2)의 레벨 사이로 조정할 수 있다. PMOS 트랜지스터(35_3)는 내부노드(nd_X) 및 제어노드(nd_G) 사이에 연결되고, PMOS 트랜지스터(35_3)의 게이트단은 제1 전원전압(VCCQ1)이 인가되며, PMOS 트랜지스터(35_3)의 바디단은 제2 전원전압(VCCQ2)이 인가될 수 있다. PMOS 트랜지스터(35_4)는 제1 전원전압(VCCQ1)의 단자 및 제어노드(nd_G) 사이에 연결되고, PMOS 트랜지스터(35_4)의 게이트단은 내부노드(nd_X)와 연결되며, PMOS 트랜지스터(35_4)의 바디단은 제2 전원전압(VCCQ2)이 인가될 수 있다.
제3 전압조정회로(35)는 PMOS 트랜지스터들(35_5, 35_6)을 통해 반전내부노드(nd_XB)의 전압을 감지하여 반전제어노드(nd_GB)의 전압을 제1 전원전압(VCCQ1) 및 제2 전원전압(VCCQ2)의 레벨 사이로 조정할 수 있다. PMOS 트랜지스터(35_5)는 반전내부노드(nd_XB) 및 반전제어노드(nd_GB) 사이에 연결되고, PMOS 트랜지스터(35_5)의 게이트단은 제1 전원전압(VCCQ1)이 인가되며, PMOS 트랜지스터(35_5)의 바디단은 제2 전원전압(VCCQ2)이 인가될 수 있다. PMOS 트랜지스터(35_6)는 제1 전원전압(VCCQ1)의 단자 및 반전제어노드(nd_GB) 사이에 연결되고, PMOS 트랜지스터(35_6)의 게이트단은 반전내부노드(nd_XB)와 연결되며, PMOS 트랜지스터(35_6)의 바디단은 제2 전원전압(VCCQ2)이 인가될 수 있다.
제3 전압조정회로(35)는 NMOS 트랜지스터(35_1)의 게이트단에 인가되는 제어노드(nd_G)의 전압을 토대로 내부노드(nd_Y)의 전압을 제어노드(nd_G)의 레벨에서 NMOS 트랜지스터(35_1)의 문턱전압을 뺀 레벨 이하로 조정할 수 있다. 예를 들어, 제어노드(nd_G)의 전압이 3.3(V)이고, NMOS 트랜지스터(35_1)의 문턱전압이 0.32(V)일 때, 제3 전압조정회로(35)는 내부노드(nd_Y)의 전압을 2.98(V)로 조정할 수 있다. 마찬가지로, 제3 전압조정회로(35)는 NMOS 트랜지스터(35_2)의 게이트단에 인가되는 반전제어노드(nd_GB)의 전압을 토대로 반전내부노드(nd_YB)의 전압을 반전제어노드(nd_GB)의 레벨에서 NMOS 트랜지스터(35_2)의 문턱전압을 뺀 레벨 이하로 조정할 수 있다. 이에 따라, 제3 전압조정회로(35)는 내부노드(nd_Y) 및 반전내부노드(nd_YB)의 전압 레벨의 상한선을 조정함으로써, 제2 전압조정회로(33)에 포함된 NMOS 트랜지스터들(33_1, 33_2)의 열화를 완화시킬 수 있다.
제3 전압조정회로(35)는 내부노드(nd_X)가 제2 전원전압(VCCQ2)으로 구동될 때, PMOS 트랜지스터(35_3)를 통해 제어노드(nd_G)의 전압을 제2 전원전압(VCCQ2)의 레벨로 조정할 수 있다. 좀 더 구체적으로, 제3 전압조정회로(35)는 내부노드(nd_X)의 전압이 제1 전원전압(VCCQ1)의 레벨에 PMOS 트랜지스터(35_2)의 문턱전압을 더한 레벨 이상일 때, PMOS 트랜지스터(35_3)를 턴온시켜 제어노드(nd_G)를 내부노드(nd_X)의 전압으로 구동할 수 있다. 제3 전압조정회로(35)는 내부노드(nd_X)가 제2 전원전압(VCCQ2)으로 구동될 때 제어노드(nd_G)의 전압을 제2 전원전압(VCCQ2)의 레벨로 조정함으로써, 내부노드(nd_X) 및 내부노드(nd_Y)의 전하가 접지전압(VSS)의 단자로 방출되는 동안 내부노드(nd_X) 및 내부노드(nd_Y)의 전압 차를 줄일 수 있다. 이는 제어노드(nd_G) 및 내부노드(nd_Y)의 전압 차가 클수록 NMOS 트랜지스터(35_1)의 드레인전류는 증가하기 때문이다. 마찬가지로, 제3 전압조정회로(35)는 반전내부노드(nd_XB)가 제2 전원전압(VCCQ2)으로 구동될 때 반전제어노드(nd_GB)의 전압을 제2 전원전압(VCCQ2)의 레벨로 조정함으로써, 반전내부노드(nd_XB) 및 반전내부노드(nd_YB)의 전하가 접지전압(VSS)의 단자로 방출되는 동안 반전내부노드(nd_XB) 및 반전내부노드(nd_YB)의 전압 차를 줄일 수 있다. 이에 따라, 제3 전압조정회로(35)는 내부노드(nd_X) 및 내부노드(nd_Y)의 전하가 방출되는 동안 NMOS 트랜지스터(35_1)의 열화를 완화하고, 반전내부노드(nd_XB) 및 반전내부노드(nd_YB)의 전하가 방출되는 동안 NMOS 트랜지스터(35_2)의 열화를 완화할 수 있다.
제3 전압조정회로(35)는 내부노드(nd_X)가 접지전압(VSS)으로 구동될 때, PMOS 트랜지스터(35_4)를 통해 제어노드(nd_G)의 전압을 제1 전원전압(VCCQ1)의 레벨로 조정할 수 있다. 좀 더 구체적으로, 제3 전압조정회로(35)는 내부노드(nd_X)의 전압이 제1 전원전압(VCCQ1)의 레벨에서 PMOS 트랜지스터(35_4)의 문턱전압을 뺀 레벨 이하일 때, PMOS 트랜지스터(35_4)를 턴온시켜 제어노드(nd_G)를 제1 전원전압(VCCQ1)으로 구동할 수 있다. 마찬가지로, 제3 전압조정회로(35)는 반전내부노드(nd_XB)가 접지전압(VSS)으로 구동될 때, PMOS 트랜지스터(35_6)를 통해 반전제어노드(nd_GB)의 전압을 제1 전원전압(VCCQ1)의 레벨로 조정할 수 있다. 이에 따라, 제3 전압조정회로(35)는 내부노드(nd_X) 및 내부노드(nd_Y)가 접지전압(VSS)으로 구동될 때 NMOS 트랜지스터(35_1)의 열화를 완화하고, 반전내부노드(nd_XB) 및 반전내부노드(nd_YB)가 접지전압(VSS)으로 구동될 때 NMOS 트랜지스터(35_2)의 열화를 완화할 수 있다.
제1 조정동작제어회로(37a)는 출력노드(nd_O) 및 내부노드(nd_Z) 사이에서 PMOS 트랜지스터(31_1) 및 NMOS 트랜지스터들(33_1, 35_1)과 병렬로 연결된 NMOS 트랜지스터들(37_1, 37_2)을 포함할 수 있다. NMOS 트랜지스터(37_1)의 게이트단은 감지전압(Vdet)이 인가될 수 있다. 감지전압(Vdet)의 레벨은 제1 전원전압(VCCQ1)과 제2 전원전압(VCCQ2)의 레벨이 동일한지에 따라 달리 설정될 수 있다. 제1 조정동작제어회로(37a)는 감지전압(Vdet)의 레벨에 따라 NMOS 트랜지스터(37_1)을 턴온시켜 제1 전압조정회로(31)가 바이어스전압(Vbias)을 토대로 출력노드(nd_O)의 레벨의 하한선을 조정하는 동작을 중단할 수 있다. NMOS 트랜지스터(37_2)는 출력노드(nd_O) 및 NMOS 트랜지스터(37_1) 사이에 연결될 수 있다. NMOS 트랜지스터(37_2)는 게이트단으로 제1 전원전압(VCCQ1)을 인가받음으로써, NMOS 트랜지스터(37_1)의 열화를 완화할 수 있다.
제2 조정동작제어회로(37b)는 반전출력노드(nd_OB) 및 반전내부노드(nd_ZB) 사이에서 PMOS 트랜지스터(31_2) 및 NMOS 트랜지스터들(33_2, 35_2)과 병렬로 연결된 NMOS 트랜지스터들(37_3, 37_4)을 포함할 수 있다. NMOS 트랜지스터(37_3)의 게이트단은 감지전압(Vdet)이 인가될 수 있다. 제2 조정동작제어회로(37b)는 감지전압(Vdet)의 레벨에 따라 NMOS 트랜지스터(37_3)을 턴온시켜 제1 전압조정회로(31)가 바이어스전압(Vbias)을 토대로 반전출력노드(nd_OB)의 레벨의 하한선을 조정하는 동작을 중단할 수 있다. NMOS 트랜지스터(37_4)는 반전출력노드(nd_OB) 및 NMOS 트랜지스터(37_3) 사이에 연결될 수 있다. NMOS 트랜지스터(37_4)는 게이트단으로 제1 전원전압(VCCQ1)을 인가받음으로써, NMOS 트랜지스터(37_3)의 열화를 완화할 수 있다.
이에 따라, 제1 조정동작제어회로(37a) 및 제2 조정동작제어회로(37b)는 레벨시프터(100)에 동일한 레벨을 가지는 제1 전원전압(VCCQ1) 및 제2 전원전압(VCCQ2)이 인가될 때, 레벨시프터(100)가 입력신호(IN)를 안정적으로 버퍼링하여 출력신호(OUT)를 출력하도록 제어할 수 있다.
보상전류공급회로(40)는 PMOS 트랜지스터들(40_1, 40_4, 40_5) 및 NMOS 트랜지스터들(40_2, 40_3)을 포함할 수 있다. 보상전류공급회로(40)는 제1 전원전압(VCCQ1), 제2 전원전압(VCCQ2) 및 접지전압(VSS)을 인가받아 출력노드(nd_O)에 제1 보상전류(Icp1)를 공급하고, 반전출력노드(nd_OB)에 제2 보상전류(Icp2)를 공급할 수 있다. 좀 더 구체적으로, 보상전류공급회로(40)는 차단영역에서 동작하는 NMOS 트랜지스터(40_3)를 토대로 누설전류(Ileak)를 생성할 수 있다. 보상전류공급회로(40)는 누설전류(Ileak)를 미러링하여 출력노드(nd_O)에 제1 보상전류(Icp1)를 공급할 수 있다. 제1 보상전류(Icp1)는 바이어스전압(Vbias)을 토대로 출력노드(nd_O)의 전압 레벨의 하한선을 조정하는 PMOS 트랜지스터(31_1)의 누설전류를 보상하기 위해 생성될 수 있다. 보상전류공급회로(40)는 누설전류(Ileak)를 미러링하여 반전출력노드(nd_OB)에 제2 보상전류(Icp2)를 공급할 수 있다. 제2 보상전류(Icp2)는 바이어스전압(Vbias)을 토대로 반전출력노드(nd_OB)의 전압 레벨의 하한선을 조정하는 PMOS 트랜지스터(31_2)의 누설전류를 보상하기 위해 생성될 수 있다.
PMOS 트랜지스터(40_1), NMOS 트랜지스터(40_2) 및 NMOS 트랜지스터(40_3)는 제2 전원전압(VCCQ2)의 단자 및 접지전압(VSS)의 단자 사이에서 직렬로 연결되고, 누설전류(Ileak)를 생성할 수 있다. PMOS 트랜지스터(40_1)는 게이트단과 드레인단이 연결되어 포화영역에서 동작할 수 있다. NMOS 트랜지스터(40_2)는 게이트단에 제1 전원전압(VCCQ1)이 인가됨에 따라 PMOS 트랜지스터(40_1) 및 NMOS 트랜지스터(40_3)의 열화를 완화할 수 있다. NMOS 트랜지스터(40_3)는 게이트단과 소스단이 접지전압(VSS)의 단자와 연결되어 차단영역에서 동작할 수 있다.
PMOS 트랜지스터(40_4)는 누설전류(Ileak)를 미러링하여 출력노드(nd_O)에 제1 보상전류(Icp1)를 공급할 수 있다. PMOS 트랜지스터(40_4)는 제2 전원전압(VCCQ2)의 단자 및 출력노드(nd_O) 사이에 연결되고, PMOS 트랜지스터(40_4)의 게이트단은 PMOS 트랜지스터(40_1)의 게이트단과 연결될 수 있다. 누설전류(Ileak)와 제1 보상전류(Icp1) 간의 비는 PMOS 트랜지스터(40_1) 및 PMOS 트랜지스터(40_4)의 게이트 폭과 게이트 길이에 의해 다양하게 설정될 수 있다.
PMOS 트랜지스터(40_5)는 누설전류(Ileak)를 미러링하여 반전출력노드(nd_OB)에 제2 보상전류(Icp2)를 공급할 수 있다. PMOS 트랜지스터(40_5)는 제2 전원전압(VCCQ2)의 단자 및 반전출력노드(nd_OB) 사이에 연결되고, PMOS 트랜지스터(40_5)의 게이트단은 PMOS 트랜지스터(40_1)의 게이트단과 연결될 수 있다. 누설전류(Ileak)와 제2 보상전류(Icp2) 간의 비는 PMOS 트랜지스터(40_1) 및 PMOS 트랜지스터(40_5)의 게이트 폭과 게이트 길이에 의해 다양하게 설정될 수 있다.
이에 따라, 보상전류공급회로(40)는 출력노드(nd_O) 및 반전출력노드(nd_OB)에 보상전류를 지속적으로 공급함으로써, 제1 전압조정회로(31)의 누설전류로 인해 출력노드(nd_O) 및 반전출력노드(nd_OB)의 전압 레벨의 하한선이 변동되는 것을 완화할 수 있다.
제어전류공급회로(50)는 지연회로(50_1), PMOS 트랜지스터들(50_2, 50_6, 50_7) 및 NMOS 트랜지스터들(50_3, 50_4, 50_5)을 포함할 수 있다. 제어전류공급회로(50)는 제1 전원전압(VCCQ1), 제2 전원전압(VCCQ2) 및 접지전압(VSS)을 인가받아 입력신호(IN) 및 내부노드(nd_X)의 전압에 따라 반전출력노드(nd_OB)에 제어전류(Ictr)를 공급할 수 있다. 제어전류(Ictr)는 전하공급회로(20)가 출력노드(nd_O)에 전하를 공급하는 동작을 제어하기 위해 생성될 수 있다. 좀 더 구체적으로, 제어전류공급회로(50)는 입력신호(IN)의 전압을 감지하여 전하공급회로(20)가 출력노드(nd_O)에 전하를 공급하는 동작을 중단하도록 반전출력노드(nd_OB)에 제어전류(Ictr)를 공급할 수 있다. 예를 들어, 제어전류공급회로(50)는 입력신호(IN)의 전압이 접지전압(VSS)의 레벨에서 제1 전원전압(VCCQ1)의 레벨로 상승될 때, 전하공급회로(20)에 포함된 PMOS 트랜지스터(20_1)를 턴오프시키기 위해 반전출력노드(nd_OB)에 제어전류(Ictr)를 공급할 수 있다. 제어전류공급회로(50)는 내부노드(nd_X)의 전압을 감지하여 반전출력노드(nd_OB)에 제어전류(Ictr)의 공급을 차단할 수 있다. 예를 들어, 제어전류공급회로(50)는 입력신호(IN)의 전압이 접지전압(VSS)의 레벨에서 제1 전원전압(VCCQ1)의 레벨로 상승됨에 따라 내부노드(nd_X)가 접지전압(VSS)으로 구동될 때, 반전출력노드(nd_OB)에 제어전류(Ictr)의 공급을 차단할 수 있다.
지연회로(50_1)는 제2 전원전압(VCCQ2) 및 접지전압(VSS)를 토대로 내부노드(nd_X)의 신호를 버퍼링하여 지연신호(DLY)를 생성할 수 있다.
PMOS 트랜지스터(50_2), NMOS 트랜지스터(50_3), NMOS 트랜지스터(50_4) 및 NMOS 트랜지스터(50_5)는 제2 전원전압(VCCQ2)의 단자 및 접지전압(VSS)의 단자 사이에서 직렬로 연결되고, 기준전류(Iref)를 생성할 수 있다. PMOS 트랜지스터(50_2)는 게이트단과 드레인단이 연결되어 포화영역에서 동작할 수 있다. NMOS 트랜지스터(50_3)는 게이트단에 제1 전원전압(VCCQ1)이 인가됨에 따라 PMOS 트랜지스터(50_2) 및 NMOS 트랜지스터(50_4)의 열화를 완화시킬 수 있다. NMOS 트랜지스터(50_4)는 지연신호(DLY)의 전압에 따라 턴온될 수 있다. NMOS 트랜지스터(50_5)는 입력신호(IN)의 전압에 따라 턴온될 수 있다.
PMOS 트랜지스터(50_6)는 기준전류(Iref)를 미러링하여 반전출력노드(nd_OB)에 제어전류(Ictr)를 공급할 수 있다. PMOS 트랜지스터(50_6)는 제2 전원전압(VCCQ2)의 단자 및 반전출력노드(nd_OB) 사이에 연결되고, PMOS 트랜지스터(50_6)의 게이트단은 PMOS 트랜지스터(50_2)의 게이트단과 연결될 수 있다. 기준전류(Iref)와 제어전류(Ictr) 간의 비는 PMOS 트랜지스터(50_2) 및 PMOS 트랜지스터(50_6)의 게이트 폭과 게이트 길이에 의해 다양하게 설정될 수 있다.
PMOS 트랜지스터(50_7)는 반전출력노드(nd_OB)의 전압에 따라 PMOS 트랜지스터들(50_2, 50_6)의 게이트단에 제2 전원전압(VCCQ2)를 인가함으로써, PMOS 트랜지스터들(50_2, 50_6)을 턴오프시킬 수 있다. PMOS 트랜지스터(50_7)는 제2 전원전압(VCCQ2)의 단자 및 PMOS 트랜지스터들(50_2, 50_6)의 게이트단 사이에 연결되고, PMOS 트랜지스터(50_7)의 게이트단은 반전출력노드(nd_OB)와 연결될 수 있다.
이에 따라, 제어전류공급회로(50)는 입력신호(IN)의 전압에 따라 출력노드(nd_O)의 전하를 방출하는 채널이 형성되기 전에 입력신호(IN)의 전압을 감지하여 출력노드(nd_O)의 전하를 공급하는 채널을 먼저 차단함으로써, 출력노드(nd_O)에서 출력되는 출력신호(OUT)의 듀티 비(duty ratio)를 개선할 수 있다.
도 5는 도 4에 도시된 레벨시프터(100)에 상이한 레벨을 가지는 제1 전원전압(VCCQ1) 및 제2 전원전압(VCCQ2)이 인가될 때 레벨시프터(100)의 동작을 설명하기 위한 그래프이다. 제1 전원전압(VCCQ1) 및 제2 전원전압(VCCQ2)의 레벨은 각각 1.8(V) 및 3.3(V)로 설정될 수 있다. 바이어스전압(Vbias)의 레벨은 1.38(V)로 설정될 수 있다.
입력신호(IN)의 전압이 제1 전원전압(VCCQ1)의 레벨에서 접지전압(VSS)의 레벨로 강하될 때, 전하방출회로(10)는 NMOS 트랜지스터(10_2)를 턴온시켜 반전내부노드(nd_ZB)의 전하를 접지전압(VSS)의 단자로 방출할 수 있다. 전압조정회로(30)는 반전내부노드(nd_ZB)의 전하가 방출될 때, NMOS 트랜지스터들(33_2, 35_2)을 턴온시켜 반전내부노드(nd_XB)의 전하를 반전내부노드(nd_ZB)로 방출할 수 있다. 전압조정회로(30)는 반전내부노드(nd_XB)의 전하가 방출될 때, 바이어스전압(Vbias)을 토대로 반전출력노드(nd_OB)의 전압을 바이어스전압(Vbias)의 레벨에 PMOS 트랜지스터(31_2)의 문턱전압을 더한 레벨로 조정할 수 있다. 보상전류공급회로(40)는 반전출력노드(nd_OB)의 전압이 바이어스전압(Vbias)의 레벨에 PMOS 트랜지스터(31_2)의 문턱전압을 더한 레벨을 유지하도록 반전출력노드(nd_OB)에 제2 보상전류(Icp2)를 공급할 수 있다.
전하공급회로(20)는 반전출력노드(nd_OB)의 전압에 따라 출력신호(OUT)가 출력되는 출력노드(nd_O)를 제2 전원전압(VCCQ2)으로 구동할 수 있다. 내부노드(nd_X)는 출력노드(nd_O)가 제2 전원전압(VCCQ2)으로 구동될 때, 제2 전원전압(VCCQ2)으로 구동될 수 있다. 전압조정회로(30)는 내부노드(nd_X)가 제2 전원전압(VCCQ2)으로 구동될 때, NMOS 트랜지스터(35_1)의 게이트단이 연결된 제어노드(nd_G)의 전압을 제2 전원전압(VCCQ2)의 레벨로 조정할 수 있다.
입력신호(IN)의 전압이 접지전압(VSS)의 레벨에서 제1 전원전압(VCCQ1)의 레벨로 상승될 때, 제어전류공급회로(50)는 전하공급회로(10)가 출력노드(nd_O)에 전하를 공급하는 동작을 중단하도록 반전출력노드(nd_OB)에 제어전류(Ictr)를 공급할 수 있다.
입력신호(IN)의 전압이 접지전압(VSS)의 레벨에서 제1 전원전압(VCCQ1)의 레벨로 상승될 때, 전하방출회로(10)는 NMOS 트랜지스터(10_1)를 턴온시켜 내부노드(nd_Z)의 전하를 접지전압(VSS)의 단자로 방출할 수 있다. 전압조정회로(30)는 내부노드(nd_Z)의 전하가 방출될 때, NMOS 트랜지스터(33_1)을 턴온시켜 내부노드(nd_Y)의 전하를 내부노드(nd_Z)로 방출할 수 있다. 전압조정회로(30)는 내부노드(nd_Y)의 전하가 방출될 때 NMOS 트랜지스터(35_1)을 턴온시킬 수 있다. 전압조정회로(30)는 제2 전원전압(VCCQ2)의 레벨로 조정된 제어노드(nd_G)의 전압을 토대로 NMOS 트랜지스터(35_1)의 드레인전류를 증가시킴으로써, 내부노드(nd_X)와 내부노드(nd_Y) 간의 전압 차(VXY)를 줄일 수 있다. 전압조정회로(30)는 내부노드(nd_X)가 접지전압(VSS)으로 구동될 때, NMOS 트랜지스터(35_1)의 게이트단이 연결된 제어노드(nd_G)의 전압을 제1 전원전압(VCCQ1)의 레벨로 조정할 수 있다.
전압조정회로(30)는 내부노드(nd_X)의 전하가 방출될 때, 출력노드(nd_O)의 전압을 바이어스전압(Vbias)의 레벨에 PMOS 트랜지스터(31_1)의 문턱전압(Vth)을 더한 레벨로 조정할 수 있다. 보상전류공급회로(40)는 출력노드(nd_O)의 전압이 바이어스전압(Vbias)의 레벨에 PMOS 트랜지스터(31_1)의 문턱전압(Vth)을 더한 레벨을 유지하도록 출력노드(nd_O)에 제1 보상전류(Icp1)를 공급할 수 있다.
도 6은 도 4에 도시된 레벨시프터(100)에 동일한 레벨을 가지는 제1 전원전압(VCCQ1) 및 제2 전원전압(VCCQ2)이 인가될 때, 레벨시프터(100)의 동작을 설명하기 위한 그래프이다. 제1 전원전압(VCCQ1) 및 제2 전원전압(VCCQ2)의 레벨은 1.8(V)로 동일하게 설정될 수 있다. 감지전압(Vdet)의 레벨은 제1 전원전압(VCCQ1) 및 제2 전원전압(VCCQ2)의 레벨이 동일할 때 1.8(V)로 설정될 수 있다.
입력신호(IN)의 전압이 제1 전원전압(VCCQ1)의 레벨에서 접지전압(VSS)의 레벨로 강하될 때, 전하방출회로(10)는 NMOS 트랜지스터(10_2)를 턴온시켜 반전내부노드(nd_ZB)의 전하를 접지전압(VSS)의 단자로 방출할 수 있다. 전압조정회로(30)는 반전내부노드(nd_ZB)의 전하가 방출될 때, 감지전압(Vdet)의 레벨에 따라 NMOS 트랜지스터들(37_3, 37_4)을 턴온시켜 반전출력노드(nd_OB)의 전하를 반전내부노드(nd_ZB)로 방출할 수 있다. 전하공급회로(20)는 반전출력노드(nd_OB)의 전압에 따라 출력노드(nd_O)를 제2 전원전압(VCCQ2)으로 구동할 수 있다.
입력신호(IN)의 전압이 접지전압(VSS)의 레벨에서 제1 전원전압(VCCQ1)의 레벨로 상승될 때, 전하방출회로(10)는 NMOS 트랜지스터(10_1)를 턴온시켜 내부노드(nd_Z)의 전하를 방출할 수 있다. 전압조정회로(30)는 내부노드(nd_Z)의 전하가 방출될 때, 감지전압(Vdet)의 레벨에 따라 NMOS 트랜지스터들(37_1, 37_2)를 턴온시켜 출력노드(nd_O)의 전하를 내부노드(nd_Z)로 방출할 수 있다.
도 7은 도 1에 도시된 레벨시프터(100)가 적용되는 전자장치(1000)의 일 예에 따른 도면이다. 도 7에 도시된 바와 같이, 전자장치(1000)는 레벨시프터(LEVEL SHIFTER)(100), 감지전압생성회로(Vdet GEN)(200), 바이어스생성회로(BIAS GEN)(300) 및 구동회로(400)를 포함할 수 있다. 전자장치(1000)는 전원패드들(미도시)로부터 제1 전원전압(VCCQ1), 제2 전원전압(VCCQ2) 및 접지전압(VSS)를 인가받을 수 있다.
레벨시프터(100)는 제1 전원전압(VCCQ1), 제2 전원전압(VCCQ2), 바이어스전압(Vbias), 감지전압(Vdet) 및 접지전압(VSS)을 토대로 입력신호(IN)의 전압 레벨을 조정하여 출력신호(OUT)로 출력할 수 있다.
감지전압생성회로(200)는 제1 전원전압(VCCQ1), 제2 전원전압(VCCQ2) 및 접지전압(VSS)을 인가받아 감지전압(Vdet)을 생성할 수 있다. 감지전압생성회로(200)는 제1 전원전압(VCCQ1) 및 제2 전원전압(VCCQ2)의 레벨이 동일한지에 따라 감지전압(Vdet)의 레벨을 달리 설정할 수 있다.
바이어스생성회로(300)는 제1 전원전압(VCCQ1), 제2 전원전압(VCCQ2) 및 접지전압(VSS)을 인가받아 바이어스전압(Vbias), 제1 인터페이스바이어스전압(Vbias_p), 제2 인터페이스바이어스전압(Vbias_n) 및 음바이어스전압(Vng)을 생성할 수 있다. 바이어스전압(Vbias), 제1 인터페이스바이어스전압(Vbias_p), 제2 인터페이스바이어스전압(Vbias_n) 및 음바이어스전압(Vng)의 레벨은 각각 실시예에 따라 다양하게 설정될 수 있다.
구동회로(400)는 제2 전원전압(VCCQ2)의 단자 및 접지전압(VSS)의 단자 사이에 직렬로 연결된 PMOS 트랜지스터들(400_1, 400_2) 및 NMOS 트랜지스터들(400_3, 400_4)을 포함할 수 있다. 구동회로(400)는 제1 인터페이스바이어스전압(Vbias_p), 제2 인터페이스바이어스전압(Vbias_n) 및 음바이어스전압(Vng)을 토대로 출력신호(OUT)의 전압에 따라 패드(500)와 연결된 노드(nd_E1)를 구동할 수 있다. PMOS 트랜지스터(400_1)는 제2 전원전압(VCCQ2)의 단자 및 노드(nd_E2) 사이에 연결되고, 출력신호(OUT)을 게이트단으로 입력받을 수 있다. PMOS 트랜지스터(400_2)는 노드(nd_E1) 및 노드(nd_E2) 사이에 연결되고, 제1 인터페이스바이어스전압(Vbias_p)을 게이트단으로 입력받을 수 있다. NMOS 트랜지스터(400_3)는 노드(nd_E1) 및 노드(nd_E3) 사이에 연결되고, 제2 인터페이스바이어스전압(Vbias_n)을 게이트단으로 입력받을 수 있다. NMOS 트랜지스터(400_4)는 노드(nd_E3) 및 접지전압(VSS)의 단자 사이에 연결되고, 음바이어스전압(Vng)을 게이트단으로 입력받을 수 있다.
100: 레벨시프터 10: 전하방출회로
20: 전하공급회로 30: 전압조정회로
31: 제1 전압조정회로 33: 제2 전압조정회로
35: 제3 전압조정회로 37a: 제1 조정동작제어회로
37b: 제2 조정동작제어회로 40: 보상전류공급회로
50: 제어전류공급회로 1000: 전자장치
200: 감지전압생성회로 300: 바이어스생성회로
400: 구동회로

Claims (20)

  1. 제1 전원전압을 토대로 입력신호를 수신하고, 상기 입력신호를 토대로 내부노드의 전하를 방출하는 전하방출회로;
    제2 전원전압을 토대로 출력신호가 출력되는 출력노드에 전하를 공급하는 전하공급회로; 및
    상기 내부노드 및 상기 출력노드 사이에 연결된 제1 MOS 트랜지스터를 포함하고, 상기 제1 MOS 트랜지스터에 인가되는 바이어스전압을 토대로 상기 출력노드의 전압을 조정하되, 상기 제1 전원전압과 상기 제2 전원전압의 레벨이 동일할 때 상기 바이어스전압을 토대로 상기 출력노드의 전압을 조정하는 동작을 중단하는 전압조정회로를 포함하는 레벨시프터.
  2. 제 1 항에 있어서, 상기 전압조정회로는
    상기 바이어스전압을 토대로 상기 출력노드의 전압을 상기 바이어스전압의 레벨에 상기 제1 MOS 트랜지스터의 문턱전압을 더한 레벨 이상으로 조정하는 레벨시프터.
  3. 제 2 항에 있어서, 상기 제1 MOS 트랜지스터는
    게이트단에 상기 바이어스전압이 인가되는 PMOS 트랜지스터로 구현되는 레벨시프터.
  4. 제 1 항에 있어서, 상기 전압조정회로는
    상기 내부노드 및 상기 출력노드 사이에서 상기 제1 MOS 트랜지스터와 병렬로 연결된 제2 MOS 트랜지스터를 포함하고, 상기 제2 MOS 트랜지스터의 게이트단은 감지전압이 인가되되, 상기 감지전압의 레벨은 상기 제1 전원전압과 상기 제2 전원전압의 레벨이 동일한지에 따라 달리 설정되는 레벨시프터.
  5. 제 1 항에 있어서,
    차단영역에서 동작하는 제3 MOS 트랜지스터를 포함하고, 상기 제3 MOS 트랜지스터를 토대로 누설전류를 생성하며, 상기 누설전류를 미러링하여 상기 출력노드에 보상전류를 공급하는 보상전류공급회로를 더 포함하는 레벨시프터.
  6. 제 1 항에 있어서,
    상기 전하방출회로는 상기 입력신호의 전압에 따라 상기 내부노드 및 반전내부노드 중 하나의 전하를 방출하고,
    상기 전하공급회로는 반전출력노드의 전압에 따라 상기 제2 전원전압을 토대로 상기 출력노드에 전하를 공급하며,
    상기 전압조정회로는 상기 반전내부노드 및 상기 반전출력노드 사이에 연결된 제4 MOS 트랜지스터를 포함하고, 상기 제4 MOS 트랜지스터의 게이트단에 인가되는 상기 바이어스전압을 토대로 상기 반전출력노드의 전압을 상기 바이어스전압의 레벨에 상기 제4 MOS 트랜지스터의 문턱전압을 더한 레벨 이상으로 조정하는 레벨시프터.
  7. 제 6 항에 있어서, 상기 전압조정회로는
    상기 제1 전원전압과 상기 제2 전원전압의 레벨이 동일할 때, 상기 바이어스전압을 토대로 상기 반전출력노드의 전압을 조정하는 동작을 중단하는 레벨시프터.
  8. 제 6 항에 있어서,
    상기 입력신호의 전압을 감지하여 상기 전하공급회로가 상기 출력노드에 전하를 공급하는 동작을 중단하도록 상기 반전출력노드에 제어전류를 공급하는 제어전류공급회로를 더 포함하는 레벨시프터.
  9. 제 1 항에 있어서, 상기 전압조정회로는
    상기 제1 MOS 트랜지스터 및 상기 내부노드 사이에 연결된 제5 MOS 트랜지스터를 포함하고, 상기 제5 MOS 트랜지스터의 게이트단에 인가되는 상기 제1 전원전압을 토대로 상기 내부노드의 전압을 상기 제1 전원전압의 레벨에서 상기 제5 MOS 트랜지스터의 문턱전압을 뺀 레벨 이하로 조정하는 레벨시프터.
  10. 제1 전원전압을 토대로 입력신호를 수신하고, 상기 입력신호를 토대로 내부노드의 전하를 방출하는 전하방출회로;
    제2 전원전압을 토대로 출력신호가 출력되는 출력노드에 전하를 공급하는 전하공급회로; 및
    상기 내부노드 및 상기 출력노드 사이에 연결된 제1 MOS 트랜지스터를 포함하고, 상기 출력노드와 연결된 상기 제1 MOS 트랜지스터의 일단의 전압을 감지하여 상기 제1 MOS 트랜지스터의 게이트단의 전압을 조정하는 전압조정회로를 포함하는 레벨시프터.
  11. 제 10 항에 있어서, 상기 전압조정회로는
    상기 제1 MOS 트랜지스터의 일단의 전압을 감지하여 상기 제1 MOS 트랜지스터의 게이트단의 전압을 상기 제1 전원전압 및 상기 제2 전원전압의 레벨 사이로 조정하는 레벨시프터.
  12. 제 10 항에 있어서, 상기 전압조정회로는
    상기 제1 MOS 트랜지스터의 일단이 상기 제2 전원전압으로 구동될 때, 상기 제1 MOS 트랜지스터의 게이트단이 연결된 제어노드의 전압을 상기 제2 전원전압의 레벨로 조정하는 레벨시프터.
  13. 제 12 항에 있어서, 상기 전압조정회로는
    상기 제1 MOS 트랜지스터의 일단 및 상기 제어노드 사이에 연결된 제2 MOS 트랜지스터를 포함하되, 상기 제2 MOS 트랜지스터의 게이트단은 상기 제1 전원전압이 인가되는 레벨시프터.
  14. 제 12 항에 있어서, 상기 전압조정회로는
    상기 제1 MOS 트랜지스터의 일단이 접지전압으로 구동될 때, 상기 제어노드의 전압을 상기 제1 전원전압의 레벨로 조정하는 레벨시프터.
  15. 제 14 항에 있어서, 상기 전압조정회로는
    상기 제1 전원전압의 단자 및 상기 제어노드 사이에 연결된 제3 MOS 트랜지스터를 포함하되, 상기 제3 MOS 트랜지스터의 게이트단은 상기 제1 MOS 트랜지스터의 일단과 연결되는 레벨시프터.
  16. 제 14 항에 있어서, 상기 전하방출회로는
    상기 입력신호의 전압에 따라 상기 내부노드의 전하를 상기 접지전압의 단자로 방출하는 레벨시프터.
  17. 제 10 항에 있어서,
    상기 전하방출회로는 상기 입력신호의 전압에 따라 상기 내부노드 및 반전내부노드 중 하나의 전하를 방출하고,
    상기 전하공급회로는 반전출력노드의 전압에 따라 상기 제2 전원전압을 토대로 상기 출력노드에 전하를 공급하며,
    상기 전압조정회로는 상기 반전내부노드 및 상기 반전출력노드 사이에 연결된 제4 MOS 트랜지스터를 포함하고, 상기 반전출력노드와 연결된 상기 제4 MOS 트랜지스터의 일단의 전압을 감지하여 상기 제4 MOS 트랜지스터의 게이트단의 전압을 조정하는 레벨시프터.
  18. 제 17 항에 있어서, 상기 전압조정회로는
    상기 제4 MOS 트랜지스터의 일단이 상기 제2 전원전압으로 구동될 때 상기 제4 MOS 트랜지스터의 게이트단이 연결된 반전제어노드의 전압을 상기 제2 전원전압의 레벨로 조정하고, 상기 제4 MOS 트랜지스터의 일단이 접지전압으로 구동될 때 상기 반전제어노드의 전압을 상기 제1 전원전압의 레벨로 조정하는 레벨시프터.
  19. 제 10 항에 있어서, 상기 전압조정회로는
    상기 내부노드 및 상기 제1 MOS 트랜지스터 사이에 연결된 제5 MOS 트랜지스터를 포함하고, 상기 제5 MOS 트랜지스터의 게이트단에 인가되는 상기 제1 전원전압을 토대로 상기 내부노드의 전압을 상기 제1 전원전압의 레벨에서 상기 제5 MOS 트랜지스터의 문턱전압을 뺀 레벨 이하로 조정하는 레벨시프터.
  20. 제 10 항에 있어서, 상기 전압조정회로는
    상기 출력노드 및 상기 제1 MOS 트랜지스터 사이에 연결된 제6 MOS 트랜지스터를 포함하고, 상기 제6 MOS 트랜지스터의 게이트단에 인가되는 바이어스전압을 토대로 상기 출력노드의 전압을 상기 바이어스전압의 레벨에 상기 제6 MOS 트랜지스터의 문턱전압을 더한 레벨 이상으로 조정하는 레벨시프터.
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