KR100607164B1 - 기준 전압 발생 회로 - Google Patents

Abstract

본 발명은 제1 전원전압을 입력하여 그 보다 소정레벨 낮은 제2 전원전압을 발생하는 기준전압 발생회로에 관한 것으로서, 상기 제1 전원전압을 제공하기 위한 전원전압 단자와, 접지전압 단자와, 기준전압을 출력하는 기준전압 단자와, 상기 전원전압 단자와 제1 접속점에 연결되어 전류를 공급하기 위한 제1 저항과, 상기 제1 접속점과 기준전압 단자에 연결된 제2 저항과, 기준전압 단자와 제2 접속점에 연결된 제3 저항과, 상기 제2 접속점과 접지전압 단자 사이에 연결되며 온도의 변화에 대하여 상기 제2 전원전압을 포지티브로 보상하기 위한 양의 온도 계수를 가지는 포지티브 온도 보상 수단과, 상기 포지티브 온도 보상 수단의 출력에 응답하여 온도 변화에 대하여 상기 제2 전원전압을 네거티브로 보상하기 위한 음의 온도 계수를 가지는 네거티브 온도 보상 수단으로 구성되어, 온도 변화에 따른 기준 전압 변화 비율이 감소된다는 특징이 있다.

Description

기준 전압 발생 회로{Reference voltage generation circuit}

도 1은 종래의 문턱 전압형 기준 전압 발생 회로,

도 2는 MOS 트랜지스터의 온도 특성을 나타내는 그래프,

도 3은 본 발명의 실시예에 따른 기준 전압 발생 회로,

도 4는 본 발명과 종래의 기준 전압 발생회로에 대한 온도 특성 비교 그래프.

<도면의 주요부분에 대한 부호의 설명>

R1, R2, R3 : 저항 M1, M2 : NMOS 트랜지스터

M3 : PMOS 트랜지스터

본 발명은 기준 전압 발생 회로에 관한 것으로서, 특히 포지티브 온도 계수와 네거티브 온도 계수의 차이를 극복하여 온도 변화에 따른 기준 전압의 변동을 효율적으로 보상하는 기준 전압 발생 회로에 관한 것이다.

반도체 집적회로에 있어서, 내부 동작전압을 안정적으로 유지하는 것은 소자의 신뢰성을 확보하는데 있어서 대단히 중요하다.

기준전압 발생회로는 이러한 필요성에 의해 외부 전원전압이 변동하더라도 이것이 칩 내부에 영향을 미치지 않고, 각 소자들이 안정적으로 고유의 기능을 발휘할 수 있도록 일정한 전압을 각 소자들에게 항상 공급하기 위한 회로이다.

일반적으로 기준전압 발생회로는 바이폴라(Bipolar)형 트랜지스터로 구성된 바이폴라형 기준전압 발생회로와, MOS형 트랜지스터로 구성된 MOS형 기준전압 발생회로가 있고, MOS형 기준전압 발생회로는 문턱전압(Vt) 기준전압 발생회로와, 문턱전압(Vt)차 기준전압 발생회로와, 열전압 기준전압 발생회로가 있다.

상기 MOS형 문턱전압(Vt) 기준전압 발생회로는 MOS 트랜지스터의 드레인과 게이트를 연결함으로써 그 문턱전압에 해당되는 전압을 기준 전압으로 발생시키는 회로이다. 그러나, MOS형 트랜지스터의 문턱전압은 외부의 온도 조건 또는 공정 조건 등의 변화에 의해 변화한다. 즉, MOS형 트랜지스터를 이용한 기준전압 발생회로의 경우 온도 조건 또는 공정 조건 등의 변화에 의한 자체적인 불안정 요인을 갖고 있다.

따라서, 종래에는 온도 계수가 "+"인 포지티브 온도 보상회로와 온도 계수가 "-"인 네거티브 온도 보상회로를 기준전압의 출력단에 연결하여 외부 온도 변화에 따른 기준 전압의 불안정 요인을 줄이고자 하였다.

도 1은 온도 보상 효과를 갖도록 구성한 종래의 문턱전압(Vt)형 기준전압 발생회로도이다.

도 1을 참조하면 종래의 문턱전압(Vt)형 기준전압 발생회로는 전원전압(V_cc) 을 제공하기 위한 전원전압 단자와, 접지전압(V_ss) 단자와, 기준전압을 출력하는 기준전압(V_ref) 단자와, 전류를 공급하기 위한 제1저항(R1)과, 출력 전압을 분압하기 위한 제2저항(R2)과, 제1 및 제2 NMOS 트랜지스터(M1, M2)와, PMOS 트랜지스터(M3)로 구성된다.

상기 제1저항(R1)은 전원전압 단자와 기준 전압 단자 사이에 연결되어 상기 제2저항(R2) 및 다수개의 MOS 트랜지스터들(M1, M2, M3)로 전류를 공급한다. 상기 제2저항(R2)은 기준 전압 단자와 제1접속점(n1) 사이에 연결되어 기준 전압 단자와 접지 전압 단자 사이에서 발생되는 전압을 분압하여 출력하도록 한다.

상기 제1 NMOS 트랜지스터(M1)는 상기 제1접속점(n1)과 상기 제2접속점(n2)사이에 드레인과 소오스가 연결되고 기준 전압 단자에 게이트가 연결되고, 상기 제2 NMOS 트랜지스터(M2)는 상기 제2접속점(n2)과 접지전압 단자 사이에 드레인과 소오스가 연결되고 전원전압 단자에 게이트가 연결되며, 상기 PMOS 트랜지스터(M3)는 기준전압 단자와 접지전압 단자 사이에 소오스와 드레인이 연결되고 상기 제1접속점(n1)에 게이트가 연결된다.

이 때, 제1 및 제2 NMOS 트랜지스터(M1, M2)의 '온(on)' 저항을 R_eq 라하고, 상기 PMOS 트랜지스터(M3)의 문턱전압을 |V_TP|라 하면, 상기와 같은 종래의 기준 전압 발생회로에 의해 발생되는 기준 전압은 (수학식 1)과 같다.

(수학식 1)을 참조하면 |V_TP|의 온도 계수는 '-'이고, 상기 R_eq의 온도 계수는 '+'이므로 이들간의 상호 작용에 의해 외부의 온도 변화가 기준 전압에 미치는 영향을 상쇄시킴으로써 외부 온도 의존성을 상쇄시키도록 한다.

도 2는 MOS 트랜지스터의 온도 특성 곡선으로서, 도 2를 참조하여 종래에 온도 보상 수단으로 사용된 상기 PMOS 트랜지스터 및 NMOS 트랜지스터의 온도 특성을 살펴보면 다음과 같다.

도 2a는 NMOS 트랜지스터의 온도 특성 곡선으로서 외부의 온도가 T1에서 T2로 증가할 때 NMOS 트랜지스터의 게이트-소오스간 전압(문턱전압)(V_gs)과 드레인-소오스간 전류(I_ds)의 변화량을 나타내고, 도 2b는 PMOS 트랜지스터의 온도 특성 곡선으로서 외부의 온도가 T1에서 T2로 증가할 때 PMOS 트랜지스터의 게이트-소오스간 전압(문턱전압)(V_gs)과 드레인-소오스간 전류(I_ds)의 변화량을 나타낸다.

도 2a를 참조하면 NMOS 트랜지스터의 경우 NMOS 트랜지스터의 문턱전압(V_gs)이 0.8V가 되는 지점(P1)에서 온도 T1과 T2에서의 특성곡선이 만나고, 통상 기준 전압으로 사용하는 1.1V 부근에서는 온도 T1과 T2에서의 일정량(△In)의 전류차가 발생하는 것을 볼 수 있다.

도 2b를 참조하면 PMOS 트랜지스터의 경우 PMOS 트랜지스터의 문턱전압(V_gs) 이 1.7V가 되는 지점(P2)에서 온도 T1과 T2에서의 특성곡선이 만나고, 통상 기준 전압으로 사용하는 1.1V 부근에서는 온도 T1과 T2에서의 일정량(△Ip)의 전류차가 발생하는 것을 볼 수 있다.

그런데, 통상 기준 전압으로 사용하는 1.1V 부근에서 온도 변화에 의한 NMOS 트랜지스터 및 PMOS 트랜지스터의 전류차를 비교해보면 PMOS 트랜지스터의 전류차(△Ip)가 NMOS 트랜지스터의 전류차(△In)보다 크다.

따라서, 도 1과 같은 구성을 갖는 기준 전압 발생 회로의 시뮬레이션(simulation) 결과 이러한 PMOS와 NMOS 트랜지스터의 온도 특성 차이는 실제 -5℃와 125℃에서 기준 전압이 1.1V 목표치에서 0.1V의 차이를 나타낸다.

이는 1차적으로 발생된 전압을 그대로 기준전압으로 사용할 경우 별 문제가 없지만, 1차적으로 발생된 전압을 입력으로 2배 또는 3배되는 기준전압을 만들 필요가 있을 경우 문제가 심각해진다.

따라서, 본 발명에서는 상기와 같은 문제점을 해결하기 위해 포지티브 온도 계수와 네거티브 온도 계수의 차이를 극복함으로써, 온도 변화에 따른 기준 전압의 변동을 효율적으로 보상하도록 하는 것을 목적으로 한다.

상기와 같은 목적을 달성하기 위해 본 발명에서는 제1 전원전압을 입력하여 그 보다 소정레벨 낮은 제2 전원전압을 발생하는 기준전압 발생회로에 있어서, 상기 제1 전원전압을 제공하기 위한 전원전압 단자와, 접지전압 단자와, 기준전압을 출력하는 기준전압 단자와, 상기 전원전압 단자와 제1 접속점에 연결되어 전류를 공급하기 위한 제1 저항과, 상기 제1 접속점과 제2 접속점 사이에 직렬로 연결되어 상기 제1 접속점과 제2 접속점 사이의 전압을 분압하여 상기 기준전압 단자로 출력하는 제2 및 제3 저항과, 상기 제2 접속점과 접지전압 단자 사이에 연결되며 온도의 변화에 대하여 상기 제2 전원전압을 포지티브로 보상하기 위한 양의 온도 계수를 가지는 포지티브 온도 보상 수단과, 상기 포지티브 온도 보상 수단의 출력에 응답하여 온도에 변화에 대하여 상기 제2 전원전압을 네거티브로 보상하기 위한 음의 온도 계수를 가지는 네거티브 온도 보상 수단으로 구성된 것을 특징으로 한다.

이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.

도 3은 본 발명의 실시예에 따른 기준 전압 발생 회로이고, 도 4는 본 발명과 종래의 기준 전압 발생회로에 대한 온도 특성 비교 그래프이다.

도 3을 참조하면, 본 발명의 기준 전압 발생회로는 외부에서 입력되는 전원전압(V_cc)을 제공하기 위한 전원전압 단자와, 접지전압(V_ss) 단자와, 기준전압(V_ref)을 출력하는 기준전압 단자와, 제1 내지 제3 저항(R1, R2, R3)과, 양의 온도 계수를 가지고 외부 온도를 포지티브로 보상하는 포지티브 온도 보상 수단(32)과, 음의 온도 계수를 가지고 외부 온도를 네거티브로 보상하는 네거티브 온도 보상 수단(34)으로 구성된다.

상기 제1 저항(R1)은 상기 전원전압 단자와 제1 접속점(n1)에 연결되어 다른 구성 요소들(R2, R3, M1, M2, M3)로 전류를 공급한다. 상기 제2 및 제3 저항(R2, R3)은 상기 제1 접속점(n1)과 제2 접속점(n2) 사이에 직렬로 연결되어 상기 제1 접속점(n1)과 제2 접속점(n2) 사이의 전압을 분압한 후, 상기 기준전압 단자로 출력한다.

상기 포지티브 온도 보상 수단(32)은 제2 접속점(n2)과 접지전압 단자 사이에 연결되며 기준 전압으로 출력될 전압을 외부 온도 변화에 대하여 포지티브로 보상하기 위해 양의 온도 계수를 가지고 동작한다. 상기 포지티브 온도 보상 수단(32)은 상기 제2 접속점(n2)과 제3 접속점(n3) 사이에 드레인-소오스가 연결되고 게이트가 상기 제1 접속점(n1)에 연결된 제1 NMOS 트랜지스터(M1)와, 상기 제3 접속점(n3)과 접지전원 사이에 드레인-소오스가 연결되고 게이트가 전원 전압(Vcc)에 연결된 제2 NMOS 트랜지스터(M2)로 구성된다.

한편,네거티브 온도 보상 수단(34)은 상기 포지티브 온도 보상 수단(32)의 출력에 응답하여 기준 전압으로 출력될 전압을 외부 온도 변화에 대하여 네거티브로 보상하기 위해 음의 온도 계수를 가지고 동작하는 네거티브 온도 보상 수단(34)으로 구성된다. 상기 네거티브 온도 보상 수단(34)은 상기 제1 접속점(n1)과 접지전원 (Vss)사이에 소오스-드레인이 연결되고, 상기 게이트가 제2 접속점(n2)에 연결된 PMOS 트랜지스터(M3)로 구성된다.

이와 같은 본 발명의 기준 전압 발생회로는 종래의 방법으로 발생되는 기준 전압을 두 개의 저항(R2, R3)에 의해 분압하여 출력함으로써, 종래에 비해 좀 더 안정된 기준 전압을 출력하는 것을 특징으로 한다.

즉, 제1 및 제2 NMOS 트랜지스터(M1, M2)의 '온(on)' 저항을 R_eq 라하고, 상기 PMOS 트랜지스터(M3)의 문턱전압을 |V_TP|라 하면, 상기와 같은 본 발명의 기준 전압 발생회로에 의해 발생되는 기준 전압은 (수학식 2)와 같다.

(수학식 2)를 참조하면 |V_TP|의 온도 계수는 '-'이고, 상기 R_eq의 온도 계수는 '+'이므로 이들간의 상호 작용에 의해 외부의 온도 변화가 기준 전압에 미치는 영향을 상쇄시킴으로써 외부 온도 의존성을 상쇄시키며, 제2저항(R2) 및 제3저항(R3)에 의해 이미 설정된 기준 전압을 한번 더 분압함으로써, 외부 온도 변화에 따른 기준 전압의 변화 폭을 감소시킨다. 즉, 외부 온도 변화에 둔감한 기준 전압값을 발생시킨다.

도 4는 본 발명과 종래의 기준 전압 발생회로에 대한 온도 특성 비교 그래프이다. 도 4를 참조하여 같은 온도 조건하에서 종래의 기준 전압 발생 회로와 본 발명의 기준 전압 발생 회로에서 발생되는 기준 전압을 비교하면 다음과 같다.

도 4의 그룹 'A'는 온도 변화에 따라 종래의 기준 전압 발생 회로에서 발생되는 기준 전압에 대한 파형이고, 그룹 'B'는 종래와 같은 온도 변화 조건에서 본 발명의 기준 전압 발생 회로에서 발생되는 기준 전압에 대한 파형이고, 그룹 'C'는 기준 전압 발생을 위해 본 발명과 종래의 기준 전압 발생 회로에 공통적으로 포함 되는 PMOS의 게이트 단으로 입력되는 전압의 파형이다.

상기 그룹 'A, B, C'의 파형을 참조하면, PMOS로 입력되는 전압의 경우 온도가 상승함에 따라 점차로 증가(그룹 'C')하며, 종래의 기준 전압 발생회로에서 출력되는 기준 전압(그룹 'A')과 본 발명의 기준 전압 발생회로에서 출력되는 기준 전압(그룹 'B')은 상기 PMOS로 입력되는 전압에 영향을 받아 온도가 상승함에 따라 점차로 감소한다.

그런데, 종래의 기준 전압 발생회로에서 출력되는 기준 전압(그룹 'A')은 약 1.3V 부근에서 0.1V 정도의 변동폭을 가지고 출력되는 반면, 본 발명의 기준 전압 발생 회로에서 출력되는 기준 전압(그룹 'C')은 약 1.1V 부근에서 상대적으로 적은 변동폭을 가지고 출력된다.

상기와 같은 본 발명은 기준 전압 발생회로는 복수개의 저항에 의해 1차적으로 발생된 기준 전압을 분압 출력하여 포지티브 온도 계수와 네거티브 온도 계수의 차이를 극복하도록 함으로써, 외부 온도 변화에 따른 기준 전압 변화 비율을 감소하여 좀 더 안정적인 기준 전압을 발생시킨다는 장점이 있다.

Claims (3)

1. 제1 전원전압을 입력하여 그 보다 소정 레벨 낮은 제2 전원전압을 발생하는 기준전압 발생회로에 있어서,

   상기 제1 전원전압을 제공하기 위한 전원전압 단자와,

   접지전압 단자와,

   기준전압을 출력하는 기준전압 단자와,

   상기 전원전압 단자와 제1 접속점에 연결되어 전류를 공급하기 위한 제1 저항과,

   상기 제1 접속점과 제2 접속점 사이에 직렬로 연결되어 상기 제1 접속점과 제2 접속점 사이의 전압을 분압하여 상기 기준전압 단자로 출력하는 제2 및 제3 저항과,

   상기 제2 접속점과 접지전압 단자 사이에 연결되며, 외부 온도 변화에 대한 상기 제2 전원전압의 변화를 포지티브로 보상하기 위해 양의 온도 계수를 가지고 동작하는 포지티브 온도 보상 수단과,

   상기 포지티브 온도 보상 수단의 출력에 응답하여 외부 온도 변화에 대한 상기 제2 전원전압의 변화를 네거티브로 보상하기 위해 음의 온도 계수를 가지고 동작하는 네거티브 온도 보상 수단으로 구성된 것을 특징으로 하는 기준 전압 발생 회로.
2. 제1항에 있어서, 상기 포지티브 온도 보상 수단은

   상기 제2 접속점과 제3 접속점 사이에 드레인-소오스가 연결되고, 게이트가 상기 제1 접속점에 연결된 제1 NMOS 트랜지스터와,

   상기 제3 접속점과 접지전원 사이에 드레인-소오스가 연결되고, 게이트가 제1 전원 전압에 연결된 제2 NMOS 트랜지스터로 구성된 것을 특징으로 하는 기준 전압 발생 회로.
3. 제1항에 있어서, 상기 네거티브 온도 보상 수단은

   상기 제1 접속점과 접지전원 사이에 소오스-드레인이 연결되고,

   상기 게이트가 제2 접속점에 연결된 PMOS 트랜지스터로 구성된 것을 특징으로 하는 기준 전압 발생 회로.

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