KR19980043784A - 외부전압에 둔감한 백바이어스전압 레벨 감지기 - Google Patents

외부전압에 둔감한 백바이어스전압 레벨 감지기 Download PDF

Info

Publication number
KR19980043784A
KR19980043784A KR1019960061761A KR19960061761A KR19980043784A KR 19980043784 A KR19980043784 A KR 19980043784A KR 1019960061761 A KR1019960061761 A KR 1019960061761A KR 19960061761 A KR19960061761 A KR 19960061761A KR 19980043784 A KR19980043784 A KR 19980043784A
Authority
KR
South Korea
Prior art keywords
voltage
bias voltage
pull
transistor
back bias
Prior art date
Application number
KR1019960061761A
Other languages
English (en)
Other versions
KR100234701B1 (ko
Inventor
박진석
김태훈
Original Assignee
문정환
엘지반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체 주식회사 filed Critical 문정환
Priority to KR1019960061761A priority Critical patent/KR100234701B1/ko
Priority to DE19725459A priority patent/DE19725459B4/de
Priority to US08/890,601 priority patent/US5886567A/en
Priority to JP9332917A priority patent/JPH10178318A/ja
Publication of KR19980043784A publication Critical patent/KR19980043784A/ko
Application granted granted Critical
Publication of KR100234701B1 publication Critical patent/KR100234701B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G01R19/16504—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed
    • G01R19/16519—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the components employed using FET's
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G01R19/16533—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application
    • G01R19/16538—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies
    • G01R19/16552—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies in I.C. power supplies

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dram (AREA)
  • Dc-Dc Converters (AREA)
  • Amplifiers (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명의 외부전압(VCC)에 둔감한 백바이어스전압 레벨 감지기는 외부전압(VCC)의 변화에 둔감하도록 하기 위해 외부전압(VCC)과 일정한 전압차를 유지하는 기준전압(VRFF)을 발생시키는 기준전압 발생기를 피모스 풀업 트랜지스터의 게이트에 연결하여 바이어싱하므로 백바이어스전압(VBB)을 일정하게 유지하여 엔모스 풀다운 트랜지스터의 문턱전압(VT)의 변화가 없기 때문에 엔모스 풀다운 트랜지스터의 스피드를 유지하고, 입력을 제대로 래치한다.
또한, 높은 전압(VPP)이 인가되어야하는 엔모스 풀다운 트랜지스터의 접합(Junction) 신뢰성을 향상시키는 효과가 있다.

Description

외부전압에 둔감한 백바이어스전압 레벨 감지기
본 발명은 백바이어스전압 레벨 감지기에 관한 것으로, 특히 외부전압 변화에 대하여 일정한 백바이어스전압을 유지하고, 엔모스 풀다운 트랜지스터의 접합 신뢰성을 향상시킬 수 있는 외부전압에 둔감한 백바이어스전압 레벨 감지기에 관한 것이다.
도 1 에 도시된 바와 같이 일반적인 백바이어스전압 발생기는 백바이어스전압(VBB)이 입력되어 발진인에이블신호(OSCEN)가 발생되는 백바이어스전압 레벨 감지기(1)와, 상기 발진인에이블신호(OSCEN)가 입력되어 일정한 주기의 펄스신호(OSC)가 발생되는 백바이어스전압 발진기(Oscillator)(2)와, 상기 펄스신호(OSC)가 입력되어 백바이어스전압(VBB)이 발생되는 백바이어스전압 펌프(Pump)(3)로 구성된다.
이와 같이 구성된 일반적인 백바이서스전압 발생기의 동작을 상세히 설명하면 다음과 같다.
백바이어스전압 레벨 감지기(1)는 백바이어스전압(VBB)이 원하는 레벨이 될 때까지 발진인에이블신호(OSCEN)를 발생시키고, 백바이서스전압 발진기(2)는 상기 발진인에이블신호(OSCEN)가 입력되어 일정한 주기의 펄스신호(OSC)를 발생시키며, 백바이어스전압 펌프(3)는 상기 백바이어스전압 발진기(2)에서 출력된 펄스신호(OSC)가 입력되어 (-)전하를 기판에 펌핑(Pumping)한다.
도 2 에 도시된 바와 같이 일반적인 백바이어스전압 레벨 감지기는 접지전압(VSS)과 백바이어스전압(VBB) 사이에 직렬로 연결된 저항(R1, R2)과, 외부전압(VCC)과 백바이어스전압(VBB) 사이에 직렬로 연결된 풀업 저항(R3) 및 엔모스 풀다운 트랜지스터(N)와, 풀업 저항(R3) 및 엔모스 풀다운 트랜지스터(N)의 드레인에 공통으로 직렬 연결된 인버터(IN1, IN2)로 구성된다.
이때 상기 엔모스 풀다운 트랜지스터(N)의 게이트는 상기 저항(R1, R2) 사이에 연결된다.
이와 같이 구성된 일반적인 백바이어스전압 레벨 감지기의 동작을 첨부된 도면을 참조해서 설명하면 다음과 같다.
먼저, 직렬 연결된 저항(R1, R2)은 백바이어스전압(VBB)을 배분하여 엔모스 풀다운 트랜지스터(N)를 바이어싱한다.
만약 백바이어스전압(VBB)이 변하면, 엔모스 풀다운 트랜지스터(N)의 게이트-소스전압(VGS1)이 변하게 된다.
이때, 풀업 저항(R3)에 흐르는 전류(IR3)는 풀업 저항(R3)과 엔모스 풀다운 트랜지스터(N) 사이의 전압(V21)과 외부전압(VCC)의 전압차에 따라 다음 식과 같이 표현된다.
상기 식에서 보듯이 풀업 저항(R3)에 흐르는 전류(IR3)는 외부전압(VCC)에 따라 변한다.
엔모스 풀다운 트랜지스터(N)의 게이트-소스 전압(VGS1)이 감소해서 전류(IN)가 풀업 저항(R3)에 흐르는 전류(IR3) 보다 작아지면, 엔모스 풀다운 트랜지스터(N)의 전류 구동 능력이 작아지기 때문에 노드(21)는 고전위가 된다.
이때, 발진인에이블신호(OSCEN)는 고전위가 되기 때문에 도 1 에 도시된 백바이어스전압 발진기(2)는 펄스신호(OSC)를 발생시킨다.
상기 펄스신호(OSC)가 백바이어스전압 펌프(3)에 입력되면 펌핑 작용에 의해 (-)전하를 기판에 공급하기 때문에 결국 백바이어스전압(VBB)의 절대값이 커진다.
따라서, 백바이어스전압(VBB)의 절대값이 커지고, 엔모스 풀다운 트랜지스터(N)의 게이트-소스 전압(VGS1)이 증가해서 전류(IN)가 풀업 저항(R3)에 흐르는 전류(IR3) 보다 커지게 되어 노드(21)는 저전위가 된다.
이때, 상기 발진인에이블신호(OSCEN)는 저전위가 되기 때문에 백바이어스전압 발진기(2)는 펄스신호(OSC)를 발생시키지 않고, 백바이어스전압 펌프(3) 또한 동작하지 않게 된다.
도 3 에 도시된 바와 같이 종래 기술의 백바이어스전압 레벨 감지기는 도 2에서 도시된 일반적인 백바이어스전압 레벨 감지기의 풀업 저항(R3) 대신에 게이트가 접지전압(VSS)에, 드레인이 엔모스 풀다운 트랜지스터(N)의 드레인에, 소스가 외부전압(VCC)에 연결된 피모스 풀업 트랜지스터(P)가 사용되어 구성된다.
이와 같이 구성된 종래 기술의 백바이어스전압 레벨 감지기의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
먼저, 직렬 연결된 2개의 저항(R1, R2)은 백바이어스전압(VBB)을 배분하여 엔모스 풀다운 트랜지스터(N)를 바이어싱한다.
이때, 백바이어스전압(VBB)이 변하면, 엔모스 풀다운 트랜지스터(N)의 게이트-소스전압(VGS1)이 변하게 되며, 피모스 풀업 트랜지스터(P)의 드레인 전류(IP)는 다음과 같다.
여기서, VGS2는 피모스 풀업 트랜지스터(P)의 게이트-소스 전압이고, 그 값은 (-VCC)와 같다.
따라서, 피모스 풀업 트랜지스터(P)의 드레인 전류(IP)는 외부전압(VCC)에 따라 변한다.
엔모스 풀다운 트랜지스터(N)의 게이트-소스 전압(VGS1)이 감소해서 전류(IN)가 피모스 풀업 트랜지스터(P)의 드레인 전류(IP)보다 작아지면, 엔모스 풀다운 트랜지스터(N)의 전류 구동 능력이 작아지기 때문에 노드(31)는 고전위가 된다.
이때, 발진인에이블신호(OSCEN)는 고전위가 되어 도 1 에 도시된 백바이어스전압 발진기(2)는 펄스신호(OSC)를 발생시킨다.
따라서, 상기 펄스신호(OSC)가 백바이어스전압 펌프(3)에 입력되면 펌핑 작용에 의해 (-)전하를 기판에 공급하기 때문에 결국 백바이어스전압(VBB)의 절대값이 커진다.
백바이어스전압(VBB)의 절대값이 커지면, 엔모스 풀다운 트랜지스터(N)의 게이트-소스 전압(VGS1)이 증가하고, 엔모스 풀다운 트랜지스터(N)의 전류(IN)가 많이 흐르게 된다.
만약 엔모스 풀다운 트랜지스터(N)의 전류(IN)가 피모스 풀업 트랜지스터(P)의 드레인 전류(IP)보다 크면, 노드(31)는 저전위가 된다.
이때, 상기 발진인에이블신호(OSCEN)는 저전위가 되어 백바이어스전압 발진기(2)는 펄스신호(OSC)를 발생시키지 않게 되어, 백바이어스전압 펌프(3)가 (-)전하를 기판에 펌핑하지 않는다.
도 4에 도시된 바와 같이 백바이어스전압(VBB)의 절대값이 커지면, 즉 백바이어스전압(VBB)이 마이너스(-)로 더 내려가면, 엔모스 풀다운 트랜지스터(N)의 문턱전압(VT)이 상승한다.
문턱전압(VT)은 다음 식으로 표현된다.
여기서, VTO는 초기 상태의 문턱전압이고, Vsb는 소스와 기판 사이의 전압이며, γ는 기판의 도핑에 기인한 상수(일반적으로 0.4γ1.2)이다.
문턱전압(VT)의 상승은 종래 기술의 백바이어스전압 레벨 감지기의 엔모스 풀다운 트랜지스터(N)의 스피드를 떨어지게 한다.
따라서, 종래 기술의 백바이어스전압 레벨 감지기는 입력을 제대로 래치(latch)하지 못하게 되고, 또한 높은 전압(VPP)이 인가되어야 하는 엔모스 풀다운 트랜지스터의 접합(Junction)에 대해 높은 전계가 가해지므로 트랜지스터의 신뢰성이 떨어지는 문제점이 발생한다.
따라서 본 발명의 목적은 외부전압(VCC)의 변화에 관계없이 피모스 풀업 트랜지스터(P)의 전류를 일정하게 유지시킴으로써 백바이어스전압(VBB)을 일정하게 유지하여 엔모스 풀다운 트랜지스터의 문턱전압(VT)의 변화가 없으므로 압력을 엔모스 풀다운 트랜지스터의 스피드를 유지하고 입력을 제대로 래치하는 것이다.
본 발명의 또다른 목적은 높은 전압(VPP)이 인가되어야 하는 엔모스 풀다운 트랜지스터의 접합 신뢰성을 향상시키는 것이다.
상기 목적을 달성하기 위하여 본 발명의 외부전압(VCC)에 둔감한 백바이어스전압레벨 감지기는 접지전압(VSS)과 백바이어스전압(VBB) 사이에 직렬 연결된 저항(R1, R2)과, 게이트가 상기 저항(R1, R2) 사이에, 소스가 백바이어스전압(VBB)에 연결된 풀다운 트랜지스터(N)와, 게이트가 기준전압 발생기(60)에, 소스가 외부전압(VCC)에, 드레인이 상기 풀다운 트랜지스터(N)의 드레인에 연결된 풀업 트랜지스터(P)와, 상기 풀다운 트랜지스터의 드레인과 풀업 트랜지스터의 드레인에 공통으로 직렬 연결된 인버터(IN1, IN2)로 구성된다.
도 1 은 일반적인 백바이어스전압 발생기의 블럭도.
도 2 는 일반적인 백바이어스전압 레벨 감지기의 회로도.
도 3 은 종래 기술의 백바이어스전압 레벨 감지기의 회로도.
도 4 는 도 3 에 있어서, 백바이어스전압(VBB)에 따른 엔모스 트랜지스터(N)의 문턱전압(VT)의 변화를 나타낸 그래프.
도 5 는 본 발명의 백바이어스전압 레벨 감지기의 회로도.
도 6은 도 5 에 있어서, 기준전압 발생기의 회로도.
도 7 은 도 5 에 있어서, 외부전압(VCC)과 기준전압(VRFF)의 관계를 나타낸 그래프.
도 8 은 도 2, 도 3, 도 5 에 있어서, 외부전압(VCC)에 따른 백바이어스전압 레벨 감지기의 특성도.
*도면의 주요 부분에 대한 부호의 설명*
60:기준전압 발생기62:엔모스 전류미러
63:피모스 전류미러21, 31, 51, 61:노드
R1, R2, R3, R4:저항IN1, IN2:인버터
N, N1, N2:엔모스 트랜지스터P, P1, P2:피모스 트랜지스터
도 5에 도시된 바와 같이 본 발명의 외부전압에 둔감한 백바이어스전압 레벨 감지기는 도 3 에 도시된 종래 기술의 백바이어스전압 레벨 감지기에서 피모스 풀업 트랜지스터(P)의 게이트에 접지전압(VSS) 대신 기준전압 발생기(60)가 연결되어 구성된다.
상기 본 발명의 외부전압에 둔감한 백바이어스전압 레벨 감지기의 동작을 첨부된 도면을 참조하여 설명하면 다음과 같다.
피모스 풀업 트랜지스터(P)의 게이트에 외부전압(VCC)과 일정한 전압차를 갖는 기준전압(VREF)을 연결함으로써 피모스 풀업 트랜지스터(P)의 게이트-소스 전압(VGS2)이 외부전압(VCC)에 관계없이 일정하게 유지된다.
따라서, 피모스 풀업 트랜지스터(P)의 드레인 전류(IP')가 다음의 식과 같이 표현된다.
여기서, VCC-VREF는 일정하므로 외부전압(VCC)과 무관하게 일정한 전류(IP')가 흐른다.
한편, 직렬 연결된 2 개의 저항(R1, R2)이 백바이어스전압(VBB)을 배분하여 엔모스 풀다운 트랜지스터(N)를 바이어싱하게 된다.
상기 엔모스 풀다운 트랜지스터(N)의 게이트-소스 전압(VGS1)이 감소하면, 엔모스 풀다운 트랜지스터의 드레인 전류(IN)가 감소한다.
이때, 엔모스 풀다운 트랜지스터의 드레인 전류(IN)가 감소해서 일정한 전류(IP')보다 작아지면, 엔모스 풀다운 트랜지스터(N)의 전류 구동 능력이 작아지므로 노드(51)가 고전위가 된다.
따라서, 발진인에이블신호(OSCEN)는 고전위가 되어 도 1 에 도시된 백바이어스전압 발진기(2)는 펄스신호(OSC)를 발생시킨다.
상기 펄스신호(OSC)가 백바이어스전압 펌프(3)에 입력되어 펌핑 작용에 의해 (-)전하를 기판에 공급하기 때문에 결국 백바이어스전압(VBB)의 절대값이 커진다.
백바이어스전압(VBB)의 절대값이 커지면, 엔모스 풀다운 트랜지스터(N)의 게이트-소스 전압(VGS1)과 엔모스 풀다운 트랜지스터의 드레인 전류(IN)가 증가한다.
만약, 엔모스 풀다운 트랜지스터의 드레인 전류(IN)가 증가해서 일정한 전류(IP')보다 커지면, 노드(51)는 저전위가 된다.
이때, 상기 발진인에이블신호(OSCEN)는 저전위가 되어 백바이어스전압 발진기(2)는 펄스신호(OSC)를 발생시키지 않아 백바이어스전압 펌프(3)가 (-)전하를 기판에 펌핑하지 않게 된다.
상기 기준전압 발생기(60)는 (Analog MOS Integrated Circuits for signal processing, Roubik Gregorian, Gabor Co Temes 공저, p. 127의 바이어스 회로(Bias Circuit) 참조) 도 6에 도시된 바와 같이 2 개의 엔모스 트랜지스터(N1, N2)의 게이트가 공통으로 상기 제 2 엔모스 트랜지스터(N2)의 드레인에, 소스는 접지전압(VSS)에 연결된 엔모스 전류 미러(Current Mirror)(62)와, 2 개의 피모스 트랜지스터(P1, P2)의 게이트가 공통으로 상기 제 1 피모스 트랜지스터(P1)의 드레인에, 제 1 피모스 트랜지스터(P1)의 소스는 외부전압(VCC)에 연결된 피모스 전류 미러(63)와, 제 2 피모스 트랜지스터(P2)의 소스와 외부전압(VCC) 사이에 연결된 저항(R4)으로 구성된다.
이와 같이 구성된 기준전압 발생기(60)의 동작을 도 6 을 참조하여 설명하면 다음과 같다.
기준전압 발생기(60)에서 2 개의 엔모스 트랜지스터(N1, N2)는 동일한 트랜지스터이다.
즉, WN51=WN52, LN51=LN52이다.
따라서, 기준전압 발생기(60)에서 2 개의 엔모스 트랜지스터(N1, N2)의 게이트-소스 전압은 동일하다.
따라서, 기준전압 발생기(60)에서 2 개의 엔모스 트랜지스터(N1, N2)의 드레인 전류는 바이어스 전류(Ibias)와 같게된다.
제 2 엔모스 트랜지스터로 공급되는 전류가 흐를 수 있는 통로는 제 2 피모스 트랜지스터(P2)를 통한 통로뿐이므로 상기 피모스 트랜지스터(P2)의 드레인 전류가 바이어스 전류(Ibias)가 된다.
상기 바이어스 전류(Ibias)에 의해 노드(61)에서 기준전압(VREF)이 발생된다.
상기 바이어스 전류(Ibias)는 다음의 식으로 표현된다.
여기서, VGS3=-VCC+VREF이므로 외부전압(VCC)이 증가하면, 제 1 피모스 트랜지스터(P1)의 게이트-소스 전압(VGS3)이 증가하고, 바이어스 전류(Ibias)가 증가하므로 기준전압(VRFF)이 증가하게 된다.
반대로, 외부전압(VCC)이 감소하면, 피모스 트랜지스터(P1)의 게이트-소스 전압(VGS3)이 감소하고, 바이어스 전류(Ibias)가 감소하므로 기준전압(VRFF)이 감소하게 된다.
따라서, 기준전압(VRFF)은 도 7 에서 도시된 바와 같이 외부전압(VCC)과 일정한 전압차를 유지한다.
도 8 은 도 2 와 도 3, 그리고 도 5 에 도시된 회로의 시뮬레이션(Simulation) 결과이다.
도 8 에 도시된 바와 같이 본 발명의 회로는 다른 회로의 결과에 비해 외부전압(VCC)의 변화에 대해 더 안정적인 백바이어스전압 레벨을 갖고 있음을 알 수 있다.
외부전압(VCC)과 일정한 전압차를 갖는 기준전압(VRFF)으로 엔모스 풀다운 트랜지스터(N)를 바이어싱하기 때문에 외부전압(VCC)이 변하여도 백바이어스전압(VBB)이 안정적이므로 엔모스 풀다운 트랜지스터(N)의 문턱전압(VT)이 일정하게 된다.
따라서, 백바이어스전압(VBB)의 절대값이 증가함에 따라 엔모스 풀다운 트랜지스터(N)의 스피드를 떨어뜨리는 요인이 없어지므로 안정적인 입력 래칭(latching)이 가능하며, 또한 높은 전압(VPP)이 걸리는 엔모스 풀다운 접합에 대해서도 종래 기술 보다 낮은 전계가 가해지므로 트랜지스터의 신뢰성이 향상되는 효과가 있다.

Claims (3)

  1. 접지전압(VSS)과 백바이어스전압(VBB) 사이에 직렬 연결된 저항(R1, R2)과, 게이트가 상기 저항(R1, R2) 사이에, 소스가 백바이어스전압(VBB)에 연결된 풀다운 트랜지스터(N)와, 게이트가 기준전압 발생기(60)에, 소스가 외부전압(VCC)에, 드레인이 상기 풀다운 트랜지스터의 드레인에 연결된 풀업 트랜지스터와, 상기 풀다운 트랜지스터의 드레인과 상기 풀업 트랜지스터의 드레인에 공통으로 직렬 연결된 인버터(IN1, IN2)로 구성된 것을 특징으로 하는 백바이어스전압 레벨 감지기.
  2. 제 1 항에 있어서, 상기 기준전압 발생기(60)는 2 개의 엔모스 트랜지스터(N1, N2)의 게이트가 공통으로 상기 제 2 엔모스 트랜지스터(N2)의 드레인에, 소스는 접지전압(VSS)에 연결된 엔모스 전류 미러(62)와, 2 개의 피모스 트랜지스터(P1, P2)의 게이트가 공통으로 상기 제 1 피모스 트랜지스터(P1)의 드레인에, 제 1 피모스 트랜지스터(P1)의 소스는 외부전압(VCC)에 연결된 피모스 전류 미러(63)와, 제 2 피모스 트랜지스터(P2)의 소스와 외부전압(VCC) 사이에 연결된 저항(R4)으로 구성된 것을 특징으로 하는 백바이어스전압 레벨 감지기.
  3. 제 2 항에 있어서, 기준전압(VREF)은 외부전압(VCC)과 일정한 전압차를 유지하는 것을 특징으로 하는 백바이어스전압 레벨 감지기.
KR1019960061761A 1996-12-05 1996-12-05 외부전압에 둔감한 백바이어스전압 레벨 감지기 KR100234701B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019960061761A KR100234701B1 (ko) 1996-12-05 1996-12-05 외부전압에 둔감한 백바이어스전압 레벨 감지기
DE19725459A DE19725459B4 (de) 1996-12-05 1997-06-16 Von externer Spannung unabhängiger Sperrvorspannungspegeldetektor
US08/890,601 US5886567A (en) 1996-12-05 1997-07-09 Back bias voltage level detector
JP9332917A JPH10178318A (ja) 1996-12-05 1997-12-03 バックバイアス電圧発生器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960061761A KR100234701B1 (ko) 1996-12-05 1996-12-05 외부전압에 둔감한 백바이어스전압 레벨 감지기

Publications (2)

Publication Number Publication Date
KR19980043784A true KR19980043784A (ko) 1998-09-05
KR100234701B1 KR100234701B1 (ko) 1999-12-15

Family

ID=19485765

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960061761A KR100234701B1 (ko) 1996-12-05 1996-12-05 외부전압에 둔감한 백바이어스전압 레벨 감지기

Country Status (4)

Country Link
US (1) US5886567A (ko)
JP (1) JPH10178318A (ko)
KR (1) KR100234701B1 (ko)
DE (1) DE19725459B4 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100502658B1 (ko) * 1998-12-22 2005-10-19 주식회사 하이닉스반도체 반도체 메모리 소자의 기준전압 발생기_

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2773012B1 (fr) * 1997-12-24 2001-02-02 Sgs Thomson Microelectronics Dispositif a pompe de charges negatives
CN1275891C (zh) * 2001-09-10 2006-09-20 肖特股份有限公司 具有至少两层玻璃包层的玻璃纤维
CN100382419C (zh) * 2002-09-11 2008-04-16 三菱电机株式会社 电压检测电路和使用它的内部电压发生电路
KR100733407B1 (ko) * 2005-06-30 2007-06-29 주식회사 하이닉스반도체 반도체 메모리 소자의 벌크 바이어스 전압 레벨 검출기
KR100857876B1 (ko) * 2006-06-01 2008-09-10 주식회사 하이닉스반도체 반도체 소자의 내부전압 발생기
KR100776751B1 (ko) * 2006-06-09 2007-11-19 주식회사 하이닉스반도체 전압 공급 장치 및 방법
KR100885489B1 (ko) * 2007-03-05 2009-02-24 주식회사 하이닉스반도체 반도체장치의 내부전압 생성회로 및 그 내부전압 생성방법.
CN101029910B (zh) * 2007-03-22 2010-05-26 华为技术有限公司 电流检测电路及装置
KR100858875B1 (ko) 2007-04-18 2008-09-17 주식회사 하이닉스반도체 내부전원 생성장치
KR100907930B1 (ko) * 2007-07-03 2009-07-16 주식회사 하이닉스반도체 테스트 시간을 줄일 수 있는 반도체 메모리 장치
KR100913958B1 (ko) * 2007-12-27 2009-08-26 주식회사 하이닉스반도체 반도체 소자
TWI459173B (zh) * 2012-01-31 2014-11-01 Fsp Technology Inc 參考電壓產生電路及參考電壓產生方法
JP6893788B2 (ja) * 2017-01-13 2021-06-23 ローム株式会社 リニア電源
US10461738B1 (en) * 2018-05-31 2019-10-29 Qualcomm Incorporated Comparator architecture and related methods

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57199335A (en) * 1981-06-02 1982-12-07 Toshiba Corp Generating circuit for substrate bias
US4794278A (en) * 1987-12-30 1988-12-27 Intel Corporation Stable substrate bias generator for MOS circuits
US5013935A (en) * 1989-12-18 1991-05-07 Motorola, Inc. CMOS level detctor circuit
JPH04290966A (ja) * 1991-03-20 1992-10-15 Nec Corp 低電源電圧検出回路
US5394026A (en) * 1993-02-02 1995-02-28 Motorola Inc. Substrate bias generating circuit
KR0127318B1 (ko) * 1994-04-13 1998-04-02 문정환 백바이어스전압 발생기
JP3586502B2 (ja) * 1995-09-04 2004-11-10 株式会社ルネサステクノロジ 電圧発生回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100502658B1 (ko) * 1998-12-22 2005-10-19 주식회사 하이닉스반도체 반도체 메모리 소자의 기준전압 발생기_

Also Published As

Publication number Publication date
JPH10178318A (ja) 1998-06-30
KR100234701B1 (ko) 1999-12-15
DE19725459A1 (de) 1998-06-18
US5886567A (en) 1999-03-23
DE19725459B4 (de) 2007-06-21

Similar Documents

Publication Publication Date Title
JP3765433B2 (ja) 基板電圧を所望の値に維持するための回路及び方法
KR0162931B1 (ko) 저 소비 전류로 동작하는 파워-온 신호 발생회로
US4477737A (en) Voltage generator circuit having compensation for process and temperature variation
US4714901A (en) Temperature compensated complementary metal-insulator-semiconductor oscillator
US20010005160A1 (en) Reference voltage generation circuit using source followers
KR19980043784A (ko) 외부전압에 둔감한 백바이어스전압 레벨 감지기
US9436205B2 (en) Apparatus and method for low voltage reference and oscillator
GB2214017A (en) Ring oscillator
JPH10199282A (ja) Ｍｏｓチャージ・ポンプ発生および調整方法並びに装置
US4710647A (en) Substrate bias generator including multivibrator having frequency independent of supply voltage
JP3335183B2 (ja) バッファ回路
US7482847B2 (en) Power-on reset circuit
KR20190096269A (ko) 기준 전압 회로 및 반도체 장치
JP3106216B2 (ja) 集積回路用基準電圧発生回路
US20070109062A1 (en) Timer circuits and method
JPH10199249A (ja) 半導体メモリ素子の基板電圧発生回路
US4267501A (en) NMOS Voltage reference generator
US6380792B1 (en) Semiconductor integrated circuit
US5742155A (en) Zero-current start-up circuit
US5252909A (en) Constant-voltage generating circuit
US6271735B1 (en) Oscillator controller with first and second voltage reference
US6518799B2 (en) Comparator and a control circuit for a power MOSFET
KR100607164B1 (ko) 기준 전압 발생 회로
CN108628379B (zh) 偏压电路
KR0150196B1 (ko) BiCMOS 기준 전압 발생기

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120824

Year of fee payment: 14

LAPS Lapse due to unpaid annual fee