JPH10199282A - Ｍｏｓチャージ・ポンプ発生および調整方法並びに装置 - Google Patents
Ｍｏｓチャージ・ポンプ発生および調整方法並びに装置Info
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- JPH10199282A JPH10199282A JP26869597A JP26869597A JPH10199282A JP H10199282 A JPH10199282 A JP H10199282A JP 26869597 A JP26869597 A JP 26869597A JP 26869597 A JP26869597 A JP 26869597A JP H10199282 A JPH10199282 A JP H10199282A
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
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- Power Engineering (AREA)
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Abstract
(57)【要約】
【課題】 高い電圧（〜２０Ｖ）を発生する不揮発性メ
モリ・チップ内で使用される一般的なタイプのＭＯＳチ
ャージ・ポンプ発生及び調整方法。 【解決手段】 本発明は、電流制御発振器を使用して、
チャージ・ポンプ電圧増幅器用のクロックを発生させ
る。発振器周波数は、プロセス、温度および電源の変化
を補償するように設計される。チャージ・ポンプ分路調
整器は、標準のＣＭＯＳプロセスからの定低電圧ＮＭＯ
ＳおよびＰＭＯＳのみを使用する。定低電圧ＰＭＯＳを
ミラー・ダイオード（基準ＰＭＯＳ）として使用して、
破壊機構、すなわちＰＭＯＳゲート・ダイオード破壊お
よびＰ＋対ｎウェル接合破壊を侵すことなく分路ＮＭＯ
Ｓ用の制御電圧を正確に実現する基準電圧方式を使用す
る。また、分路ＮＭＯＳトランジスタをゲート・ダイオ
ード破壊から守るために、中間電圧レベルを使用する。
最小の回路面積を有する最小のヘッドルーム電圧を達成
するために、負のＮＭＯＳカスコード電流ミラーを使用
して、電流を正確にミラーする。
モリ・チップ内で使用される一般的なタイプのＭＯＳチ
ャージ・ポンプ発生及び調整方法。 【解決手段】 本発明は、電流制御発振器を使用して、
チャージ・ポンプ電圧増幅器用のクロックを発生させ
る。発振器周波数は、プロセス、温度および電源の変化
を補償するように設計される。チャージ・ポンプ分路調
整器は、標準のＣＭＯＳプロセスからの定低電圧ＮＭＯ
ＳおよびＰＭＯＳのみを使用する。定低電圧ＰＭＯＳを
ミラー・ダイオード（基準ＰＭＯＳ）として使用して、
破壊機構、すなわちＰＭＯＳゲート・ダイオード破壊お
よびＰ＋対ｎウェル接合破壊を侵すことなく分路ＮＭＯ
Ｓ用の制御電圧を正確に実現する基準電圧方式を使用す
る。また、分路ＮＭＯＳトランジスタをゲート・ダイオ
ード破壊から守るために、中間電圧レベルを使用する。
最小の回路面積を有する最小のヘッドルーム電圧を達成
するために、負のＮＭＯＳカスコード電流ミラーを使用
して、電流を正確にミラーする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ集積回路
設計の分野に関し、さらに詳細には、高い電圧を発生す
るオンチップ回路を含む不揮発性メモリ集積回路に関す
る。
設計の分野に関し、さらに詳細には、高い電圧を発生す
るオンチップ回路を含む不揮発性メモリ集積回路に関す
る。
【０００２】
【従来の技術】不揮発性メモリ集積回路は、通常、Ｆｏ
ｗｌｅｒ−Ｎｏｒｄｈｅｉｍトネリングやチャネル熱電
子注入などによるメモリ・セルのプログラミングおよび
消去のために、通常の電源電圧よりも高い高電圧を必要
とする。高電圧は、通常、チャージ・ポンプとも呼ばれ
る電圧増幅器を使用してチップ上に発生させる。
ｗｌｅｒ−Ｎｏｒｄｈｅｉｍトネリングやチャネル熱電
子注入などによるメモリ・セルのプログラミングおよび
消去のために、通常の電源電圧よりも高い高電圧を必要
とする。高電圧は、通常、チャージ・ポンプとも呼ばれ
る電圧増幅器を使用してチップ上に発生させる。
【０００３】従来技術は、Ｊ．Ｆ．Ｄｉｃｋｓｏｎの論
文「Ｏｎ−ｃｈｉｐ ｈｉｇｈ−ｖｏｌｔａｇｅ ｇｅ
ｎｅｒａｔｉｏｎ ｉｎ ＮＭＯＳ ｉｎｔｅｇｒａｔ
ｅｄｃｉｒｃｕｉｔｓ ｕｓｉｎｇ ａｎ ｉｍｐｒｏ
ｖｅｄ ｖｏｌｔａｇｅｍｕｌｔｉｐｌｉｅｒ ｔｅｃ
ｈｎｉｑｕｅ」、ＩＥＥＥ Ｊ．Ｓｏｌｉｄ Ｓｔａｔ
ｅ Ｃｉｒｃｕｉｔｓ、Ｖｏｌ．ＳＣ−１１、Ｊｕｎ
ｅ、１９７６、ｐｐ．３７４−３７８に記載されている
原理を使用してチャージ・ポンプを実現していた。クロ
ック・ドライバは、通常、リング発振器（奇数個のイン
バータがリング状に結合されたもの）から駆動される
か、または定周波数発振器から駆動される。
文「Ｏｎ−ｃｈｉｐ ｈｉｇｈ−ｖｏｌｔａｇｅ ｇｅ
ｎｅｒａｔｉｏｎ ｉｎ ＮＭＯＳ ｉｎｔｅｇｒａｔ
ｅｄｃｉｒｃｕｉｔｓ ｕｓｉｎｇ ａｎ ｉｍｐｒｏ
ｖｅｄ ｖｏｌｔａｇｅｍｕｌｔｉｐｌｉｅｒ ｔｅｃ
ｈｎｉｑｕｅ」、ＩＥＥＥ Ｊ．Ｓｏｌｉｄ Ｓｔａｔ
ｅ Ｃｉｒｃｕｉｔｓ、Ｖｏｌ．ＳＣ−１１、Ｊｕｎ
ｅ、１９７６、ｐｐ．３７４−３７８に記載されている
原理を使用してチャージ・ポンプを実現していた。クロ
ック・ドライバは、通常、リング発振器（奇数個のイン
バータがリング状に結合されたもの）から駆動される
か、または定周波数発振器から駆動される。
【０００４】増幅された出力電圧は、ＮＭＯＳ／コンデ
ンサの段数、すべてのＮＭＯＳトランジスタのしきい値
電圧、クロック電圧振幅、およびクロック周波数の関数
である。電荷は、コンデンサを介して結合された電圧に
よって１つの段から次の段に移動する。通常そうである
ようにクロック電圧振幅がＶＣＣに等しい場合、開回路
出力電圧は、ＶＯ≒（Ｎ＋１）（ＶＣＣ−ＶＴ）であ
る。ただし、ＶＴは、ボディ効果によるダイオード接続
ＮＭＯＳデバイスの平均しきい値電圧であり、Ｎは、段
数（各段は、ダイオード接続ＭＯＳデバイスおよびポン
ピング・コンデンサから構成される）である。
ンサの段数、すべてのＮＭＯＳトランジスタのしきい値
電圧、クロック電圧振幅、およびクロック周波数の関数
である。電荷は、コンデンサを介して結合された電圧に
よって１つの段から次の段に移動する。通常そうである
ようにクロック電圧振幅がＶＣＣに等しい場合、開回路
出力電圧は、ＶＯ≒（Ｎ＋１）（ＶＣＣ−ＶＴ）であ
る。ただし、ＶＴは、ボディ効果によるダイオード接続
ＮＭＯＳデバイスの平均しきい値電圧であり、Ｎは、段
数（各段は、ダイオード接続ＭＯＳデバイスおよびポン
ピング・コンデンサから構成される）である。
【０００５】短絡回路出力電流ＩＳ≒（Ｃ）（ＶＣＣ）
（Ｆ）である。ただし、Ｃは、各段のポンピング・コン
デンサの容量であり、Ｆは、チャージ・ポンプの動作周
波数である。ポンプ出力電圧対電流は、Ｖ＝（−ＶＯ／
ＩＳ）（Ｉ）＋ＶＯである。これは、勾配（∂Ｖ／∂
Ｉ）が−ＶＯ／ＩＳに等しい線形関係である。動作点
は、通常、ある容量負荷を有するある技法に対して固定
される。例えば、代表的な不揮発性メモリ要件では、Ｖ
≒２０Ｖであり、１００ｐｆの容量負荷を１００μ秒の
時間内で充電するのに必要な電流は、Ｉ＝ＣＶ／ｔ＝１
００ｐｆ＊２０Ｖ／１００μ秒＝２０μａである。
（Ｆ）である。ただし、Ｃは、各段のポンピング・コン
デンサの容量であり、Ｆは、チャージ・ポンプの動作周
波数である。ポンプ出力電圧対電流は、Ｖ＝（−ＶＯ／
ＩＳ）（Ｉ）＋ＶＯである。これは、勾配（∂Ｖ／∂
Ｉ）が−ＶＯ／ＩＳに等しい線形関係である。動作点
は、通常、ある容量負荷を有するある技法に対して固定
される。例えば、代表的な不揮発性メモリ要件では、Ｖ
≒２０Ｖであり、１００ｐｆの容量負荷を１００μ秒の
時間内で充電するのに必要な電流は、Ｉ＝ＣＶ／ｔ＝１
００ｐｆ＊２０Ｖ／１００μ秒＝２０μａである。
【０００６】上式から、以下の効果が観測される。
【０００７】プロセス・コーナーが遅い場合または温度
が低い場合など、ＶＴが高くなると、ＶＯは低くなる。
したがって、Ｖは、所与の電流に対して低くなる。
が低い場合など、ＶＴが高くなると、ＶＯは低くなる。
したがって、Ｖは、所与の電流に対して低くなる。
【０００８】ＶＣＣが低くなると、ＶＯは低くなり、Ｉ
Ｓも低くなる。したがって、Ｖは、所与の電流に対して
低くなる。
Ｓも低くなる。したがって、Ｖは、所与の電流に対して
低くなる。
【０００９】したがって、この回路は、プロセス・コー
ナーが遅い（ＶＴが大きい場合）または温度が低い（Ｖ
Ｔが大きい）場合、または電源電圧が低い（ＶＣＣが低
い）場合、あまり効率的でない。
ナーが遅い（ＶＴが大きい場合）または温度が低い（Ｖ
Ｔが大きい）場合、または電源電圧が低い（ＶＣＣが低
い）場合、あまり効率的でない。
【００１０】チャージ・ポンプは、通常、信頼性の問題
を引き起こす様々なデバイスに対する過電圧応力を回避
するために調整される。高電圧分路調整を使用する従来
技術は、一般に、ダイオード接続ＭＯＳデバイス（ＭＯ
Ｓデバイスはそれぞれそのゲートがそのドレインに接続
されている）を使用して、電圧基準を実現する。この従
来技術では、これらのダイオード接続ＭＯＳデバイス
は、複数のしきい値電圧ＶＴを分路ＮＭＯＳデバイス用
の制御電圧として実現するためにダイオード連鎖の形に
連結される（各デバイスのゲート対ソース電圧はＶＴと
して実現される）。
を引き起こす様々なデバイスに対する過電圧応力を回避
するために調整される。高電圧分路調整を使用する従来
技術は、一般に、ダイオード接続ＭＯＳデバイス（ＭＯ
Ｓデバイスはそれぞれそのゲートがそのドレインに接続
されている）を使用して、電圧基準を実現する。この従
来技術では、これらのダイオード接続ＭＯＳデバイス
は、複数のしきい値電圧ＶＴを分路ＮＭＯＳデバイス用
の制御電圧として実現するためにダイオード連鎖の形に
連結される（各デバイスのゲート対ソース電圧はＶＴと
して実現される）。
【００１１】ＭＯＳダイオードは、高電圧が十分高くポ
ンピングされたときに導通する。チャージ・ポンプの高
電圧ソース電流が分路ＮＭＯＳデバイスのシンク電流能
力と比較して制限されている限り、高電圧は、分路ＮＭ
ＯＳデバイスをオンにし、高電圧を一定の電圧に固定す
る。
ンピングされたときに導通する。チャージ・ポンプの高
電圧ソース電流が分路ＮＭＯＳデバイスのシンク電流能
力と比較して制限されている限り、高電圧は、分路ＮＭ
ＯＳデバイスをオンにし、高電圧を一定の電圧に固定す
る。
【００１２】
【発明が解決しようとする課題】そのような制御基準電
圧は、プロセスの変化、温度の変化、およびＭＯＳデバ
イスのしきい値電圧の変化によるボディ効果の変化とと
もに変化する。これは、正確な調整にとって望ましくな
い。また、分路ＮＭＯＳデバイスは、そのゲートが接地
電位にある（ディスエーブル状態または開始状態）かま
たはＶＳＳよりも高いＶＴにある（分路している場合）
ので、高いゲート・ダイオード破壊電圧を必要とする。
したがって、ゲート対ドレイン電圧は、最悪の場合で
も、高電圧、例えば２１Ｖと同じである。ゲート・ダイ
オード破壊は、ドレインと、ゲートが補助している基板
との間のツェナー接合ダイオード破壊である。ＮＭＯＳ
デバイスは、ひとたび破壊すると、高電圧を、調整され
ていると思われる電圧ではなく、破壊電圧に固定する。
代表的なＣＭＯＳプロセスの場合、低電圧ＮＭＯＳデバ
イスのゲート・ダイオード破壊は約１３Ｖであり、高電
圧ＮＭＯＳデバイスでは約２３Ｖである。高電圧ＮＭＯ
Ｓデバイスは、例えば、それらの接合における電界のひ
ずみを滑らかにするためにソースおよびドレイン上に二
重拡散接合を有するＮＭＯＳデバイスである。ゲート・
ダイオード破壊の説明は、Ａｎｄｙ Ｇｒｏｖｅの教本
「Ｐｈｙｓｉｃｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ ｏ
ｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ」、
Ｗｉｌｅｙ、Ｎｅｗ Ｙｏｒｋ、１９６７、ｐｐ．３１
１−３１４に記載されている。
圧は、プロセスの変化、温度の変化、およびＭＯＳデバ
イスのしきい値電圧の変化によるボディ効果の変化とと
もに変化する。これは、正確な調整にとって望ましくな
い。また、分路ＮＭＯＳデバイスは、そのゲートが接地
電位にある（ディスエーブル状態または開始状態）かま
たはＶＳＳよりも高いＶＴにある（分路している場合）
ので、高いゲート・ダイオード破壊電圧を必要とする。
したがって、ゲート対ドレイン電圧は、最悪の場合で
も、高電圧、例えば２１Ｖと同じである。ゲート・ダイ
オード破壊は、ドレインと、ゲートが補助している基板
との間のツェナー接合ダイオード破壊である。ＮＭＯＳ
デバイスは、ひとたび破壊すると、高電圧を、調整され
ていると思われる電圧ではなく、破壊電圧に固定する。
代表的なＣＭＯＳプロセスの場合、低電圧ＮＭＯＳデバ
イスのゲート・ダイオード破壊は約１３Ｖであり、高電
圧ＮＭＯＳデバイスでは約２３Ｖである。高電圧ＮＭＯ
Ｓデバイスは、例えば、それらの接合における電界のひ
ずみを滑らかにするためにソースおよびドレイン上に二
重拡散接合を有するＮＭＯＳデバイスである。ゲート・
ダイオード破壊の説明は、Ａｎｄｙ Ｇｒｏｖｅの教本
「Ｐｈｙｓｉｃｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ ｏ
ｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ」、
Ｗｉｌｅｙ、Ｎｅｗ Ｙｏｒｋ、１９６７、ｐｐ．３１
１−３１４に記載されている。
【００１３】また、他の実施形態は、ツェナー・ダイオ
ードを電圧基準として使用して、分路ＮＭＯＳデバイス
用の制御電圧を発生させることもできる。ツェナー・ダ
イオードが導通するとすぐに、高電圧電源が電流バイア
ス用に十分な電流を供給していることを意味し、分路Ｎ
ＭＯＳデバイスがオンになって、高電圧を固定する。し
かしながら、そのようなツェナーは標準のＣＭＯＳプロ
セス内では容易に使用できない。他のいくつかの調整器
は、ＭＯＳデバイスのゲート・ダイオード破壊または接
合破壊を使用して、高電圧を調整することがある。その
ような場合、高電圧電源が破壊電圧よりも高い電圧出力
を有しなければならない、接合またはゲート酸化物に永
久的な損傷を与えないように破壊電圧を監視しなければ
ならない、破壊電圧が温度およびプロセスの変化などと
ともに変化するなど、いくつかの厄介な問題が生じる。
ードを電圧基準として使用して、分路ＮＭＯＳデバイス
用の制御電圧を発生させることもできる。ツェナー・ダ
イオードが導通するとすぐに、高電圧電源が電流バイア
ス用に十分な電流を供給していることを意味し、分路Ｎ
ＭＯＳデバイスがオンになって、高電圧を固定する。し
かしながら、そのようなツェナーは標準のＣＭＯＳプロ
セス内では容易に使用できない。他のいくつかの調整器
は、ＭＯＳデバイスのゲート・ダイオード破壊または接
合破壊を使用して、高電圧を調整することがある。その
ような場合、高電圧電源が破壊電圧よりも高い電圧出力
を有しなければならない、接合またはゲート酸化物に永
久的な損傷を与えないように破壊電圧を監視しなければ
ならない、破壊電圧が温度およびプロセスの変化などと
ともに変化するなど、いくつかの厄介な問題が生じる。
【００１４】
【課題を解決するための手段】本発明の電圧増幅器は、
電流制御発振器を使用して、プロセス・コーナー、温度
および電源の変化に対して補償された周波数を有するク
ロックを発生させる。プロセス・コーナーが遅くなる
（ＶＴが大きくなる）につれて、クロック周波数は増大
し、温度が低くなる（ＶＴが大きくなる）につれて、ク
ロック周波数は増大し、また電源電圧が低くなるにつれ
て、クロック周波数は増大する。周波数が高くなると、
短絡回路電流が高くなる。したがって、チャージ・ポン
プ動作は、電流対プロセス、温度および電源の変化を調
整すれば改善される。
電流制御発振器を使用して、プロセス・コーナー、温度
および電源の変化に対して補償された周波数を有するク
ロックを発生させる。プロセス・コーナーが遅くなる
（ＶＴが大きくなる）につれて、クロック周波数は増大
し、温度が低くなる（ＶＴが大きくなる）につれて、ク
ロック周波数は増大し、また電源電圧が低くなるにつれ
て、クロック周波数は増大する。周波数が高くなると、
短絡回路電流が高くなる。したがって、チャージ・ポン
プ動作は、電流対プロセス、温度および電源の変化を調
整すれば改善される。
【００１５】本発明の高電圧分路調整器は、以下のよう
に分路ＮＭＯＳデバイス用の制御電圧を発生させる特殊
な方式を使用して、標準のＣＭＯＳプロセスで得た一定
低電圧ＮＭＯＳデバイスおよびＰＭＯＳデバイスを使用
する。一定低電圧ＰＭＯＳデバイスを（互いに接続され
たゲート、ドレインおよびｎ型ウェルを有する）ミラー
・ダイオードＰＭＯＳデバイスとして使用して、分路Ｎ
ＭＯＳトランジスタをターン・オンする制御電圧を発生
させる。ＰＭＯＳデバイスのＶＧＳ（ゲート対ソース電
圧）基準をダイオード接続ＰＭＯＳトランジスタの連鎖
に正確にミラーして、そのような正確な電圧を実現す
る。ＶＧＳ基準は、基準ＰＭＯＳデバイスのソースに基
準電圧を印加し、同じ基準ＰＭＯＳデバイスのゲートに
他の基準電圧を印加することによって発生させる。これ
らの基準は、標準のＣＭＯＳバンドギャップ回路によっ
て発生させることができる。ミラーＰＭＯＳトランジス
タでは、ボディ効果をなくして、正確なＶＧＳミラーを
達成するためにそれら自体の基板がそれら自体のソース
に接続されている。ＶＧＳ基準は、基準ＰＭＯＳデバイ
ス内にバイアス電流を発生する。このバイアス電流を負
のＮＭＯＳカスコード電流ミラーによってダイオード接
続ＰＭＯＳトランジスタにミラーする。プロセスの変化
および温度に対するしきい値電圧および移動度の変化に
よるバイアス電流の変化は、各ダイオード接続ＰＭＯＳ
トランジスタごとに同じＶＧＳ基準を再生する基準ＰＭ
ＯＳデバイスと同じ量の電流がダイオード接続ＰＭＯＳ
トランジスタ中を流れているので重要ではない。
に分路ＮＭＯＳデバイス用の制御電圧を発生させる特殊
な方式を使用して、標準のＣＭＯＳプロセスで得た一定
低電圧ＮＭＯＳデバイスおよびＰＭＯＳデバイスを使用
する。一定低電圧ＰＭＯＳデバイスを（互いに接続され
たゲート、ドレインおよびｎ型ウェルを有する）ミラー
・ダイオードＰＭＯＳデバイスとして使用して、分路Ｎ
ＭＯＳトランジスタをターン・オンする制御電圧を発生
させる。ＰＭＯＳデバイスのＶＧＳ（ゲート対ソース電
圧）基準をダイオード接続ＰＭＯＳトランジスタの連鎖
に正確にミラーして、そのような正確な電圧を実現す
る。ＶＧＳ基準は、基準ＰＭＯＳデバイスのソースに基
準電圧を印加し、同じ基準ＰＭＯＳデバイスのゲートに
他の基準電圧を印加することによって発生させる。これ
らの基準は、標準のＣＭＯＳバンドギャップ回路によっ
て発生させることができる。ミラーＰＭＯＳトランジス
タでは、ボディ効果をなくして、正確なＶＧＳミラーを
達成するためにそれら自体の基板がそれら自体のソース
に接続されている。ＶＧＳ基準は、基準ＰＭＯＳデバイ
ス内にバイアス電流を発生する。このバイアス電流を負
のＮＭＯＳカスコード電流ミラーによってダイオード接
続ＰＭＯＳトランジスタにミラーする。プロセスの変化
および温度に対するしきい値電圧および移動度の変化に
よるバイアス電流の変化は、各ダイオード接続ＰＭＯＳ
トランジスタごとに同じＶＧＳ基準を再生する基準ＰＭ
ＯＳデバイスと同じ量の電流がダイオード接続ＰＭＯＳ
トランジスタ中を流れているので重要ではない。
【００１６】したがって、分路ＮＭＯＳトランジスタ用
の安定な制御電圧を発生する正確なＶＧＳ基準の倍数が
ダイオード連鎖に沿って生成される。任意のダイオード
接続ＰＭＯＳデバイスの両端間で、ドレイン対ゲート電
圧は正確にＶＧＳ電圧基準にあり、Ｐ＋ドレイン対ｎウ
ェルもＶＧＳ電圧基準にあるので、破壊機構が侵される
ことはない。
の安定な制御電圧を発生する正確なＶＧＳ基準の倍数が
ダイオード連鎖に沿って生成される。任意のダイオード
接続ＰＭＯＳデバイスの両端間で、ドレイン対ゲート電
圧は正確にＶＧＳ電圧基準にあり、Ｐ＋ドレイン対ｎウ
ェルもＶＧＳ電圧基準にあるので、破壊機構が侵される
ことはない。
【００１７】上部分路ＮＭＯＳデバイスは、ＮＭＯＳデ
バイスのゲート・ダイオード効果を回避するために、そ
のゲート上で約１１Ｖの中間電圧レベルを使用する。こ
れは、そのゲート対ドレイン電圧が、低電圧ＮＭＯＳデ
バイスの通常のゲート・ダイオード破壊デバイス仕様よ
りもはるかに小さい電圧ＶＨＶ−ＭＨＶ、例えば２１−
１１＝１０Ｖになるためである。下部分路ＮＭＯＳデバ
イスも、最大ゲート対ドレイン電圧ＭＨＶ−ＶＴ≒１０
Ｖを受ける。したがって、定低電圧ＮＭＯＳトランジス
タを分路ＮＭＯＳトランジスタとして使用する。
バイスのゲート・ダイオード効果を回避するために、そ
のゲート上で約１１Ｖの中間電圧レベルを使用する。こ
れは、そのゲート対ドレイン電圧が、低電圧ＮＭＯＳデ
バイスの通常のゲート・ダイオード破壊デバイス仕様よ
りもはるかに小さい電圧ＶＨＶ−ＭＨＶ、例えば２１−
１１＝１０Ｖになるためである。下部分路ＮＭＯＳデバ
イスも、最大ゲート対ドレイン電圧ＭＨＶ−ＶＴ≒１０
Ｖを受ける。したがって、定低電圧ＮＭＯＳトランジス
タを分路ＮＭＯＳトランジスタとして使用する。
【００１８】電流ミラーは、負のＮＭＯＳデバイスを有
するカスコード構成（しきい値電圧ＶＴ≒０Ｖ）を使用
して、最小のヘッドルーム電圧および最小の回路面積を
有する正確な電流ミラーを達成する。通常のＮＭＯＳカ
スコード電流ミラーは、直列に接続された２つのＮＭＯ
Ｓトランジスタ・ダイオードを使用する。これは、２Ｖ
ＧＳ＝２ＶＴ＋２ΔＶｓ（２ΔＶｓはバイアス電流用に
必要である）を必要とする。本発明で使用する負のＮＭ
ＯＳカスコード電流ミラーは、１ＶＧＳ＝１ＶＴ＋１Δ
Ｖｓしか必要としない。同じ最小のヘッドルーム電圧を
有する他のカスコードＮＭＯＳ回路は、はるかに複雑な
回路を必要とする。
するカスコード構成（しきい値電圧ＶＴ≒０Ｖ）を使用
して、最小のヘッドルーム電圧および最小の回路面積を
有する正確な電流ミラーを達成する。通常のＮＭＯＳカ
スコード電流ミラーは、直列に接続された２つのＮＭＯ
Ｓトランジスタ・ダイオードを使用する。これは、２Ｖ
ＧＳ＝２ＶＴ＋２ΔＶｓ（２ΔＶｓはバイアス電流用に
必要である）を必要とする。本発明で使用する負のＮＭ
ＯＳカスコード電流ミラーは、１ＶＧＳ＝１ＶＴ＋１Δ
Ｖｓしか必要としない。同じ最小のヘッドルーム電圧を
有する他のカスコードＮＭＯＳ回路は、はるかに複雑な
回路を必要とする。
【００１９】
【発明の実施の形態】まず図１ａを参照すると、図１ｂ
の発振器用のバイアス発生器の回路図が示されている。
図示の回路は、負の論理イネーブル信号ＥＮＢによって
制御される。回路がディスエーブルになると、信号ＥＮ
Ｂは高になり、デバイスＰ１およびＰ４Ａがオフにな
り、デバイスＮ９およびＮ１０がオンになり、したがっ
てデバイスＮ１１およびＮ１２がオフになる。また、信
号ＥＮＢの高状態がインバータＩ１によって反転する
と、デバイスＮ８Ａがオフになり、デバイスＰ８および
Ｐ７がオンになり、したがってデバイスＰ５およびＰ６
がオフになる。デバイスＰ５がオフ、デバイスＮ１０が
オンであれば、出力ＶＢＮは低に引かれ、デバイスＰ７
がオン、デバイスＮ１２がオフであれば、出力ＶＢＰは
高に引かれる。
の発振器用のバイアス発生器の回路図が示されている。
図示の回路は、負の論理イネーブル信号ＥＮＢによって
制御される。回路がディスエーブルになると、信号ＥＮ
Ｂは高になり、デバイスＰ１およびＰ４Ａがオフにな
り、デバイスＮ９およびＮ１０がオンになり、したがっ
てデバイスＮ１１およびＮ１２がオフになる。また、信
号ＥＮＢの高状態がインバータＩ１によって反転する
と、デバイスＮ８Ａがオフになり、デバイスＰ８および
Ｐ７がオンになり、したがってデバイスＰ５およびＰ６
がオフになる。デバイスＰ５がオフ、デバイスＮ１０が
オンであれば、出力ＶＢＮは低に引かれ、デバイスＰ７
がオン、デバイスＮ１２がオフであれば、出力ＶＢＰは
高に引かれる。
【００２０】回路がイネーブルになると、信号ＥＮＢは
低になり、デバイスＰ１およびＰ４Ａがオンになり、イ
ンバータＩ１を介してデバイスＮ８Ａがオンになる。同
時に、デバイスＮ９およびＮ１０がオフになり、インバ
ータＩ１を介して、デバイスＰ７およびＰ８もオフにな
る。
低になり、デバイスＰ１およびＰ４Ａがオンになり、イ
ンバータＩ１を介してデバイスＮ８Ａがオンになる。同
時に、デバイスＮ９およびＮ１０がオフになり、インバ
ータＩ１を介して、デバイスＰ７およびＰ８もオフにな
る。
【００２１】回路がイネーブルであれば、電流がダイオ
ード接続デバイスＰ３およびデバイスＮ７および抵抗Ｒ
１を通って回路グランドまで流れる。また、デバイスＰ
３を通る電流は、デバイスＰ２にミラーされて、デバイ
スＮ６を通ってグランドまで流れる。デバイスＰ６はそ
のゲートがデバイスＮ７のソースに接続されている。こ
のようにして、抵抗Ｒ１すなわち温度敏感金属膜抵抗の
両端間の電圧ＶＮは、デバイスＮ６のしきい値電圧ＶＴ
にほぼ等しくなる。デバイスＮ６は、抵抗Ｒ１中の電流
に等しい（あるいは比例する）電流を導通する。電圧Ｖ
Ｎがこの値よりも大きい場合、デバイスＮ６がより強く
オンになり、デバイスＮ７のゲートがより低く引かれ、
抵抗Ｒ１中の電流が減少し、したがって電圧ＶＮが低下
する。同様に、回路は、電圧ＶＮがほぼデバイスＮ６の
しきい値電圧よりも低い場合、回路が動作するための安
定度を与えるコンデンサＣ１を自動的に補償する。した
がって、ＶＮは、実質上電源電圧に依存しない電流がそ
こを通るデバイスＮ６のしきい値電圧にほぼ等しくな
る。
ード接続デバイスＰ３およびデバイスＮ７および抵抗Ｒ
１を通って回路グランドまで流れる。また、デバイスＰ
３を通る電流は、デバイスＰ２にミラーされて、デバイ
スＮ６を通ってグランドまで流れる。デバイスＰ６はそ
のゲートがデバイスＮ７のソースに接続されている。こ
のようにして、抵抗Ｒ１すなわち温度敏感金属膜抵抗の
両端間の電圧ＶＮは、デバイスＮ６のしきい値電圧ＶＴ
にほぼ等しくなる。デバイスＮ６は、抵抗Ｒ１中の電流
に等しい（あるいは比例する）電流を導通する。電圧Ｖ
Ｎがこの値よりも大きい場合、デバイスＮ６がより強く
オンになり、デバイスＮ７のゲートがより低く引かれ、
抵抗Ｒ１中の電流が減少し、したがって電圧ＶＮが低下
する。同様に、回路は、電圧ＶＮがほぼデバイスＮ６の
しきい値電圧よりも低い場合、回路が動作するための安
定度を与えるコンデンサＣ１を自動的に補償する。した
がって、ＶＮは、実質上電源電圧に依存しない電流がそ
こを通るデバイスＮ６のしきい値電圧にほぼ等しくな
る。
【００２２】図１ａの左側のダイオード接続デバイスＮ
１、Ｎ３、Ｎ４、およびＮ５、およびデバイスＮ２およ
び抵抗Ｒ２は、デバイスＰ２およびＮ６のドレインおよ
びデバイスＮ７のゲートから構成されるノードを、デバ
イスＰ２、Ｐ３、Ｎ６およびＮ７が最初にオンに駆動さ
れるのに十分なレベルに上げ、そこからそれらのデバイ
スがそれらの安定な動作点を見つけられるようにするこ
とによって回路の適切な開始を保証する。このデバイス
Ｎ６の電流Ｉ≒ＶＴ／Ｒ１は、デバイスＮ８にミラーさ
れる。また、Ｎ８を通る電流は、デバイスＰ４中を流
れ、それによりデバイスＰ５にミラーされ、これはまた
デバイスＮ１１中を流れ、出力電圧ＶＢＮがデバイスＮ
６のｎチャネルしきい値電圧ＶＴに実質上等しくなる。
さらに、デバイスＮ１１を通る電流は、デバイスＮ１２
にミラーされ、したがってデバイスＰ６中に電流が形成
される。したがって、バイアス発生器の出力電圧ＶＰＢ
は、ＶＣＣよりも低い１つのｐチャネルしきい値電圧に
ほぼ等しくなる。しきい値電圧は、そこを通る実質上電
源電圧に依存しない電流によって測定したデバイスＰ６
を通る電流のしきい値を表す。デバイスＮ１〜Ｎ７、Ｐ
１〜Ｐ３、Ｒ１、Ｒ２およびＣ１を含む基本バイアス・
セクションは、そのセクションに必要な最小ＶＣＣに対
して低い電流において動作するように、Ｐ５、Ｐ６、Ｎ
１１およびＮ１２を含む最後のバイアス・セクションか
ら分離される。
１、Ｎ３、Ｎ４、およびＮ５、およびデバイスＮ２およ
び抵抗Ｒ２は、デバイスＰ２およびＮ６のドレインおよ
びデバイスＮ７のゲートから構成されるノードを、デバ
イスＰ２、Ｐ３、Ｎ６およびＮ７が最初にオンに駆動さ
れるのに十分なレベルに上げ、そこからそれらのデバイ
スがそれらの安定な動作点を見つけられるようにするこ
とによって回路の適切な開始を保証する。このデバイス
Ｎ６の電流Ｉ≒ＶＴ／Ｒ１は、デバイスＮ８にミラーさ
れる。また、Ｎ８を通る電流は、デバイスＰ４中を流
れ、それによりデバイスＰ５にミラーされ、これはまた
デバイスＮ１１中を流れ、出力電圧ＶＢＮがデバイスＮ
６のｎチャネルしきい値電圧ＶＴに実質上等しくなる。
さらに、デバイスＮ１１を通る電流は、デバイスＮ１２
にミラーされ、したがってデバイスＰ６中に電流が形成
される。したがって、バイアス発生器の出力電圧ＶＰＢ
は、ＶＣＣよりも低い１つのｐチャネルしきい値電圧に
ほぼ等しくなる。しきい値電圧は、そこを通る実質上電
源電圧に依存しない電流によって測定したデバイスＰ６
を通る電流のしきい値を表す。デバイスＮ１〜Ｎ７、Ｐ
１〜Ｐ３、Ｒ１、Ｒ２およびＣ１を含む基本バイアス・
セクションは、そのセクションに必要な最小ＶＣＣに対
して低い電流において動作するように、Ｐ５、Ｐ６、Ｎ
１１およびＮ１２を含む最後のバイアス・セクションか
ら分離される。
【００２３】発振器と位相駆動回路が図１ｂに示されて
いる。発振器がディスエーブルになると、信号ＥＮは低
になり、インバータ１２中の信号ＥＮＢは高になる。こ
れにより、デバイスＮ１５がオンになり、コンデンサＣ
２上の電圧が低に固定され、またデバイスＰ１３がオン
になり、コンデンサＣ３上の電圧が高に固定される。ま
た、上述のように、ＶＢＮは低になり、ＶＢＰは高にな
り、デバイスＮ１４、Ｎ１７、Ｐ９およびＰ１１がオフ
になり、デバイスＰ９、Ｐ１０、Ｎ１３およびＮ１４、
およびＰ１１およびＰ１２、Ｎ１６およびＮ１７によっ
て形成されるインバータがディスエーブルになる。
いる。発振器がディスエーブルになると、信号ＥＮは低
になり、インバータ１２中の信号ＥＮＢは高になる。こ
れにより、デバイスＮ１５がオンになり、コンデンサＣ
２上の電圧が低に固定され、またデバイスＰ１３がオン
になり、コンデンサＣ３上の電圧が高に固定される。ま
た、上述のように、ＶＢＮは低になり、ＶＢＰは高にな
り、デバイスＮ１４、Ｎ１７、Ｐ９およびＰ１１がオフ
になり、デバイスＰ９、Ｐ１０、Ｎ１３およびＮ１４、
およびＰ１１およびＰ１２、Ｎ１６およびＮ１７によっ
て形成されるインバータがディスエーブルになる。
【００２４】回路がイネーブルになると、デバイスＮ１
５もデバイスＰ１３もオフになる。発振器回路は、リン
グ状の５つのインバータから構成される。２つのインバ
ータはデバイスＰ９、Ｐ１０、Ｎ１３およびＮ１４、お
よびＰ１１およびＰ１２、Ｎ１６およびＮ１７、および
３つのインバータＩ３、Ｉ４およびＩ５によって形成さ
れる。発振器の周期は、コンデンサＣ２およびＣ３を充
電および放電する電流によって制御される。充電電流
は、図１ａのバイアス発生器のデバイスＰ６〜ＶＢＰに
よってデバイスＰ９およびＰ１１内にミラーされた電流
であり、放電電流は、図１ａのバイアス発生器のデバイ
スＮ１１〜ＶＢＮによってデバイスＮ１４およびＮ１７
内にミラーされた電流である。
５もデバイスＰ１３もオフになる。発振器回路は、リン
グ状の５つのインバータから構成される。２つのインバ
ータはデバイスＰ９、Ｐ１０、Ｎ１３およびＮ１４、お
よびＰ１１およびＰ１２、Ｎ１６およびＮ１７、および
３つのインバータＩ３、Ｉ４およびＩ５によって形成さ
れる。発振器の周期は、コンデンサＣ２およびＣ３を充
電および放電する電流によって制御される。充電電流
は、図１ａのバイアス発生器のデバイスＰ６〜ＶＢＰに
よってデバイスＰ９およびＰ１１内にミラーされた電流
であり、放電電流は、図１ａのバイアス発生器のデバイ
スＮ１１〜ＶＢＮによってデバイスＮ１４およびＮ１７
内にミラーされた電流である。
【００２５】インバータＩ３およびＩ４は、デバイスＰ
１１、Ｐ１２、Ｎ１６およびＮ１７用の鋭い制御信号を
発生し、同様に、インバータＩ５は、デバイスＰ９、Ｐ
１０、Ｎ１３およびＮ１４用の鋭い制御信号を発生す
る。これは、いま説明したように、デバイスＰ１０、Ｎ
１３およびＰ１２、Ｎ１６がそれぞれコンデンサＣ２お
よびＣ３を充電および放電するバイアス電流用のスイッ
チとして働くので、タイミングに影響を及ぼさないよう
にインバータ・スイッチを完全に開閉するためである。
１１、Ｐ１２、Ｎ１６およびＮ１７用の鋭い制御信号を
発生し、同様に、インバータＩ５は、デバイスＰ９、Ｐ
１０、Ｎ１３およびＮ１４用の鋭い制御信号を発生す
る。これは、いま説明したように、デバイスＰ１０、Ｎ
１３およびＰ１２、Ｎ１６がそれぞれコンデンサＣ２お
よびＣ３を充電および放電するバイアス電流用のスイッ
チとして働くので、タイミングに影響を及ぼさないよう
にインバータ・スイッチを完全に開閉するためである。
【００２６】再び図１ｂを参照すると、クロック（位
相）駆動回路は、デバイスＰ１４〜Ｐ１９およびデバイ
スＮ１５〜Ｎ２３を含んでいる。発振器出力ＯＳＣＯＵ
Ｔが低の場合、デバイスＰ１４およびＰ１５はオンにな
り、デバイスＮ１８およびＮ１９はオフになる。これに
より、デバイスＮ２０、Ｎ２１およびＮ２２がオンにな
り、デバイスＰ１６、Ｐ１７およびＰ１８がオフにな
る。したがって、デバイスＰ１９がオンになり、デバイ
スＮ２３がオフになり、信号ＰＨ２が高に引かれる。一
方、信号ＯＳＣＯＵＴが高の場合、デバイスＰ１４およ
びＰ１５はオフになり、デバイスＮ１８およびＮ１９は
オンなり、したがってデバイスＮ２０がオフになり、デ
バイスＰ１６がオンになり、信号ＰＨ１が高に引かれ
る。また、デバイスＮ２１およびＮ２２がオフになり、
デバイスＰ１７およびＰ１８がオンになり、したがって
デバイスＰ１９がオフになり、デバイスＮ２５がオンに
なり、信号ＰＨ２が低に引かれる。デバイスＰ１５およ
びＰ１９は、デバイスＰ１６およびＮ２０用の重複しな
い信号を発生する信号Ｗ３およびＷ４に遅延をもたらす
ためにある。これは、デバイスＰ１６およびＮ２０内を
流れるクローバー電流を最小限に抑えるためである。同
様に、デバイスＰ１７およびＮ２１、およびＰ１８およ
びＮ２２は、デバイスＰ１９およびＮ２３用の他の重複
しない制御信号を発生する。
相）駆動回路は、デバイスＰ１４〜Ｐ１９およびデバイ
スＮ１５〜Ｎ２３を含んでいる。発振器出力ＯＳＣＯＵ
Ｔが低の場合、デバイスＰ１４およびＰ１５はオンにな
り、デバイスＮ１８およびＮ１９はオフになる。これに
より、デバイスＮ２０、Ｎ２１およびＮ２２がオンにな
り、デバイスＰ１６、Ｐ１７およびＰ１８がオフにな
る。したがって、デバイスＰ１９がオンになり、デバイ
スＮ２３がオフになり、信号ＰＨ２が高に引かれる。一
方、信号ＯＳＣＯＵＴが高の場合、デバイスＰ１４およ
びＰ１５はオフになり、デバイスＮ１８およびＮ１９は
オンなり、したがってデバイスＮ２０がオフになり、デ
バイスＰ１６がオンになり、信号ＰＨ１が高に引かれ
る。また、デバイスＮ２１およびＮ２２がオフになり、
デバイスＰ１７およびＰ１８がオンになり、したがって
デバイスＰ１９がオフになり、デバイスＮ２５がオンに
なり、信号ＰＨ２が低に引かれる。デバイスＰ１５およ
びＰ１９は、デバイスＰ１６およびＮ２０用の重複しな
い信号を発生する信号Ｗ３およびＷ４に遅延をもたらす
ためにある。これは、デバイスＰ１６およびＮ２０内を
流れるクローバー電流を最小限に抑えるためである。同
様に、デバイスＰ１７およびＮ２１、およびＰ１８およ
びＮ２２は、デバイスＰ１９およびＮ２３用の他の重複
しない制御信号を発生する。
【００２７】次に、図１ｃを参照すると、電圧増幅回路
が示されている。図示の特定の実施形態では、４つの段
が例示のために示されているが、必要に応じてより少な
いまたはより多い段数を容易に使用することができる。
そのような回路の動作は当技術分野において周知であ
り、本明細書で詳細に説明する必要はない。一般に、ダ
イオード接続デバイスＮ２９は、チャージ・ポンプの出
力をＶＣＣ−ＶＴにプリチャージする。ＰＨＩ２が低の
とき、コンデンサＣＰ１は、ダイオード接続デバイスＮ
２４を介してＶＣＣ−ＶＴに充電する。ＰＨＩ２が高で
あり、ＰＨＩ１が低のとき、ダイオード接続デバイスＮ
２４は逆方向にバイアスされ、ダイオード接続デバイス
Ｎ２５は順方向バイアスされ、電荷がコンデンサＣＰ１
からコンデンサＣＰ２に移動する。同様に、ＰＨＩ２が
低であり、ＰＨＩ１が再び高になったとき、コンデンサ
ＣＰ１はダイオード接続デバイスＮ２４を介して再充電
され、同時にダイオード接続デバイスＮ２５のソースお
よびデバイスＮ２６のゲートおよびドレイン上の電圧が
増大し、ダイオード接続デバイスＮ２５が逆方向バイア
スされ、ダイオード接続デバイスＮ２６が順方向バイア
スされ、電荷がコンデンサＣＰ２からコンデンサＣＰ３
に移動する。したがって、電荷は、コンデンサＣＰ１か
ら一連のコンデンサを通って出力ＶＰＵＭＰまで連続的
にポンピングされる。出力にポンピングされる電荷の量
は、出力電圧に依存し、最大（開回路）出力電圧におけ
る０電流出力から０（短絡回路）出力電圧における最大
電流まで直線的に変化する。
が示されている。図示の特定の実施形態では、４つの段
が例示のために示されているが、必要に応じてより少な
いまたはより多い段数を容易に使用することができる。
そのような回路の動作は当技術分野において周知であ
り、本明細書で詳細に説明する必要はない。一般に、ダ
イオード接続デバイスＮ２９は、チャージ・ポンプの出
力をＶＣＣ−ＶＴにプリチャージする。ＰＨＩ２が低の
とき、コンデンサＣＰ１は、ダイオード接続デバイスＮ
２４を介してＶＣＣ−ＶＴに充電する。ＰＨＩ２が高で
あり、ＰＨＩ１が低のとき、ダイオード接続デバイスＮ
２４は逆方向にバイアスされ、ダイオード接続デバイス
Ｎ２５は順方向バイアスされ、電荷がコンデンサＣＰ１
からコンデンサＣＰ２に移動する。同様に、ＰＨＩ２が
低であり、ＰＨＩ１が再び高になったとき、コンデンサ
ＣＰ１はダイオード接続デバイスＮ２４を介して再充電
され、同時にダイオード接続デバイスＮ２５のソースお
よびデバイスＮ２６のゲートおよびドレイン上の電圧が
増大し、ダイオード接続デバイスＮ２５が逆方向バイア
スされ、ダイオード接続デバイスＮ２６が順方向バイア
スされ、電荷がコンデンサＣＰ２からコンデンサＣＰ３
に移動する。したがって、電荷は、コンデンサＣＰ１か
ら一連のコンデンサを通って出力ＶＰＵＭＰまで連続的
にポンピングされる。出力にポンピングされる電荷の量
は、出力電圧に依存し、最大（開回路）出力電圧におけ
る０電流出力から０（短絡回路）出力電圧における最大
電流まで直線的に変化する。
【００２８】次に、図２を参照すると、本発明とともに
使用する高電圧分路調整器が示されている。デバイスＭ
６のゲートは、高電圧分路調整器によって一般に約２０
ボルトに調整される高電圧ＶＰＵＭＰによるゲート・ダ
イオード破壊からデバイスを守るために約１１ボルトの
中間高電圧ＭＨＶに接続される。回路がディスエーブル
になると、信号ＥＮは低になり、デバイスＭ４がオフに
なり、インバータＩ１を介して、デバイスＭ７がオンに
なり、デバイスＭ５がオフになる。回路がイネーブルに
なると、信号ＥＮは高になり、デバイスＭ４がオンにな
り、デバイスＭ７がオフになる。電圧ＶＰＵＭＰが調整
電圧まで増大すると、ダイオード接続Ｐチャネル・デバ
イスＭ８〜ＭＮの連鎖は導通し始める。それらがデバイ
スＭ３およびＭ３Ａにミラーされた電流に等しい電流と
なると、デバイスＭ３Ａのドレインの電圧が増大し、デ
バイスＭ５のゲート電圧が上昇してデバイスＭ５が十分
にオンになり、デバイスＭ６およびＭ５を介して、チャ
ージ・ポンプからの電流の、ダイオード接続Ｐチャネル
・デバイスＭ８〜ＭＮおよびデバイスＭ３およびＭ３Ａ
中の電流を越えた部分が分路する。デバイスＭ５のしき
い値電圧によって与えられるヘッドルームは、ミラー・
デバイスＭ３およびＭ３Ａが動作するために有り余る。
これは、チャージ・ポンプがＶＰＵＭＰ線を意図した調
整電圧よりも高い電圧に充電するのを防ぐ。
使用する高電圧分路調整器が示されている。デバイスＭ
６のゲートは、高電圧分路調整器によって一般に約２０
ボルトに調整される高電圧ＶＰＵＭＰによるゲート・ダ
イオード破壊からデバイスを守るために約１１ボルトの
中間高電圧ＭＨＶに接続される。回路がディスエーブル
になると、信号ＥＮは低になり、デバイスＭ４がオフに
なり、インバータＩ１を介して、デバイスＭ７がオンに
なり、デバイスＭ５がオフになる。回路がイネーブルに
なると、信号ＥＮは高になり、デバイスＭ４がオンにな
り、デバイスＭ７がオフになる。電圧ＶＰＵＭＰが調整
電圧まで増大すると、ダイオード接続Ｐチャネル・デバ
イスＭ８〜ＭＮの連鎖は導通し始める。それらがデバイ
スＭ３およびＭ３Ａにミラーされた電流に等しい電流と
なると、デバイスＭ３Ａのドレインの電圧が増大し、デ
バイスＭ５のゲート電圧が上昇してデバイスＭ５が十分
にオンになり、デバイスＭ６およびＭ５を介して、チャ
ージ・ポンプからの電流の、ダイオード接続Ｐチャネル
・デバイスＭ８〜ＭＮおよびデバイスＭ３およびＭ３Ａ
中の電流を越えた部分が分路する。デバイスＭ５のしき
い値電圧によって与えられるヘッドルームは、ミラー・
デバイスＭ３およびＭ３Ａが動作するために有り余る。
これは、チャージ・ポンプがＶＰＵＭＰ線を意図した調
整電圧よりも高い電圧に充電するのを防ぐ。
【００２９】以上様々な回路の詳細について説明した
が、次にそれらの協働動作の概要を示す。図１ａのバイ
アス発生器が発生したバイアス電流はほぼＶＴ／Ｒ１に
等しく、これは電源電圧ＶＣＣの変化と無関係である。
このバイアス電流（またはそれに比例する電流）を、図
１ｂのリング発振器内の充電電流および放電電流として
使用する。発振器周期は、Ｃｌｏａｄ＊Ｖ／Ｉｂｉａｓ
に比例する。ただし、Ｖはインバータのトリップ電圧で
あり、約ＶＣＣ／２である。したがって、Ｔｏｓｃ≒Ｋ
＊Ｃｌｏａｄ＊ＶＣＣ／ＶＴ＊Ｒ１が成り立つ。ただ
し、Ｋは定数である。したがって、ＶＣＣが低下する
（電源の変化）かまたはＶＴが増大する（プロセスおよ
び温度の変化）につれて、Ｔｏｓｃは低下する（周波数
が増大する）。図１ｃにおいて、コンデンサＣＰ１の周
期的充電の後のその電荷は、ＶＣＣの低下およびＶＴの
増大とともに減少し、１つのコンデンサから次のコンデ
ンサへの電荷の移動は、ＶＣＣが低下するかまたはＶＴ
が増大するにつれて減少する。電圧増幅器の動作の各サ
イクル中にポンピングされた電荷は、ＶＣＣの低下また
はＶＴの増大とともに減少する。しかしながら、発振器
周波数の対応する増大はチャージ・ポンプのサイクル速
度のオフセット増大をもたらし、所望の補償が達成され
る。唯一の要件は、最悪の条件下で（ＶＣＣが最低、Ｖ
Ｔが最大の場合）、チャージ・ポンプがポンピングされ
る開回路（無負荷）電圧が意図した調整電圧よりも高い
こと、および最悪の条件による発振器周波数の増大が、
チャージ・ポンプの出力電流を、チャージ・ポンプに対
する通常の動作負荷に関わらず調整電圧を維持するため
に十分高い値に維持するために充分であることである。
が、次にそれらの協働動作の概要を示す。図１ａのバイ
アス発生器が発生したバイアス電流はほぼＶＴ／Ｒ１に
等しく、これは電源電圧ＶＣＣの変化と無関係である。
このバイアス電流（またはそれに比例する電流）を、図
１ｂのリング発振器内の充電電流および放電電流として
使用する。発振器周期は、Ｃｌｏａｄ＊Ｖ／Ｉｂｉａｓ
に比例する。ただし、Ｖはインバータのトリップ電圧で
あり、約ＶＣＣ／２である。したがって、Ｔｏｓｃ≒Ｋ
＊Ｃｌｏａｄ＊ＶＣＣ／ＶＴ＊Ｒ１が成り立つ。ただ
し、Ｋは定数である。したがって、ＶＣＣが低下する
（電源の変化）かまたはＶＴが増大する（プロセスおよ
び温度の変化）につれて、Ｔｏｓｃは低下する（周波数
が増大する）。図１ｃにおいて、コンデンサＣＰ１の周
期的充電の後のその電荷は、ＶＣＣの低下およびＶＴの
増大とともに減少し、１つのコンデンサから次のコンデ
ンサへの電荷の移動は、ＶＣＣが低下するかまたはＶＴ
が増大するにつれて減少する。電圧増幅器の動作の各サ
イクル中にポンピングされた電荷は、ＶＣＣの低下また
はＶＴの増大とともに減少する。しかしながら、発振器
周波数の対応する増大はチャージ・ポンプのサイクル速
度のオフセット増大をもたらし、所望の補償が達成され
る。唯一の要件は、最悪の条件下で（ＶＣＣが最低、Ｖ
Ｔが最大の場合）、チャージ・ポンプがポンピングされ
る開回路（無負荷）電圧が意図した調整電圧よりも高い
こと、および最悪の条件による発振器周波数の増大が、
チャージ・ポンプの出力電流を、チャージ・ポンプに対
する通常の動作負荷に関わらず調整電圧を維持するため
に十分高い値に維持するために充分であることである。
【００３０】基準電圧ＶＲＥＦ１はデバイスＭ１のソー
スに印加される。他の基準電圧ＶＲＥＦ２はデバイスＭ
１のゲートに印加される。これらの基準電圧は、標準の
ＣＭＯＳバンドギャップなど基準回路から発生させるこ
とができる。ＶＲＥＦ２の値は、ダイオード接続ＰＭＯ
ＳトランジスタＭ８およびＭＮのＶＧＤ＝０Ｖに一致す
るようにデバイスＭ１のＶＧＤ（ゲートドレイン電圧）
を０に近づけるために、デバイスＭ２のゲート・ソース
電圧に近くなるように選択される。ＶＲＥＦ１およびＶ
ＲＥＦ２の値は、デバイスＭ１が発生したバイアス電流
が小さくなり、その結果、高電圧源ＶＰＵＭＰ、例えば
チャージ・ポンプ出力に対する負荷が小さくなるように
選択される。デバイスＭ１のゲートソース電圧（ＶＲＥ
Ｆ１−ＶＲＥＦ２）は、デバイスＭ２およびＭ２Ａ内に
バイアス電流をつくり出し、これは、デバイスＭ３およ
びＭ３Ａおよびダイオード接続デバイスＭ８〜ＭＮの連
鎖にミラーされる。まったく同じ電流が各ダイオード接
続ＰＭＯＳトランジスタＭ８〜ＭＮ中を流れ、かつデバ
イスＭ１の本体がそのソースに接続されているので、こ
れらのダイオード接続ＰＭＯＳトランジスタのゲートソ
ース電圧は、デバイスＭ１のそれと同じになる。したが
って、電圧ＶＰＵＭＰの安定な電圧基準が実現する。
スに印加される。他の基準電圧ＶＲＥＦ２はデバイスＭ
１のゲートに印加される。これらの基準電圧は、標準の
ＣＭＯＳバンドギャップなど基準回路から発生させるこ
とができる。ＶＲＥＦ２の値は、ダイオード接続ＰＭＯ
ＳトランジスタＭ８およびＭＮのＶＧＤ＝０Ｖに一致す
るようにデバイスＭ１のＶＧＤ（ゲートドレイン電圧）
を０に近づけるために、デバイスＭ２のゲート・ソース
電圧に近くなるように選択される。ＶＲＥＦ１およびＶ
ＲＥＦ２の値は、デバイスＭ１が発生したバイアス電流
が小さくなり、その結果、高電圧源ＶＰＵＭＰ、例えば
チャージ・ポンプ出力に対する負荷が小さくなるように
選択される。デバイスＭ１のゲートソース電圧（ＶＲＥ
Ｆ１−ＶＲＥＦ２）は、デバイスＭ２およびＭ２Ａ内に
バイアス電流をつくり出し、これは、デバイスＭ３およ
びＭ３Ａおよびダイオード接続デバイスＭ８〜ＭＮの連
鎖にミラーされる。まったく同じ電流が各ダイオード接
続ＰＭＯＳトランジスタＭ８〜ＭＮ中を流れ、かつデバ
イスＭ１の本体がそのソースに接続されているので、こ
れらのダイオード接続ＰＭＯＳトランジスタのゲートソ
ース電圧は、デバイスＭ１のそれと同じになる。したが
って、電圧ＶＰＵＭＰの安定な電圧基準が実現する。
【００３１】デバイスＭＮ２Ａ及びＭＮ３Ａ用の負のＮ
ＭＯＳデバイス（ＶＴ＝０Ｖ）を有するカスコード接続
を使用することによって、デバイスＭ１からダイオード
接続デバイス連鎖への正確な電流ミラーが達成される。
負のＮＭＯＳデバイスを有するカスコード電流ミラー
は、最小のヘッドルーム電圧（通常のＮＭＯＳカスコー
ド電流ミラーの場合と同様に２ゲートソース電圧ではな
く１ゲートソース電圧）及び最小の回路を必要とする。
最小のヘッドルーム電圧を有する他のカスコード方式
は、一般に、他の制御回路を必要とする。例えば、２つ
のエンハンスメントＮＭＯＳデバイスが直列になってい
る場合、上部ＮＭＯＳデバイスは、そのゲート・バイア
スを他のバイアス回路から得、下部ＮＭＯＳデバイス
は、そのゲートが上部ＮＭＯＳのドレインに結合され、
そのソースがグランドに結合される。
ＭＯＳデバイス（ＶＴ＝０Ｖ）を有するカスコード接続
を使用することによって、デバイスＭ１からダイオード
接続デバイス連鎖への正確な電流ミラーが達成される。
負のＮＭＯＳデバイスを有するカスコード電流ミラー
は、最小のヘッドルーム電圧（通常のＮＭＯＳカスコー
ド電流ミラーの場合と同様に２ゲートソース電圧ではな
く１ゲートソース電圧）及び最小の回路を必要とする。
最小のヘッドルーム電圧を有する他のカスコード方式
は、一般に、他の制御回路を必要とする。例えば、２つ
のエンハンスメントＮＭＯＳデバイスが直列になってい
る場合、上部ＮＭＯＳデバイスは、そのゲート・バイア
スを他のバイアス回路から得、下部ＮＭＯＳデバイス
は、そのゲートが上部ＮＭＯＳのドレインに結合され、
そのソースがグランドに結合される。
【００３２】ミラーＰＭＯＳトランジスタでは、ボディ
効果をなくして、正確なゲートソース電圧ミラーを達成
するためにそれら自体の基板がそれら自体のソースに接
続されている。まったく同じ電流が基準ＰＭＯＳトラン
ジスタおよびダイオードＰＭＯＳトランジスタ中を流れ
ているので、バイアス電流の変化は重要ではなく、電圧
差ＶＲＥＦ１−ＶＲＥＦ２およびそれがダイオード連鎖
内で複製される回数が調整電圧ＶＰＵＭＰを決定する。
効果をなくして、正確なゲートソース電圧ミラーを達成
するためにそれら自体の基板がそれら自体のソースに接
続されている。まったく同じ電流が基準ＰＭＯＳトラン
ジスタおよびダイオードＰＭＯＳトランジスタ中を流れ
ているので、バイアス電流の変化は重要ではなく、電圧
差ＶＲＥＦ１−ＶＲＥＦ２およびそれがダイオード連鎖
内で複製される回数が調整電圧ＶＰＵＭＰを決定する。
【００３３】ダイオードＰＭＯＳトランジスタの数を変
化させれば、異なる調整出力電圧を達成することができ
る。また、ＶＲＥＦ１および／またはＶＲＥＦ２を変化
させても、妥当な最小および最大の電流制限を受ける異
なる調整出力電圧を達成することができる。また、任意
のダイオード接続ＰＭＯＳデバイスの両端間で、ドレイ
ン対ゲート電圧は正確に基準差電圧にあり、Ｐ＋ドレイ
ン対ｎウェルもゲートソース電圧基準にあるので、破壊
機構が侵されることはない。
化させれば、異なる調整出力電圧を達成することができ
る。また、ＶＲＥＦ１および／またはＶＲＥＦ２を変化
させても、妥当な最小および最大の電流制限を受ける異
なる調整出力電圧を達成することができる。また、任意
のダイオード接続ＰＭＯＳデバイスの両端間で、ドレイ
ン対ゲート電圧は正確に基準差電圧にあり、Ｐ＋ドレイ
ン対ｎウェルもゲートソース電圧基準にあるので、破壊
機構が侵されることはない。
【００３４】分路ＮＭＯＳデバイスＭ６は、低電圧ＮＭ
ＯＳデバイスのゲート・ダイオード効果を回避するため
に、約１１Ｖの中間電圧レベルを使用する。これは、デ
バイスＭ６が、通常１３Ｖ以上である低電圧ＮＭＯＳデ
バイスのゲート・ダイオード破壊仕様よりもはるかに小
さい最大ゲート対ドレイン電圧ＶＨＶ−ＭＨＶ、約１０
Ｖを受けるためである。デバイスＭ５も、Ｍ６の最大ゲ
ート対ドレイン電圧ＭＨＶ−ＶＴ≒１０Ｖを受ける。
ＯＳデバイスのゲート・ダイオード効果を回避するため
に、約１１Ｖの中間電圧レベルを使用する。これは、デ
バイスＭ６が、通常１３Ｖ以上である低電圧ＮＭＯＳデ
バイスのゲート・ダイオード破壊仕様よりもはるかに小
さい最大ゲート対ドレイン電圧ＶＨＶ−ＭＨＶ、約１０
Ｖを受けるためである。デバイスＭ５も、Ｍ６の最大ゲ
ート対ドレイン電圧ＭＨＶ−ＶＴ≒１０Ｖを受ける。
【００３５】調整出力は、デバイスＭ４のＮ＊（ＶＲＥ
Ｆ１−ＶＲＥＦ２）＋ＶＴに厳密に等しい。だたし、Ｎ
は、ダイオード接続ＰＭＯＳトランジスタの数である。
例えば、Ｎ＝１０、ＶＲＥＦ１＝２．５、ＶＲＥＦ２＝
０．５、ＶＨＶ＝１０＊２＋０．８＝２０．８Ｖ。した
がって、温度およびプロセスの変化によるデバイスＭ４
のしきい値電圧ＶＴの変化が小さいので、正確な調整が
達成される。例えば、出力が２０Ｖの場合０．２Ｖであ
り、これは約１％である。
Ｆ１−ＶＲＥＦ２）＋ＶＴに厳密に等しい。だたし、Ｎ
は、ダイオード接続ＰＭＯＳトランジスタの数である。
例えば、Ｎ＝１０、ＶＲＥＦ１＝２．５、ＶＲＥＦ２＝
０．５、ＶＨＶ＝１０＊２＋０．８＝２０．８Ｖ。した
がって、温度およびプロセスの変化によるデバイスＭ４
のしきい値電圧ＶＴの変化が小さいので、正確な調整が
達成される。例えば、出力が２０Ｖの場合０．２Ｖであ
り、これは約１％である。
【００３６】以上は、Ｎ個のＭＯＳデバイスを調整用の
ダイオード接続デバイスとして使用する従来技術と異な
る。調整出力は、ほぼＭＯＳデバイスの（Ｎ＋１）*Ｖ
Ｔに等しい。この場合、温度またはプロセスが変化する
と、ＶＴは直線的に変化し、調整電圧が（Ｎ＋１）倍に
変化する。また、ダイオード接続ＭＯＳトランジスタの
連鎖に沿って、ボディ効果が変化し、ダイオード接続Ｍ
ＯＳトランジスタのゲートソース電圧が変化し、最後の
電圧が不正確になり、変化しやすくなる。
ダイオード接続デバイスとして使用する従来技術と異な
る。調整出力は、ほぼＭＯＳデバイスの（Ｎ＋１）*Ｖ
Ｔに等しい。この場合、温度またはプロセスが変化する
と、ＶＴは直線的に変化し、調整電圧が（Ｎ＋１）倍に
変化する。また、ダイオード接続ＭＯＳトランジスタの
連鎖に沿って、ボディ効果が変化し、ダイオード接続Ｍ
ＯＳトランジスタのゲートソース電圧が変化し、最後の
電圧が不正確になり、変化しやすくなる。
【００３７】他の実施形態では、分路ＮＭＯＳデバイス
用の正確な制御電圧を実現するために、ＭＯＳダイオー
ド接続デバイスＭ８〜ＭＮの代わりにツェナー・ダイオ
ードを使用することもできる。そのような場合、ツェナ
ー・ダイオード用のバイアス電流は、ツェナー電圧があ
まり変化しないように十分安定していなければならな
い。しかしながら、ツェナー・ダイオードは、標準のＣ
ＭＯＳプロセス技法を使用して容易に作成することがで
きない。
用の正確な制御電圧を実現するために、ＭＯＳダイオー
ド接続デバイスＭ８〜ＭＮの代わりにツェナー・ダイオ
ードを使用することもできる。そのような場合、ツェナ
ー・ダイオード用のバイアス電流は、ツェナー電圧があ
まり変化しないように十分安定していなければならな
い。しかしながら、ツェナー・ダイオードは、標準のＣ
ＭＯＳプロセス技法を使用して容易に作成することがで
きない。
【００３８】以上、本発明の好ましい実施形態を本明細
書に開示し、説明したが、本発明の精神および範囲から
逸脱することなく、形状および細部の様々な変更を本発
明に加えることができることを当業者なら理解できよ
う。
書に開示し、説明したが、本発明の精神および範囲から
逸脱することなく、形状および細部の様々な変更を本発
明に加えることができることを当業者なら理解できよ
う。
【図１】本発明の好ましい実施形態で使用するバイアス
発生器の回路図（ａ）、発振器および位相駆動回路
（ｂ）、電圧増幅器回路（ｃ）の回路図である。
発生器の回路図（ａ）、発振器および位相駆動回路
（ｂ）、電圧増幅器回路（ｃ）の回路図である。
【図２】本発明の好ましい実施形態の高電圧分路調整器
の回路図である。
の回路図である。
Ｉ１ インバータ Ｉ２ インバータ Ｉ３ インバータ Ｉ４ インバータ Ｉ５ インバータ
【手続補正書】
【提出日】平成１０年１月２０日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図２】
【図１】
Claims (4)
- 【請求項１】 チャージ・ポンプと、 ＭＯＳデバイスのしきい値電圧に応答してバイアスを発
生するバイアス発生器と、 バイアス発生器およびチャージ・ポンプに接続されたチ
ャージ・ポンプ発振器とを含み、チャージ・ポンプ発振
器は、ＭＯＳデバイスのしきい値電圧および電源電圧に
応答し、しきい値電圧の増大とともに増大し、かつ電源
電圧の低下とともに増大する周波数でバイアスおよび電
源電圧に応答してチャージ・ポンプを駆動することを特
徴とするＭＯＳチャージ・ポンプ・システム。 - 【請求項２】 （ａ）ＶＣＣとグランドの間で動作し、
高い電圧出力をもたらすＭＯＳデバイス・チャージ・ポ
ンプを駆動させるステップと、 （ｂ）チャージ・ポンプを駆動するＭＯＳデバイス・チ
ャージ・ポンプ発振器を動作させるステップと、 （ｃ）ＭＯＳデバイスのしきい値の増大とともに増大
し、かつＶＣＣの低下とともに増大する周波数でチャー
ジ・ポンプ発振器を動作させるステップとを含む、電源
電圧ＶＣＣおよび電源グランドを有する電源から高い電
圧を発生させる方法。 - 【請求項３】 電流源の働きをするダイオード接続トラ
ンジスタと、 電流源の電流を回路グランドに接続された第２の回路に
ミラーする電流ミラーと、 直列に接続され、その第１の端部が第２の回路に結合さ
れ、その第２の端部が高電圧源に結合される複数のダイ
オード接続トランジスタと、 電流を高電圧源から回路グランドに分路させるように結
合された分路トランジスタとを含む分路調整器。 - 【請求項４】 （ａ）第１のＭＯＳトランジスタのゲー
トとソースの間で調整された電圧差を与え、そこを通る
第１の電流を得るステップと、 （ｂ）第１の電流をチャージ・ポンプに結合された複数
のダイオード接続トランジスタにミラーするステップ
と、 （ｃ）チャージ・ポンプからの電流を分路させ、それに
ミラーされた電流に等しい複数のダイオード接続トラン
ジスタ中の電流を維持するステップとを含む電圧調整の
方法。
Applications Claiming Priority (2)
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|---|---|---|---|
| US08/724186 | 1996-10-01 | ||
| US08/724,186 US5808506A (en) | 1996-10-01 | 1996-10-01 | MOS charge pump generation and regulation method and apparatus |
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| Publication Number | Publication Date |
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| JPH10199282A true JPH10199282A (ja) | 1998-07-31 |
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ID=24909385
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5808506A (ja) |
| EP (2) | EP0834981A3 (ja) |
| JP (1) | JPH10199282A (ja) |
| KR (1) | KR100462270B1 (ja) |
| CA (1) | CA2216891C (ja) |
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