KR100462270B1 - Mos 충전펌프 발생 및 레귤레이션 방법 및 장치 - Google Patents

Mos 충전펌프 발생 및 레귤레이션 방법 및 장치 Download PDF

Info

Publication number
KR100462270B1
KR100462270B1 KR1019970050739A KR19970050739A KR100462270B1 KR 100462270 B1 KR100462270 B1 KR 100462270B1 KR 1019970050739 A KR1019970050739 A KR 1019970050739A KR 19970050739 A KR19970050739 A KR 19970050739A KR 100462270 B1 KR100462270 B1 KR 100462270B1
Authority
KR
South Korea
Prior art keywords
voltage
current
transistor
source
charge pump
Prior art date
Application number
KR1019970050739A
Other languages
English (en)
Other versions
KR19980032459A (ko
Inventor
트랜휴반
Original Assignee
윈본드 일렉트로닉스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윈본드 일렉트로닉스 코포레이션 filed Critical 윈본드 일렉트로닉스 코포레이션
Publication of KR19980032459A publication Critical patent/KR19980032459A/ko
Application granted granted Critical
Publication of KR100462270B1 publication Critical patent/KR100462270B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • H02M3/073—Charge pumps of the Schenkel-type

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)
  • Dram (AREA)
  • Control Of Electrical Variables (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Read Only Memory (AREA)

Abstract

고전압(∼20v)을 발생하기 위해 비휘발성 메모리칩에서 사용되는 일반적인 형태의 MOS 충전 펌프 발생 및 레귤레이션 방법 및 장치가 공개된다. 본 발명은 충전 펌프 전압 증폭기용의 클럭을 발생하는데 전류 제어 발진기를 사용한다. 상기 발진기 주파수는 프로세스 변동, 온도 변동, 및 전원 공급 변동을 보상해 줄 수 있도록 설계되어 있다. 상기 충전 펌프 션트 레귤레이터는 표준 CMOS 프로세스로부터의 정저전압 NMOS 및 PMOS만을 사용한다. 임의의 브레이크다운 메카니즘, 즉 PMOS 게이트 다이오드 브레이크다운 및 P+ - n웰 접합 브레이크다운을 방해하지 않고 상기 션트 NMOS용의 제어 전압을 정밀하게 실현하기 위해 미러 다이오드(기준 PMOS)로서 정저전압 PMOS를 사용하는 기준 전압 기술이 이용된다. 중간 전압 레벨은 또한 게이트 다이오드 브레이크다운으로부터 션트 NMOS 트랜지스터를 버퍼링하는데 사용된다. 최소 회로 면적을 가지는 최소 헤드룸 전압을 얻기 위해 상기 전류를 정밀하게 미러하는데 본래의 NMOS 캐스코드 전류 미러가 사용된다.

Description

ＭＯＳ 충전 펌프 발생 및 레귤레이션 방법 및 장치{MOS CHARGE PUMP GENERATION AND REGULATION METHOD AND APPARATUS}
발명의 분야
본 발명은 CMOS 집적 회로 설계 분야에 관한 것으로, 특히 고전압을 발생하기 위한 온칩 회로를 포함하고 있는 비휘발성 메모리 집적 회로에 관한 것이다.
종래 기술
통상적으로, 비휘발성 메모리 집적 회로는 예컨대 포울러-노르드하임(Fowler-Nordheim) 터널링 또는 채널 핫 전자 주입에 의해 메모리 셀 프로그래밍 및 소거를 행하기 위해서, 보통 전원 전압보다 높은 고전압을 필요로 한다. 상기 고전압은 통상적으로 충전 펌프라고도 알려진 전압 증폭기(voltage multiplier)를 사용하고 있는 온칩에서 발생된다.
종래에는 제이. 에프. 딕슨(J.F.Dickson)이 저술하고 제목이 "개선된 전압 증폭기 기술을 이용한 NMOS 집적 회로의 온칩 고전압 발생"인 논문, IEEE J. 고체 상태 회로, vol. SC-11, 1976년 6월, 페이지 374-378에 설명되어 있는 원리를 이용하여 충전 펌프를 구현하였다. 통상적으로, 클럭 구동기는 링 발진기(홀수 개의 인버터가 링 구조로 접속되어 있음), 즉 정주파수 발진기로 구동된다.
증폭된 출력 전압은 NMOS/커패시터단의 개수, 모든 NMOS 트랜지스터의 임계 전압, 클럭 전압 스윙, 및 클럭 주파수의 함수이다. 상기 전하는 상기 커패시터를 통해 공급되는 전압에 의해 하나의 회로단으로부터 다음의 회로단으로 전달된다. 상기 클럭 전압 스윙이 일반적인 경우와 마찬가지로 VCC와 동일한 경우에, 개방 회로 출력 전압은 VO(N + 1)(VCC - VT)이며, 이때 VT는 기판 바이어스 효과를 가지고 있는 다이오드 접속 NMOS 디바이스의 평균 임계 전압이며, N은 회로단의 개수이다(각각의 회로단은 다이오드 접속 MOS 디바이스와 펌프용 커패시터로 구성됨).
단락 회로 출력 전류는 IS(C)(VCC)(F)이며, 이때 C는 각각의 회로단의 펌프용 커패시터의 커패시턴스이고, F는 상기 충전 펌프의 동작 주파수이다. 상기 펌프 출력 전압 대 전류는 V = (-VO/IS)(I) + V0이다. 이것은 -VO/IS와 동일한 기울기를 가지고 있는 선형 관계이다. 통상적으로, 동작점은 특정 커패시턴스 부하를 가지고 있는 특정 기술에서는 고정되어 있다. 예컨대, 일반적인 비휘발성 메모리 요건을 만족하기 위해, V20 V이고, 그리고 100μs의 시간내에 100 pf의 커패시턴스 부하를 충전하는데 필요한 전류는 I = CV/t = 100 pf * 20V/100μs = 20μa이다.
상기 식으로부터 다음과 같은 결과를 알 수 있다:
1. 예컨대 저속 프로세스 코너(corner)에서 또는 저온에서 VT가 높으면, VO는 낮다. 따라서, V는 주어진 전류에 대해 보다 낮다.
2. VCC가 낮으면, VO가 낮고, 또한 IS도 낮다. 따라서, V는 주어진 전류에 대해 보다 낮다.
이와같이, 상기 회로는 저속 프로세스 코너에서(VT가 높음), 저온에서(VT가 높음), 또는 낮은 전원 전압에서는(VCC가 낮음), 상당히 비효율적이다.
통상적으로, 상기 충전 펌프는 신뢰성 문제를 일으킬 수 있는 각종 디바이스에의 과전압 공급을 방지하기 위해 조절된다. 고전압 션트 레귤레이션(shunt regulation)을 이용하는 종래 기술은 일반적으로 전압 기준의 실현을 위해 복수의 다이오드 접속 MOS 디바이스(드레인에 접속된 게이트를 각각 가지고 있는 MOS 디바이스)를 사용한다. 이 종래 기술에서, 이들 다이오드 접속 MOS 디바이스들은 상기 션트 NMOS 디바이스용 제어 전압으로서 복수의 임계 전압(VT)(각각의 디바이스의 게이트 - 소오스 전압은 VT로서 실현됨)을 구현하기 위해 다이오드 체인으로 배열되어 있다.
상기 MOS 다이오드는 상기 고전압이 충분히 높도록 펌프되면 도통된다. 상기 충전 펌프의 고전압 발생 전류가 상기 션트 NMOS 디바이스의 싱킹(sinking) 전류 능력에 비해 제한되는 한, 상기 고전압은 이 고전압이 일정한 전압에 클램핑될 수 있도록 상기 션트 NMOS 디바이스를 턴온시키게 된다.
이러한 제어 기준 전압은 프로세스 변동, 온도 변동 및 기판 바이어스 효과 변동에 따라 달라지는데, 이는 정밀한 레귤레이션에 바람직하지 않은 MOS 디바이스의 임계 전압 변동 때문이다. 상기 션트 NMOS 디바이스는 또한 높은 게이트 다이오드 브레이크다운 전압을 필요로 하는데, 이는 그 게이트가 접지 전위 상태(디스에이블 상태 또는 시작 상태)이거나 VT가 VSS보다 높은 상태(상기 디바이스가 션트 접속된 때)이기 때문이다. 따라서, 게이트-드레인 전압은 최악의 경우에 고전압, 예컨대 21 V과 동일하다. 상기 게이트 다이오드 브레이크다운은 드레인과 기판사이에서의 제너 접합 다이오드 브레이크 다운이며, 이때 게이트가 보조한다. 상기 NMOS 디바이스가 일단 브레이크다운되면, 이 디바이스는 레귤레이팅되었을 수도 있는 전압이 아닌 브레이크다운 전압에 상기 고전압을 클램프하게 된다. 일반적인 CMOS 프로세스의 경우에, 저전압 NMOS 디바이스의 게이트 다이오드 브레이크다운 전압은 대략 13 V이고 고전압 NMOS 디바이스의 게이트 다이오드 브레이크다운 전압은 대략 23 V이다. 고전압 NMOS는 예컨대 이중 확산형 접합에서 전계 만곡을 매끄럽게 하기 위해 소오스와 드레인상에 이중 확산형 접합을 가지고 있는 NMOS 디바이스이다. (상기 게이트 다이오드 브레이크다운에 대한 설명은 앤디 그로브(Andy Grove)가 저술하고 제목이 "반도체 디바이스의 물리적 특성 및 기술"인 문헌, 윌리(Wiley), 뉴욕, 1967, 페이지 311-314에서 찾아 볼 수 있다.)
다른 구현예는 션트 NMOS 디바이스용 제어 전압을 발생하기 위해 전압 기준으로서 제너 다이오드를 사용할 수도 있다. 이 제너 다이오드가 도통되자 마자, 즉, 고전압원에 의해 전류 바이어스에 충분한 전류가 공급되게 되면, 상기 션트 NMOS 디바이스는 고전압을 클램핑하기 위해 턴온된다. 하지만, 이러한 제너 다이오드는 표준 CMOS 프로세스에서는 쉽게 이용할 수 없다. 일부 다른 레귤레이터는 때때로 고전압을 레귤레이팅하기 위해 MOS 디바이스의 게이트 다이오드 브레이크다운 또는 접합 브레이크다운을 사용한다. 이러한 경우에, 일부 문제들이 발생될 수 있는데, 예컨대 고전압 공급기는 브레이크다운 전압보다 높은 전압 출력을 가지고 있어야 하며, 상기 브레이크다운 전압은 상기 접합 또는 게이트 산화막에 영구적인 손상을 일으키지 않도록 감시되어야 하고, 상기 브레이크다운 전압은 온도 변동 및 프로세스 변동 등에 따라 달라질 수 있다.
발명의 간단한 개요
본 발명의 전압 증폭기는 프로세스 코너 변동, 온도 변동, 및 전원 공급 변동이 보상된 주파수를 가지고 있는 클럭을 발생하는데 전류 제어 발진기를 사용한다. 상기 프로세스 코너가 저속이면(VT가 크면) 클럭 주파수는 증가되고, 상기 온도가 내려가면(VT가 크면) 클럭 주파수는 증가되며, 상기 전원 전압이 작아지면 클럭 주파수는 증가한다. 상기 주파수가 높아지면 단락 회로 전류는 많이 흐른다. 따라서, 충전 펌프 동작은 전류 대 프로세스 변동, 온도 변동, 및 전원 공급 변동을 조절함으로써 개선된다.
본 발명의 고전압 션트 레귤레이터는 다음과 같이 션트 NMOS 디바이스용의 제어 전압을 발생하기 위한 특수 기술을 이용함으로써 표준 CMOS 프로세스에서 정저전압 NMOS 디바이스와 PMOS 디바이스만을 사용하고 있다. 정저전압 PMOS 디바이스는 상기 션트 NMOS 트랜지스터의 턴온을 위해 제어 전압을 발생하는데에 미러된 다이오드 PMOS 디바이스(함께 접속된 게이트, 드레인, 및 n 웰을 가지고 있음)로서 사용된다. PMOS 디바이스의 VGS(게이트-소오스 전압) 기준은 그러한 정밀한 전압을 실현하기 위해 복수의 다이오드 접속 PMOS 트랜지스터로 이루어진 체인에 정밀하게 미러된다. 상기 VGS 기준은 기준 PMOS 디바이스의 소오스에 기준 전압을 부여하고 그리고 동일한 기준 PMOS 디바이스의 게이트에 다른 기준 전압을 부여함으로써 발생된다. 상기 기준은 표준 CMOS 밴드갭 회로에 의해 발생될 수 있다. 상기 미러된 PMOS 트랜지스터는 정밀한 VGS 미러를 달성할 수 있도록 기판 바이어스 효과를 제거하기 위해 자신의 소오스에 접속되어 있는 기판을 가지고 있다. 상기 VGS 기준은 상기 다이오드 접속 PMOS 트랜지스터에 대한 본래의 NMOS 캐스코드(cascode) 전류 미러에 의해 미러된 상기 기준 PMOS 디바이스에서 전류를 생성한다. 온도에 대한 프로세스 변동, 및 임계 전압과 이동도 변동으로 인한 바이어스 전류의 변동은 문제가 되지 않는데, 이는 동일한 양의 전류가 기준 PMOS 디바이스인 다이오드 접속 PMOS 트랜지스터를 통해 흐르기 때문이며, 이때 상기 기준 PMOS 디바이스는 각각의 다이오드 접속 PMOS 디바이스에 대해 동일한 VGS 기준을 다시 발생한다.
이와같이, 복수의 정밀한 VGS 기준이 상기 다이오드 체인을 따라 생성되며, 이에 따라 상기 션트 NMOS 트랜지스터에 안정된 제어 전압이 제공된다. 어느 다이오드 접속 PMOS 디바이스에서는, 드레인-게이트 전압이 정확하게 상기 VGS 전압 기준이 되며 그리고 P+ 드레인 - n 웰 전압도 또한 VGS 전압 기준이 되기 때문에, 어떠한 브레이크다운 메카니즘도 방해되지 않는다.
상부 션트 NMOS 디바이스는 이 NMOS 디바이스의 게이트 다이오드 효과를 방지하기 위해 그 게이트상에 중간 전압 레벨, 즉 대략 11 V를 이용하는데, 이는 게이트-드레인 전압이 VHV - MHV, 예컨대 21 - 11 = 10 V인 전압이고, 이때 이러한 전압은 저전압 NMOS 디바이스의 보통의 게이트 다이오드 브레이크다운 디바이스 사양보다 훨씬 작다. 하부 션트 NMOS 디바이스도 또한 MHV - VT = 10 V인 최대 게이트-드레인 전압을 보인다. 이와같이 정저전압 NMOS 트랜지스터가 상기 션트 NMOS 트랜지스터용으로 사용된다.
상기 전류 미러는 최소 헤드룸(headroom) 전압과 최소 회로 영역을 가지고 정확한 전류 미러를 달성하기 위해 본래의 NMOS 디바이스(임계 전압 VT0v)를 가지고 있는 캐스코드 구조를 이용한다. 상기 보통의 NMOS 캐스코드 전류 미러는 직렬로 접속된 두 NMOS 트랜지스터 다이오드를 사용하며, 이에 따라, 2 VGS = 2 VT + 2 ΔVs (2 ΔVs는 바이어스 전류에 필요함)의 헤드룸 전압이 필요하다. 본 발명에 사용된 상기 본래의 NMOS 캐스코드 전류 미러는 1 VGS = 1 VT + 1 ΔVs만을 필요로 한다. 유사한 최소 헤드룸 전압을 가지고 있는 다른 캐스코드 NMOS 회로는 훨씬 더 복잡한 회로를 필요로 한다.
발명의 상세한 설명
먼저, 도 1a를 참조하면, 도 1b의 발진기용 바이어스 발생기의 회로도를 볼 수 있다. 도시된 회로도는 네가티브 논리 인에이블 신호(ENB)에 의해 제어된다. 상기 회로가 디스에이블되면, 상기 신호(ENB)는 하이로 되며, 이에따라 디바이스(P1,P4A)는 턴오프되고 디바이스(N9,N10)는 턴온되며, 또한 디바이스(N11,N12)는 턴오프된다. 또한, 인버터(I1)에 의해 반전된 상기 신호(ENB)의 하이 상태는 디바이스(N8A)를 턴오프시키고 디바이스(P8,P7)를 턴온시키며, 이에따라 디바이스(P5,P6)는 각각 턴오프된다. 디바이스(P5)가 오프되고 디바이스(N10)가 온되면 출력(VBN)은 로우로 풀다운되고, 디바이스(P7)가 온되고 디바이스(N12)가 오프되면 상기 출력(VBP)은 하이로 풀업된다.
상기 회로가 인에이블되면, 상기 신호(ENB)는 로우로 되며, 이에따라 디바이스(P1,P4A)가 턴온되고, 인버터(I1)를 통해 디바이스(N8A)는 턴온된다. 동시에, 디바이스(N9,N10)가 턴오프되고, 인버터(I1)를 통해 디바이스(P7,P8)도 또한 턴오프되게 된다.
상기 회로가 인에이블된 경우에, 전류는 다이오드 접속 디바이스(P3,N7)를 통해 그리고 저항기(R1)를 통해 회로 접지로 흐르게 된다. 디바이스(P3)를 통해 흐르는 전류는 또한 디바이스(N6)를 통해 접지로 흐를 수 있도록 디바이스(P2)에 미러되어 있으며, 이때 상기 디바이스(N6)는 디바이스(N7)의 소오스에 접속된 게이트를 가지고 있다. 이 방법으로, 저항기(R1), 즉 온도 둔감형 금속막 저항기의 양단 전압(VN)은 디바이스(N6)의 임계 전압(VT)과 대체로 동일하며, 상기 디바이스(N6)는 저항기(R1)를 통해 흐르는 전류와 동일한(또는 이 전류에 비례하는) 전류를 전달한다. 상기 전압(VN)이 상기 값 이상으로 증가되면, 상기 디바이스(N6)는 턴온되며, 이에따라 디바이스(N7)의 게이트가 로우로 풀다운되어, 저항기(R1)를 통해 흐르는 전류가 감소되며, 따라서 상기 전압(VN)이 감소된다. 이와 유사하게, 상기 회로는 상기 전압(VN)이 디바이스(N6)의 임계 전압보다 대체로 낮은 경우에는 자동적으로 보상을 행하게 되며, 따라서 커패시터(C1)는 상기 회로의 동작에 안정성을 제공한다. 이와같이, VN은 흐르는 전류와는 무관한, 실질적인 전원 전압을 가지고 있는 디바이스(N6)의 임계 전압과 대체로 동일하다.
도 1a의 좌측에 있는 다이오드 접속 디바이스(N1,N3,N4,N6), 디바이스(N2) 및 저항기(R2)는 디바이스(P2,N6)의 드레인과 디바이스(N7)의 게이트로 구성된 노드를 충분한 레벨까지 상승시킴으로써 상기 회로의 적절한 구동 시작을 보장해 주며, 이에따라 디바이스(P2,P3,N6,N7)가 초기에 구동되며, 이로부터 상기 디바이스들은 안정된 동작점을 찾을 수 있다. 디바이스(N6)의 상기 전류(IVT/R1)는 디바이스(N8)에 미러된다. N8을 통해 흐르는 전류는 또한 디바이스(24)를 통해 흘러 디바이스(P5)에 미러되고, 이 전류는 또한 디바이스(N11)를 통해 흐르며, 이에따라 디바이스(N6)의 n 채널 임계 전압(VT)과 실질적으로 동일한 출력 전압(VBN)이 설정된다. 또한, 디바이스(N11)를 통해 흐르는 전류는 디바이스(N12)에 미러되고, 따라서 디바이스(N6)를 통해 흐르는 전류가 형성된다. 따라서, 상기 바이어스 발생기의 출력 전압(VPB)은 VCC 보다 작은 하나의 P채널 임계 전압과 실질적으로 동일하며, 이때 이 임계 전압은 흐르는 전류와 무관한, 실질적인 전원 전압에 의해 측정된 바와 같이 디바이스(P6)를 통해 흐르는 전류에 대한 임계치를 나타낸다. 디바이스(N1-N7,P1-P3,R1,R2,C1)를 구비하고 있는 기본 바이어스부는 P5, P6, N11, N12를 구비하고 있는 최종 바이어스부로부터 분리되어 있으며, 이에따라 상기 기본 바이어스부는 필요한 최소 VCC에 대해 보다 낮은 전류에서 동작할 수 있다.
상기 발진기 회로와 위상 구동기 회로는 도 1b에 도시되어 있다. 상기 발진기가 디스에이블되면, 신호(EN)는 로우로 되며, 인버터(I2)를 통해 흐르는 신호(ENB)는 하이로 된다. 이에 따라 디바이스(N15)가 턴온되어 커패시터(C2)의 전압이 로우에 클램핑되며, 그리고 디바이스(P13)가 턴온되어 커패시터(C3)의 전압이 하이에 클램핑된다. 또한, 이전에 설명한 바와 같이, VBN은 로우로 되고 VBP는 하이로 되며, 이에따라 디바이스(N14,N17,P9,P11)가 턴오프되어, 디바이스(P9,P10,N13,N14,P11,P12,N16,N17)에 의해 형성된 인버터들이 디스에이블된다.
상기 회로가 인에이블되면, 디바이스(N15,P13)는 둘다 턴오프된다. 현재, 상기 발진기 회로는 링 구조의 5개의 인버터, 디바이스(P9,P10,N13, N14,P11,P12,N16,N17)에 의해 형성된 2개의 인버터, 3개의 인버터(I3,I4,I5)로 구성되어 있다. 상기 발진의 기간은 커패시터(C2,C3)를 충전 및 방전하는 전류에 의해 제어된다. 상기 충전 전류는 상기 VBP에 의해 도 1a의 바이어스 발생기의 디바이스(P6)로부터 디바이스(P9,P11)측으로 미러된 전류이며, 그리고 상기 방전 전류는 VBN에 의해 도 1a의 상기 바이어스 발생기의 디바이스(N11)로부터 디바이스(N14,N17)측으로 미러된 전류이다.
인버터(I3,I4)는 디바이스(P11,P12,P16,P17)용의 첨예한 제어 신호를 제공하고, 그리고 이와 유사하게 인버터(I5)는 디바이스(P9, P10, N13, N14)용의 첨예한 제어 신호를 제공한다. 이는 디바이스(P10,N13,P12,N16)가 방금 설명한 바와 같이 커패시터(C2,C3)를 각각 충전 및 방전하는 바이어스 전류용의 스위치의 역할을 함에 따라, 타이밍이 행해지지 않도록 상기 인버터 스위치를 완전히 개폐시키기 위함이다.
도 1b를 다시 참조하면, 클럭(위상) 구동기는 디바이스(P14-P19)와 디바이스(N15-N23)를 포함하고 있다. 상기 발진기 출력(OSCOUT)이 로우이면, 디바이스(P14,P15)는 온되고 디바이스(N18,N19)는 오프된다. 이에 따라, 디바이스(N20,N21,N22)는 턴온되고, 디바이스(P16,P17,P18)은 턴오프되며, 이에 의해 디바이스(P19)는 턴온되고 디바이스(N23)가 턴오프되어 신호(PH2)가 하이로 풀업된다. 한편, 상기 신호(OSCOUT)가 하이이면, 디바이스(P14,P15)는 턴오프되고 디바이스(N18,N19)는 턴온되며, 이에따라 디바이스(N20)는 턴오프되고 디바이스(P16)가 턴온되어 신호(PH1)는 하이로 풀업된다. 또한, 디바이스(N21,N22)는 오프되고 디바이스(P17,P18)는 온되며, 이에따라 디바이스(P19)는 턴오프되고 디바이스(N25)가 턴온되어 신호(PH2)는 로우로 풀다운된다. 디바이스(P15,P19)는 디바이스(P16,N20)용의 비중첩 신호를 발생하기 위해 신호(W3,W4)에 지연을 도입하기 위한 것이다. 이 지연의 도입은 디바이스(P16,N20)에서 흐르는 크로스바 전류를 최소화하기 위함이다. 이와 유사하게, 디바이스(P17,N21,P18,N22)는 디바이스(P19,N23)용의 다른 비중첩 제어 신호를 제공한다.
이제, 도 1c를 참조하면, 전압 증폭기 회로가 도시되어 있다. 도시된 특정 실시예에는, 보다 적거나 보다 많은 개수의 회로단을 원하는 대로 쉽게 사용할 수 있지만, 예시를 위해 4개의 회로단이 도시되어 있다. 이러한 회로의 동작은 종래에 잘 알려져 있으므로 여기에서는 상세히 설명할 필요가 없다. 일반적으로, 다이오드 접속 디바이스(N29)는 충전 펌프의 출력을 VCC - VT 까지 프리차지시킨다. PHI2가 로우이면, 커패시터(CP1)는 다이오드 접속 디바이스(N24)를 통해 VCC - VT까지 프리차지된다. PHI2가 하이로 되고 PHI1이 로우로 되면, 다이오드 접속 다이오드(N24)는 역바이어스되고, 다이오드 접속 디바이스(N25)는 순바이어스되며, 이에따라 커패시터(CP1)로부터 커패시터(CP2)측으로 전하가 전달된다. 이와 유사하게, PHI2가 로우로 되고 PHI1이 다시 하이로 되면, 커패시터(CP1)는 다이오드 접속 디바이스(N24)를 통해 재충전되며, 반면에 다이오드 접속 디바이스(N25)의 소오스와 디바이스(N26)의 게이트 및 드레인의 전압이 증가되면, 다이오드 접속 디바이스(N25)는 역바이어스되고 다이오드 접속 디바이스(N26)는 역바이어스되며, 이에따라 커패시터(CP2)로부터 커패시터(CP3)측으로 전하가 전달된다. 따라서, 전하는 직렬 접속된 커패시터를 통해 커패시터(CP1)로부터 출력(VPUMP)측으로 연속적으로 펌프되며, 전하량은 상기 출력 전압에 따라 출력까지 펌프되고, 최대(개방 회로) 출력 전압에서의 제로 전류 출력에서부터 제로(단락 회로) 출력 전압에서의 최대 전류측으로 선형적으로 변동된다.
이제, 도 2를 참조하면, 본 발명에 사용된 고전압 션트 레귤레이터를 볼 수 있다. 디바이스(M6)는 고전압 션트 레귤레이터에 의해 레귤레이팅된 일반적으로 대략 20볼트에 이르는 고전압(VPUMP)으로 인한 게이트 다이오드 브레이크다운에 대해 상기 디바이스를 완충시키기 위해 대략 11볼트인 중-고 전압(MHV)에 접속되어 있는 게이트를 가지고 있다. 상기 회로가 디스에이블되면, 신호(EN)가 로우로 되며, 이에따라 디바이스(M4)가 턴오프되며, 그리고 인버터(I1)를 통해 디바이스(M7)가 턴온되고 디바이스(M5)가 턴오프된다. 상기 회로가 인에이블되면, 상기 신호(EN)가 하이로 되고, 이에따라 디바이스(M4)는 턴온되고 디바이스(M7)는 턴오프된다. 전압(VPUMP)이 레귤레이팅된 전압까지 증가되면, 다이오드 접속 P 채널 디바이스(M8-MN)로 이루어진 체인이 도통되기 시작한다. 이들 디바이스가 디바이스(M3,M3A)에 미러된 전류와 동일한 전류를 전달하면, 디바이스(M3A)의 드레인의 전압이 증가되며, 이에따라 다이오드 접속 P 채널 디바이스(M8-MN)와 디바이스(M3,M3A)를 통해 흐르는 전류를 초과하는, 상기 충전 펌프로부터의 전류의 일부분이 디바이스(M6,M5)를 통해 분로(shunt)되도록, 디바이스(M5)를 턴온시키기에 충분할 정도로 상기 디바이스(M5)의 게이트 전압이 상승된다. (디바이스(M5)의 임계 전압에 의해 제공된 헤드룸은 미러 디바이스(M3,M3A)의 동작에 충분한 값 그 이상이다.) 이에따라, 상기 충전 펌프는 상기 VPUMP 라인을, 의도된 레귤레이팅 전압보다 높은 전압까지 충전시키지 않는다.
지금까지 각종 회로의 상세 구성에 대해 설명하였지만, 이하에서는 이들의 협동적인 동작에 대해 개략적으로 설명한다. 도 1a의 바이어스 발생기에 의해 발생된 바이어스 전류는 대략 VT/R1와 동일하며, 이 전류는 전원 전압(VCC)의 변동과는 무관하다. 이 바이어스 전류(또는, 이 바이어스 전류에 비례하는 전류)는 도 1b의 링 발진기에서 충전 및 방전 전류로 사용된다. 발진 기간은 Cload * V/Ibias에 비례하며, 이때 V는 대략 VCC/2인 상기 인버터의 트립(trip) 전압이다. 따라서, ToscK * Cload * VCC/VT * R1이며, 이때 K는 상수이다. 따라서, VCC가 감소되거나(전원 공급 변동), VT가 증가되면(프로세스 변동 및 온도 변동), Tosc는 감소된다(주파수 변동). 도 1c에서, 그 주기적인 충전 후에 커패시터(CP1)의 전하는 VCC가 감소되거나 VT가 증가됨에 따라 감소되고, 그리고 하나의 커패시터로부터 다음의 커패시터로의 전하의 전달은 VCC가 감소되거나 VT가 증가됨에 따라 감소되므로, 상기 전압 증폭기의 각각의 동작 사이클에서 펌프된 전하는 VCC가 감소되거나 VT가 증가됨에 따라 감소된다. 하지만, 발진 주파수가 대응하여 증가되면, 충전 펌프 사이클 속도가 오프셋을 가지고 증가되며, 이에따라 원하는 보상이 달성된다. 유일한 요건은, 최악의 상태(VCC가 가장 낮고 VT가 가장 높은 상태)에서, 상기 충전 펌프가 펌프하는 개방 회로(무부하) 전압이 의도된 레귤레이팅 전압보다 높아야 한다는 점과, 최악의 상태로 인한 상기 발진기 주파수의 증가가 상기 충전 펌프 출력 전류가 보통의 동작 부하에도 불구하고 상기 레귤레이팅된 전압을 유지하기에 충분히 높게 유지될 수 있도록 충분해야 한다는 점이다.
기준 전압(VREF1)은 디바이스(M1)의 소오스에 부여된다. 다른 기준 전압(VREF2)은 디바이스(M1)의 게이트에 부여된다. 이들 기준 전압은 표준 CMOS 밴드갭과 같은 기준 회로로부터 발생될 수 있다. VREF2의 값은, 다이오드 접속 PMOS 트랜지스터(M8,MN)의 VGD = 0V를 일치시키기 위해 디바이스(M1)의 VGD(게이트-드레인 전압)가 제로에 인접할 수 있도록 디바이스(M2)의 게이트-소오스 전압에 인접되게 선택된다. VREF1과 VREF2의 값은 디바이스(M1)에 의해 발생된 바이어스 전류가 작도록 선택되며, 이에따라 고전압원(VPUMP), 즉 충전 펌프 출력에 충분하지 않은 부하가 제공된다. 디바이스(M1)의 게이트-소오스 전압(VREF1-VREF2)은 디바이스(M3,M3A)에 미러되어 다이오드 접속 다이오드(M8-MN)로 이루어진 체인을 통과하는 디바이스(M2,M2A)의 바이어스 전류를 생성한다. 다이오드 접속 PMOS 트랜지스터(M8-MN)의 각각에 정확하게 동일한 전류가 흐르고 그리고 디바이스(M1)외에 상기 트랜지스터 각각이 소오스에 접속된 몸체를 가지고 있으므로, 이들 다이오드 접속 PMOS 트랜지스터의 게이트-소오스 전압은 디바이스(M1)의 게이트-소오스 전압과 동일하다. 따라서, 전압(VPUMP)을 위한 안정된 전압 기준이 실현된다.
정밀한 전류 미러는 디바이스(MN2A,MN3A)를 위해 본래의 NMOS 디바이스(VT=0V)를 가지고 있는 캐스코드 접속을 사용함으로써 디바이스(M1)에서부터 상기 다이오드 접속 디바이스 체인까지 달성된다. 본래의 NMOS 디바이스를 가지고 있는 캐스코드 전류 미러는 최소 헤드룸 전압(보통의 NMOS 캐스코드 전류 미러에서와 마찬가지로 2개의 게이트-소오스 전압 대신에 1개의 게이트-소오스 전압) 또는 최소 회로를 필요로 한다. 최소 헤드룸 전압을 가지고 있는 다른 캐스코드 기술은 일반적으로 다른 제어 회로를 필요로 한다. 예컨대, 직렬 접속된 두 확장형 NMOS 디바이스의 경우에, 상부 NMOS 디바이스는 다른 바이어스 회로로부터 게이트 바이어스를 얻으며, 하부 NMOS 디바이스는 상기 상부 NMOS의 드레인에 접속된 게이트와 접지에 접속된 소오스를 가지고 있다.
상기 미러된 PMOS 트랜지스터는 정밀한 게이트-소오스 전압 미러를 달성하기 위해 기판 바이어스 효과를 제거할 수 있도록 자신의 소오스에 접속된 기판을 가지고 있다. 바이어스 전류의 변동은 문제가 되지 않는데, 이는 정확하게 동일한 전류가 기준 PMOS와 다이오드 PMOS 트랜지스터를 통해 흐르기 때문이며, 상기 변동은 전압차(VREF1-VREF2), 및 상기 레귤레이팅된 전압을 결정하는 상기 다이오드 체인에서 반복된 회수이다.
다이오드 PMOS 트랜지스터의 개수는 상이한 레귤레이팅된 출력 전압을 얻기 위해 변동될 수 있다. 상기 VREF1 및/또는 VREF2도 또한, 바람직한 최소 및 최대 전류 제한이 행해지는 상이한 레귤레이팅 출력 전압을 얻기 위해 변동될 수 있다. 또한, 어느 다이오드 접속 PMOS 디바이스에서, 드레인-게이트 전압은 정확하게 상기 기준 차전압이 되고, 그리고 P+ - n 웰 전압은 게이트-소오스 전압 기준이되므로, 어떠한 브레이크다운 메카니즘도 방해되지 않는다.
상기 션트 NMOS 디바이스(M6)는 저전압 NMOS 디바이스의 게이트 다이오드 효과를 방지하기 위해 중간 전압 레벨, 대략 11V를 이용하는데, 이는 통상적으로 13 v보다 높은 저전압 NMOS 디바이스의 게이트 다이오드 브레이크다운 사양보다 휠씬 낮은 VHV - MHV의 최대 게이트-드레인 전압, 대략 10 v를 나타내기 때문이다. 디바이스(M5)는 또한 M610v인 MHV - VT의 게이트-드레인 전압의 최대치를 나타낸다.
상기 레귤레이팅 전압은 정확히 디바이스(M4)의 N * (VREF1 - VREF2) + VT와 동일하며, 이때 N은 다이오드 접속 PMOS 트랜지스터의 개수이다. 예컨대, N = 10, VREF1=2.5, VREF2=0.5, VHV = 10 * 2 + 0.8 = 20.8 V 이다. 이와같이 정밀한 레귤레이팅이 달성되는데, 이는 온도 변동 및 프로세스 변동으로 인한 디바이스(M4)의 임계 VT 변동이 중요하지 않기 때문이다. 예컨대, 20 V 출력에 대해 0.2V이며, 이 값은 대략 1%이다.
이와같이, 레귤레이팅 다이오드 접속 디바이스로서 N개의 MOS 디바이스를 사용하는 종래 기술과는 대조적이다. 상기 레귤레이팅 출력은 상기 MOS 디바이스의 (N + 1) * VT와 대체로 동일하다. 이 경우에, 온도 또는 프로세스가 변함에 따라, VT가 바로 변하며, 따라서 상기 레귤레이팅 전압이 (N + 1) 인자만큼 변동된다. 또한, 복수의 다이오드 접속 MOS 트랜지스터로 이루어진 체인을 따라, 기판 바이어스 효과는 상이하므로, 상기 다이오드 접속 MOS 트랜지스터의 게이트-소오스 전압이 상이해지며, 이에따라 최종 전압은 부정확해지고 변동될 수 있다.
다른 구현예에서, 상기 MOS 다이오드 접속 디바이스(M8-MN)는 션트 NMOS 디바이스용의 정밀한 제어 전압을 실현하기 위해 제너 다이오드에 의해 대체될 수 있다. 이러한 경우에, 상기 제너 다이오드용의 바이어스 전류는 제너 전압이 너무 많이 변동되지 않도록 충분히 안정되어야 한다. 하지만, 제너 다이오드는 표준 CMOS 프로세스 기술을 사용하여 쉽게 제조되지 않는다.
지금까지 본 발명의 바람직한 실시예에 대해 공개 및 설명하였지만, 본 발명의 취지 및 범위를 이탈하지 않고 형태 및 상세 내용에 대한 각종 변형이 행해질 수 있음은 당업자에게 명백하다.
본 발명에 따르면 고전압을 발생하기 위해 비휘발성 메모리칩에서 사용되는 일반적인 형태의 MOS 충전 펌프 발생 및 레귤레이션 방법 및 장치가 제공된다.
도 1a는 본 발명의 바람직한 실시예에 사용된 바이어스 발생기의 회로도.
도 1b는 본 발명의 바람직한 실시예의 발진기 회로 및 위상 구동기 회로의 회로도.
도 1c은 본 발명에 따른 바람직한 실시예의 전압 증폭기 회로의 회로도.
도 2는 본 발명의 바람직한 실시예의 고전압 션트 레귤레이터의 회로도.

Claims (23)

  1. 직렬로 접속되어 있는 복수의 다이오드 접속 트랜지스터로서, 고전압원으로 접속하기 위한 제1 단부 및 제2 단부를 갖는 복수의 다이오드 접속 트랜지스터;
    전류원;
    상기 복수의 다이오드 접속 트랜지스터에 상기 전류원의 전류를 미러하기 위해 상기 복수의 다이오드 접속 트랜지스터의 상기 제2 단부에 연결되어 있는 전류 미러; 및
    상기 고전압원으로부터 회로 접지로 전류를 분로할 수 있도록 상기 전류 미러에 접속되어 있는 션트 트랜지스터를 포함하는 것을 특징으로 하는 션트 레귤레이터.
  2. 제 1 항에 있어서, 상기 고전압원은 전압 증폭기 회로에 의해 발생되는 것을 특징으로 하는 션트 레귤레이터.
  3. 제 2 항에 있어서, 상기 전압 증폭기 회로에 접속된 MOS 충전 펌프 시스템을 더 포함하는 것을 특징으로 하는 션트 레귤레이터.
  4. 제 3 항에 있어서, 상기 MOS 충전 펌프 시스템은
    충전 펌프;
    MOS 디바이스의 임계 전압에 응답하는 바이어스를 발생하는 바이어스 발생기; 및
    상기 바이어스 발생기와 상기 충전 펌프에 접속되어 있는 충전 펌프 발진기를 포함하고, 상기 충전 펌프 발진기는 MOS 디바이스의 임계 전압에 그리고 전원 전압에 응답하는 주파수로 상기 충전 펌프를 구동하기 위해 상기 바이어스에 그리고 전원 전압에 응답하며, 상기 주파수는 상기 임계 전압이 증가됨에 따라 증가되고, 상기 주파수는 상기 전원 전압이 감소됨에 따라 증가되는 것을 특징으로 하는 션트 레귤레이터.
  5. 제 4 항에 있어서, 상기 바이어스는 바이어스 전류를 포함하는 것을 특징으로 하는 션트 레귤레이터.
  6. 제 5 항에 있어서, 상기 바이어스 전류는 MOS 디바이스의 임계 전압에 대체로 비례하는 전류를 포함하는 것을 특징으로 하는 션트 레귤레이터.
  7. 제 6 항에 있어서, 상기 바이어스 전류는 발진 주파수를 결정하는 상기 충전 펌프 발진기의 커패시터의 충전 속도와 방전 속도를 결정하는 것을 특징으로 하는 션트 레귤레이터.
  8. 제 1 항에 있어서, 상기 트랜지스터는 소오스, 게이트, 및 드레인을 각각 가지고 있는 MOS 트랜지스터인 것을 특징으로 하는 션트 레귤레이터.
  9. 제 8 항에 있어서, 상기 다이오드 접속 트랜지스터는 자체의 기판을 각각 가지고 있고, 각각의 다이오드 접속 트랜지스터는 자체의 기판에 접속되어 있는 자체의 소오스를 가지고 있는 것을 특징으로 하는 션트 레귤레이터.
  10. 제 8 항에 있어서, 상기 션트 트랜지스터는 소오스, 게이트 및 드레인을 가지고 있는 버퍼 MOS 트랜지스터를 통해 상기 고전압원에 접속되고, 상기 버퍼 MOS 트랜지스터의 게이트는 상기 고전압원과 상기 회로 접지사이에 있는 전압원에 접속되는 것을 특징으로 하는 션트 레귤레이터.
  11. 제 8 항에 있어서, 상기 전류 미러는 게이트, 소오스 및 드레인을 각각 가지고 있는 제1 쌍 및 제2 쌍의 미러 트랜지스터를 포함하고, 상기 제1 쌍의 미러 트랜지스터의 소오스는 상기 회로 접지에 접속되어 있고, 상기 제1 쌍의 미러 트랜지스터의 드레인은 상기 제2 쌍의 미러 트랜지스터의 소오스에 접속되어 있으며, 상기 제2 쌍의 미러 트랜지스터의 제1 미러 트랜지스터의 드레인은 상기 전류원에 접속되어 있고, 상기 제2 쌍의 미러 트랜지스터의 제2 미러 트랜지스터의 드레인은 직렬 접속되어 있는 상기 다이오드 접속 트랜지스터의 제2 단부에 접속되어 있는 것을 특징으로 하는 션트 레귤레이터.
  12. 제 11 항에 있어서, 상기 제2 쌍의 미러 트랜지스터는 본래의 트랜지스터인 것을 특징으로 하는 션트 레귤레이터.
  13. 제 8 항에 있어서, 상기 고전압원은 포지티브 고전압원이며, 상기 다이오드 접속 트랜지스터는 p채널 트랜지스터이고, 그리고 나머지의 트랜지스터는 n채널 트랜지스터인 것을 특징으로 하는 션트 레귤레이터.
  14. 제 8 항에 있어서, 상기 복수의 다이오드 접속 트랜지스터와 상기 전류 미러 사이에 접속되어 있고, 인에이블 신호에 응답하여 인에이블 신호가 액티브 상태이면 턴온되고 상기 인에이블 신호가 액티브 상태가 아니면 턴오프되는 제1 추가 트랜지스터; 및 상기 션트 트랜지스터의 게이트와 상기 회로 접지사이에 접속되어, 상기 인에이블 신호가 액티브 상태가 아니면 턴온되고 상기 인에이블 신호가 액티브 상태이면 턴오프되는 제2 추가 트랜지스터를 더 포함하는 것을 특징으로 하는 션트 레귤레이터.
  15. 제 8 항에 있어서, 상기 고전압원은 충전 펌프인 것을 특징으로 하는 션트 레귤레이터.
  16. (a) 제1 MOS트랜지스터를 통해 흐르는 제1 전류를 얻기 위해 상기 제1 MOS트랜지스터의 게이트와 소오스사이에, 레귤레이팅된 전압차를 제공하는 단계;
    (b) 충전 펌프에 접속되어 있는 복수의 다이오드 접속 트랜지스터에 상기 제1 전류를 미러하는 단계; 및
    (c) 미러된 전류와 동일하도록 상기 복수의 다이오드 접속 트랜지스터를 통해 흐르는 전류를 유지하기 위해 상기 충전 펌프로부터 전류를 분로하는 단계를 포함하는 것을 특징으로 하는 전압 레귤레이션 방법.
  17. 제 16 항에 있어서, 상기 트랜지스터는 소오스, 게이트, 및 드레인을 각각 가지고 있는 MOS 트랜지스터인 것을 특징으로 하는 전압 레귤레이션 방법.
  18. 제 17 항에 있어서, 상기 다이오드 접속 트랜지스터는 자체의 기판을 각각 가지고 있고; 그리고 각각의 트랜지스터의 상기 기판을 그 소오스에 접속하는 단계를 더 포함하는 것을 특징으로 하는 전압 레귤레이션 방법.
  19. 제 18 항에 있어서, 단계 (c)에서, 전류는 버퍼 MOS 트랜지스터를 통해 상기 충전 펌프로부터 분로되고, 그리고 상기 버퍼 트랜지스터의 게이트는 상기 고전압원과 회로 접지사이의 전압원에 접속되어 있는 것을 특징으로 하는 전압 레귤레이션 방법.
  20. 제 17 항에 있어서, 단계 (b)에서, 상기 제1 전류는 캐스코드 전류 미러를 통해 복수의 다이오드 접속 트랜지스터에 미러되는 것을 특징으로 하는 전압 레귤레이션 방법.
  21. 제 17 항에 있어서, 단계 (b)에서, 상기 제1 전류는 본래의 트랜지스터를 사용하는 캐스코드 전류 미러를 통해 상기 복수의 다이오드 접속 트랜지스터에 미러되는 것을 특징으로 하는 전압 레귤레이션 방법.
  22. 제 16 항에 있어서, 전원 접지와 전원 전압(VCC)을 구비한 전원으로부터 승압 전압을 제공하는 단계를 더 포함하는 것을 특징으로 하는 전압 레귤레이션 방법.
  23. 제 22 항에 있어서, 전원 접지와 전원 전압(VCC)을 구비한 전원으로부터 승압 전압을 제공하는 상기 단계는,
    (a) 상기 승압 전압 출력을 제공하기 위해 VCC와 접지사이에서 동작하는 MOS 디바이스 충전 펌프를 제공하는 단계;
    (b) 상기 충전 펌프를 구동하는 MOS 디바이스 충전 펌프 발진기를 제공하는 단계; 및
    (c) 상기 MOS 디바이스의 임계 전압이 증가됨에 따라 증가하고 VCC가 감소됨에 따라 증가하는 주파수로 상기 충전 펌프 발진기를 동작시키는 단계를 포함하는 것을 특징으로 하는 전압 레귤레이션 방법.
KR1019970050739A 1996-10-01 1997-10-01 Mos 충전펌프 발생 및 레귤레이션 방법 및 장치 KR100462270B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US8/724186 1996-10-01
US08/724186 1996-10-01
US08/724,186 US5808506A (en) 1996-10-01 1996-10-01 MOS charge pump generation and regulation method and apparatus

Publications (2)

Publication Number Publication Date
KR19980032459A KR19980032459A (ko) 1998-07-25
KR100462270B1 true KR100462270B1 (ko) 2005-02-28

Family

ID=24909385

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970050739A KR100462270B1 (ko) 1996-10-01 1997-10-01 Mos 충전펌프 발생 및 레귤레이션 방법 및 장치

Country Status (5)

Country Link
US (1) US5808506A (ko)
EP (2) EP1081835A3 (ko)
JP (1) JPH10199282A (ko)
KR (1) KR100462270B1 (ko)
CA (1) CA2216891C (ko)

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3753898B2 (ja) * 1999-07-19 2006-03-08 富士通株式会社 半導体記憶装置の昇圧回路
DE10016446A1 (de) * 2000-03-29 2001-10-04 Infineon Technologies Ag Schaltungsanordnung für eine lichtempfindliche Diode
US6288951B1 (en) * 2000-09-29 2001-09-11 Advanced Micro Devices Method and apparatus for continuously regulating a charge pump output voltage using a capacitor divider
US6584017B2 (en) 2001-04-05 2003-06-24 Saifun Semiconductors Ltd. Method for programming a reference cell
DE10119858A1 (de) * 2001-04-24 2002-11-21 Infineon Technologies Ag Spannungsregler
US6791396B2 (en) * 2001-10-24 2004-09-14 Saifun Semiconductors Ltd. Stack element circuit
TWI250498B (en) * 2001-12-07 2006-03-01 Semiconductor Energy Lab Display device and electric equipment using the same
US6917544B2 (en) 2002-07-10 2005-07-12 Saifun Semiconductors Ltd. Multiple use memory chip
TWI233726B (en) * 2002-07-12 2005-06-01 Macronix Int Co Ltd Charge pump system and clock generator
US7417335B2 (en) * 2002-07-22 2008-08-26 Seagate Technology Llc Method and apparatus for integrated circuit power up
US7136304B2 (en) 2002-10-29 2006-11-14 Saifun Semiconductor Ltd Method, system and circuit for programming a non-volatile memory array
US20040151032A1 (en) * 2003-01-30 2004-08-05 Yan Polansky High speed and low noise output buffer
US6842383B2 (en) 2003-01-30 2005-01-11 Saifun Semiconductors Ltd. Method and circuit for operating a memory cell using a single charge pump
US7178004B2 (en) 2003-01-31 2007-02-13 Yan Polansky Memory array programming circuit and a method for using the circuit
US6885244B2 (en) 2003-03-24 2005-04-26 Saifun Semiconductors Ltd. Operational amplifier with fast rise time
US6906966B2 (en) 2003-06-16 2005-06-14 Saifun Semiconductors Ltd. Fast discharge for program and verification
JP4394124B2 (ja) * 2003-10-21 2010-01-06 エヌエックスピー ビー ヴィ チャージポンプ
US7050319B2 (en) * 2003-12-03 2006-05-23 Micron Technology, Inc. Memory architecture and method of manufacture and operation thereof
EP1564886A1 (en) * 2004-02-10 2005-08-17 STMicroelectronics S.r.l. Time-delay circuit
US7176728B2 (en) * 2004-02-10 2007-02-13 Saifun Semiconductors Ltd High voltage low power driver
US8339102B2 (en) * 2004-02-10 2012-12-25 Spansion Israel Ltd System and method for regulating loading on an integrated circuit power supply
US7652930B2 (en) 2004-04-01 2010-01-26 Saifun Semiconductors Ltd. Method, circuit and system for erasing one or more non-volatile memory cells
US7256438B2 (en) * 2004-06-08 2007-08-14 Saifun Semiconductors Ltd MOS capacitor with reduced parasitic capacitance
US7190212B2 (en) * 2004-06-08 2007-03-13 Saifun Semiconductors Ltd Power-up and BGREF circuitry
US7187595B2 (en) * 2004-06-08 2007-03-06 Saifun Semiconductors Ltd. Replenishment for internal voltage
US7095655B2 (en) 2004-08-12 2006-08-22 Saifun Semiconductors Ltd. Dynamic matching of signal path and reference path for sensing
FR2874467B1 (fr) 2004-08-17 2006-11-17 Atmel Corp Circuit pour un generateur d'eeprom haute tension
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
CN101095275B (zh) * 2004-12-30 2010-06-16 Nxp股份有限公司 监控电荷泵的外部电容器的温度依赖性以及基于此的改进电荷泵
WO2006086652A2 (en) * 2005-02-07 2006-08-17 California Micro Devices Automatic voltage selection for series driven leds
US8053812B2 (en) 2005-03-17 2011-11-08 Spansion Israel Ltd Contact in planar NROM technology
US8400841B2 (en) 2005-06-15 2013-03-19 Spansion Israel Ltd. Device to program adjacent storage cells of different NROM cells
US7184313B2 (en) 2005-06-17 2007-02-27 Saifun Semiconductors Ltd. Method circuit and system for compensating for temperature induced margin loss in non-volatile memory cells
US7804126B2 (en) 2005-07-18 2010-09-28 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
US7668017B2 (en) 2005-08-17 2010-02-23 Saifun Semiconductors Ltd. Method of erasing non-volatile memory cells
WO2007035883A2 (en) * 2005-09-20 2007-03-29 California Micro Devices Corporation Driving parallel strings of series connected leds
US7808818B2 (en) 2006-01-12 2010-10-05 Saifun Semiconductors Ltd. Secondary injection for NROM
KR101224919B1 (ko) 2006-02-07 2013-01-22 삼성전자주식회사 온도 변화에 따라 고전압 발생 회로의 출력 전압 레벨을조절하는 반도체 메모리 장치
US7692961B2 (en) 2006-02-21 2010-04-06 Saifun Semiconductors Ltd. Method, circuit and device for disturb-control of programming nonvolatile memory cells by hot-hole injection (HHI) and by channel hot-electron (CHE) injection
US8253452B2 (en) 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7760554B2 (en) 2006-02-21 2010-07-20 Saifun Semiconductors Ltd. NROM non-volatile memory and mode of operation
FR2900290B1 (fr) * 2006-04-19 2008-11-21 Atmel Corp Procede et systeme pour fournir une pompe de charge pour les applications basse tension
US7701779B2 (en) 2006-04-27 2010-04-20 Sajfun Semiconductors Ltd. Method for programming a reference cell
US7855591B2 (en) * 2006-06-07 2010-12-21 Atmel Corporation Method and system for providing a charge pump very low voltage applications
US7652522B2 (en) * 2006-09-05 2010-01-26 Atmel Corporation High efficiency low cost bi-directional charge pump circuit for very low voltage applications
KR100812086B1 (ko) * 2006-11-30 2008-03-07 동부일렉트로닉스 주식회사 반도체 소자의 전압조절장치
KR100832887B1 (ko) * 2006-12-27 2008-05-28 재단법인서울대학교산학협력재단 Ｃｍｏｓ 소자로만 구성된 온도 보상 기능을 갖춘 기준전류 생성기
US8120887B2 (en) * 2007-02-28 2012-02-21 Alpha & Omega Semiconductor, Ltd. MOS transistor triggered transient voltage suppressor to provide circuit protection at a lower voltage
US8737646B2 (en) 2008-08-13 2014-05-27 Invensense, Inc. Temperature compensated voltage pump
US7995384B2 (en) 2008-08-15 2011-08-09 Macronix International Co., Ltd. Electrically isolated gated diode nonvolatile memory
US8797106B2 (en) 2012-03-28 2014-08-05 Micron Technology, Inc. Circuits, apparatuses, and methods for oscillators
US9525337B2 (en) 2014-04-24 2016-12-20 Qualcomm Incorporated Charge-recycling circuits
US9680371B2 (en) 2014-04-24 2017-06-13 Qualcomm Incorporated Charge pumps having variable gain and variable frequency
CN106464133B (zh) * 2014-05-23 2019-04-26 高通股份有限公司 前馈偏置电路
US10539973B1 (en) 2018-12-17 2020-01-21 Micron Technology, Inc. Low-voltage bias generator based on high-voltage supply
CN109714026B (zh) * 2019-01-22 2023-07-07 上海华虹宏力半导体制造有限公司 一种输出频率随电源电压成线性变化的频率振荡器
CN116795167B (zh) * 2023-08-29 2023-11-21 厦门优迅高速芯片有限公司 一种实现低压输入工作的电流镜像结构电路以及方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4890259A (en) * 1988-07-13 1989-12-26 Information Storage Devices High density integrated circuit analog signal recording and playback system
US4989179A (en) * 1988-07-13 1991-01-29 Information Storage Devices, Inc. High density integrated circuit analog signal recording and playback system
US4879506A (en) * 1988-08-02 1989-11-07 Motorola, Inc. Shunt regulator
US5126967A (en) * 1990-09-26 1992-06-30 Information Storage Devices, Inc. Writable distributed non-volatile analog reference system and method for analog signal recording and playback
US5164915A (en) * 1990-09-26 1992-11-17 Information Storage Devices, Inc. Cascading analog record/playback devices
US5241494A (en) * 1990-09-26 1993-08-31 Information Storage Devices Integrated circuit system for analog signal recording and playback
JPH04196164A (ja) * 1990-11-26 1992-07-15 Toshiba Corp 半導体装置及びその製造方法
US5220531A (en) * 1991-01-02 1993-06-15 Information Storage Devices, Inc. Source follower storage cell and improved method and apparatus for iterative write for integrated circuit analog signal recording and playback
US5243239A (en) * 1991-01-22 1993-09-07 Information Storage Devices, Inc. Integrated MOSFET resistance and oscillator frequency control and trim methods and apparatus
US5388064A (en) * 1991-11-26 1995-02-07 Information Storage Devices, Inc. Programmable non-volatile analog voltage source devices and methods
US5397928A (en) * 1992-01-17 1995-03-14 Sipex Corporation Voltage tripler using a charge pump having a single multiplexed charge transfer capacitor
US5294819A (en) * 1992-11-25 1994-03-15 Information Storage Devices Single-transistor cell EEPROM array for analog or digital storage
JP2746117B2 (ja) * 1993-05-25 1998-04-28 日本電気株式会社 基板バイアス回路
US5532653A (en) * 1995-02-07 1996-07-02 National Semiconductor Corporation Supply voltage compensated charge pump oscillator

Also Published As

Publication number Publication date
KR19980032459A (ko) 1998-07-25
EP0834981A2 (en) 1998-04-08
JPH10199282A (ja) 1998-07-31
CA2216891C (en) 2001-07-24
CA2216891A1 (en) 1998-04-01
EP0834981A3 (en) 2000-04-19
US5808506A (en) 1998-09-15
EP1081835A2 (en) 2001-03-07
EP1081835A3 (en) 2001-05-30

Similar Documents

Publication Publication Date Title
KR100462270B1 (ko) Mos 충전펌프 발생 및 레귤레이션 방법 및 장치
US6064275A (en) Internal voltage generation circuit having ring oscillator whose frequency changes inversely with power supply voltage
KR100280434B1 (ko) 고전압발생회로
US6002599A (en) Voltage regulation circuit with adaptive swing clock scheme
US6194887B1 (en) Internal voltage generator
US6225855B1 (en) Reference voltage generation circuit using source followers
KR910001643B1 (ko) 승압회로
TWI391805B (zh) 廣大範圍供應電壓之有效率的充電泵
KR100254079B1 (ko) 중간 전압 발생 회로 및 이것을 갖는 불휘발성 반도체 메모리
US8471537B2 (en) Low power high voltage regulator for non-volatile memory device
US20060202668A1 (en) Fast voltage regulators for charge pumps
US5677643A (en) Potential detecting circuit which suppresses the adverse effects and eliminates dependency of detected potential on power supply potential
US6359494B2 (en) Semiconductor integrated circuit device having an oscillation circuit using reference current source independent from influence of variation of power supply voltage and threshold voltage of transistor
JP3335183B2 (ja) バッファ回路
US10193535B2 (en) Oscillation circuit, booster circuit, and semiconductor device
US11829174B2 (en) High voltage regulator
US6559710B2 (en) Raised voltage generation circuit
US6559709B2 (en) Low-consumption charge pump for a nonvolatile memory
US6191624B1 (en) Voltage comparator
KR0149224B1 (ko) 반도체 집적장치의 내부전압 승압회로
US5977816A (en) Positive charge pumping circuit
EP1568135B1 (en) Integrated floating power transfer device with electromagnetic emission control circuit and method
JPH06245489A (ja) 定電位発生回路
KR950002024B1 (ko) 반도체 메모리 소자의 고전압발생기
US6225849B1 (en) High speed, high precision, power supply and process independent boost level clamping technique

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20091015

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee