KR100254079B1

KR100254079B1 - 중간 전압 발생 회로 및 이것을 갖는 불휘발성 반도체 메모리

Info

Publication number: KR100254079B1
Application number: KR1019970026757A
Authority: KR
Inventors: 히로노리 반바; 다께시 미야바
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1996-06-24
Filing date: 1997-06-24
Publication date: 2000-04-15
Also published as: KR980006526A; CN1171632A; JPH1011987A; TW353806B; US5877985A; CN1130775C; JP3519547B2

Abstract

고속이면서도 저소비 전력으로, 안정된 중간 전압을 생성한다.

출력 노드 C와 VPP 전원 단자의 사이에는, 풀업용 P채널 MOS 트랜지스터(TP1)가 접속되고, 출력 노드 C와 VSS 전원 단자의 사이에는, 풀다운용 N채널 MOS 트랜지스터(TN6)가 접속된다. 당초, 출력 노드 C는, VPP로 층전되고, 제어 신호 SAEN이 "L"로 되면, 출력 노드 C의 전하는, 저항(R1 내지 R5)을 경유해서 차례로 방전한다. 이 때, 차동 증폭 회로(31A, 31B)의 출력은, "H"이고, TN6가 온 상태이기 때문에, 출력 노드 C의 전압은, 급속하게 저하한다. 출력 노드 C의 전압이 소정값 이하로 되면, 이 후, TN6은, 항상 오프 상태가 되고, TP1이 온 상태로 되어서 소정의 출력 전압 VOUT가 출력된다.

Description

중간 전압 발생 회로 및 이것을 갖는 불휘발성 반도체 메모리

본 발명은 메모리 셀의 게이트나 드레인 등에 여러가지 크기의 전압을 공급하기 위한 중간 전압 발생 회로에 관한 것이다.

종래, EPROM이나 EEPROM 등의 불휘발성 반도체 메모리에서는, 표 1에 도시한 바와 같이, 판독, 프로그램(기록), 소거, 검증이라고 하는 동작에서, 여러가지 크기의 전압이 필요하게 된다.

[표 1]

예를 들면, 메모리셀의 제어 게이트의 전압 Vg는, 프로그램 동작에서는 10v로 설정되고, 소거 동작에서는 -10V로 설정되고, 검증 동작에서는 3.5V, 5V 또는 7.5로 설정된다.

한편, NOR형 플래시 메모리 등의 최근의 불휘발성 반도체 메모리에서는, 종래의 5V와 12V의 전원 대신에, 3.3V의 단일 전원이 달성되고 있다. 3.3V의 단일 전원을 사용한 경우, 표 1에 도시한 바와 같은 여러가지 전압은 LSI 내부의 차지 펌프 회로에서 발생된다.

즉, 3.3V의 단일 전원이 사용된 불휘발성 메모리에서는, 3.3V를 기준으로 고속이면서 고정밀도로 소정의 전압을 발생하고, 프로그램 동작이나 검증 동작 등을 고속으로 정확하게 행하는 것이 과제로 되고 있다.

전압을 고속으로 전환하는 것이 요구되는 모드의 일례로서 오토 프로그램 모드에 대해 생각한다.

도 23은 오토 프로그램 모드의 플로우챠트를 도시하고 있다.

이 오토 프로그램 모드에서는, 최초에 어드레스의 셋트를 행하고, 이 후에 프로그램 및 검증을 계속해서 행한다. 또한, 검증이 NG인 경우에는 다시 프로그램을 행하고, 검증이 OK인 경우에는 원래의 상태로 복귀시키는 복귀가 행해진다.

이 때, 예를 들면 워드선의 전압 Vg는, 5V(어드레스 셋트시) → {10V(프로그램시) → 7.5V(검증시) : 소정 횟수 반복} → 5V(복귀시)로 연속적으로 변화한다.

오토 프로그램 모드를 단시간에 실행하기 위해서는, 이와 같은 전압의 천이를 고속으로 행할 필요가 있다.

도 24는 여러가지 크기의 전압을 발생시키는 전압 발생 시스템을 도시하고 있다.

차지펌프 회로(11)는, 승압 전압 VPP를 발생시키고, 기준 전압 발생 회로(12)는 기준 전압 VREF를 발생시킨다. 중간 전압 발생 회로(13)는, 기준 전압 VREF를 기준으로 하여 승압 전압 VPP으로부터 여러가지 값을 갖는 출력 전압 VOUT를 발생시킨다.

종래, 기준 전압 발생 회로(12)에는, 제너 다이오드형 및 와이들러(Widlar)형 BGR(band gap reference circuit) 등이 있다.

도 25는 제너 다이오드형 기준 전압 발생 회로를 도시하고 있다. 이 기준 전압 발생 회로는, 전류원(14)와 제너 다이오드(15)로 구성된다. 그러나, 이 기준 전압 발생 회로는, 높은 전압이 필요하기 때문에 LSI의 저전압화에 불리하게 된다고 하는 결점이 있다.

도 26은 , 와이들러형 BGR을 도시하고 있다. 이 기준 전압 발생 회로는, 바이폴라 트랜지스터(16 내지 19), 저항(20 내지 22) 및 전류원(23)으로 구성되어 있다. 그러나, 이 기준 전압 발생 회로는 바이폴라 트랜지스터(16 내지 19)를 갖고 있다. 즉, 바이폴라 트랜지스터의 제조 공정을 MOS 트랜지스터의 제조 공정에 포함시키는 것이 곤란해서, 범용성이 뒤떨어진다고 하는 결점이 있다. 또한, CMOS 제조 공정으로 만들어지는 기생 바이폴라 트랜지스터를 이용할 수 있지만, 이 기생 바이폴라 트랜지스터의 특성은, 웰 농도 등에 의해 크게 변화하기 때문에 현실적이지는 않다.

도 27은 종래의 중간 전압 발생 회로의 구성의 일례를 도시하고 있다.

전류 미러형 차동 증폭 회로(31)의 마이너스측 입력 단자에는, 기준 전압 VREF가 입력되고, 그 출력 단자에는 풀업용 P채널 MOS 트랜지스터(TP1)의 게이트가 접속되어 있다. 또한, MOS 트랜지스터(TP1)의 게이트와 접지점 사이에는 N채널 MOS 트랜지스터(TN1)이 접속되어 있다.

MOS 트랜지스터(TP1)의 소스에는, 차지 펌프 회로의 승압 전압 VPP가 입력되고, 드레인으로부터는 출력 전압 VOUT가 출력된다. MOS 트랜지스터(TP1)의 드레인과 접지점과의 사이에는, 저항(Rl, R2)과, 병렬 접속된 MOS 트랜지스터(TP2, TN2)가 직렬 접속되어 있다.

저항(R1)과 저항(R2)의 접속점 B는, 차동 증폭 회로(31)의 플러스측 입력 단자에 접속되어 있다.

또한, MOS 트랜지스터(TP1)의 드레인과 접속점과의 사이에는 N채널 MOS 트랜지스터(TN3) 및 공핍형 N채널 MOS 트랜지스터(DN1)이 직렬 접속되어 있다. MOS 트랜지스터(DN1)의 게이트 소스는 서로 접속되어 있다.

MOS 트랜지스터(TN1, TP2)의 게이트에는, 제어 신호 SEAN이 입력되고, MOS 트랜지스터(TN2, TN3)의 게이트에는 제어 신호/SEAN이 입력되어 있다.

상기 구성을 갖는 중간 전압 발생 회로에서는, 전류 미러형 차동 증폭 회로(31)에 의해 기준 전압 VREF와 접속점 B의 전압 VB의 차를 검출 또한 증폭하고, 이 차동 증폭 회로(31)의 출력에 의해, 풀업용 P채널 MOS 트랜지스터(TP1)를 구동하고, 출력 전압 VOUT를 일정하게 유지하도록 구성되어 있다.

이 중간 전압 발생 회로의 출력 전압 VOUT와 접속점 B의 전압 VB와의 사이에는 수학식 1에 나타난 바와 같은 관계가 있다.

[수학식 1]

(R2×VOUT) / (R1+R2) = VB

단, Rl, R2는 각각 저항(R1, R2)의 저항값이다.

즉, VB=VREF로 되면, 출력 전압 VOUT는 일정값으로 된다. 또한, 승압 전압 VPP의 값에 변화가 생겨서 출력 전압 VOUT가 다소 변동하여도, 이 변동량을 차동 증폭 회로(31)에 피드백시킴으로써 출력 전압 VOUT를 즉시 일정한 값으로 안정시킬 수 있다.

또한, 풀업용 P채널 MOS 트랜지스터(TP1)의 부임계값 누설 전류가 흐르게 되어 출력 전압 VOUT의 상승은, 공핍형 N채널 MOS 트랜지스터(DN1)에 의해 방지되고 있다. 즉, 공핍형 MOS 트랜지스터(DN1)는 승압 전압 VPP에 의존하지 않고 일정 전류가 흐르는 정전류원으로서 작용하기 때문이다.

이 중간 전압 발생 회로를 작동시키지 않을 때는, 제어 신호 SAEN을 "H" 레벨로 설정하면 좋다.

제어 신호 SAEN이 "H" 레벨인 경우, MOS 트랜지스터(TN1)가 온 상태로 되고, MOS 트랜지스터(트랜스퍼 게이트 : TP2, TN2) 및 MOS 트랜지스터(TN3)가 온 상태로 된다. 즉, 차동 증폭 회로(31)의 출력 노드 A는 접지 전압 VSS로 되고, MOS 트랜지스터(TP1)는, 항상 온 상태로 된다. 한편, MOS 트랜지스터(TP1, TN2, TN3)는 온 상태이기 때문에 출력 전압 VOUT는, 승압 전압 VPP으로 된다.

또한, 이 중간 전압 발생 회로를 동작시켜서 소정의 출력 전압 VOUT를 얻을 때는, 제어 신호 SAEN을 "L" 레벨로 설정하면 좋다.

제어 신호 SAEN을 "L" 레벨로 하면, MOS 트랜지스터(TN1)가 오프 상태로 되고, MOS 트랜지스터(트랜스퍼 게이트 : TP2, TN2) 및 MOS 트랜지스터(TN3)가 온 상태로 된다.

이 때, 출력 노드 C는 승압 전압 VPP로 충전되어 있기 때문에 전류가 출력 노드 C로부터 MOS 트랜지스터(TP2, TN2) 및 저항(R1, R2)을 경유하여 접지점으로 흐른다.

제어 신호 SAEN을 "L" 레벨로 한 직후에는, 접속점 B의 전압 VB는 기준 전압 VREF보다도 크기 때문에 차동 증폭 회로(31)는 "H" 레벨의 전압을 출력하고, 풀업용 MOS 트랜지스터(TP1)를 오프 상태로 유지한다.

따라서, 출력 노드 C의 전하는, 점차 방전되어 간다. 그리고, 접속점 B의 전압 VB가 기준 전압 VREF에 같게 된 시점에서, 이 중간 전압 발생 회로로부터는 일정한 출력 전압 VOUT가 출력된다.

그러나, 이와 같은 종래의 중간 전압 발생 회로에서는, 출력 노드 C의 전하를 방전시키는 경로는 저항(R1, R2)을 경유하는 경로가 대부분을 이룬다.

즉, 소비 전력을 적게 하기 위해서 저항(R1, R2)의 저항값을 높게 설정하면, 출력 노드 C가 승압 전압 VPP로 충전된 후, 소정의 출력 전압 VOUT가 될 때까지의 시간이 길어진다고 하는 결점이 있다.

한편, 고속으로 소정의 출력 전압 VOUT를 얻기 위해서 저항(R1, R2)의 저 항값을 작게 설정하면, 소비 전력이 증대되는 결점이 있다.

이와 같이 종래의 중간 전압 발생 회로에서는, 저소비 전력화의 요구와 고속화의 요구가 절충 관계에 있고, 양자의 요구를 충분히 만족시킬 수 없다고 하는 결점이 있다.

도 28은 종래의 중간 전압 발생 회로의 구성의 다른 일례를 도시하고 있다.

전류 미러형 차동 증폭 회로(31)의 마이너스측 입력 단자에는, 기준 전압 VREF가 입력되고, 그 출력 단자에는 풀업용 P채널 MOS 트랜지스터(TP1)의 게이트가 접속되어 있다. 이 차동 증폭 회로(31)는, 인에이블 신호 ENA에 의해 제어되고, 엔에이블 신호 ENA가 "H" 레벨일 때에 동작 가능하게 된다.

MOS 트랜지스터(TP1)의 소스에는, 차지 펌프 회로의 승압 전압 VPP이 입력되고, 드레인으로부터는 출력 전압 VOUT가 출력된다. MOS 트랜지스터(TP1)의 드레인과 접지점과의 사이에는 저항(R1, R2)이 직렬 접속되어 있다. 저항(R1)과 저항(R2)의 접속점 B는 차동 증폭 회로(31)의 플러스측 입력 단자에 접속되어 있다.

또한, MOS 트랜지스터(TP1)의 드레인과 접지점과의 사이에는 N채널 MOS 트랜지스터(TN4)가 접속되어 있다. 이 MOS 트랜지스터(TN4)의 게이트에는 인에이블 신호의 반전 신호/ENA가 입력되어 있다.

또한, MOS 트랜지스터(TP1)의 드레인과 접지점과의 사이에는 N채널 MOS 트랜지스터(TN5)가 접속되어 있다. 이 MOS 트랜지스터(TN5)는 비교적 작은 사이즈로 형성되고, 오버 슈트, 부임계값 누설 전류, 전류와의 용량 커플링 등에 의한 출력 전압 VOUT의 상승을 방지하기 위해 설치된다.

또한, MOS 트랜지스터(TP1)의 드레인과 접지점과의 사이에는, 캐패시터(C1)가 접속되어 있다. 이 캐패시터(C1)는, 차동 증폭 회로(31)의 피드백 루프에 대해 위상 지연을 보상하고, 출력 전압 VOUT를 안정시키기 위해 설치된다.

상기 구성을 갖는 중간 전압 발생 회로에서는 전류 미러형 차동 증폭 회로(31)에 의해 기준 전압 VREF와 접속점 B의 전압 VB의 차를 검출 또한 증폭하고, 이 차동 증폭 회로(31)의 출력에 의해 풀업용 P채널 MOS 트랜지스터(TP1)를 구동하고, 출력 전압 VOUT를 일정하게 유지하도록 구성되어 있다.

이 중간 전압 발생 회로의 출력 전압 VOUT와 접속점 B의 전압 VB와의 사이에는 상술한 수학식 1에 나타난 바와 같은 관계가 있다.

즉, VB=VREF가 되면, 출력 전압 VOUT는, 일정한 값으로 된다. 또한, 승압 전압 VPP의 값에 변화가 생겨서 출력 전압 VOUT가 다소 변동되어도, 이 변동량을 차동 증폭 회로(31)에 피드백시킴으로써 출력 전압 VOUT를 즉시 일정한 값으로 안정시킬 수 있다.

또한 오버 슈트, 전원과의 용량 커플링, 풀업용 P채널 MOS 트랜지스터(TP1)의 부임계값 누설 전류 등에 의한 출력 전압 VOUT의 상승은 비교적 작은 사이즈를 갖는 N채널 MOS 트랜지스터(TN5)에 의해 방지되고 있다. 즉, MOS 트랜지스터(TN5)는 항상 출력 전압 VOUT를 내리는 기능을 갖고 있다.

차동 증폭 회로(31)는, P채널 MOS 트랜지스터(TP1)를 구동하기 위해, 이 MOS 트랜지스터(TP1)와 정합성이 좋은 P채널형 MOS 트랜지스터로 구성되는 전류 미러 회로를 갖추고 있다. 즉, 차동 증폭 회로(31)의 전류 미러 회로는, 이 차동 증폭 회로(31)에 의해 구동되는 MOS 트랜지스터의 도전형과 동일한 도전형의 MOS 트랜지스터로 구성된다.

이에 의해, 중간 전압 발생 회로의 차단 특성이 양호하게 됨과 동시에 안정시의 오차가 적어진다.

캐패시터(C1)는, 차동 증폭 회로(31)의 피드백 루프에 대해 위상 지연을 보상하고, 출력 전압 VOUT를 안정시키는 기능을 갖는다.

이 중간 전압 발생 회로를 작동시키지 않을 때는, 인에이블 신호 ENA를 "L"레벨로 설정하면 좋다.

인에이블 신호 ENA가 "L" 레벨인 경우, 차동 증폭 회로(31)의 출력 노드 A는 전원 전압 VDD와 같게 되어, P채널형 MOS 트랜지스터(TP1)가 오프 상태로 된다. 또한, 인에이블 신호의 반전 신호/ ENA가 게이트에 입력되는 N채널 MOS 트랜지스터(TN4)는 온 상태로 되기 때문에 출력 전압 VOUT는, 접지 전압 VSS로 된다.

또한, 이 중간 전압 발생 회로를 동작시켜서 소정의 출력 전압 VOUT를 얻을 때에는 인에이블 신호 ENA를 "H" 레벨로 설정하면 좋다.

인에에블 신호 ENA를 "H" 레벨로 하면 P채널형 MOS 트랜지스터(TP1)가 온 상태로 되고, N채널형 MOS 트랜지스터(TN4)가 오프 상태로 된다.

이 때, 차지 펌프 회로로부터 출력 노드 C로 전류가 공급되고, 출력 노드 C의 전압은 일정한 출력 전압 VOUT로 된다.

그러나, 이와 같은 종래의 중간 전압 발생 회로에서는, 도 29에 도시한 바와 같이 출력 전압 VOUT가 발진하여, 출력 전압 VOUT가 일정한 값으로 안정될 때까지 상당한 시간을 요한다고 하는 결점이 있다.

이와 같이, 종래는 중간 전압 발생 회로의 저소비 전력화의 요구와 고속화의 요구를 동시에 만족시킬 수 없고, 또한 출력 전압의 발진에 의해 이 출력 전압을 고속으로 일정 전압으로 안정시키는 것이 곤란하다고 하는 결점이 있다.

본 발명은, 상기 결점을 해결하도록 이루어진 것으로, 제1 목적은 고속화 및 저소비 전력화를 동시에 만족시킬 수 있는 중간 전압 발생 회로를 갖는 불휘발성 반도체 메모리를 제공하는 것, 제2 목적은 출력 전압의 발진을 억제하고 고속이고 안정적으로 일정 전압을 출력할 수 있는 중간 전압 발생 회로를 갖는 불휘발성 반도체 메모리를 제공하는 것이다.

상기 목적을 달성하기 위해 본 발명의 중간 전압 발생 회로는, 출력 노드의 출력 전압을 소정의 비율로 분압하는 제1 분압 수단과, 기준 전압과 상기 제1 분압 수단에 의해 분압된 전압이 입력되는 차동 증폭 회로와, 상기 출력 노드의 출력 전압을 소정의 비율로 분압하는 제2 분압 수단과, 상기 기준 전압과 상기 제2 분압 수단에 의해 분압된 전압이 입력되는 제2 차동 증폭 회로와, 제1 전압이 인가되는 제1 단자와, 소스가 상기 제1 단자에 접속되고, 드레인이 상기 출력 노드에 접속되고, 게이트에 상기 제1 차동 증폭 회로의 출력 전압이 인가되는 제1 MOS 트랜지스터와 제2 전압이 인가되는 제2 단자와, 소스가 상기 제2 단자에 접속되고, 드레인이 상기 출력 노드에 접속되고, 게이트에 상기 제2 차동 증폭 회로의 출력 전압이 인가되는 제2 MOS 트랜지스터를 구비하고 있다.

또한, 본 발명의 중간 전압 발생 회로는, 상기 제2 차동 증폭 회로의 출력 전압이 입력되고, 상기 제2 MOS 트랜지스터가 오프 상태로 된 후에 상기 제2 MOS 트랜지스터가 다시 온 상태로 되지 않도록 상기 제2 분압 수단의 분압의 비율을 변화시키는 수단을 구비하고 있다.

또한, 본 발명의 중간 전압 발생 회로는, 대기시에 상기 제1 MOS 트랜지스터를 온 상태, 상기 제2 MOS 트랜지스터를 오프 상태로 하고, 또한, 상기 제1 분압 수단 및 상기 제2 분압 수단을 비동작 상태로 하여 상기 출력 노드를 상기 제1 전압으로 설정하고, 중간 전압 발생시에 상기 제1 분압 수단 및 상기 제2 분압 수단을 동작 상태로 하여 상기 제1 차동 증폭 회로의 출력 전압에 따라서 상기 제1 MOS 트랜지스터를 동작시켜서, 상기 제2 차동 중폭 회로의 출력 전압에 따라서 상기 제2 MOS 트랜지스터를 동작시키는 수단을 구비하고 있다.

또한, 본 발명의 중간 전압 발생 회로는, 상기 출력 노드와 상기 제2 단자 간에 접속되고, 대기시에 동작하지 않고 중간 전압 발생시에 정전류원으로서 기능하는 수단을 구비하고 있다.

또한, 상기 제1 전압이 외부 전원 전압을 승압시킨 승압 전압, 상기 제2 전압이 접지 전압, 상기 제1 MOS 트랜지스터가 P채널 MOS 트랜지스터, 상기 제2 MOS 트랜지스터가 N채널 MOS 트랜지스터인 경우에, 상기 제1 차동 증폭 회로는, P채널 MOS 트랜지스터로 구성되는 전류 미러 회로를 갖추고, 상기 제2 차동 증폭 회로는 N채널 MOS 트랜지스터로 구성되는 전류 미러 회로를 갖추고 있다.

본 발명의 중간 전압 발생 회로는, 출력 노드의 출력 전압을 소정의 비율로 복수로 분압하는 분압 수단과, 기준 전압과 상기 분압 수단에 의해 분압된 전압 중 하나가 입력되는 제1 차동 증폭 회로와, 상기 기준 전압과 상기 분압 수단에 의해 분압된 전압 중 다른 하나가 입력되는 제2 차동 증폭 회로와, 제1 전압이 인가되는 제1 단자와, 소스가 상기 제1 단자에 접속되고, 드레인이 상기 출력 노드에 접속되고, 게이트에 상기 제1 차동 증폭 회로의 출력 전압이 인가되는 제1 MOS 트랜지스터와, 제2 전압이 인가되는 제2 단자와, 소스가 상기 제2 단자에 접속되고, 드레인이 상기 출력 노드에 접속되고, 게이트에 상기 제2 차동 증폭 회로의 출력 전압이 인가되는 제2 MOS 트랜지스터를 구비하고 있다.

또한, 본 발명의 중간 전압 발생 회로는, 대기시에 상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터를 모두 오프 상태로 설정하고, 또한, 상기 출력 노드를 상기 제2 전압으로 설정하고, 중간 전압 발생시에 상기 제1 차동 증폭 회로의 출력 전압에 따라서 상기 제1 MOS 트랜지스터를 동작시켜서, 상기 제2 차동 증폭 회로의 출력 전압에 따라서 상기 제2 MOS 트랜지스를 동작시키는 수단을 구비한다.

또한, 상기 제1 전압이 외부 전원 전압을 승압시킨 승압 전압, 상기 제2 전압이 접지 전압, 상기 제1 MOS 트랜지스터가 P채널 MOS 트랜지스터, 상기 제2 MOS 트랜지스터가 N채널 MOS 트랜지스터인 경우에, 상기 제1 차동 증폭 회로는, P채널 MOS 트랜지스터로 구성되는 전류 미러 회로를 갖추고, 상기 제2 차동 증폭 회로는, N채널 MOS 트랜지스터로 구성되는 전류 미러 회로를 갖추고 있다.

또한 본 발명의 중간 전압 발생 회로는, 상기 출력 노드와 상기 제2 단자의 사이에 접속되는 캐패시터를 구비한다.

본 발명의 중간 전압 발생 회로는, 출력 노드의 출력 전압을 소정의 비율로 분압하는 분압 수단과, 기준 전압과 상기 분압 수단에 의해 분압된 전압이 입력되는 차동 증폭 회로와, 제1 전압이 인가되는 제1 단자와, 제2 전압이 인가되는 제2 단자와, 소스가 상기 제 1단자에 접속되고, 드레인이 상기 출력 노드에 접속되고, 게이트에 상기 차동 증폭 회로의 출력 전압이 인가되는 제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 사이즈보다도 작은 사이즈를 갖추고, 소스가 상기 제1 단자에 접속되고, 게이트 및 드레인이 상기 제1 MOS 트랜지스터의 게이트에 접속되는 제2 MOS 트랜지스터를 구비하고 있다.

또한, 본 발명의 중간 전압 발생 회로는, 대기시에 상기 제1 MOS 트랜지스터를 오프 상태로 설정하고, 또한, 상기 출력 노드를 상기 제2 전압으로 설정하고, 중간 전압 발생시에 상기 제1 차동 증폭 회로의 출력 전압에 따라서 상기 제1 MOS 트랜지스터를 동작시키는 수단을 구비하고 있다.

또한 상기 제1 전압이 외부 전원 전압을 승압시킨 승압 전압, 상기 제2 전압이 접지 전압, 상기 제1 MOS 트랜지스터가 P채널 MOS 트랜지스터인 경우에 상기 차동 증폭 회로는, P채널 MOS 트랜지스터로 구성되는 전류 미러 회로를 갖추고 있다.

또한, 본 발명의 중간 전압 발생 회로는, 상기 출력 노드와 상기 제2 단자의 사이에 접속되고, 정전류원으로서 기능하는 수단을 구비하고, 상기 출력 노드와 상기 제2 단자의 사이에 접속되는 캐패시터를 구비한다.

본 발명의 중간 전압 발생 회로는, 출력 노드의 출력 전압을 소정의 비율로 분압하는 분압 수단과, 기준 전압과 상기 분압 수단에 의해 분압된 전압이 입력되는 제1 및 제2 차동 증폭 회로와, 제1 전압이 인가되는 제1 단자와, 소스가 상기 제1 단자에 접속되고, 드레인이 상기 출력 노드에 접속되고, 게이트에 상기 제1 차동 증폭 회로의 출력 전압이 인가되는 제1 MOS 트랜지스터와, 제2 전압이 인가되는 제2 단자와, 소스가 상기 제2 단자에 접속되고, 드레인이 상기 출력 노드에 접속되고, 게이트에 상기 제2 차동 증폭 회로의 출력 전압이 인가되는 제2 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 사이즈보다도 작은 사이즈를 갖추고, 소스가 상기 제1 단자에 접속되고 게이트 및 드레인이 상기 제1 MOS 트랜지스터의 게이트에 접속되는 제3 MOS 트랜지스터와, 상기 제2 MOS 트랜지스터의 사이즈보다도 작은 사이즈를 갖추고, 소스가 상기 제2 단자에 접속되고, 게이트 및 드레인이 상기 제2 MOS 트랜지스터의 게이트에 접속되는 제4 MOS 트랜지스터를 구비하고 있다.

또한, 본 발명의 중간 전압 발생 회로는, 대기시에 상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터를 모두 오프 상태로 설정하고, 또한 상기 출력 노드를 상기 제2 전압으로 설정하고, 중간 전압 발생시에 상기 제1 차동 증폭 회로의 출력 전압에 따라서 상기 제1 MOS 트랜지스터를 동작시켜서, 상기 제2 차동 증폭회로의 출력 전압에 따라서 상기 제2 MOS 트랜지스터를 동작시키는 수단을 구비한다.

또한, 상기 제1 전압이 외부 전원 전압을 승압시킨 승압 전압, 상기 제2 전압이 접지 전압, 상기 제1 MOS 트랜지스터가 P채널 MOS 트랜지스터, 상기 제2 MOS 트랜지스터가 N채널 MOS 트랜지스터인 경우에, 상기 제1 차동 증폭 회로는 P채널 MOS 트랜지스터로 구성되는 전류 미러 회로를 갖추고, 상기 제2 차동 증폭 회로는, N채널 MOS 트랜지스터로 구성되는 전류 미러 회로를 갖추고 있다.

본 발명의 중간 전압 발생 회로는, 출력 노드의 출력 전압을 소정의 비율로 분압하는 분압 수단과, 기준 전압과 상기 분압 수단에 의해 분압된 전압이 입력되는 차동 증폭 회로와, 제1 전압이 인가되는 제1 단자와, 제2 전압이 인가되는 제2 단자와, 소스가 상기 제1 단자에 접속되고, 드레인이 상기 출력 노드에 접속되는 제1 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 사이즈보다도 작은 사이즈를 갖추고, 소스가 상기 제1 단자에 접속되고, 게이트 및 드레인이 상기 제1 MOS 트랜지스터의 게이트에 접속되는 제2 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 사이즈보다도 작은 사이즈를 갖추고, 소스가 상기 제2 단자에 접속되고 드레인이 상기 제1 MOS 트랜지스터의 게이트에 접속되고, 게이트에 상기 차동 증폭 회로의 출력 전압이 인가되는 제3 MOS 트랜지스터를 구비하고 있다.

또한, 본 발명의 중간 전압 발생 회로는, 상기 제1 MOS 트랜지스터의 사이즈보다도 작은 사이즈를 갖추고 소스가 상기 제2 단자에 접속되고, 게이트 및 드레인이 상기 제3 MOS 트랜지스터의 게이트에 접속되는 제4 MOS 트랜지스터를 구비하고 있다.

또한, 본 발명의 중간 전압 발생 회로는, 대기시에 상기 제1 MOS 트랜지스터를 오프 상태로 하고, 또한, 출력 노드를 상기 제2 전압으로 설정하고, 중간 전압 발생시에 상기 제1 차동 중폭 회로의 출력 전압에 따라서 상기 제1 MOS 트랜지스터를 동작시키는 수단을 구비하고 있다.

또한, 상기 제1 전압이 외부 전원 전압을 승압시킨 승압 전압, 상기 제2 전압이 접지 전압, 상기 제1 MOS 트랜지스터가 P채널 MOS 트랜지스터, 상기 제3 MOS 트랜지스터가 N채널 MOS 트랜지스터인 경우에, 상기 차동 증폭 회로는, N채널 MOS 트랜지스터로 구성되는 전류 미러 회로를 갖추고, 상기 차동 증폭 회로는, 외부 전원 전압에 의해 동작한다.

또한, 본 발명의 중간 전압 발생 회로는, 상기 출력 노드와 상기 제2 단자 사이에 접속되고, 정전류원으로서 기능하는 수단을 구비하고, 상기 출력 노드와 상기 제2 단자의 사이에 접속되는 캐패시터를 구비하고 있다.

본 발명의 중간 전압 발생 회로는, 출력 노드의 출력 전압을 소정의 비율로 분압하는 분압 수단과, 기준 전압과 상기 분압 수단에 의해 분압된 전압이 입력되는 제1 및 제2 차동 증폭 회로와, 제1 전압이 인가되는 제1 단자와, 소스가 상기 제1 단자에 접속되고, 드레인이 상기 출력 노드에 접속되는 제1 MOS 트랜지스터와, 상기 제2 전압이 인가되는 제2 단자와, 소스가 상기 제2 단자에 접속되고, 드레인이 상기 출력 노드에 접속되는 제2 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 사이즈 보다도 작은 사이즈를 갖추고, 소스가 상기 제1 단자에 접속되고, 게이트 및 드레인이 상기 제1 MOS 트랜지스터의 게이트에 접속되는 제3 MOS 트랜지스터와, 상기 제1 MOS 트랜지스터의 사이즈보다도 작은 사이즈를 갖추고, 소스가 상기 제2 단자에 접속되고, 드레인이 상기 제1 MOS 트랜지스터의 게이트에 접속되고, 게이트에 상기 제1 차동 중폭 회로의 출력 전압이 인가되는 제4 MOS 트랜지스터와, 상기 제2 MOS 트랜지스터의 사이즈보다도 작은 사이즈를 갖추고, 소스가 상기 제2 단자에 접속되고, 게이트 및 드레인이 상기 제2 MOS 트랜지스터의 게이트에 접속되는 제5 MOS 트랜지스터를 구비하고 있다.

또한, 본 발명의 중간 전압 발생 회로는, 상기 제1 MOS 트랜지스터의 사이즈보다도 작은 사이즈를 갖추고, 소스가 상기 제2 단자에 접속되고, 게이트 및 드레인이 상기 제4 MOS 트랜지스터의 게이트에 접속되는 제6 MOS 트랜지스터를 구비하고 있다.

또한, 본 발명의 중간 전압 발생 회로는, 대기시에, 상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터를 모두 오프 상태로 설정하고, 또한, 상기 출력 노드를 상기 제2 전압으로 설정하고, 중간 전압 발생시에, 상기 제1 차동 증폭 회로의 출력 전압에 따라서 상기 제1 MOS 트랜지스터를 동작시키고, 상기 제2 차동 증폭회로의 출력 전압에 따라서 상기 제2 MOS 트랜지스터를 동작시키는 수단을 구비하고 있다.

또한, 상기 제1 전압이 외부 전원 전압을 승압한 승압 전압, 상기 제2 전압이 접지 전압, 상기 제1 MOS 트랜지스터가 P채널 MOS 트랜지스터, 상기 제2 및 제4 MOS 트랜지스터가 N채널 MOS 트랜지스터인 경우에, 상기 제1 및 제2 차동 증폭 회로는, 모두, N채널 MOS 트랜지스터로 구성되는 전류 미러 회로를 갖추고, 상기 제1 및 제2 차동 중폭 회로는, 모두, 외부 전원 전압에 의해 동작한다.

또한, 본 발명의 중간 전압 발생 회로는, 상기 출력 노드와 상기 제2 단자사이에 접속되고, 정전류원으로서 기능하는 수단을 구비하고, 상기 출력 노드와 상기 제2 단자사이에 접속되는 캐패시터를 구비한다.

본 발명의 중간 전압 발생 회로는, 상술한 중간 전압 발생 회로에서, 또한, 제어 신호에 기초하여 스위치를 전환해서, 상기 분압 수단의 분압의 비율을 변화시키고, 상기 출력 노드로부터 상기 분압 수단의 분압 비율에 따른 출력 전압을 출력하기 위한 스위치 수단을 구비하고 있다.

상기 스위치 수단은, 상기 출력 노드의 전압과 동일한 전압으로 설정된 반도체 기판중에 형성되고, 소스가 상기 출력 노드에 접속되고, 게이트에 상기 제어 신호가 입력되는 복수의 스위치용 MOS 트랜지스터와, 각각의 스위치용 MOS 트랜지스터의 드레인의 사이에 1개씩 접속되는 복수의 저항으로 구성되고, 상기 복수의 저항중 그 단부에 존재하는 1개의 저항이 상기 분압 수단에 접속되는 것이다.

본 발명의 불휘발성 반도체 메모리는, 상술한 중간 전압 발생 회로를 적어도 1개 구비하고, 판독, 프로그램, 소거, 검증의 각 모드에서 상기 중간 전압 발생 회로에 의해 발생한 중간 전압을 메모리셀 어레이의 메모리셀에 제공하고, 각 모드를 실행한다.

본 발명의 불휘발성 반도체 메모리는, 상술한 중간 전압 발생 회로를 구비하고, 판독, 프로그램, 소거, 검증의 각 모드에서 메모리셀 어레이의 메모리셀의 게이트 소스 또는 드레인에 제공되는 전압을, 상기 중간 전압 발생 회로만에 의해서 발생시키고, 각 모드를 실행시킨다.

제1도는 본 출원의 제1 발명의 실시 형태에 따른 중간 전압 발생 회로를 도시한 회로도.

제2도는 제1도의 차동 증폭 회로(31A)의 구성의 일례를 도시한 도면.

제3도는 제1도의 차동 증폭 회로(31B)의 구성의 일례를 도시한 도면.

제4도는 제1 발명에 대해 출력 전압의 변화를 종래와 비교해서 도시한 도면.

제5도는 중간 전압 발생 시스템을 도시한 도면.

제6도는 제5도의 기준 전압 발생 회로의 구성의 일례를 도시한 회로도.

제7도는 제6도의 기준 전압 발생 회로의 특성을 도시한 도면.

제8도는 제26도의 중간 전압 발생 회로의 변형예를 도시한 회로도.

제9도는 제8도의 차동 증폭 회로(31A)의 구성의 일례를 도시한 도면.

제10도는 제8도의 차동 증폭 회로(31B)의 구성의 일례를 도시한 도면.

제11도는 본 출원 제2 발명의 제1 실시 형태에 따른 중간 전압 발생 회로를 도시한 회로도.

제12도는 제2 발명에 대해 출력 전압의 변화를 종래와 비교해서 도시한 도면.

제13도는 제11도의 회로의 제어 계통 모델을 도시한 도면.

제14도는 본 출원의 제2 발명의 제2 실시 형태에 따른 중간 전압 발생 회로를 도시한 회로도.

제15도는 본 출원 제2 발명의 제3 실시 형태에 따른 중간 전압 발생 회로를 도시한 회로도.

제16도는 본 출원 제2 발명의 제4 실시 형태에 따른 중간 전압 발생 회로를 도시한 회로도.

제17도는 제15도 및 제16도의 차동 증폭 회로(31B', 31B")의 일례를 도시한 도면.

제18도는 본 출원의 제2 발명의 제5 실시 형태에 따른 중간 전압 발생 회로를 도시한 회로도.

제19도는 본 출원의 제2 발명의 제6 실시 형태에 따른 중간 전압 발생 회로를 도시한 회로도.

제20도는 본 출원의 제2 발명의 제7 실시 형태에 따른 중간 전압 발생 회로를 도시한 회로도.

제21도는 본 출원의 제2 발명의 제8 실시의 형태에 따른 중간 전압 발생 회로를 도시한 회로도.

제22도는 출력 전압의 변화의 시뮬레이션 결과를 도시한 도면.

제23도는 자동 프로그램 모드의 흐름을 도시한 흐름도.

제24도는 중간 전압 발생 시스템을 도시한 도면.

제25도는 제너 다이오드형 기준 전압 발생 회로의 구성의 일례를 도시한 회로도.

제26도는 와이들러(Widlar)형 기준 전압 발생 회로의 구성의 일례를 도시한 회로도.

제27도는 종래의 중간 전압 발생 회로의 구성의 일례를 도시한 회로도.

제28도는 종래의 중간 전압 발생 회로의 구성의 일례를 도시한 회로도.

제29도는 제28도의 회로의 출력 전압의 파형을 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

11 : 차지 펌프 회로 12 : 기준 전압 발생 회로

13 : 중간 전압 발생 회로 14, 23 : 전류원

15 : 제너 다이오드 16 내지 19 : npn형 바이폴라 트랜지스터

20 내지 22 : 저항 24 : 어드레스 레지스터

25 : 행 디코더 26 : 열 디코더

26' : 입출력 버퍼 27 : 기록 회로

28 : 선택 회로 29 : 메모리셀 어레이

30 : 센스 중폭기 30' : 소거 전환 회로

31, 31A, 31B, 31B', 31B", 33 : 전류 미러형 차동 증폭 회로

32 : 인버터 40 : 스위치 회로

TP1 : 풀업용 P채널 MOS 트랜지스터

TP2, TP2A, TP2B, TP3 내지 TP9, TP20, TP21 : P채널 MOS 트랜지스터

TN1, TN1A, TNlB, TN2A, TN2B, TN3 내지 TN5, TN7 내지 TN13, TN20 내지 TN22 : N채널 MOS 트랜지스터

TN6 : 풀다운용 N채널 MOS 트랜지스터

DN1 : 공핍형 N채널 MOS 트랜지스터

R1 내지 R8, r1 내지 rn : 저항

C1 : 캐퍼시터 D1, D2 : 다이오드

S1 내지 Sn : P채널 M0S 트랜지스터

이하, 도면을 참조하면서, 본 발명의 불휘발성 반도체 메모리에 관해서 상세하게 설명한다.

도 1은, 본 출원의 제1 발명의 실시 형태에 관한 중간 전압 발생 회로를 갖는 불휘발성 반도체 메모리를 도시한 것이다.

본 실시 형태에 관한 중간 전압 발생 회로는, 도 27의 중간 전압 발생 회로를 개량한 것이다.

전류 미러형 차동 증폭 회로(31A)의 마이너스측 입력 단자에는, 기준 전압 VREF가 입력되고, 그 출력 단자에는, 풀업용 P채널 MOS 트랜지스터(TP1)의 게이트가 접속되어 있다. 또한, MOS 트랜지스터(TP1)의 게이트와 접지점의 사이에는, N채널 MOS 트랜지스터(TN1A)가 접속되어 있다.

MOS 트랜지스터(TP1)의 소스에는, 차지 펌프 회로의 승압 전압 VPP가 입력되고, 드레인으로부터는 출력 전압 VOUT가 출력된다. MOS 트랜지스터(TP1)의 드레인과 접지점의 사이에는, 저항(R1, R2)과, 병렬 접속된 MOS 트랜지스터(TP2A, TN2A)가 직력 접속되어 있다.

저항(R1)과 저항(R2)의 접속점(B1)은, 차동 증폭 회로(31A)의 플러스측 입력 단자에 접속되어 있다.

전류 미러형 차동 증폭 회로(31B)의 마이너스측 입력 단자에는, 기준 전압 VREF가 입력되고, 그 출력 단자에는, 풀다운용 N채널 MOS 트랜지스터(TN6)의 게이트가 접속되어 있다. 또한, MOS 트랜지스터(TN6)의 게이트와 접지점의 사이에는, N채널 MOS 트랜지스터(TN1B)가 접속되어 있다.

MOS 트랜지스터(TN6)의 소스에는, 접지 전압 VSS가 입력되고, 드레인으로 부터는 출력 전압 VOUT가 출력된다. MOS 트랜지스터(TN6)의 드레인과 접지점의 사이에는, 저항(R3 내지 R5) 과, 병렬 접속된 MOS 트랜지스터(TP2B, TN2B)가 직렬 접속되어 있다.

저항(R3)과 저항(R4)의 접속점(B2)은, 차동 증폭 회로(31B)의 플러스측 입력 단자에 접속되어 있다. 접지점과 접속점(B3)사이에는, N채널 MOS 트랜지스터(TN7)가 접속되어 있다.

차동 증폭 회로(31B)의 출력 노드(A2)는, 인버터(32)를 경유하여 MOS 트랜지스터(TN7)의 게이트에 접속되어 있다.

또한, MOS 트랜지스터(TP1, TN6)의 드레인과 접지점의 사이에는, N채널 MOS 트랜지스터(TN3) 및 공핍형 N채널 MOS 트랜지스터(DNl)가 직렬 접속되어 있다. MOS 트랜지스터(DN1)의 게이트와 소스는, 서로 접속되어 있다.

MOS 트랜지스터(TN1A, TN1B, TP2A, TN2B)의 게이트에는, 제어 신호 SEAN이 입력되고, MOS 트랜지스터(TN2A, TN2B, TN3)의 게이트에는, 제어 신호/SEAN이 입력되어 있다.

또한, 저항(R1 내지 R5)은, 폴리실리콘 저항등의 저항 소자외에, MOS 트랜지스터나 다이오드등으로 구성할 수 있다.

도 2는, 도 1의 전류 미러형 차동 증폭 회로(31A)의 구성의 일례를 도시한 것이다. 도 13은, 도 1의 전류 미러형 차동 증폭 회로(31B)의 구성의 일례를 도시한 것이다.

차동 증폭 회로(31A)는, P채널형 MOS 트랜지스터(TP1)를 구동하기 위해서, 이 MOS 트랜지스터(TP1)와 정합성이 좋은 P채널형 MOS 트랜지스터로 구성되는 전류 미러 회로를 갖추고 있다.

즉, P채널형 MOS 트랜지스터(TP3, TP4)의 소스는, VPP측 전원 단자에 접속되어 있다. MOS 트랜지스터(TP3, TP4)의 게이트는, 서로 접속되고, 그 접속점은, MOS 트랜지스터(TP4)의 드레인에 접속되어 있다.

N채널형 MOS 트랜지스터(TN8)의 소스는, N채널형 MOS 트랜지스터(TN10)를 경유하여 VSS측 전원 단자에 접속되고, 드레인은, MOS 트랜지스터(TP3)의 드레인에 접속되어 있다. N채널형 MOS 트랜지스터(TN9)의 소스는, MOS 트랜지스터(TN10)를 경유하여 VSS측 전원 단자에 접속되고, 드레인은 MOS 트랜지스터(TP4)의 드레인에 접속되어 있다.

기준 전압 VREF는, MOS 트랜지스터(TN8)의 게이트에 인가되고, 접속점(B1)의 전압(VB1)은, MOS 트랜지스터(TN9)의 게이트에 인가된다. 차동 증폭 회로(31A)의 출력 전압(VA1)은, MOS 트랜지스터(TP3, TN8)의 드레인으로부터 출력된다. MOS 트랜지스터(TN10)의 게이트에는, 제어 신호/SAEN이 인가되어 있다.

차동 증폭 회로(31B)는, N채널형 MOS 트랜지스터(TN6)를 구동하기 위해서, 이 MOS 트랜지스터(TN6)와 정합성이 좋은 N채널형 MOS 트랜지스터로 구성된 전류 미러 회로를 갖추고 있다.

즉, N채널형 MOS 트랜지스터(TN11, TN12)의 소스는, VSS측 전원 단자에 접속되어 있다. MOS 트랜지스터(TN11, TN12)의 게이트는, 서로 접속되고, 그 접속점은, MOS 트랜지스터(TN12)의 드레인에 접속되어 있다.

P채널형 MOS 트랜지스터(TP6)의 소스는, P채널형 MOS 트랜지스터(TP8)를 경유하여 VPP측 전원 단자에 접속되고, 드레인은, MOS 트랜지스터(TN11)의 드레인에 접속되어 있다. P채널형 MOS 트랜지스터(TP7)의 소스는, MOS 트랜지스터(TP8)를 경유하여 VPP측 전원 단자에 접속되고, 드레인은, MOS 트랜지스터(TN12)의 드레인에 접속되어 있다.

기준 전압 VREF는, MOS 트랜지스터(TP6)의 게이트에 인가되고, 접속점(B2) 전압(VB2)은, MOS 트랜지스터(TP7)의 게이트에 인가된다. 차동 증폭 회로(31B)의 출력 전압(VA2)은, MOS 트랜지스터(TP6, TN11)의 드레인으로부터 출력된다. MOS 트랜지스터(TP8)의 게이트에는, 제어 신호SAEN이 인가되어 있다.

이에 따라, 중간 전압 발생 회로의 차단 특성이 양호하게 됨과 동시에, 안정시의 오차가 작아진다.

상기 구성을 갖춘 중간 전압 발생 회로에서는, 전류 미러형 차동 증폭 회로(31A)에 의해, 기준 전압 VREF와 접속점(B1)의 전압(VB1)의 차를 검출 또한 증폭하고, 이 차동 증폭 회로(31A)의 출력에 따라, 풀업용 P채널 MOS 트랜지스터(TP1)를 구동하고, 출력 전압 VOUT를 일정하게 유지하도록 구성되어 있다.

동시에, 전류 미러형 차동 증폭 회로(31B)에 의해, 기준 전압 VREF와 접속점(B2)의 전압(VB2)의 차를 검출 또한 증폭하고, 이 차동 증폭 회로(31B)의 출력에 의해, 풀다운용 N채널 MOS 트랜지스터(TN6)를 구동하고, 출력 전압 VOUT를 일정하게 유지하도록 구성되어 있다.

즉, 본 실시 형태에서는, 출력 노드 C의 전압을 승압 전압 VPP로 충전해 놓고, 그 후, 출력 노드 C의 전하를 방전하여 출력 전압 VOUT를 일정값으로 안정시키는 타입의 중간 전압 발생 회로에서, 풀업용의 P채널 MOS 트랜지스터(TP1)외에, 다시 풀다운용의 N채널 MOS 트랜지스터(TN6)를 더 설치하고 있다.

또한, 풀다운용의 N채널 MOS 트랜지스터(TN6) 측에서도, 차동 중폭 회로(31B)의 피드백 루프를 설치하고 있다.

이에 따라, 도 4에 도시된 바와 같이, 출력 노드 C의 전압을 승압 전압 VPP로부터 소정의 출력 전압 VOUT에 저하 또는 안정시킬 때까지의 시간을 매우 짧게할 수 있다.

또한, 풀다운용의 N채널 MOS 트랜지스터(TN6)를 설치함으로써, 저항(Rl, R2)의 저항값을 크게 할 수 있고, 또한, 저항(R1, R2)을 경유하여 접지점에 흐르는 전류를 감할 수 있기 때문에, 출력 전압 VOUT의 안정시에, 종래에 비교해서 저소비 전력화를 달성할 수 있다.

또한, 인버터(32) 및 MOS 트랜지스터(TN7)를 설치함으로써, 풀다운용의 N채널 MOS 트랜지스터(TN6)는, 출력 전압 VOUT가 소정의 전압까지 저하하면 출력 노드 C의 전압을 내리는 기능을 멈춘다. 이 때문에, 출력 노드 C의 전압은, 풀업용의 P채널 MOS 트랜지스터(TP1)만으로 제어되고, 출력 전압 VOUT의 발진이 방지된다.

다음에, 도 1의 중간 전압 발생 회로의 동작에 대해서 설명한다.

이 중간 전압 발생 회로를 동작시키지 않을 때는, 제어 신호SAEN을 "H" 레벨로 설정하면 된다.

제어 신호 SAEN 이 "H" 레벨인 경우, MOS 트랜지스터(TN1A, TN1B)가 온상태로 되고, MOS 트랜지스터(트랜스퍼 게이트 : TP2A, TP2B, TN2A, TN2B) 및 MOS 트랜지스터(TN3)가 오프 상태로 된다. 즉, 차동 증폭 회로(31)의 출력 노드 A은 접지 전압 VSS가 되고, MOS 트랜지스터(TP1)는, 항상 온상태로 된다. 한편, MOS 트랜지스터(TP2A, TP2B, TN2A, TN2B, TN3, TN6)는, 오프 상태이기 때문에, 출력 전압 VOUT는, 승압 전압 VPP로 된다.

또한, 이 중간 전압 발생 회로를 동작시켜서 소정의 출력 전압 VOUT를 얻을 때는, 제어 신호SAEN을 "L" 레벨로 설정하면 된다.

제어 신호SAEN을 "L" 레벨로 하면, MOS 트랜지스터(TN1A, TN1B)가 오프 상대로 되고, MOS 트랜지스터(트랜스퍼 게이트 : TP2A, TP2B, TN2A, TN2B) 및 MOS 트랜지스터(TN3)가 온상태로 된다.

또한, 출력 노드 C는, 승압 전압 VPP로 충전되어 있기 때문에, 전류는, 출력 노드 C로부터 MOS 트랜지스터(TP2A, TN2A) 및 저항(R1, R2)을 경유하여 접지점으로 흐름과 동시에, 출력 노드 C로부터 MOS 트랜지스터(TP2B, TN2B) 및 저항 (R3 내지 R5)을 경유하여 접지점으로 흐른다.

이 때, 접속점(B1, B2)의 전압(VB1, VB2)은, 모두 기준 전압 VREF보다도 커지기 때문에, 차동 증폭 회로(31A, 31B)의 출력은, "H" 레벨로 되고, 풀업용 MOS 트랜지스터(TP1)는, 오프 상태, 풀다운용 MOS 트랜지스터(TN6)는, 온상태로 된다.

따라서, 출력 노드 C의 전하는, 출력 노드 C로부터 저항(R1, R2)을 경유하는 경로, 출력 노드 C로부터 저항(R3, R5)을 경유하는 경로, 및 풀다운용 N채널 MOS 트랜지스터(TN6)를 경유하는 경로를 거쳐, 접지점으로 방전되게 된다.

즉, 저항(R1 내지 R5)의 저항값을 크게 해도, 종래보다도 고속으로 출력 노드 C의 전압을 내릴 수 있다. 또한, 저항(R1, R5)의 저항값이 크기 때문에, 출력 전압 VOUT의 안정시의 소비 전력도 작아진다.

한편, 출력 노드 C의 전압이 소정값보다도 내려가고, 접속점(B2)의 전압(VB2)이 기준 전압 VREF보다도 작아지면, 차동 증폭 회로(31B)의 출력은, "L" 레벨로 되고, 풀다운용 MOS 트랜지스터(TN6)는, 오프 상태로 된다.

또한, 차동 증폭 회로(31B)의 출력은, 인버터(32)를 경유하여 MOS 트랜지스터(TN7)의 게이트에 입력되어 있다. 따라서, 차동 증폭 회로(31B)의 출력이 "L" 레벨이 되면, MOS 트랜지스터(TN7)가 온 상태가 되고, 접속점(B2)의 전압(VB2)은 더욱 저하한다.

즉, 출력 전압 VOUT가 소정값(얻고자 하는 중간 전압)보다도 내려간 후에는, 출력 전압 VOUT가 이 소정값로 안정될 때까지 풀다운용 MOS 트랜지스터 (TN6)가 오프 상태를 유지하도록 구성되어 있다.

이때, 접속점(B1)의 전압(VB1)은, 기준 전압 VREF보다 작아지기 때문에, 차동 증폭 회로(31A)의 출력은, "L" 레벨로 되고, 풀업용 MOS 트랜지스터(TP1)는, 온 상태로 된다. 그리고, 접속점(B1)의 전압(VB1)이 기준 전압 VREF와 같아진 시점에서, 이 중간 전압 발생 회로로부터는 일정한 출력 전압 VOUT가 출력된다.

이와 같이, 본 출원의 제1 발명에 의하면, 출력 노드 C의 전압을 승압 전압 VPP로 충전해 놓고, 그 후, 출력 노드 C의 전하를 방전하여 출력 전압 VOUT를 일정값으로 안정시키는 타입의 중간 전압 발생 회로에서, 풀업용의 P채널 MOS 트랜지스터(TP1) 외에, 또한 풀다운용의 N채널 MOS 트랜지스터(TN6)를 설치하고 있다.

또한, 풀다운용의 N채널 MOS 트랜지스터(TN6)는, 출력 노드 C의 전압(승압 전압 VPP)을 급속히 내리고, 또한, 출력 노드 C의 전압이 소정값보다도 저하했을 때에는, 그 이후, 출력 노드 C의 전압이 소정값으로 안정될 때까지 오프 상태를 유지하도록 제어되어 있다.

따라서, 도 4에 도시된 바와 같이, 출력 노드 C의 전압을 승압 전압 VPP로 부터 소정의 출력 전압 VOUT로 안정시킬 때까지의 시간을 매우 짧게 할 수 있다.

또한, 풀다운용의 N채널 MOS 트랜지스터(TN6)를 설치함으로써, 저항(Rl, R2)의 저항값을 크게 할 수 있고, 또한, 저항(R1, R2)을 경유하여 접지점으로 흐르는 전류를 감할 수 있기 때문에, 출력 전압 VOUT의 안정시의 소비 전력을 적게 할 수 있다.

또한, 풀다운용의 N채널 MOS 트랜지스터(TN6)는, 출력 전압 VOUT가 소정의 전압까지 저하하면 출력 노드 C의 전압을 내리는 기능을 멈춘다. 이 때문에, 출력 노드 C의 전압은, 풀업용의 P채널 MOS 트랜지스터(TP1)만으로 제어되기 때문에, 출력 전압 VOUT의 발진이 유효하게 방지된다.

이에 따라, 저소비 전력화의 요구와 고속화 요구의 쌍방을 동시에 만족시킬 수 있게 된다.

다음에, 본 출원의 제2 발명에 대해서 설명한다.

도 5는, 본 발명의 중간 전압 발생 회로를 갖는 불휘발성 반도체 메모리의 전체도를 간략적으로 도시하고 있다.

차지 펍프 회로(11)는, 승압 전압 VPP를 발생시키고, 기준 전압 발생 회로(12)는, 기준 전압 VREF를 발생시킨다. 중간 전압 발생 회로(13)는, 프로그램 모드나 검증 모드등의 각 모드에 대응하여, 기준 전압 VREF를 기준으로 승압 전압 VPP로부터 소정의 출력 전압 VOUT를 발생시킨다.

내부 어드레스 신호(또는 외부 어드레스 신호) A0 내지 An은, 어드레스 레지스터(24)를 경유하여 행 디코더(25) 및 열 디코더(26)에 공급된다. 또한, 중간 전압 발생 회로(13)의 출력 전압 VOUT는, 행 디코더(25)를 경유하여, 어드레스 신호 A0 내지 An에 의해 선택된 소정의 워드선에 인가된다.

또, 프로그램 모드시에는, 데이타는, 입출력 버퍼(26'), 기록 회로(27) 및 선택 회로(28)를 경유하여, 메모리셀 어레이(29)의 소정의 메모리셀에 제공된다.

또한, 판독 모드시에는, 데이타는, 선택 회로(28) 및 센스 증폭기(30)를 경유하여 검증에 사용될지, 또는 입출력 버퍼(26')를 경유하여 칩 외부로 출력된다.

또한, 소거 모드시에는, 소거 전환 회로(30')에 의해서 메모리 셀의 소스에 인가되는 전압이 전환된다.

도 6은, 도 5의 기준 전압 발생 회로(12)의 구성의 일례를 도시한 것이다.

이 기준 전압 발생 회로는, 도 24에 도시한 종래의 와이들러형 BGR(band gap reference circuit)과는 달리, 바이폴라 트랜지스터를 갖지 않은 점에 특징이 있다.

즉, 차동 증폭 회로(33)의 출력은, P채널 MOS 트랜지스터(TP9)의 게이트에 인가되어 있다. 차동 증폭 회로(33)는, MOS 트랜지스터로 구성되어 있다.

MOS 트랜지스터(TP9)의 소스는, VDD측 전원 단자에 접속되고, 드레인으로 부터는 기준 전압 VREF가 출력된다.

MOS 트랜지스터(TP9)의 드레인과 접지점의 사이에는, 저항(R6) 및 다이오드(D1)가 직렬 접속되어 있다. 저항(R6)과 다이오드(D1)의 접속점은, 차동 증폭 회로(33)의 마이너스측 입력 단자에 접속되어 있다.

또한, MOS 트랜지스터(TP9)의 드레인과 접지점의 사이에는, 저항(R7, R8) 다이오드(D2)가 직렬 접속되어 있다. 저항(R7)과 저항(R8)의 접속점은, 차동 증폭 회로(33)의 플러스측 입력 단자에 접속되어 있다.

이 기준 전압 발생 회로에 사용되고 있는 순방향 다이오드(D1, D2)는, 프로세스 조건 의존성이 적기 때문에, 그 특성을 매우 안정시킬 수 있다. 또한, 도 7에 도시된 바와 같이, 이 기준 전압 발생 회로의 외부 전원 VDD 의존성은, 매우 작기 때문에, 안정된 기준 전압 VREF를 발생시키는 것이 가능하다.

도 8은, 도 4의 중간 전압 발생 회로(13)의 구성의 일례를 도시하고 있다.

전류 미러형 차동 증폭 회로(31A)의 마이너스측 입력 단자에는, 기준 전압 VREF가 입력되고, 그 출력 단자에는, 풀업용 P채널 MOS 트랜지스터(TP1)의 게이트가 접속되어 있다.

MOS 트랜지스터(TP1)의 소스에는, 차지 펌프 회로의 승압 전압 VPP가 입력되고, 드레인으로부터는 출력 전압 VOUT가 출력된다.

또한, 전류 미러형 차동 증폭 회로(31B)의 마이너스측 입력 단자에는, 기준 전압 VREF가 입력되고, 그 출력 단자에는, 풀다운용 N채널 MOS 트랜지스터(TN6)의 게이트가 접속되어 있다.

MOS 트랜지스터(TN6)의 소스에는, 접지 전압 VSS가 입력되고, 드레인으로 부터는 출력 전압 VOUT가 출력된다.

MOS 트랜지스터(TP1, TN6)의 드레인과 접지점의 사이에는, 저항(R1 내지 R3)이 직렬 접속되어 있다. 저항(R1)과 저항(R2)의 접속점(B1)은, 차동 증폭 회로 (31B)의 플러스측 입력 단자에 접속되고, 저항(R2)과 저항(R3)의 접속점(B2)은, 차동 증폭 회로(31A)의 플러스측 입력 단자에 접속되어 있다.

또한, MOS 트랜지스터(TP1, TN6)의 드레인과 접지점의 사이에는, N채널 MOS 트랜지스터(TN4)가 접속되어 있다. MOS 트랜지스터(TN4)의 게이트에는, 인에이블 신호의 반전 신호/ENA가 입력되어 있다.

또한, MOS 트랜지스터(TP1, TN6)의 드레인과 접지점의 사이에는, 캐패시터(C1)가 접속되어 있다. 이 캐패시터(C1)는, 차동 증폭 회로(31A, 31B)의 피드백 루프에 대해 위상 지연을 보상하고, 출력 전압 VOUT를 안정시키기 위해서 설치된다.

상기 구성을 갖는 중간 전압 발생 회로에서는, 전류 미러형 차동 증폭 회로(31A)에 의해, 기준 전압 VREF와 접속점(B2)의 전압(VB2)의 차를 검출 또한 증폭하고, 이 차동 증폭 회로(31A)의 출력에 따라, 풀업용 P채널 MOS 트랜지스터(TP1)를 구동하고, 출력 전압 VOUT를 일정하게 유지하도록 구성되어 있다.

또한, 전류 미러형 차동 증폭 회로(31B)에 의해, 기준 전압 VREF와 접속점(B1)의 전압(VB1)의 차를 검출 또한 증폭하고, 이 차동 증폭 회로(31B)의 출력에 의해, 풀다운용 N채널 MOS 트랜지스터(TN6)를 구동하고, 출력 전압 VOUT를 일정하게 유지하도록 구성되어 있다.

즉, 출력 노드 C의 전압은, 풀업용 MOS 트랜지스터(TP1) 및 풀다운용 MOS 트랜지스터(TN6)의 온·오프 제어에 의해, 접지 전압 VSS(승압 전압 VPP라도 좋다)로부터 소정의 중간 전압이 된다.

이때, 차동 증폭 회로(31A, 31B)의 플러스측의 입력 전압을 동일하게 설정하면, 출력 전압 VOUT가 발진하기 쉬워지기 때문에, 차동 증폭 회로(31A, 31B)의 플러스측의 입력 전압을 각각 다른 값으로 설정하고, 출력 전압 VOUT의 설정에 있어서 불감대를 설치하고, 출력 전압 VOUT의 발진을 방지하고 있다.

도 9는, 도 8의 전류 미러형 차동 증폭 회로(31A)의 구성의 일례를 도시한 것이다. 도 10은, 도 8의 전류 미러형 차동 증폭 회로(31B)의 구성의 일례를 도시한 것이다.

차동 증폭 회로(31A)는, P채널형 MOS 트랜지스터(TP1)를 구동하기 위해서, 이 MOS 트랜지스터(TP1)와 정합성이 좋은 P채널형 MOS 트랜지스터로 구성되는 전류 미러 회로를 갖고 있다.

N채널형 MOS 트랜지스터(TN8)의 소스는, N채널형 MOS 트랜지스터(TN10)를 경유하여 VSS측 전원 단자에 접속되고, 드레인은, MOS 트랜지스터(TP3)의 드레인에 접속되어 있다. N채널형 MOS 트랜지스터(TN9)의 소스는, MOS 트랜지스터(TN10)를 경유하여 VSS측 전원 단자에 접속되고, 드레인은, MOS 트랜지스터(TP4)의 드레인에 접속되어 있다.

VPP측 전원 단자와 MOS 트랜지스터(TP3, TN8)의 드레인의 사이에는, P채널 MOS 트랜지스터(TP5)가 접속되어 있다.

기준 전압 VREF는, MOS 트랜지스터(TN8)의 게이트에 인가되고, 접속점(B2)의 전압(VB2)은, MOS 트랜지스터(TN9)의 게이트에 인가된다. 차동 증폭 회로(31A)의 출력 전압(VA1)은, MOS 트랜지스터(TP3, TN8)의 드레인으로부터 출력된다.

MOS 트랜지스터(TP5, TN10)의 게이트에는, 인에이블 신호 ENA가 인가되어 있다.

차동 증폭 회로(31B)는, N채널형 MOS 트랜지스터(TN6)를 구동하기 위해서, 이 MOS 트랜지스터(TN6)와 정합성이 좋은 N채널형 MOS 트랜지스터로 구성되는 전류 미러 회로를 갖추고 있다.

VSS측 전원 단자와 MOS 트랜지스터(TP6, TN11)의 드레인의 사이에는, N채널 MOS 트랜지스터(TN13)가 접속되어 있다.

기준 전압 VREF는, MOS 트랜지스터(TP6)의 게이트에 인가되고, 접속점(B1)의 전압(VB1)은, MOS 트랜지스터(TP7)의 게이트에 인가된다. 차동 증폭 회로(31B)의 출력 전압(VA2)은, MOS 트랜기스터(TP6, TN11)의 드레인으로부터 출력된다.

MOS 트랜지스터(TP8, TN13)의 게이트에는, 인에이블 신호의 반전 신호/ENA가 인가되어 있다.

다음에, 도 8의 중간 전압 발생 회로의 동작에 대해서 설명한다.

이 중간 전압 발생 회로를 동작시키지 않을 때는, 인에이블 신호 ENA를 "L"레벨로 설정하면 된다.

인에이블 신호 ENA가 "L" 레벨의 경우, 차동 증폭 회로(31A)의 출력은, "H" 레벨(VPP)로 되고, 차동 증폭 회로(31B)의 출력은, "L" 레벨(VSS)로 된다. 따라서, 풀업용 MOS 트랜지스터(TP1) 및 풀다운용 MOS 트랜지스터(TN6)가 모두 오프 상태로 된다.

한편, MOS 트랜지스터(TN4)가 온상태로 되기 때문에, 출력 노드 C는 접지 전압 VSS로 된다.

또한, 이 중간 전압 발생 회로를 동작시켜서 소정의 출력 전압 VOUT를 얻을 때는, 인에이블 신호 ENA를 "H" 레벨로 설정하면 된다.

인에이블 신호 ENA를 "H" 레벨로 하면, 차동 증폭 회로(31A, 31B)가 동작 가능하게 됨과 동시에, MOS 트랜지스터(TN4)가 오프 상태로 된다.

또한, 인에이블 신호 ENA가 "H" 레벨로 된 처음에는, 출력 노드 C는, 접지 전압 VSS이기 때문에, 접속점(B1, B2)의 전압(VB1, VB2)은, 모두 기준 전압 VREF 보다도 작아진다. 이 때문에, 차동 증폭 회로(31A, 31B)의 출력은, "L'레벨로 되고, 풀업용 MOS 트랜지스터(TP1)는, 온상태, 풀다운용 MOS 트랜지스터(TN6)는, 오프 상태로 된다.

따라서, 출력 노드 C의 전압은, 점차로 상승해 간다.

한편, 출력 노드 C의 전압이 상승하고, 접속점(B1)의 전압(VB1)이 기준 전압 VREF보다도 커지면, 차동 증폭 회로(31B)의 출력은, "H" 레벨로 되고, 풀다운용 MOS 트랜지스터(TN6)는 온상태로 된다.

즉, 출력 전압 VOUT가 소정값(불감대의 하한)보다도 상승한 후에는, 풀다운용 MOS 트랜지스터(TN6)가 온상태로 되고, 출력 전압 VOUT의 상승이 억제된다.

또한, 출력 노드 C의 전압이 더욱 상승하고, 접속점(B2)의 전압(VB2)이 기준 전압 VREF보다도 커지면, 차동 증폭 회로(31A)의 출력은, "H" 레벨로 되고, 풀업용 MOS 트랜지스터(TP1)는, 오프 상태로 된다.

즉, 출력 전압 VOUT가 소정값(불감대의 상한)보다도 상승한 후에는, 풀업용 MOS 트랜지스터(TP1)가 오프 상태로 되고, 출력 전압 VOUT를 하강시킨다.

따라서, 출력 전압 OUT는, 불감대의 범위에서 일정값으로 안정적으로 된다.

도 11은, 본 출원의 제2 발명의 제1 실시 형태에 따른 중간 전압 발생 회로를 갖춘 불휘발성 반도체 메모리를 도시한 것이다.

본 실시 형태에 따른 중간 전압 발생 회로는, 도 28의 중간 전압 발생 회로를 개량한 것이다.

전류 미러형 차동 증폭 회로(31A)의 마이너스측 입력 단자에는, 기준 전압 VREF가 입력되고, 그 출력 단자에는, 풀업용 P채널 MOS 트랜지스터(TP1)의 게이트가 접속되어 있다. 이 차동 증폭 회로(31)는, 인에이블 신호 ENA에 의해 제어되고, 인에이블 신호 ENA가 "H" 레벨일 때에 동작 가능하게 된다.

MOS 트랜지스터(TP1)의 소스에는, 차지 펌프 회로의 승압 전압 VPP가 입력되고, 드레인으로부터는 출력 전압 VOUT가 출력된다. MOS 트랜지스터(TP1)의 드레인과 접지점의 사이에는, 저항(R1, R2)이 직렬 접속되어 있다. 저항(R1)과 저항(R2)의 접속점(B)은, 차동 증폭 회로(31A)의 플러스측 입력 단자에 접속되어 있다.

또한, MOS 트랜지스터(TP1)의 드레인과 접지점의 사이에는, N채널 MOS 트랜지스터(TN4)가 접속되어 있다. 이 MOS 트랜지스터(TN4)의 게이트에는, 인에이블 신호의 반전 신호/ENA가 입력되어 있다.

또한, MOS 트랜지스터(TP1)의 드레인과 접지점의 사이에는, N채널 MOS 트랜지스터(TN5)가 접속되어 있다. 이 MOS 트랜지스터(TN5)는, 비교적 작은 사이즈로 형성되고, 오버슈트, 부임계값 누설 전류, 전원과의 용량 커플링등에 의한 출력 전압 VOUT의 상승을 막기 위해서 설치된다.

또한, MOS 트랜지스터(TP1)의 드레인과 접지점의 사이에는, 캐패시터(C1)가 접속되어 있다. 이 캐패시터(C1)는, 차동 증폭 회로(31)의 피드백 루프에 대해서 위상 지연을 보상하고, 출력 전압 VOUT를 안정시키기 위해서 설치된다.

또한, VPP측 전원 단자와 차동 증폭 회로(31A)의 출력 노드 A의 사이에는, P채널 MOS 트랜지스터(TP20)가 접속되어 있다. MOS 트랜지스터(TP20)의 게이트와 드레인은, 서로 접속되어 있다.

MOS 트랜지스터(TP20)의 사이즈(구동력)는, 풀업용 MOS 트랜지스터(TP1)의 사이즈(구동력)보다도 작아지도록 설정되어 있다. 예를 들면, MOS 트랜지스터(TP20)의 사이즈를 1로 한 경우에, 풀업용 MOS 트랜지스터(TP1)의 사이즈는, N으로 되도록 형성된다.

또, 차동 증폭 회로(31A)는, 예를 들면, 도 8에 도시한 바와 같은 P채널 MOS 트랜지스터로 구성되는 전류 미러 회로를 갖는 것이 사용된다.

상기 구성을 갖는 중간 전압 발생 회로에서는, 작은 사이즈를 갖는 P채널 MOS 트랜지스터(TP20)를, VPP측 전원 단자와 차동 증폭 회로(31A)의 출력 노드 A사이에 접속하고 있다.

이 MOS 트랜지스터(TP20)를 설치함으로써, 도 12에 도시된 바와 같이, 출력 전압 VOUT의 발진이 유효하게 방지되고, 고속으로 안정된 중간 전압을 얻는 것이 가능하게 된다.

도 13은, 도 11의 중간 전압 발생 회로의 간단한 제어계 모델을 도시하고 있다.

K1은, 전류 미러형 차동 증폭 회로에 상당하고, K2는, 풀업용 P채널 MOS 트랜지스터에 상당하고 있다. 또한, a는, 새롭게 설치한 작은 사이즈의 MOS 트랜지스터의 저항에 상당하고, b는, 풀업용 P채널 MOS 트랜지스터의 게이트 용량에 상당하고 있다.

본 실시 형태의 중간 전압 발생 회로는, 종래의 중간 전압 발생 회로에 비교하면, 저항a가 존재하는 점에서만 다르다.

또, 이 저항a는, 차동 증폭 회로에서의 피드백 루프의 용량(b)의 영향을 작게하기 때문에, 즉 K1의 출력을 지연없이 K2에 입력시킬 수 있기 때문에, 피드백 속도가 빨라지고, 출력 전압 VOUT의 발진을 억제할 수 있다.

도 14는, 본 출원의 제2 발명의 제2 실시 형태에 따른 중간 전압 발생 회로를 갖춘 불휘발성 반도체 메모리를 도시한 것이다.

본 실시 형태에 따른 중간 전압 발생 회로는, 도 8의 중간 전압 발생 회로를 개량한 것이다.

전류 미러형 차동 증폭 회로(31A)의 마이너스측 입력 단자에는, 기준 전압 VREF가 입력되고, 그 출력 단자에는, 풀업용 P채널 MOS 트랜지스터(TP1)의 게이트가 접속되어 있다. 이 차동 증폭 회로(31A)는, 인에이블 신호 ENA에 의해 제어되고, 인에이블 신호 ENA가 "H" 레벨일 때에 동작 가능해진다.

전류 미러형 차동 증폭 회로(31B)의 마이너스측 인력 단자에는, 기준 전압 VREF가 입력되고, 그 출력 단자에는, 풀다운용 N채널 MOS 트랜지스터(TN6)의 게이트가 접속되어 있다. 이 차동 증폭 회로(31B)는, 인에이블 신호 ENA에 따라 제어되고, 인에이블 신호 ENA가 "H" 레벨일 때에 동작 가능해진다.

MOS트랜지스터(TP1,TN6)의 드레인과 접지점의 사이에는, 저항(R1, R2)이 직렬 접속되어 있다. 저항(R1)과 저항(R2)의 접속점(B)은, 차동 증폭 회로(31A, 31B)의 플러스측 입력 단자에 접속되어 있다.

또한, MOS 트랜지스터(TP1, TN6)의 드레인과 접지점의 사이에는, N채널 MOS 트랜지스터(TN4)가 접속되어 있다. 이 MOS 트랜지스터(TN4)의 게이트에는, 인에이블 신호의 반전 신호/ENA가 입력되어 있다.

또한, MOS 트랜지스터(TP1, TN6)의 드레인과 접지점의 사이에는, 캐패시터(C1)가 접속되어 있다. 이 캐패시터(C1)는, 차동 증폭 회로(31A, 31B)의 피드백 루프에 대해서 위상 지연을 보상하고, 출력 전압 VOUT를 안정시키기 위해서 설치된다.

또한, VPP측 전원 단자와 차동 증폭 회로(31A)의 출력 노드 A1사이에는, P채널 MOS 트랜지스터(TP20)가 접속되어 있다. MOS 트랜지스터(TP20)의 게이트와 드레인은, 서로 접속되어 있다.

MOS 트랜지스터(TP20)의 사이즈(구동력)는, 풀업용 MOS 트랜지스터(TP1)의 사이즈(구동력)보다도 작아지도록 설정되어 있다. 예를 들면, MOS 트랜지스터 (TP20)의 사이즈를 1로 한 경우에, 풀업용 MOS 트랜지스터(TP1)의 사이즈는, N으로 되도록 형성된다.

또한, VSS측 전원 단자와 차동 증폭 회로(31B)의 출력 노드(A2)사이에는, N채널 MOS 트랜지스터(TN20)가 접속되어 있다. MOS 트랜지스터(TN20)의 게이트와 드레인은, 서로 접속되어 있다.

MOS 트랜지스터(TN20)의 사이즈(구동력)는, 풀다운용 MOS 트랜지스터(TN6)의 사이즈(구동력)보다도 작아지도록 설정되어 있다. 예를 들면, MOS 트랜지스터(TN20)의 사이즈를 1로 한 경우에, 풀다운용 MOS 트랜지스터(TN6)의 사이즈는, N으로 되도록 형성된다.

또, 차동 증폭 회로(31A)는, 예를 들면, 도 9에 도시된 바와 같은 P채널 MOS 트랜지스터로 구성되는 전류 미러 회로를 갖는 것이 사용되고, 차동 증폭 회로(31B)는, 예를 들면, 도 10에 도시된 바와 같은 N채널 MOS 트랜지스터로 구성되는 전류 미러 회로를 갖춘 것이 사용된다.

상기 구성을 갖춘 중간 전압 발생 회로에서는, 작은 사이즈를 갖는 P채널 MOS 트랜지스터(TP20)를, VPP측 전원 단자와 차동 증폭 회로(31A)의 출력 노드 A1사이에 접속하고, 또한, 작은 사이즈를 갖는 N채널 MOS 트랜지스터(TN20)를, VSS측 전원 단자와 차동 증폭 회로(31B)의 출력 노드(A2)사이에 접속하고 있다.

이 MOS 트랜지스터(TP20, TN20)를 설치함으로써, 출력 전압 VOUT의 발진이 유효하게 방지되어, 고속이고 안정된 중간 전압을 얻는 것이 가능해진다.

또한, 본 실시 형태에서는, MOS 트랜지스터(TP20, TN20)에 의해 피드백의 지연을 없애고, 출력 전압 VOUT의 발진을 방지하고 있다. 이 때문에, 출력 전압 VOUT의 설정할 때에 불감대를 설치할 필요가 없으므로, 차동 증폭 회로(31A, 31B)의 플러스측 입력 단자에는, 동일한 입력 전압(VB)을 인가하고, 소정의 출력 전압 VOUT를 얻는 것이 가능하다.

또한, 풀다운용의 MOS 트랜지스터를 설치함으로써, 항상 온상태에 있는 방 전용의 MOS 트랜지스터(도 11의 TN5에 상당)도 필요없게 된다.

도 15는, 본 출원의 제2 발명의 제3 실시 형태에 따른 중간 전압 발생 회로를 갖춘 불휘발성 반도체 메모리를 도시한 것이다.

전류 미러형 차동 증폭 회로(31B')의 마이너스측 입력 단자에는, 기준 전압 VREF가 입력되고, 그 출력 노드에는, N채널 MOS 트랜지스터(TN21)의 게이트가 접속되어 있다. 또한, VSS측 전원 단자(접지점)와 차동 증폭 회로(31B')의 출력 노드의 사이에는, N채널 MOS 트랜지스터(TN22)가 접속되어 있다. MOS 트랜지스터 (TN22)의 게이트와 드레인은, 서로 접속되어 있다.

MOS 트랜지스터(TN21)의 소스는, 접지점에 접속되고, 그 드레인은, 풀업용 P채널 MOS 트랜지스터(TP1)의 게이트가 접속되어 있다. 또한, VPP측 전원 단자와 MOS 트랜지스터(TN21)의 드레인의 사이에는, P채널 MOS 트랜지스터(TP20, TP21)가, 병렬로 접속되어 있다. MOS 트랜지스터(TP20)의 게이트와 드레인은 서로 접속되고, MOS 트랜지스터(TP21)의 게이트에는, 인에이블 신호 ENA가 입력되어 있다.

또한, MOS 트랜지스터(TP20, TP21, TN21, TN22)의 사이즈(구동력)는, 풀업용 MOS 트랜지스터(TP1)의 사이즈(구동력)보다도 작아지도록 설정되어 있다.

상기 구성을 갖춘 중간 전압 발생 회로에서는, 작은 사이즈를 갖는 P채널 MOS 트랜지스터(TP20)를 설치함으로써, 도 11에 도시된 바와 같이, 출력 전압 VOUT의 발진이 유효하게 방지되어, 고속이고 안정된 중간 전압을 얻는 것이 가능해진다.

또한, 작은 사이즈를 갖는 N채널 MOS 트랜지스터(TN21, TN22)를 설치함으로써, 차동 증폭 회로(31B')를 승압 전압 VPP가 아니고, 외부 전원VDD에 따라 동작시키는 것이 가능하게 된다. 따라서, 승압 전압 VPP에서 차동 증폭 회로(31B')를 동작시키는 경우의 승압 전압 VPP의 변화에 따른 특성의 변화를 방지할 수 있다.

도 16은, 본 출원의 제2 발명의 제4 실시 형태에 따른 중간 전압 발생 회로를 갖춘 불휘발성 반도체 메모리를 도시한 것이다.

전류 미러형 차동 증폭 회로(31B')의 마이너스측 입력 단자에는, 기준 전압 VREF가 입력되고, 그 출력 노드에는, N채널 MOS 트랜지스터(TN21)의 게이트가 접속되어 있다. 또한, VSS측 전원 단자(접지점)와 차동 증폭 회로(31B')의 출력 노드의 사이에는, N채널 MOS 트랜지스터(TN22)가 접속되어 있다. MOS 트랜지스터(TN22)의 게이트와 드레인은, 서로 접속되어 있다.

MOS 트랜지스터(TN21)의 소스는, 접지점에 접속되고, 그 드레인은, 풀업용 P채널 MOS 트랜지스터(TP1)의 게이트가 접속되어 있다. 또한, VPP측 전원 단자와 MOS 트랜지스터(TN21)의 드레인의 사이에는, P채널 MOS 트랜지스터(TP20, TP21)가 병렬로 접속되어 있다. MOS 트랜지스터(TP20)의 게이트와 드레인은 서로 접속되고, MOS 트랜지스터(TP21)의 게이트에는, 인에이블 신호 ENA가 입력되어 있다.

전류 미러형 차동 증폭 회로(31B")의 마이너스측 입력 단자에는, 기준 전압 VREF가 입력되고, 그 출력 노드에는, 풀다운용 N채널 MOS 트랜지스터(TN6)의 게이트가 접속되어 있다. 또한, VSS측 전원 단자(접지점)와 차동 증폭 회로(31B")의 출력 노드의 사이에는, N채널 MOS 트랜지스터(TN20)가 접속되어 있다. MOS 트랜지스터(TN20)의 게이트와 드레인은, 서로 접속되어 있다.

MOS 트랜지스터(TP1, TN6)의 드레 인과 접지점의 사이에는, 저항(R1, R2)이 직렬 접속되어 있다. 저항(R1)과 저항(R2)의 접속점(B)은, 차동 증폭 회로(31B', 31B")의 플러스측 입력 단자에 접속되어 있다.

또한, MOS 트랜지스터(TP1, TN6)의 드레인과 접지점과의 사이에는, N채널 MOS 트랜지스터(TN4)가 접속되어 있다. 이 N4OM 트랜지스터(TN4)의 게이트에는, 인에이블 신호의 반전 신호/ENA가 입력되어 있다.

또한, MOS 트랜지스터(TP1, TN6)의 드레인과 접지점과의 사이에는, 캐패시터(C1)가 접속되어 있다. 이 캐패시터(C1)는, 차동 중폭 회로(31A, 31B)의 피드백루프에 대해서 위상 지연을 보상하고, 출력 전압 VOUT를 안정시키기 위해서 설치된다.

또한, MOS 트랜지스터(TP20, TP21, TN21, TN22)의 사이즈(구동력)는, 풀업용 MOS 트랜지스터(TP1)의 사이즈(구동력) 보다도 작아지도록 설정되어 있다. 또한, MOS 트랜지스터(TN20)의 사이즈(구동력)는, 풀다운용 MOS 트랜지스터(TN6)의 시이즈(구동력) 보다도 작아지도록 설정되어 있다.

상기 구성을 갖추는 중간 전압 발생 회로에서는, 작은 사이즈를 갖춘 P채널 MOS 트랜지스터(TP20, TN20)를 설치함으로써, 도 11에 도시한 바와 같이, 출력 전압 VOUT의 발진이 유효하게 방지되고, 고속으로 안정된 중간 전압을 얻는 것이 가능해진다.

또한, 작은 사이즈를 갖춘 N채널 MOS 트랜지스터(TN21, TN22)를 설치함으로써, 차동 증폭 회로(31B')를 승압 전압 VPP가 아닌, 외부 전원 VDD에 의해 동작시키는 것이 가능해진다. 또한, 차동 증폭 회로(31B")도, 외부 전원 VDD에 의해 동작시키는 것이 가능하다.

따라서, 승압 전압 VPP로 차동 증폭 회로(31B', 31B")를 동작시키는 경우 승압 전압 VPP의 변화에 따른 특성의 변화를 방지할 수 있다.

또한, 본 실시 형태에서는, MOS 트랜지스터(TP20, TN20)에 의해 피드백의지연을 없애고, 출력 전압 VOUT의 발진을 방지한다. 이 때문에, 출력 전압 VOUT를 설정할 때 불감대를 설치할 필요 없이, 차동 증폭 회로(31B', 31B")의 플러스측 입력 단자에는, 같은 입력 전압 VB를 인가하고, 소정의 출력 전압 VOUT를 얻는 것이 가능하다.

또한, 풀다운용 MOS 트랜지스터(TN6)를 설치함으로써, 항상 온 상태에 있는 방전용 MOS 트랜지스터(도 15의 TN5에 상당)도 필요없게 된다.

도 17은, 도15 및 도 16 전류 미러형 차동 증폭 회로(31B', 31B")의 구성의 일례를 도시한 것이다.

이들의 차동 증폭 회로(31B', 31B")는, N채널형 MOS 트랜지스터(TN6, TN21)를 구동하기 위해서, 이 MOS 트랜지스터(TN6, TN21)와 정합성이 좋은 N채널형 MOS 트랜지스터로 구성된 전류 미러 회로를 갖추고 있다.

즉, N채널형 MOS 트랜지스터(TN11, TN12)의 소스는, VSS측 전원 단자에 접속되어 있다. MOS 트랜지스터(TN11, TN12)의 게이트는, 서로 접속되고, 그 접속점은, MOS 트랜지스텨(TN12)의 드레인에 접속되어 있다.

P채널형 MOS 트랜지스터(TP6)의 소스는, P채널형 MOS 트랜지스터(TP8)를 경유해서 외부 전원 VDD 단자에 접속되고, 드레인은, MOS 트랜지스터(TN11)의 드레인에 접속되어 있다. P채널형 MOS 트랜지스터(TP7)의 소스는, MOS 트랜지스터(TP8)를 경유해서 외부 전원 VDD 단자에 접속되고, 드레인은, MOS 트랜지스터 (TN12)의 드레인에 접속되어 있다.

기준 전압 VREF는, MOS 트랜지스터(TP6)의 게이트에 인가되고, 접속점B의 전압 VB는, MOS 트랜지스터(TP7)의 게이트에 인가된다. 차동 증폭 회로(31B', 31B")의 출력 전압은, MOS 트랜지스터(TP6, TN11)의 드레인으로부터 출력된다. MOS 트랜지스터(TP8, TN13)의 게이트에는, 인에이블 신호의 반전 신호/ ENA가 인가되어 있다.

도 18은, 본 출원 제2 발명의 제5 실시 형태에 따른 중간 전압 발생 회로를 갖춘 불휘발성 반도체 메모리를 도시한 것이다.

전류 미러형 차동 증폭 회로(31A)의 마이너스측 입력 단자에는, 기준 전압 VREF가 입력되고, 그 출력 노드에는, 풀업용 P채널 MOS 트랜지스터(TP1)의 게이트가 접속되어 있다. 또한, VPP측 전원 단자와 MOS 트랜지스터(TP1)의 게이트 사이에는, P채널 MOS 트랜지스터(TP20)가 접속되어 있다. MOS 트랜지스터 (TP20)의 게이트와 드레인은 서로 접속되어 있다.

MOS 트랜지스터(TP1)의 소스에는, 차지 펌프 회로의 승압 전압 VPP가 입력되고, 드레인으로부터는 출력 전압 VOUT가 출력된다. MOS 트랜지스터(TP1)의 드레인과 접지점과의 사이에는, 스위치 회로(40) 및 저항(R1, R2)이 직렬 접속 되어 있다. 저항(R1)과 저항(R2)의 접속점 B는, 차동 증폭 회로(31A)플러스측 입력 단자에 접속되어 있다.

스위치 회로(40)는, 소스가 출력 노드 C에 접속된 n(n은 복수)갸의 P채널 MOS 트랜지스터(S1, S2, …, Sn)로 구성된다. 각 MOS 트랜지스터(S1, S2, …, Sn)의 드레인 사이에는, 저항(r1, r2, …, m)이 접속되어 있다. 가장 끝에 존재하는 MOS 트랜지스터(S1)의 드레인은, 저항(R1)에 접속되어 있다.

또는, 각 MOS 트랜지스터(S1, S2, …, Sn)의 온·오프 동작은, 제어 신호 Cs에 의해 제어된다. 제어 신호 Cs는, n개의 MOS 트랜지스터(S1, S2, …, Sn) 중 하나만을 온 상태로 한다. 즉, 스위치 회로(40)에 의해, 접속점 B의 저항비를 전환할 수 있기 때문에, 이 전환에 의해 여러가지 값의 출력 전압 VOUT를 얻을 수 있다.

또한, 각 MOS 트랜지스터(S1, S2, …, Sn)가 형성되는 기판(또는 웰)을 출력 노드 C에 접속해 두면, 커플링에 의한 접속점 B의 전압 VB의 변동을 방지할 수 있다.

또한, MOS 트랜지스터(TP1)의 드레인과 접지점과의 사이에는, N채널 MOS 트랜지스터(TN4)가 접속되어 있다. 이 MOS 트랜지스터(TN4)의 게이트에는, 인에이블 신호의 반전 신호/ENA가 입력되어 있다.

또한, MOS 트랜지스터(TP1)의 드레인과 접지점과의 사이에는, N채널 MOS 트랜지스터(TN5)가 접속되어 있다. 이 MOS 트랜지스터(TN5)는, 비교적 작은 사이즈로 형성되고, 오버 슈트, 부임계값 누설 전류, 전원의 용량 커플링 등에 의한 출력 전압 VOUT의 상승을 방지하기 위해서 설치된다.

또한, MOS 트랜지스터(TP1)의 드레인과 접지점과의 사이에는, 캐패시터(C1)가 접속되어 있다. 이 캐패시터(C1)는, 차동 증폭 회로(31)의 피드백 루프에 대해서 위상 지연을 보상하고, 출력 전원 VOUT을 안정시키기 위해서 설치된다.

또한, MOS 트랜지스터(TP20)의 사이즈(구동력)는, 풀업용 MOS 트랜지스터(TP1)의 사이즈(구동력) 보다도 작아지도록 설정되어 있다.

상기 구성을 갖는 중간 전압 발생 회로에서는, 스위치 회로(40)를 설치함으로써, 여러가지 값의 중간 전위를 얻는 것이 가능해진다. 이 스위치 회로(4())는, 상술한 모든 실시 형태를 적용 할 수 있는 것이다.

또한, 작은 사이즈를 갖는 P채널 MOS 트랜지스터(TP20)를 설치함으로써, 도 12에 도시한 바와 같이, 출력 전압 VOUT의 발진이 유효하게 방지되고, 고속으로 안정된 중간 전압을 얻는 것이 가능해진다.

도 19는, 본 출원 제2 발명의 제6 실시 형태에 따른 중간 전압 발생 회로를 갖는 불휘발성 반도체 메모리를 도시한 것이다.

전류 미러형 차동 증폭 회로(31A)의 마이너스측 입력 단자에는, 기준 전압 VREF가 입력되고, 그 출력 노드에는, 풀업용 P채널 MOS 트랜지스터(TP1)의 게이트가 접속되어 있다. 또한, VPP측 전원 단자와 MOS 트랜지스터(TP1)의 게이트 사이에는, P채널 MOS 트랜지스터(TP20)가 접속되어 있다. MOS 트랜지스터(TP20)의 게이트와 드레인은 서로 접속된다.

MOS 트랜지스터(TP1)의 소스에는, 차지 펌프 회로의 승압전압 VPP가 입력되고, 드레인으로 부터는 출력 전압 VOUT가 출력된다.

전류 미러형 차동 증폭 회로(31B)의 마이너스측 입력 단자에는, 기준 전압 VREF가 입력되고, 그 출력 노드에는, 풀다운용 N채널 MOS 트랜지스터(TN6)의 게이트가 접속되어 있다. 또한, VSS측 전원 단자(접지점)와 차동 증폭 회로(31B)의 출력 노드의 사이에는, N채널 MOS 트랜지스터(TN20)가 접속된다. MOS 트랜지스터(TN20)의 게이트와 드레인은, 서로 접속되어 있다.

MOS 트랜지스터(TN6)의 소스에는, 접지 접압 VSS가 입력되고, 드레인으로 부터는 출력 전압 VOUT가 출력된다.

MOS 트랜지스터(TP1, TN6)의 드레인과 접지점과의 사이에는, 스위치 회로(40) 및 저항(R1, R2)이 직렬 접속되어 있다. 저항(R1)과 저항(R2)의 접속점 B는, 차동 증폭 회로(31A, 31B)의 플러스측 입력 단자에 접속되어 있다.

스위치 회로(40)는, 소스가 출력 노드 C에 접속되는 n(n은 복수)개의 P채널 MOS 트랜지스터(S1, S2, …, Sn)로 구성된다. 각 MOS 트랜지스터(S1, S2, …, Sn)의 드레인 사이에는, 저항(r1, r2, …, m)이 접속된다. 가장 단부에 존재하는 MOS 트랜지스터(S1)의 드레인은, 저항(R1)에 접속되어 있다.

또는, 각 MOS 트랜지스터(S1, S2, …, Sn)의 온·오프 동작은, 제어 신호 Cs에 의해 제어된다. 제어 신호 Cs는, n개의 MOS 트랜지스터(S1, S2, …, Sn) 중 하나만을 온 상태로 한다. 즉, 스위치 회로(40)에 의해, 접속점 B의 저항비를 전환할 수 있기 때문에, 이 전환에 의해 여러가지 값의 출력 전압 VOUT를 얻을 수 있다,

또한, 각 MOS 트랜지스터(S1, S2, …, Sn)가 형성되는 기판(또는 웰)을 출력 노드 C에 접속해 두면, 커풀링에 의한 접속점 B의 전압 VB의 변동을 방지할 수 있다.

또한, MOS 트랜지스터(TP1, TN6)의 드레인과 접지점과의 사이에는, N채널 MOS 트랜지스터(TN4)가 접속되어 있다. 이 MOS 트랜지스터(TN4)의 게이트에는, 인에이블 신호의 반전 신호/ENA가 입력된다.

또한, MOS 트랜지스터(TP1, TN6)의 드레인과 접지점과의 사이에는, 캐패시터(C1)가 접속되어 있다. 이 캐퍼시터(C1)는, 차동 증폭 회로(31A, 31B)의 피드백 루프에 대해서 위상 지연을 보상하고, 출력 전압 VOUT를 안정시키기 위해 설치된다.

또한, MOS 트랜지스터(TP20)의 사이즈(구동력)는, 풀업용 MOS 트랜지스터(TP1)의 사이즈(구동력) 보다도 작아지도록 설정되어 있다. 또한, MOS 트랜지스터(TN20)의 사이즈(구동력)는, 풀다운용 MOS 트랜지스터(TN6)의 사이즈(구동력) 보다도 작아지도록 설정된다.

상기 구성을 갖는 중간 전압 발생 회로에서는, 스위치 회로(40)를 설치함으로써, 여러가지 값의 중간 전위를 얻는 것이 가능해진다. 이 스위치 회로(40)는, 상술한 모든 실시 형태로 적용할 수 있는 것이다.

또한, 작은 사이즈를 갖는 P채널 MOS 트랜지스터(TP20, TN20)를 설치함으로써, 도 12에 도시한 바와 같이, 출력 전위 VOUT의 발진이 유효하게 방지되고, 고속으로 안정된 중간 전압을 얻는 것이 가능해진다.

또한, 본 실시 형태에서는, MOS 트랜지스터(TP20, TN20)에 의해 피드백의 지연을 없애고, 출력 전압 VOUT의 발진을 방지하고 있다. 이 때문에, 출력 전압 VOUT을 설정할 때 불감대를 설치할 필요가 없고, 차동 증폭 회로(31A,31B)의 플러스측 입력 단자에는, 같은 입력 전압 VB를 인가하고, 소정의 출력 전압 VOUT을 얻는 것이 가능하다.

또한, 풀다운용 MOS 트랜지스터(TN6)를 설치함으로써, 항상 온 상태로 있는 방전용 MOS 트랜지스터(도 18의 TN5에 상당)도 필요 없게 된다.

도 20은, 본 출원 제2 발명의 제7 실시 형태에 따른 중간 전압 발생 회로를 갖추는 불휘발성 반도체 메모리를 도시한 것이다.

전류 미러형 차동 증폭 회로(31B')의 마이너스측 입력 단자에는, 기준 전압 VREF가 입력되고, 그 출력 노드에는, N채널 MOS 트랜지스터(TN21)의 게이트가 접속되어 있다. 또한 VSS측 전원 단자(접지점)와 차동 증폭 회로(31B')의 출력 노드 사이에는, N채널 MOS 트랜지스터(TN22)가 접속되어 있다. MOS 트랜지스터 (TN22)의 게이트와 드레인은, 서로 접속되어 있다.

MOS 트랜지스터(TN21)의 소스는, 접지점에 접속되고, 그 드레인은, 풀업용 P채널 MOS 트랜지스터(TP1)의 케이트가 접속되어 있다. 또한, VPP측 전원 단자와 MOS 트랜지스터(TN21)의 드레인 사이에는, P채널 MOS 트랜지스터(TP20, TP21)가 병렬로 접속되어 있다. MOS 트랜지스터(TP20)의 게이트와 드레인은 서로 접속되고, MOS 트랜지스터(TP21)의 게이트에는, 인에이블 신호 ENA가 입력된다.

MOS 트랜지스터(TP1)의 소스에는, 차지 펌프 회로의 승압 전압 VPP가 입력되고, 드레인으로부터는 출력 전압 VOUT가 출력된다. MOS 트랜지스터(TP1)의 드레인과 접지점과의 사이에는, 스위치 회로(40) 및 저항(R1, R2)이 직렬 접속되어 있다. 저항(R1)과 저항(R2)의 접속점 B는, 차동 증폭 회로(31A)의 플러스측 입력 단자에 접속되어 있다.

스위치 회로(40)는, 드레인이 출력 노드 C에 접속된 n(n은 복수)개의 P채널 MOS 트랜지스터(S1, S2, …, Sn)로 구성된다. 각 MOS 트랜지스터(S1, S2, …, Sn)의 소스 사이에는, 저항(r1, r2, …, rn)이 접속되어 있다. MOS 트랜지스터(S1)의 소스는, 저항(R1)에 접속되어 있다.

또한, 각 MOS 트랜지스터(S1, S2, …, Sn)의 온·오프 동작은, 제어 신호 Cs에 의해 제어된다. 제어 신호 Cs는, n개의 MOS 트랜지스터(S1, S2, …, Sn) 중 하나만을 온 상태로 한다. 즉, 스위치 회로(40)에 의해, 접속점 B의 저항비를 전환 할 수 있기 때문에, 이 전환에 의해서 여러가지 값의 출력 전압 VOUT를 얻을 수 있다.

또한, 각 MOS 트랜지스터(S1, S2, …, Sn)가 형성된 기판(또는 웰)을 출력 노드 C에 접속해 두면, 커플링에 의한 접속점 B의 전압 VB의 변동을 방지할 수 있다.

또한, MOS 트랜지스터(TP1)의 드레인과 접지점과의 사이에는, N채널 MOS 트랜지스터(TN4)가 접속된다. 이 MOS 트랜지스터(TN4)의 게이트에는, 인에이블 신호의 반전 신호/ENA가 입력된다.

또한, MOS 트랜지스터(TP1)의 드레인과 접지점과의 사이에는, N채널 MOS 트랜지스터(TN5)가 접속되어 있다. 이 MOS 트랜지스터(TN5)는, 비교적 작은 사이즈로 형성되고, 오버슈트, 부임계값 누설 전류, 전원과의 용량 커플링 등에 의한 출력 전압 VOUT의 상승을 방지하기 위해 설치된다.

또한, MOS 트랜지스터(TP1)의 드레인과 접지점과의 사이에는, 캐패시터(C1)가 접속되어 있다. 이 캐퍼시터(C1)는, 차동 증폭 회로(31)의 피드백 루프에 대해서 위상지연을 보상하고, 출력 전압 VOUT를 안정시키기 의해 설치된다.

또한, MOS 트랜지스터(TP20, TP21, TN21, TN22)의 사이즈(구동력)는, 풀업용 MOS 트랜지스터(TP1)의 사이즈(구동력) 보다도 작아지도록 설정된다.

상기 구성을 갖는 중간 전압 발생 회로에서는, 스위치 회로(40)를 설치함으로써, 여러가지 값의 중간 전위를 얻는 것이 가능해진다. 이 스위치 회로(40)는, 상술한 모든 실시 형태에 적용할 수 있는 것이다.

또한, 작은 사이즈를 갖는 N채널 MOS 트랜지스터(TN21, TN22)를 설치함으로써, 차동 중폭 회로(31B')를 승압 전압 VPP가 아닌, 외부 전원 VDD에 의해 동작시키는 것이 가능해진다. 따라서, 승압 전압 VPP에서 차동 증폭 회로(31B')를 동작시키는 경우의 승압 전압 VPP 의 변화에 따른 특성의 변화를 방지할 수 있다.

도 21은, 본 출원의 제2 발명의 제8 실시 형태에 따른 중간 전압 발생 회로를 갖추는 불휘발성 반도체 메모리를 도시한 것이다.

전류 미러형 차동 증폭 회로(31B')의 마이너스측 입력 단자에는, 기준 전압 VREF가 입력되고, 그 출력 노드에는, N채널 MOS 트랜지스터(TN21)의 게이트가 접속되어 있다. 또한, VSS측 전원 단자(접지점)과 차동 중폭 회로(31B')의 출력 노드의 사이에는, N채널 MOS 트랜지스터(TN22)가 접속된다. MOS 트랜지스터 (TN22)의 게이트와 드레인은, 서로 접속되어 있다.

MOS 트랜지스터(TN21)의 소스는, 접지점에 접속되고, 그 드레인은, 풀업용 P채널 MOS 트랜지스터(TP1)의 게이트가 접속된다. 또한 VPP측 전원 단자와 MOS 투랜지스터(TN21)의 드레인 사이에는, P채널 MOS 트랜지스터(TP20, TP21)가 병렬로 접속되어 있다. MOS 트랜지스터(TP20)의 게이트와 드레인은 서로 접속되고, MOS 트랜지스터(TP21)의 게이트에는, 인에이블 신호 ENA가 입력된다.

MOS 트랜지스터(TP1)의 소스에는, 차지 펌프 회로의 승압 전압 VPP가 입력되고, 드레인으로부터는 출력 전원 VOUT가 출력된다.

전류 미러형 차동 증폭 회로(31B")의 마이너스측 입력 단자에는, 기준 전압 VREF가 입력되고, 그 출력 노드에는, 풀다운용 N채널 MOS 트랜지스터(TIN6)의 게이트가 접속되어 있다. 또한, VSS측 전원 단자(접지점)와 차동 증폭 회로(31B")의 출력 노드 사이에는, N채널 MOS 트랜지스터(TN20)가 접속되어 있다. MOS 트랜지스터(TN20)의 게이트와 드레인은, 서로 접속되어 있다.

MOS 트랜지스터(TP1, TN6)의 드레인과 접지점과의 사이에는, 스위치 회로(40) 및 저항(R1, R2)이 직렬 접속되어 있다. 저항(R1)과 저항(R2)의 접속점 B는, 차동 증폭 회로(31B', 31B")의 플러스측 입력 단자에 접속되어 있다.

스위치 회로(40)는, 드레인이 출력 노드 C에 접속되는 n(n은 복수)개의 P채널 MOS 트랜지스터(S1, S2, …, Sn)로 구성된다. 각 MOS 트랜지스터(S1, S2, …,Sn)의 소스 사이에는, 저항(r1, r2, …, rn)이 접속되어 있다. MOS 트랜지스터(S1)의 소스는, 저항(R1)에 접속되어 있다.

또한, 각 MOS 트랜지스터(S1, S2, …, Sn)의 온·오프 동작은, 제어 신호 Cs에 의해 제어되고 있다. 제어 신호 Cs는, n개의 MOS 트랜지스터(S1, S2, …, Sn)중 하나만을 온 상태로 한다. 즉, 스위치 회로(40)에 의해, 접속점 B의 저항비를 전환할 수 있기 때문에, 이 전환에 의해 여러가지 값의 출력 전압 VOUT를 얻을 수 있다.

또한, MOS 트랜지스터(TP1, TN6)의 드레인과 접지점과의 사이에는, N채널 MOS 트랜지스터(TN4)가 접속된다. 이 MOS 트랜지스터(TN4)의 게이트에는, 인에이블 신호의 반전 신호/ENA가 입력된다.

또한, MOS 트랜지스터(TP1, TN6)의 드레인과 접지점 사이에는, 캐퍼시터 (C1)가 접속된다. 이 캐퍼시터(C1)는, 차동 증폭 회로(31A, 31B)의 피드백 루프에 대해서 위상 지연을 보상하고, 출력 전압 VOUT를 안정시키기위해 설치된다.

또한, MOS 트랜지스터(TP20, TP21, TN21, TN22)의 사이즈(구동력)는, 풀업용 MOS 트랜지스터(TP1)의 사이즈(구동력) 보다도 작아지도록 설정되어 있다. 또한, MOS 트랜지스터(TN20)의 사이즈(구동력)는, 풀다운용 MOS 트랜지스터(TN6)의 사이즈(구동력) 보다도 작아지도록 설정된다.

또한, 작은 사이즈를 갖는 P채널 MOS 트랜지스터(TP20, TN20)을 설치함으로써, 도 11에 도시한 바와 같이, 출력 전압 VOUT의 발진이 유효하게 방지되고, 고속으로 안정된 중간 전압을 얻는 것이 가능해진다.

또한, 작은 사이즈를 갖는 N채널 MOS 트랜지스터(TN21, TN22)를 설치함으로써, 차동 중폭 회로(31B')를 승압 전압 VPP가 아닌, 외부 전원 VDD에 의해 동작시키는 것이 가능해진다. 또한, 차동 증폭 회로(31B")도, 외부 전원 VDD에 의해 동작시키는 것이 가능하다.

따라서, 승압 전압 VPP로 차동 증폭 회로(31B', 31B")를 동작시키는 경우의 승압 전압 VPP의 변화에 따른 특성의 변화를 방지할 수 있다.

또한, 본 실시 형태에서는, MOS 트랜지스터(TP20, TN20)에 의해 피드백의 지연을 없애고, 출력 전압 VOUT의 발진을 방지한다. 이 때문에, 출력 전압 VOUT를 설정할 때 불감대를 설치할 필요 없고, 차동 증폭 회로(31B', 31B")의 플러스측 입력 단자에는, 같은 입력 전압 VB를 인가하고, 소정의 출력 전압 VOUT를 얻는 것이 가능하다.

또한, 풀다운용 MOS 트랜지스터(TN6)를 설치함으로써, 항상 온 생태에 있는 방전용 MOS 트랜지스터(도 20의 TN5에 상당)도 필요없게 된다.

도 22는, 도 18 내지 도 21에 도시한 바와 같은 스위치 회로를 구비한 중간 전압 발생 회로에서, 스위치 회로의 전환을 행하여 여러가지 전압을 얻는 경우의 출력 전압의 시뮬레이션 결과를 도시한 것이다.

이 시뮬레이션에서는, 워드선의 전압 Vg를, 7.5V(프로그램·검증(P.V))→10V(프로그램(Prog.))→7.5V(P.V)→5V(금지(Inhi.))→3.5V(소거·검증(E.V))→5V(Inhi.)→10V(Prog.)→7.5V(P.V)라는 순서로 출력시킨다.

이 시뮬레이션 결과로부터도 알 수 있듯이, 도 11, 도 14 내지 도 16, 도 18, 도 19에 도시한 바와 같은 본 출원의 제2 발명에 의하면, 출력 전압 VOUT의 변화시에서의 해당 출력 전압 VOUT의 발진을 억제 할 수 있고, 고속이면서 안정적으로 일정 전압을 출력시킬 수 있다.

이상, 설명한 바와 같이, 본 발명의 불휘발성 반도체 메모리에 의하면, 다음과 같은 효과를 얻는다.

본 출원의 제1 발명에서는, 출력 노드에 전하를 공급하는 풀업용 P채널 MOS 트랜지스터 외에, 출력 노드의 전하를 더욱 방전하는 풀다운용 N채널 MOS 트랜지스터를 구비한다.

또한, 풀다운용 N채널 MOS 트랜지스터는, 출력 노드의 전압(승압 전압 VPP)을 급속하게 내림과 동시에, 출력 노드의 전압이 소정값 보다도 저하했을 때에는, 그 이후, 출력 노드의 전압이 소정값으로 안정될 때까지 오프 상태를 유지하도록 제어 되고 있다.

따라서, 출력 노드의 전압을 승압 전압 VPP로부터 소정의 출력 전압 VOUT로 안정시키기까지의 시간을 상당히 짧게 할 수 있다.

또한, 풀다운용 N채널 MOS 트랜지스터를 설치함으로써, 차동 증폭 회로의 플러스측 입력 단자를 결정하는 저항의 저항값을 크게 할 수 있고, 해당 저항을 경유해서 접지점으로 흐르는 전류를 줄일 수 있기 때문에, 출력 전압 VOUT의 안정시에서의 소비 전력을 적게 할 수 있다.

또한, 풀다운용 N채널 MOS 트랜지스터는, 출력 전압 VOUT가 소정의 전압까지 저하하면 출력 노드의 전압을 내리는 기능을 멈춘다. 이 때문에, 출력 노드의 전압은, 풀업용 P채널 MOS 트랜지스터만으로 제어되기 때문에, 출력 전압 VOUT의 발진이 유효하게 방지된다.

이와 같이, 본 출원 제1 발명에 의하면, 저소비 전력화의 요구와 고속화의 요구 양 쪽을 동시에 만족시킬 수 있게 된다.

본 출원 제2 발명에서는, 게이트 및 드레인이 서로 접속된 작은 사이즈의 MOS 트랜지스터를, VPP측 전원 단자와 풀업용의 P채널 MOS 트랜지스터의 게이트와의 사이에 접속되어 있다.

따라서, 풀업용 P채널 MOS 트랜지스터의 게이트 용량에 의한 지연이 적고, 차동 증폭 회로의 피드백 속도를 빠르게 할 수 있다. 이 때문에, 출력 전압의 전환시에, 출력 전압의 발진을 억제하고, 고속이면서 안정하게 일정 전압을 출력하는 것이 가능해진다.

또한, 풀다운용 N채널 MOS 트랜지스터를 구비한 경우, 게이트 및 드레인이 서로 접속된 작은 사이즈의 MOS 트랜지스터를, VSS측 전원 단자와 풀다운용 N채널 MOS 트랜지스터의 게이트와의 사이에 접속하면, 풀다운용 N채널 MOS 트랜지스터의 게이트 용량에 의한 지연도 적고, 출력 전압의 발진을 억제할 수 있다.

또한, 차동 증폭 회로의 출력 전압의 레벨을 순차 시프트시켜서, 풀업용 MOS 트랜지스터에 공급하여, 차동 증폭 회로를 외부 전원 VDD로 동작시킬 수 있다.

또한, 차동 증폭 회로의 피드백용 전압을 결정하는 저항의 분압비를 스위치 회로로 전환함으로써, 여러가지 값의 중간 전압(출력 전압)을 얻는 것이 가능하다.

Claims

출력 노드의 출력 전압을 소정의 비율로 분압하는 제1 분압 수단,

기준 전압과 상기 제1 분압 수단에 의해 분압된 전압이 입력되는 제1 차동 증폭 회로,

상기 출력 노드의 출력 전압을 소정의 비율로 분압하는 제2 분압 수단,

상기 기준 전압과 상기 제2 분압 수단에 의해 분압된 전압이 입력되는 제2 차동 증폭 회로,

제1 전압이 인가되는 제1 단자,

소스가 상기 제1 단자에 접속되고, 드레인이 상기 출력 노드에 접속되며, 게이트에 상기 제1 차동 중폭 회로의 출력 전압이 인가되는 제1 MOS 트랜지스터,

제2 전압이 인가되는 제2 단자, 및

소스가 상기 제2 단자에 접속되고, 드레인이 상기 출력 노드에 접속되며, 게이트에 상기 제2 차동 증폭 회로의 출력 전압이 인가되는 제2 MOS 트랜지스터

를 구비하고 있는 것을 특징으로 하는 중간 전압 발생 회로.
제1항에 있어서, 상기 제2 차동 증폭 회로의 출력 전압이 입력되고, 상기 제2 MOS 트랜지스터가 오프 상태로 된 후에, 상기 제2 MOS 트랜지스터가 다시 ON 상태로 되지 않도록, 상기 제2 분압 수단의 분압 비율을 변화시키는 수단을 구비하고 있는 것을 특징으로 하는 중간 전압 발생 회로.
제1항에 있어서, 대기시에, 상기 제1 MOS 트랜지스터를 온 상태, 상기 제2 MOS 트랜지스터를 오프 상태로 하고, 동시에 상기 제1 분압 수단 및 상기 제2 분압 수단을 비동작 상태로 하여, 상기 출력 노드를 상기 제1 전압으로 설정하고,

중간 전압 발생시에, 상기 제1 분압 수단 및 상기 제2 분압 수단을 동작 상태로 하여, 상기 제1 차동 증폭 회로의 출력 전압에 따라서 상기 제1 MOS 트랜지스터를 동작시켜서, 상기 제2 차동 증폭 회로의 출력 전압에 따라서 상기 제2 MOS 트랜지스터를 동작시키는 수단을 구비하고 있는 것을 특징으로 하는 중간 전압 발생 회로.
제1항에 있어서, 상기 출력 노드와 상기 제2 단자간에 접속되고, 대기시에 동작하지 않고, 중간 전압 발생시에 정전류원으로서 기능하는 수단을 구비하고 있는 것을 특징으로 하는 중간 전압 발생 회로.
제1항에 있어서, 상기 제1 전압이 외부 전원 전압을 승압시킨 승압 전압, 상기 제2 전압이 접지 전압, 상기 제1 MOS 트랜지스터가 P채널 MOS 트랜지스터, 상기 제2 MOS 트랜지스터가 N채널 MOS 트랜지스터인 경우에,

상기 제1 차동 증폭 회로는 P채널 MOS 트랜지스터로 구성되는 전류 미러 회로를 갖고, 상기 제2 차동 증폭 회로는 N채널 MOS 트랜지스터로 구성되는 전류 미러 회로를 갖고 있는 것을 특징으로 하는 중간 전압 발생 회로.
출력 노드의 출력 전압을 소정의 비율로 복수로 분압하는 분압 수단,

기준 전압과 상기 분압 수단에 의해 분압된 전압 중 하나가 입력되는 제1 차동 증폭 회로,

상기 기준 전압과 상기 분압 수단에 의해 분압된 전압 중 다른 하나가 입력되는 제2 차동 증폭 회로,

제1 전압이 인가되는 제1 단자,

소스가 상기 제1 단자에 접속되고, 드레인이 상기 출력 노드에 접속되며, 게이트에 상기 제1 차동 증폭 회로의 출력 전압이 인가되는 제1 MOS 트랜지스터,

제2 전압이 인가되는 제2 단자, 및

소스가 상기 제2 단자에 접속되고, 드레인이 상기 출력 노드에 접속되며, 게이트에 상기 제2 차동 증폭 회로의 출력 전압이 인가되는 제2 MOS 트랜지스터

를 구비하고 있는 것을 특징으로 하는 중간 전압 발생 회로.
제6항에 있어서, 대기시에, 상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터를 모두 오프 상태로 설정하고, 동시에 상기 출력 노드를 상기 제2 전압으로 설정하고,

중간 전압 발생시에, 상기 제1 차동 증폭 회로의 출력 전압에 따라서 상기 제1 MOS 트랜지스터를 동작시켜서, 상기 제2 차동 증폭 회로의 출력 전압에 따라서 상기 제2 MOS 트랜지스터를 동작시키는 수단을 구비하는 것을 특징으로 하는 중간 전압 발생 회로.
제6항에 있어서, 상기 제1 전압이 외부 전원 전압을 승압시킨 승압 전압, 상기 제2 전압이 접지 전압, 상기 제1 MOS 트랜지스터가 P채널 MOS 트랜지스터, 상기 제2 MOS 트랜지스터가 N채널 MOS 트랜지스터인 경우에,

상기 제1 차동 증폭 회로는 P채널 MOS 트랜지스터로 구성되는 전류 미러 회로를 갖고, 상기 제2 차동 증폭 회로는 N채널 MOS 트랜지스터로 구성되는 전류미러 회로를 갖고 있는 것을 특징으로 하는 중간 전압 발생 회로.
제6항에 있어서, 상기 출력 노드와 상기 제2 단자의 사이에 접속되는 캐패시터를 구비하고 있는 것을 특징으로 하는 중간 전압 발생 회로.
출력 노드의 출력 전압을 소정의 비율로 분압하는 분압 수단,

기준 전압과 상기 분압 수단에 의해 분압된 전압이 입력되는 차동 증폭 회로,

제1 전압이 인가되는 제1 단자,

제2 전압이 인가되는 제2 단자,

소스가 상기 제1 단자에 접속되고, 드레인이 상기 출력 노드에 접속되며, 게이트에 상기 차동 증폭 회로의 출력 전압이 인가되는 제1 MOS 트랜지스터, 및

상기 제1 MOS 트랜지스터의 사이즈보다도 작은 사이즈를 갖고, 소스가 상기 제1 단자에 접속되고, 게이트 및 드레인이 상기 제1 MOS 트랜지스터의 게이트에 접속되는 제2 MOS 트랜지스터

를 구비하는 것을 특징으로 하는 중간 전압 발생 회로.
제10항에 있어서, 대기시에, 상기 제1 MOS 트랜지스터를 오프 상태로 설정하고, 동시에 상기 출력 노드를 상기 제2 전압으로 설정하고,

중간 전압 발생시에, 상기 제1 차동 증폭 회로의 출력 전압에 따라서 상기 제1 MOS 트랜지스터를 동작시키는 수단을 구비하는 것을 특징으로 하는 중간 전압 발생 회로.
제10항에 있어서, 상기 제1 전압이 외부 전원 전압을 승압시킨 승압 전압, 상기 제2 전압이 접지 전압, 상기 제1 MOS 트랜지스터가 P채널 MOS 트랜지스터인 경우에,

상기 차동 증폭 회로는 P채널 MOS 트랜지스터로 구성되는 전류 미러 회로를 갖고 있는 것을 특징으로 하는 중간 전압 발생 회로.
제10항에 있어서, 상기 출력 노드와 상기 제2 단자의 사이에 접속되고, 정전류원으로서 기능하는 수단을 구비하고 있는 것을 특징으로 하는 중간 전압 발생 회로.
제10항에 있어서, 상기 출력 노드와 상기 제2 단자의 사이에 접속되는 캐패시터를 구비하는 것을 특징으로 하는 중간 전압 발생 회로.
출력 노드의 출력 전압을 소정의 비율로 분압하는 분압 수단,

기준 전압과 상기 분압 수단에 의해 분압된 전압이 입력되는 제1 및 제2 차동 증폭 회로,

제1 전압이 인가되는 제1 단자,

소스가 상기 제1 단자에 접속되고, 드레인이 상기 출력 노드에 접속되며, 게이트에 상기 제1 차동 중폭 회로의 출력 전압이 인가되는 제1 MOS 트랜지스터,

제2 전압이 인가되는 제2 단자,

소스가 상기 제2 단자에 접속되고, 드레인이 상기 출력 노드에 접속되며, 게이트에 상기 제2 차동 증폭 회로의 출력 전압이 인가되는 제2 MOS 트랜지스터,

상기 제1 MOS 트랜지스터의 사이즈보다도 작은 사이즈를 갖고, 소스가 상기 제1 단자에 접속되고, 게이트 및 드레인이 상기 제1 MOS 트랜지스터의 게이트에 접속되는 제3 MOS 트랜지스터, 및

상기 제2 MOS 트랜지스터의 사이즈보다도 작은 사이즈를 갖고, 소스가 상기 제2 단자에 접속되고, 게이트 및 드레인이 상기 제2 MOS 트랜지스터의 게이트에 접속되는 제4 MOS 트랜지스터

를 구비하는 것을 특징으로 하는 중간 전압 발생 회로.
제15항에 있어서, 대기시에, 상기 제1 MOS 트랜지스터 및 상기 제2 MOS트랜지스터를 모두 오프 상태로 설정하고, 동시에 상기 출력 노드를 상기 제2 전압으로 설정하고,

중간 전압 발생시에, 상기 제1 차동 중폭 회로의 출력 전압에 따라서 상기 제1 MOS 트랜지스터를 동작시켜서, 상기 제2 차동 증폭 회로의 출력 전압에 따라서 상기 제2 MOS 트랜지스터를 동작시키는 수단을 구비하는 것을 특징으로 하는 중간 전압 발생 회로.
제15항에 있어서, 상기 제1 전압이 외부 전원 전압을 승압시킨 승압 전압, 상기 제 2 전압이 접지 전압, 상기 제1 MOS 트랜지스터가 P채널 MOS 트랜지스터, 상기 제2 MOS 트랜지스터가 N채널 MOS 트랜지스터인 경우에,

상기 제1 차동 증폭 회로는 P채널 MOS 트랜지스터로 구성되는 전류 미러 회로를 갖고, 상기 제2 차동 중폭 회로는 N채널 MOS 트랜지스터로 구성되는 전류 미러 회로를 갖고 있는 것을 특징으로 하는 중간 전압 발생 회로.
제15항에 있어서, 상기 출력 노드와 상기 제2 단자의 사이에 접속되는 캐패시터를 구비하는 것을 특징으로 하는 중간 전압 발생 회로.
출력 노드의 출력 전압을 소정의 비율로 분압하는 분압 수단,

기준 전압과 상기 분압 수단에 의해 분압된 전압이 입력되는 차동 증폭 회로,

제1 전압이 인가되는 제1 단자,

제2 전압이 인가되는 제2 단자,

소스가 상기 제1 단자에 접속되고, 드레인이 상기 출력 노드에 접속되는 제1 MOS 트랜지스터,

상기 제1 MOS 트랜지스터의 사이즈 보다도 작은 사이즈를 갖고, 소스가 상기 제1 단자에 접속되고, 게이트 및 드레인이 상기 제1 MOS 트랜지스터의 게이트에 접속되는 제2 MOS 트랜지스터, 및

상기 제1 MOS 트랜지스터의 사이즈보다도 작은 사이즈를 갖고, 소스가 상기 제2 단자에 접속되고, 드레인이 상기 제1 MOS 트랜지스터의 게이트에 접속되며, 게이트에 상기 차동 증폭 회로의 출력 전압이 인가되는 제3 MOS 트랜지스터

를 구비하는 것을 특징으로 하는 것을 중간 전압 발생 회로.
제19항에 있어서, 상기 제1 MOS 트랜지스터의 사이즈보다도 작은 사이즈를 갖고, 소스가 상기 제2 단자에 접속되고, 게이트 및 드레인이 상기 제3 MOS 트랜지스터의 게이트에 접속되는 제4 MOS 트랜지스터를 구비하는 것을 특징으로 하는 중간 전압 발생 회로.
제19항에 있어서, 대기시에, 상기 제1 MOS 트랜지스터를 오프 상태로 설정하고, 동시에 상기 출력 노드를 상기 제2 전압으로 설정하고,

중간 전압 발생시에, 상기 제1 차동 증폭 회로의 출력 전압에 따라서 상기 제1 MOS 트랜지스터를 동작시키는 수단을 구비하는 것을 특징으로 하는 중간 전압 발생 회로.
제19항에 있어서, 상기 제1 전압이 외부 전원 전압을 승압시킨 승압 전압, 상기 제2 전압이 접지 전압, 상기 제1 MOS 트랜지스터가 P채널 MOS 트랜지스터, 상기 제3 MOS 트랜지스터가 N채널 MOS 트랜지스터인 경우에,

상기 차동 증폭 회로는 N채널 MOS 트랜지스터로 구성되는 전류 미러 회로를 갖고 있는 것을 특징으로 하는 중간 전압 발생 회로.
제22항에 있어서, 상기 차동 증폭 회로는 외부 전원 전압에 의해 동작하는 것을 특징으로 하는 중간 전압 발생 회로.
제19항에 있어서, 상기 출력 노드와 상기 제2 단자의 사이에 접속되고, 정전류원으로서 기능하는 수단을 구비하는 것을 특징으로 하는 중간 전압 발생 회로.
제19항에 있어서, 상기 출력 노드와 상기 제2 단자의 사이에 접속되는 캐패시터를 구비하는 것을 특징으로 하는 중간 전압 발생 회로.
출력 노드의 출력 전압을 소정의 비율로 분압하는 분압 수단,

기준 전압과 상기 분압 수단에 의해 분압된 전압이 입력되는 제1 및 제2 차동 증폭 회로,

제1 전압이 인가되는 제1 단자,

소스가 상기 제1 단자에 접속되고, 드레인이 상기 출력 노드에 접속되는 제1 MOS 트랜지스터,

제2 전압이 인가되는 제2 단자,

소스가 상기 제2 단자에 접속되고, 드레인이 상기 출력 노드에 접속되는 제2 MOS 트랜지스터,

상기 제1 MOS 트랜지스터의 사이즈보다도 작은 사이즈를 갖고, 소스가 상기 제1 단자에 접속되고, 게이트 및 드레인이 상기 제1 MOS 트랜지스터의 게이트에 접속되는 제3 MOS 트랜지스터,

상기 제1 MOS 트랜지스터의 사이즈보다도 작은 사이즈를 갖고, 소스가 상기 제2 단자에 접속되고, 드레인이 상기 제1 MOS 트랜지스터의 게이트에 접속되며, 게이트에 상기 제1 차동 증폭 회로의 출력 전압이 인가되는 제4 MOS 트랜지스터, 및

상기 제2 MOS 트랜지스터의 사이즈보다도 작은 사이즈를 갖고, 소스가 상기 제2 단자에 접속되고, 게이트 및 드레인이 상기 제2 MOS 트랜지스터의 게이트에 접속되는 제5 MOS 트랜지스터

를 구비하는 것을 특징으로 하는 중간 전압 발생 회로.
제26항에 있어서, 상기 제1 MOS 트랜지스터의 사이즈보다도 작은 사이즈를 갖고, 소스가 상기 제2 단자에 접속되며, 게이트 및 드레인이 상기 제4 MOS 트랜지스터의 게이트에 접속되는 제6 MOS 트랜지스터를 구비하는 것을 특징으로 하는 중간 전압 발생 회로.
제26항에 있어서, 대기시에, 상기 제1 MOS 트랜지스터 및 상기 제2 MOS 트랜지스터를 모두 오프 상태로 설정하고, 동시에 상기 출력 노드를 상기 제2 전압으로 설정하고,

중간 전압 발생시에, 상기 제1 차동 증폭 회로의 출력 전압에 따라서 상기 제1 MOS 트랜지스터를 동작시켜서, 상기 제2 차동 증폭 회로의 출력 전압에 따라서 상기 제2 MOS 트랜지스터를 동작시키는 수단을 구비하는 것을 특징으로 하는 중간 전압 발생 회로.
제26항에 있어서, 상기 제1 전압이 외부 전원 전압을 승압시킨 승압 전압, 상기 제2 전압이 접지 전압, 상기 제1 MOS 트랜지스터가 P채널 MOS 트랜지스터, 상기 제2 및 제4 MOS 트랜지스터가 N채널 MOS 트랜지스터인 경우에,

상기 제1 및 제2 차동 증폭 회로는, 모두 N채널 MOS 트랜지스터로 구성되는 전류 미러 회로를 갖고 있는 것을 특징으로 하는 중간 전압 발생 회로.
제29항에 있어서, 상기 제1 및 제2 차동 증폭 회로는 모두 외부 전원 전압에 의해 동작하는 것을 특징으로 하는 중간 전압 발생 회로.
제26항에 있어서, 상기 출력 노드와 상기 제2 단자의 사이에 접속되는 캐패시터를 구비하는 것을 특징으로 하는 중간 전압 발생 회로.
제10항에 있어서, 제어 신호에 기초하여 스위치를 전환하고, 상기 분압 수단의 분압 비율을 변화시켜서, 상기 출력 노드로부터 상기 분압 수단의 분압 비율에 따른 출력 전압을 출력하기 위한 스위치 수단을 구비하는 것을 특징으로 하는 중간 전압 발생 회로.
제15항에 있어서, 제어 신호에 기초하여 스위치를 전환하고, 상기 분압 수단의 분압 비율을 변화시켜서, 상기 출력 노드로부터 상기 분압 수단의 분압 비율에 따른 출력 전압을 출력하기 위한 스위치 수단을 구비하는 것을 특징으로 하는 중간 전압 발생 회로.
제19항에 있어서, 제어 신호에 기초하여 스위치를 전환하고, 상기 분압 수단의 분압 비율을 변화시켜서, 상기 출력 노드로부터 상기 분압 수단의 분압 비율에 따른 출력 전압을 출력하기 위한 스위치 수단을 구비하는 것을 특징으로 하는 중간 전압 발생 회로.
제26항에 있어서, 제어 신호에 기초하여 스위치를 전환하고, 상기 분압 수단의 분압 비율을 변화시켜서, 상기 출력 노드로부터 상기 분압 수단의 분압 비율에 따른 출력 전압을 출력하기 위한 스위치 수단을 구비하는 것을 특징으로 하는 중간 전압 발생 회로.
제32항에 있어서, 상기 스위치 수단은, 상기 출력 노드의 전압과 동일한 전압으로 설정되는 반도체 기판 중에 형성되고, 소스가 상기 출력 노드에 접속되고, 게이트에 상기 제어 신호가 입력되는 복수의 스위치용 MOS 트랜지스터와, 각각의 스위치용 MOS 트랜지스터의 드레인의 사이에 하나씩 접속되는 복수의 저항으로 구성되고, 상기 복수의 저항 중 그 단부에 존재하는 하나의 저항이 상기 분압 수단에 접속되는 것을 특징으로 하는 중간 전압 발생 회로.
제33항에 있어서, 상기 스위치 수단은, 상기 출력 노드의 전압과 동일한 전압으로 설정되는 반도체 기판 중에 형성되고, 소스가 상기 출력 노드에 접속되고, 게이트에 상기 제어 신호가 입력되는 복수의 스위치용 MOS 트랜지스터와, 각각의 스위치용 MOS 트랜지스터의 드레인의 사이에 하나씩 접속되는 복수의 저항으로 구성되고, 상기 복수의 저항 중 그 단부에 존재하는 하나의 저항이 상기 분압 수단에 접속되는 것을 특징으로 하는 중간 전압 발생 회로.
제34항에 있어서, 상기 스위치 수단은, 상기 출력 노드의 전압과 동일한 전압으로 설정되는 반도체 기판 중에 형성되고, 소스가 상기 출력 노드에 접속되고, 게이트에 상기 제어 신호가 입력되는 복수의 스위치용 MOS 트랜지스터와, 각각의 스위치용 MOS 트랜지스터의 드레인의 사이에 하나씩 접속되는 복수의 저항으로 구성되고, 상기 복수의 저항 중 그 단부에 존재하는 하나의 저항이 상기 분압 수단에 접속되는 것을 특징으로 하는 중간 전압 발생 회로.
제35항에 있어서, 상기 스위치 수단은, 상기 출력 노드의 전압과 동일한 전압으로 설정되는 반도체 기판 중에 형성되고, 소스가 상기 출력 노드에 접속되고, 게이트에 상기 제어 신호가 입력되는 복수의 스위치용 MOS 트랜지스터와, 각각의 스위치용 MOS 트랜지스터의 드레인의 사이에 하나씩 접속되는 복수의 저항으로 구성되고, 상기 복수의 저항 중 그 단부에 존재하는 하나의 저항이 상기 분압 수단에 접속되는 것을 특징으로 하는 중간 전압 발생 회로.
청구항 1에 기재된 중간 전압 발생 회로를 적어도 하나 구비하고,

판독, 프로그램, 소거, 검증의 각 모드에 있어서 상기 중간 전압 발생 회로에 의해 발생된 중간 전압을 메모리셀 어레이의 메모리셀에 제공하고, 각 모드를 실행하는 것을 특징으로 하는 불휘발성 반도체 메모리.
청구항 6에 기재된 중간 전압 발생 회로를 적어도 하나 구비하고,

판독, 프로그램, 소거, 검증의 각 모드에 있어서 상기 중간 전압 발생 회로에 의해 발생된 중간 전압을 메모리셀 어레이의 메모리셀에 제공하고, 각 모드틀 실행하는 것을 특징으로 하는 불휘발성 반도체 메모리.
청구항 10에 기재된 중간 전압 발생 회로를 적어도 하나 구비하고,

판독, 프로그램, 소거, 검증의 각 모드에 있어서 상기 중간 전압 발생 회로에 의해 발생된 중간 전압을 메모리셀 어레이의 메모리셀에 제공하고, 각 모드를 실행하는 것을 특징으로 하는 불휘발성 반도체 메모리.
청구항 15에 기재된 중간 전압 발생 회로를 적어도 하나 구비하고,

판독, 프로그램, 소거, 검증의 각 모드에 있어서 상기 중간 전압 발생 회로에 의해 발생된 중간 전압을 메모리셀 어레이의 메모리셀에 제공하고, 각 모드를 실행하는 것을 특징으로 하는 불휘발성 반도체 메모리.
청구항 19에 기재된 중간 전압 발생 회로를 적어도 하나 구비하고,

판독, 프로그램, 소거, 검증의 각 모드에 있어서 상기 중간 전압 발생 회로에 의해 발생된 중간 전압을 메모리셀 어레이의 메모리셀에 제공하고, 각 모드를 실행하는 것을 특징으로 하는 불휘발성 반도체 메모리.
청구항 26에 기재된 중간 전압 발생 회로를 적어도 하나 구비하고,

판독, 프로그램, 소거, 검증의 각 모드에 있어서 상기 중간 전압 발생 회로에 의해 발생된 중간 전압을 메모리셀 어레이의 메모리셀에 제공하고, 각 모드를 실행하는 것을 특징으로 하는 불휘발성 반도체 메모리.
청구항 32에 기재된 중간 전압 발생 회로를 구비하고,

판독, 프로그램, 소거, 검증의 각 모드에 있어서 메모리셀 어레이의 메모리셀의 게이트, 소스 또는 드레인에 제공되는 전압을, 상기 중간 전압 발생 회로만에 의해 발생시키고, 각 모드를 실행하는 것을 특징으로 하는 불휘발성 반도체 메모리.
청구항 33에 기재된 중간 전압 발생 회로를 구비하고,

판독, 프로그램, 소거, 검증의 각 모드에 있어서 메모리셀 어레이의 메모리셀의 게이트, 소스 또는 드레인에 제공되는 전압을, 상기 중간 전압 발생 회로만에 의해 발생시키고, 각 모드를 실행하는 것을 특징으로 하는 불휘발성 반도체 메모리.
청구항 34에 기재된 중간 전압 발생 회로를 구비하고,

판독, 프로그램, 소거, 검증의 각 모드에 있어서 메모리셀 어레이의 메모리셀의 게이트, 소스 또는 드레인에 제공되는 전압을, 상기 중간 전압 발생 회로만에 의해 발생시키고, 각 모드를 실행하는 것을 특징으로 하는 불휘발성 반도체 메모리.
청구항 35에 기재된 중간 전압 발생 회로를 구비하고,

판독, 프로그램, 소거, 검증의 각 모드에 있어서 메모리셀 어레이의 메모리셀의 게이트, 소스 또는 드레인에 제공되는 전압을, 상기 중간 전압 발생 회로만에 의해 발생시키고, 각 모드를 실행하는 것을 특징으로 하는 불휘발성 반도체 메모리.