JP2000105998A - ポンプ回路を有する半導体装置 - Google Patents

ポンプ回路を有する半導体装置

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JP2000105998A JP21535799A JP21535799A JP2000105998A JP 2000105998 A JP2000105998 A JP 2000105998A JP 21535799 A JP21535799 A JP 21535799A JP 21535799 A JP21535799 A JP 21535799A JP 2000105998 A JP2000105998 A JP 2000105998A
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capacitor
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徹 丹沢
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Abstract

(57)【要約】 【課題】 電源電圧が低下した場合においても、所定の
出力電圧を得ることが困難であった。 【解決手段】 スタンバイ用昇圧回路２９ｂはスタンバ
イ時に電源電圧Ｖｃｃを昇圧し、出力端ＯＵＴに昇圧電
圧Ｖｐｐを出力する。アクティブ用昇圧回路２９ａはア
クティブ信号ＡＣＴが活性化されると、先ずリセット信
号発生回路ＲＳＴによりリセット信号ＲＳＴＰＭＰが発
生される。このリセット信号ＲＳＴＰＭＰに応じてＮＭ
ＯＳトランジスタＮ１６がオンし、ＮＭＯＳトランジス
タＮ１１とＮ１２の接続ノードＣＮ１が電源電圧Ｖｃｃ
にリセットされる。この後、昇圧動作が開始され出力端
ＯＵＴより昇圧電圧Ｖｐｐが出力される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ポンプ回路を有す
る半導体装置に係わり、例えば電源電圧を所定の電圧に
昇圧する昇圧回路あるいは所定に電圧に降圧する降圧回
路を有する半導体装置に関する。
【０００２】
【従来の技術】例えばＥＥＰＲＯＭからなる不揮発性半
導体記憶装置において、メモリセルにデータを書き込ん
だり、メモリセルのデータを消去する場合、電源電圧よ
り高い電圧を必要とする。このように高電圧を必要とす
る半導体装置は半導体装置内に昇圧回路を有し、この昇
圧回路により電源電圧を昇圧して必要とする高電圧を発
生している。また、この種の半導体装置は負の電圧を必
要とする場合があり、この場合も、電源電圧を降圧する
ことにより所要の負電圧が生成される。
【０００３】図２２は、例えば（ J.F.Dickson, IEEE J
ournal of Solid State Circuits, vol. SC-11, pp. 37
4-8,Jun. 1976 ）に開示された従来の昇圧回路の回路構
成を示し、図２３は図２２の動作波形を示している。こ
の昇圧回路において、電源電圧Ｖｃｃが供給される端子
１７ａと出力端ＯＵＴとの間には、ダイオード接続され
たＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトラ
ンジスタと称す）１７ｂ、１７ｃ、１７ｄが直列接続さ
れている。発振器１７ｅはナンド回路と複数のインバー
タ回路とにより構成され、この発振器１７ｅの出力端
と、前記ＮＭＯＳトランジスタ１７ｂと１７ｃとの接続
ノードＮ１の間にはインバータ回路１７ｆ、キャパシタ
１７ｇが直列接続されている。さらに、発振器１７ｅの
出力端と、ＮＭＯＳトランジスタ１７ｃと１７ｄとの接
続ノードＮ２との間にはインバータ回路１７ｈ、１７
ｉ、キャパシタ１７ｊが直列接続されている。
【０００４】上記構成において、発振器１７eを構成す
るナンド回路の一端に供給される信号ＰＭＰがハイレベ
ルになると、発振器１７ｅが発振を開始する。この発振
器１７ｅの出力信号は、インバータ回路１７ｆとキャパ
シタ１７ｇの直列回路を介して接続ノードＮｌに供給さ
れるとともに、インバータ回路１７ｈ、１７ｉ、キャパ
シタ１７ｊの直列回路を介して接続ノードＮ２に供給さ
れる。このため、接続ノードＮ１、Ｎ２の電圧が順次上
昇し、出力端ＯＵＴの電圧が上昇する。この出力電圧は
この昇圧回路の出力電流と、この出力電圧が供給される
図示せぬ回路が消費する消費電流とが釣り合った電圧Ｖ
ｐｐで一定になる。この昇圧回路の電圧ゲインを向上さ
せるため、前記ＮＭＯＳトランジスタ１７ｂ、１７ｃ、
１７ｄは閾値電圧が低く設定されたトランジスタが使わ
れる。これらトランジスタは閾値電圧がたとえ負になっ
ても、クロックの周期が十分短ければ電圧ゲインを得る
ことができる。このため、これらＮＭＯＳトランジスタ
の閾値電圧はほぼ０Ｖに設定されている。
【０００５】ところで、上記昇圧回路は信号ＰＭＰがロ
ーレベルの時、動作が一時的に止まってしまう。この
時、接続ノードＮｌ、Ｎ２の電位は出力端ＯＵＴからの
逆流によってＶｐｐまで上昇してしまう。その後、再び
信号ＰＭＰハイレベルとなり、昇圧回路が活性化される
と、昇圧回路はしばらくの間定常状態から外れた状態で
動作する。この間の昇圧回路の効率、即ち入力電流に対
する出力電流の比は、極めて低くなってしまう。この結
果、昇圧回路の動作の安定性が損なわれてしまう。この
問題はキャパシタの電圧振幅に依存し、電源電圧Ｖｃｃ
の低下とともに顕著となる。このため、上記従来の昇圧
回路は低電圧での動作が困難であった。
【０００６】図２４は、例えば（ J. C. Chen et al. 1
996 Symposium on VLSI Circuits Digest of Technical
Papers, pp. 172-3, Jun. 1996 ）に開示された従来の
他の昇圧回路を示している。この昇圧回路は、電源電圧
Ｖｃｃが供給される電源端子１９ａと出力端ＯＵＴの間
に接続されたＰチャネルＭＯＳトランジスタ（以下、Ｐ
ＭＯＳトランジスタと称す）１９ｂと、前記出力端ＯＵ
Ｔに一端が接続されたキャパシタ１９ｃと、このキャパ
シタ１９ｃの他端にキャパシタ駆動信号ＰＭＰを供給す
る直列接続されたインバータ回路１９ｄ、１９ｅと、信
号ＡＣＴに応じて前記ＰＭＯＳトランジスタ１９ｂを制
御するＮＭＯＳトランジスタ１９ｆ、１９ｇ、ＰＭＯＳ
トランジスタ１９ｈ、１９ｉ、及びインバータ回路１９
ｊとにより構成されている。前記ＮＭＯＳトランジスタ
１９ｆ、１９ｇのソースは接地されている。また、キャ
パシタ駆動信号ＰＭＰは信号ＡＣＴに応じて発生され
る。
【０００７】図２５は、図２４に示す回路の動作を示し
ている。信号ＡＣＴがローレベルのとき、昇圧回路は非
動作状態であり、出力端ＯＵＴからＰＭＯＳトランジス
タを介して電源電圧Ｖｃｃが出力されている。動作開始
時、信号ＡＣＴがハイレベルとなると、この信号ＡＣＴ
に応じて電源電圧Ｖｃｃレベルの信号ＰＭＰがハイレベ
ルとなる。このとき、ＰＭＯＳトランジスタ１９ｂはオ
フとなるため、出力電圧は出力端ＯＵＴに接続された図
示せぬ負荷の容量とキャパシタ１９ｃの容量の比で決ま
る電圧Ｖｐｐに昇圧される。
【０００８】上記負荷容量とキャパシタの容量との比で
出力電圧を昇圧する昇圧回路において、出力電圧は電源
電圧Ｖｃｃとキャパシタ１９ｃの充電電圧に依存する。
このため、電源電圧Ｖｃｃが低下した場合、１つのキャ
パシタ１９ｃだけでは出力端ＯＵＴを電圧Ｖｐｐに昇圧
することが困難となる。
【０００９】
【発明が解決しようとする課題】上記のように、活性
化、非活性化を繰り返して行う図２２に示す従来の昇圧
回路は、非活性状態から活性状態に移行するタイミング
において、接続ノードＮ１、Ｎ２の電位が出力端からの
逆流によって上昇してしまう。このため、特に低電源電
圧において昇圧回路効率が低下してしまうという問題が
あった。
【００１０】また、負荷容量とキャパシタの容量との比
で出力電圧を昇圧する図２４に示す昇圧回路では、低電
源電圧では必要な昇圧電圧を得ることが不可能であっ
た。
【００１１】さらに、上記の説明は、昇圧回路を例に行
ったが降圧回路も同様の課題を有している。
【００１２】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは電源電圧が低
下した場合においても、所定の出力電圧を得ることが可
能なポンプ回路を有する半導体装置を提供しようとする
ものである。
【００１３】
【課題を解決するための手段】第１の本発明は、上記課
題を解決するため、第１の電圧が供給される電圧供給ノ
ードと出力端子の相互間に直列接続され、前記出力端子
に前記第１の電圧と異なる第２の電圧を出力する複数の
スイッチ素子と、第１、第２の端子を有し、前記第１の
端子が前記スイッチ素子の少なくとも１つの接続ノード
に接続された少なくとも１つのキャパシタと、前記キャ
パシタの第２の端子に接続され、制御信号が第１の論理
のとき駆動信号を発生し、前記制御信号が第２の論理の
とき前記駆動信号の発生を停止する信号発生器と、前記
少なくとも１つの接続ノードに接続され、前記制御信号
が第２の論理から前記第１の論理に変化するとき、前記
接続ノードの電圧を前記第２の電圧と異なる第３の電圧
にリセットするリセット回路とを有している。
【００１４】前記第３の電圧は、前記第１の電圧と等し
くされ、あるいは、少なくとも１つの前記ＭＯＳトラン
ジスタの閾値電圧分だけ、前記第２の電圧と異なる電圧
とされている。
【００１５】また、前記出力端子から出力される第２の
電圧のレベルを検出し、このレベルが基準電圧より低い
場合、前記信号発生器を活性化するための信号を発生す
る検出器がさらに前記出力端子と前記信号発生器との相
互間に接続されている。
【００１６】さらに、前記制御信号が前記第２の論理の
とき、前記第２の電圧を発生するスタンバイ用のポンプ
回路が前記出力端子に接続されている。
【００１７】第２の本発明は、第１、第２の端子を有
し、前記第１の端子が出力端子に接続された第１のキャ
パシタと、第３、第４の端子を有し、アクティブ時に前
記第３の端子に第１の信号が供給される第２のキャパシ
タと、前記第１のキャパシタの第２の端子に接続され、
スタンバイ時に前記第２の端子を第１の電圧にリセット
する第１のリセット回路と、前記第２のキャパシタの第
４の端子に接続され、スタンバイ時に前記第４の端子を
前記第１の電圧と異なる第２の電圧にリセットする第２
のリセット回路と、前記第１のキャパシタの第２の端子
と第２のキャパシタの第４の端子に接続され、前記スタ
ンバイ時に前記第１のキャパシタと第２のキャパシタと
を非接続とし、アクティブ時に前記第１のキャパシタと
第２のキャパシタを接続するスイッチ素子とを具備して
いる。
【００１８】第２の本発明において、前記第１の信号、
前記第１のリセット回路を制御する第２の信号、前記ス
イッチ素子を制御する第３の信号、及び前記第２のリセ
ット回路を制御する第４の信号を発生する制御回路をさ
らに具備し、この制御回路はスタンバイ時に前記第１、
第３の信号を非活性とした後、前記第２、第４の信号を
活性化し、アクティブ時に前記第２、第４の信号を非活
性とした後、前記第１、第２の信号を活性化する。
【００１９】また、第３の本発明は、入力信号が第１の
論理及び第２の論理の両方で動作し、第１の電圧を昇圧
して第１の昇圧電圧を生成し出力端子から出力する第１
の昇圧回路と、出力端子が前記第１の昇圧回路の出力端
子に接続され、前記入力信号が第１の論理のとき前記第
１の電圧を昇圧して第２の昇圧電圧を生成して前記出力
端子から出力し、前記入力信号が第２の論理のとき昇圧
動作を停止する第２の昇圧回路と、前記第２の昇圧回路
に設けられ、第２の昇圧回路が昇圧動作を停止している
とき、前記第１の昇圧回路から出力される前記第１の昇
圧電圧が供給される少なくとも一つの内部ノードに接続
され、前記入力信号が第２の論理から第１の論理に変化
するとき、前記少なくとも一つの内部ノードを前記第１
の昇圧電圧より低い所定の電圧にリセットするリセット
回路とを具備している。
【００２０】第３の本発明において、第１の昇圧回路
は、電源供給端子と前記出力端子の相互間に直列接続さ
れた複数の第１のトランジスタと、第１、第２の端子を
有し、前記第１の端子が前記第１のトランジスタの接続
ノードに接続された少なくとも１つの第１のキャパシタ
と、前記第１のキャパシタの第２の端子に信号を供給す
る第１の発振器と、前記出力端子と前記第１の発振器の
相互間に接続され、前記出力端子から出力される前記第
１の昇圧電圧のレベルを検出し、この検出したレベルが
所定値より低い場合、前記第１の発振器を駆動するため
の信号を発生し、前記第１の発振器に供給する第１の検
出器とを具備している。
【００２１】第３の本発明において、第２の昇圧回路
は、電源供給端子と前記出力端子の相互間に直列接続さ
れた複数の第２のトランジスタと、第１、第２の端子を
有し、前記第１の端子が前記第２のトランジスタの接続
ノードに接続された少なくとも１つの第２のキャパシタ
と、前記第２のキャパシタの第２の端子に信号を供給す
る第２の発振器と、前記出力端子と前記第２の発振器の
相互間に接続され、前記入力信号が第１の論理のとき、
前記出力端子から出力される前記第２の昇圧電圧のレベ
ルを検出し、この検出したレベルが所定値より低い場
合、前記第２の発振器を活性化するための活性信号を発
生し、前記第２の発振器に供給する第２の検出器とを具
備している。
【００２２】第３の本発明において、リセット回路は、
前記第２の検出器から出力される活性信号に信号に応じ
てリセット信号を発生するリセット信号発生回路と、電
流通路の一端が前記少なくとも一つの内部ノードに接続
され、他端に前記第１の電圧が供給され、ゲートに前記
リセット信号発生回路からのリセット信号が供給され、
前記リセット信号に応じてオンとされ、前記少なくとも
一つの内部ノードを前記第１の電圧にリセットする第３
のトランジスタとを具備している。
【００２３】第４の本発明は、第１の信号を発振する第
１の発振器と、前記第１の発振器から供給される前記第
１の信号に応じて第１の電圧を昇圧して第１の昇圧電圧
を生成し、この第１の昇圧電圧を前記出力端子から出力
する第１の昇圧回路と、前記出力端子に接続され、この
出力端子の電位が所定値より低い場合、前記第１の発振
器を活性化するための信号発生する第１の検出器と、第
２の信号を発振する第２の発振器と、前記第２の発振器
から供給される前記第２の信号に応じて前記第１の電圧
を昇圧して第２の昇圧電圧を生成し、この第２の昇圧電
圧を前記出力端子から出力する第２の昇圧回路と、前記
出力端子に接続され、入力信号が第１の論理のとき、前
記出力端子の電位を検出し、この検出した電位が所定値
より低い場合、前記第２の発振器を活性化するための信
号発生する第２の検出器とを有している。
【００２４】第３又は第４の本発明において、第１の検
出器は、前記出力端子から出力される第１の昇圧電圧を
分圧する第１の抵抗分割回路と、前記第１の抵抗分割回
路により分割された電圧と基準電圧とを比較する第１の
比較器とを有し、前記第２の検出器は、分割比が前記第
１の抵抗分割回路の分割比より小さく設定され、前記出
力端子から出力される第２の昇圧電圧を分圧する第２の
抵抗分割回路と、この第２の抵抗分割回路により分割さ
れた電圧と基準電圧とを比較する第２の比較器とを有し
ている。
【００２５】第５の本発明は、第１、第２の端子を有
し、前記第１の端子が出力端子に接続された第１のキャ
パシタと、第３、第４の端子を有し、前記第３の端子に
第１の信号が供給された第２のキャパシタと、第５、第
６の端子を有し、前記第１、第２のキャパシタの相互間
に挿入接続される第３のキャパシタと、前記出力端子と
第１の電圧が供給される端子との相互間に接続され、第
２の信号が第１の論理のとき前記出力端子に前記第１の
電圧を供給する第１のスイッチ回路と、第１、第２のノ
ードを有し、前記第１のノードが前記第１のキャパシタ
の第２の端子に接続され、前記第２のノードが前記第３
のキャパシタの第５の端子に接続され、前記第１、第２
のノードの電位をリセットする第１のリセット回路と、
第３、第４のノードを有し、前記第３のノードが前記第
３のキャパシタの第６の端子に接続され、前記第４のノ
ードが前記第２のキャパシタの第４の端子に接続され、
前記第３、第４のノードの電位をリセットする第２のリ
セット回路とを有し、前記第１のリセット回路は、前記
第１、第２のノードの相互間に接続され、第３の信号が
第２の論理のとき、第１、第２のノードをショートする
第２のスイッチ回路と、前記第１のノードと前記第１の
電圧と異なる第２の電圧が供給される端子との相互間に
接続され、第４の信号が前記第１の論理のとき、前記第
１のノードの電位を前記第２の電圧にリセットする第３
のスイッチ回路と、前記第２のノードと前記第１の電圧
が供給される端子の相互間に接続され、前記第２の信号
が前記第１の論理のとき、前記第２のノードの電位を前
記第１の電圧にリセットする第４のスイッチ回路とを有
し、前記第２のリセット回路は、前記第３、第４のノー
ドの相互間に接続され、前記第３の信号が第２の論理の
とき第３、第４のノードをショートする第５のスイッチ
回路と、前記第３のノードと前記第２の電圧が供給され
る端子との相互間に接続され、第４の信号が前記第１の
論理のとき、前記第３のノードの電位を前記第２の電圧
にリセットする第６のスイッチ回路と、前記第４のノー
ドと前記第１の電圧が供給される端子の相互間に接続さ
れ、前記第２の信号が前記第１の論理のとき、前記第４
のノードの電位を前記第１の電圧にリセットする第７の
スイッチ回路とを具備している。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
【００２７】図２は、本発明の昇圧回路を有する半導体
装置を示す。ここでは、例えば昇圧回路を有する書込み
可能な半導体記憶装置、例えばフラッシュＥＥＰＲＯＭ
を例に説明する。この半導体記憶装置２１は、外部より
書き込みデータＷＤ、制御信号ＣＴＲ、アドレス信号Ａ
ＤＤをそれぞれ受け、このアドレス信号ＡＤＤに応じて
メモリセルアレイ２７に書き込みデータＷＤを書き込
む。また、半導体記憶装置２１は、制御信号ＣＴＲ、ア
ドレス信号ＡＤＤに応じてメモリセルアレイ２７からデ
ータを読み出し、これを読み出しデータＲＤとして出力
する。
【００２８】前記書き込みデータＷＤは入力バッファ２
２を介して書込み回路２３に供給される。アドレス信号
ＡＤＤはアドレスバッファ２４を介してカラムデコーダ
２５及びロウデコーダ２６に供給される。カラムデコー
ダ２５及びロウデコーダ２６はアドレスに応じてメモリ
セルアレイ２７にマトリクス状に配置された複数のメモ
リセルから１つのメモリセルＭＣを選択する。制御信号
発生回路２８は書込み電圧、書き込み時間等を制御する
とともに、各種タイミング信号を発生する。昇圧回路２
９は制御信号発生回路２８から供給される制御信号に応
じて電源電圧を昇圧し、例えば書込み電圧を発生する。
この書き込み電圧はローデコーダ２６に供給される。
【００２９】一方、メモリセルアレイ２７からデータを
読み出す際、アドレス信号に応じて選択されたメモリセ
ルから読み出されたデータはカラムデコーダ２５を介し
てセンスアンプ３０に供給される。このセンスアンプ３
０によりメモリセルからの微小な信号が論理電圧レベル
まで増幅される。このセンスアンプ３０の出力信号は、
出力バッファ３１から外部に読み出しデータＲＤとして
出力される。
【００３０】図１は、前記昇圧回路２９の具体的な構成
を示している。この昇圧回路２９はアクティブ時に動作
するアクティブ用昇圧回路２９ａと、スタンバイ時に動
作するスタンバイ用昇圧回路２９ｂとにより構成されて
いる。アクティブ用昇圧回路２９ａにおいて、電源Ｖｃ
ｃが供給される電源端子１１と出力端ＯＵＴとの相互間
にはＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１３が直
列接続されている。これらＮＭＯＳトランジスタＮ１
１、Ｎ１２、Ｎ１３の閾値電圧は低く設定され、例えば
ほぼゼロである。ＮＭＯＳトランジスタＮ１２、Ｎ１３
はゲートとドレインが接続され、ダイオードとして動作
する。
【００３１】出力端ＯＵＴにはレベル検出器ＬＤ１が接
続されている。このレベル検出器は抵抗Ｒ１１、Ｒ１
２、ＮＭＯＳトランジスタＮ１４、演算増幅器ＯＰ１に
より構成されている。すなわち、出力端ＯＵＴと接地間
には前記抵抗Ｒ１１、Ｒ１２、ＮＭＯＳトランジスタＮ
１４が直列接続されている。ＮＭＯＳトランジスタＮ１
４のゲートにはアクティブ時を示すアクティブ信号ＡＣ
Ｔが供給されている。抵抗Ｒ１１、Ｒ１２はアクティブ
時に出力端ＯＵＴの電圧を検出する。抵抗Ｒ１１、Ｒ１
２の接続ノードはアクティブ信号ＡＣＴに応じて動作す
る演算増幅器ＯＰ１の反転入力端に供給される。この演
算増幅器ＯＰ１の非反転入力端には基準電圧Ｖｒｅｆが
供給されている。この演算増幅器ＯＰ１の出力端はＮＭ
ＯＳトランジスタＮ１５を介して接地され、このＮＭＯ
ＳトランジスタＮ１５のゲートにはインバータ回路Ｉ１
１を介してアクティブ信号ＡＣＴが供給されている。
【００３２】前記演算増幅器ＯＰ１の出力端には発振器
ＯＳＣ１の入力端が接続されている。この発振器ＯＳＣ
１はナンド回路ＮＤ１と直列接続された複数のインバー
タ回路からなる遅延回路ＤＬ１とにより構成され、ナン
ド回路ＮＤ１の入力端にはアクティブ信号ＡＣＴが供給
されている。この発振器ＯＳＣ１の出力端はインバータ
回路Ｉ１２、キャパシタＣ１１を介して前記ＮＭＯＳト
ランジスタＮ１１とＮ１２の接続ノードＣＮ１に接続さ
れるとともに、インバータ回路Ｉ１３、Ｉ１４、キャパ
シタＣ１２を介して前記ＮＭＯＳトランジスタＮ１２と
Ｎ１３の接続ノードＣＮ２に接続されている。
【００３３】前記演算増幅器ＯＰ１の出力端は、さらに
前記ＮＭＯＳトランジスタＮ１１のゲートに接続される
とともに、リセット信号発生回路ＲＳＴの入力端に接続
されている。このリセット信号発生回路ＲＳＴはナンド
回路ＮＤ２と、直列接続された複数のインバータ回路か
らなる遅延回路ＤＬ２と、ナンド回路ＮＤ２の出力端に
接続されたインバータ回路Ｉ１５とにより構成されてい
る。このリセット信号発生回路ＲＳＴの出力端、すなわ
ちインバータ回路Ｉ１５の出力端から出力されるリセッ
ト信号ＲＳＴＰＭＰはキャパシタＣ３を介してＮＭＯＳ
トランジスタＮ１６のゲートに供給される。このＮＭＯ
ＳトランジスタＮ１６のドレインは電源Ｖｃｃが供給さ
れる電源端子１２に接続され、ソースは前記ＮＭＯＳト
ランジスタＮ１１とＮ１２の接続ノードＣＮ１に接続さ
れている。さらに、ＮＭＯＳトランジスタＮ１６のゲー
トと電源電圧Ｖｃｃが供給される電源端子１３の相互間
にはダイオード接続されたＮＭＯＳトランジスタＮ１７
が接続されている。このＮＭＯＳトランジスタＮ１７の
閾値電圧もほぼゼロに設定されている。
【００３４】前記電源端子１２、１３に供給される電圧
は、電源電圧Ｖｃｃより例えば高い電圧Ｖｐとしてもよ
い。この電圧Ｖｐは例えば電源電圧Ｖｃｃを図示せぬ別
の昇圧回路により昇圧した電圧である。
【００３５】一方、スタンバイ用昇圧回路２９ｂにおい
て、電源電圧Ｖｃｃが供給される電源端子１４と出力端
ＯＵＴとの相互間にはＮＭＯＳトランジスタＮ２１、Ｎ
２２、Ｎ２３が直列接続されている。これらＮＭＯＳト
ランジスタＮ２１、Ｎ２２、Ｎ２３の閾値電圧は低く設
定され、例えばほぼゼロである。ＮＭＯＳトランジスタ
Ｎ２２、Ｎ２３はゲートとドレインが接続され、ダイオ
ードとして動作する。出力端ＯＵＴにはレベル検出器Ｌ
Ｄ２が接続されている。すなわち、出力端ＯＵＴと接地
間には抵抗Ｒ２１、Ｒ２２が直列接続されている。これ
ら抵抗Ｒ２１、Ｒ２２の接続ノードは演算増幅器ＯＰ２
の反転入力端に供給される。この演算増幅器ＯＰ２の非
反転入力端には基準電圧Ｖｒｅｆが供給されている。
【００３６】前記演算増幅器ＯＰ２の出力端には発振器
ＯＳＣ２の入力端が接続されている。この発振器ＯＳＣ
２はナンド回路ＮＤ３と直列接続された複数のインバー
タ回路からなる遅延回路ＤＬ３とにより構成されてい
る。この発振器ＯＳＣ２の出力端はインバータ回路Ｉ２
１、キャパシタＣ２１を介して前記ＮＭＯＳトランジス
タＮ２１とＮ２２の接続ノードに接続される。さらに、
発振器ＯＳＣ２の出力端はインバータ回路Ｉ２２、Ｉ２
３、キャパシタＣ２２を介して前記ＮＭＯＳトランジス
タＮ２２とＮ２３の接続ノードに接続されている。ま
た、前記演算増幅器ＯＰ２の出力端は、前記ＮＭＯＳト
ランジスタＮ２１のゲートに接続されている。
【００３７】図３は、前記ロウデコーダ２６に含まれる
ワード線駆動回路の具体的な構成を示している。アドレ
スに応じてデコードされたデコード信号Ａｉ、Ｂｊ、Ｃ
ｋはナンド回路ＮＤ３１の入力端に供給されている。こ
のナンド回路ＮＤ３１の出力端はＮＭＯＳトランジスタ
Ｎ３１の電流通路の一端に接続されている。このＮＭＯ
ＳトランジスタＮ３１のゲートには電源電圧Ｖｃｃが供
給され、電流通路の他端はインバータ回路を構成するＰ
ＭＯＳトランジスタＰ３１のゲート、及びＮＭＯＳトラ
ンジスタＮ３２のゲートに接続されている。これらＰＭ
ＯＳトランジスタＰ３１、ＮＭＯＳトランジスタＮ３２
は前記昇圧回路２９から出力される昇圧電圧Ｖｐｐが供
給される電源端子３１と接地間に接続されている。これ
らＰＭＯＳトランジスタＰ３１と、ＮＭＯＳトランジス
タＮ３２の接続ノードはワード線ＷＬに接続される。さ
らに昇圧電圧Ｖｐｐが供給される電源端子３２と前記Ｎ
ＭＯＳトランジスタＮ３２のゲートの相互間にはＰＭＯ
ＳトランジスタＰ３２が接続されている。このＰＭＯＳ
トランジスタＰ３２のゲートは前記ＰＭＯＳトランジス
タＰ３１と、ＮＭＯＳトランジスタＮ３２の接続ノード
に接続されている。
【００３８】上記構成において、図４を参照して図１、
図３に示す回路の動作について説明する。
【００３９】スタンバイ用昇圧回路２９ｂのレベル検出
器ＬＤ２を構成する抵抗Ｒ２１、Ｒ２２、演算増幅器Ｏ
Ｐ２、及び発振器ＯＳＣ２は、スタンバイ時及びアクテ
ィブ時によらず常に動作し続けている。このため、発振
器ＯＳＣ２の出力信号に応じてキャパシタＣ２１、Ｃ２
２が順次昇圧され、ＮＭＯＳトランジスタＮ２２、Ｎ２
３を介して出力端ＯＵＴに電源電圧Ｖｃｃより高い昇圧
電圧Ｖｐｐが供給される。このように、スタンバイ時に
おいて、出力端ＯＵＴにはスタンバイ用昇圧回路２９ｂ
から昇圧電圧Ｖｐｐが供給されている。
【００４０】一方、アクティブ信号ＡＣＴはスタンバイ
時にローレベルとなっている。このため、アクティブ用
昇圧回路２９ａは、スタンバイ時には停止している。し
かし、出力端ＯＵＴにはスタンバイ用昇圧回路２９ｂか
ら昇圧電圧Ｖｐｐが供給されているため、接続ノードＣ
Ｎ１の電圧は低閾値電圧のＮＭＯＳトランジスタＮ１
２、Ｎ１３を介して昇圧電圧Ｖｐｐとなっている。
【００４１】上記状態において、データの読み出し動作
モード時に、アドレス信号ＡＤＤが切り替わると、図示
せぬアドレス遷移検出回路によりアドレスの切り替わり
が検出され、このアドレス遷移検出回路から図４に示す
ように、パルス信号ＡＴＤが出力される。このパルス信
号ＡＴＤに応じて、アクティブ信号ＡＣＴがハイレベル
となると、インバータ回路Ｉ１１、ＮＭＯＳトランジス
タＮ１５を介してリセット信号発生回路ＲＳＴが動作さ
れ、リセット信号ＲＳＴＰＭＰが発生される。このリセ
ット信号ＲＳＴＰＭＰはキャパシタＣ３を介してＮＭＯ
ＳトランジスタＮ１６のゲートに供給される。このた
め、ＮＭＯＳトランジスタＮ１６がオンし、ＮＭＯＳト
ランジスタＮ１１とＮ１２の接続ノードＣＮ１が昇圧電
圧Ｖｐｐから電源電圧Ｖｃｃにリセットされる。
【００４２】一方、前記アクティブ信号ＡＣＴがハイレ
ベルとなると、発振器ＯＳＣ１が活性化され発振する。
この発振器ＯＳＣ１の出力信号はインバータ回路Ｉ１
２、Ｉ１３、Ｉ１４を介してキャパシタＣ１１、Ｃ１２
に順次供給され、これらキャパシタＣ１１、Ｃ１２を介
して接続ノードＣＮ１、ＣＮ２が順次昇圧される。この
ため、出力端ＯＵＴから電源電圧より高い昇圧電圧Ｖｐ
ｐが出力される。この昇圧電圧Ｖｐｐは抵抗Ｒ１１、Ｒ
１２により検出され、演算増幅器ＯＰ１において、基準
電圧Ｖｒｅｆと比較される。この比較結果に応じて発振
器ＯＳＣ１の動作が制御され、昇圧電圧Ｖｐｐが保持さ
れる。
【００４３】また、アクティブ信号ＡＣＴがハイレベル
となった後、ロウデコーダ２６に入力されたアドレスに
対応したデコード信号Ａｉ、Ｂｊ、Ｃｋがハイレベルと
なると、選択されたワード線ＷＬに昇圧電圧Ｖｐｐが供
給される。
【００４４】上記第１の実施例によれば、アドレスが切
り替わり、アクティブ信号ＡＣＴがハイレベルになる
と、リセット信号発生回路ＲＳＴからリセット信号ＲＳ
ＴＰＭＰが発生され、ＮＭＯＳトランジスタＮ１６を介
して接続ノードＣＮ１が電源電圧Ｖｃｃにリセットされ
る。このため、アクティブ用昇圧回路２９ａの定常状態
に近い状態で動作を開始できる。したがって、動作開始
時に効率が低下することを防止でき、昇圧効率をほぼ一
定として動作することができる。
【００４５】尚、上記第１の実施例においては、接続ノ
ードＣＮ１をリセットしたが、これに限定されるもので
はなく、接続ノードＣＮ１とＣＮ２の両方をリセットし
てもよい。
【００４６】図５、図６は、本発明の第２の実施例を示
すものであり、第１の実施例と異なる昇圧回路の構成例
を示している。この昇圧回路は複数の内部ノードを独立
にリセットできるようにされている。
【００４７】電源電圧Ｖｃｃが供給される電源端子５１
と出力端ＯＵＴの相互間にはＮＭＯＳトランジスタ５１
ａ、５１ｂ、５１ｃ、５１ｄが直列接続されている。前
記ＮＭＯＳトランジスタ５１ａのゲートにはインバータ
回路Ｉ５１を介してスタンバイ信号ＳＴＢＹが供給され
ている。前記ＮＭＯＳトランジスタ５１ｂ、５１ｃ、５
１ｄはゲートと電流通路の一端が接続され、ダイオード
として動作する。前記ＮＭＯＳトランジスタ５１ａと５
１ｂの接続ノードＶ１にはインバータ回路Ｉ５２、Ｉ５
３、キャパシタＣ５１を介してクロック信号φが供給さ
れている。前記ＮＭＯＳトランジスタ５１ｂと５１ｃの
接続ノードＶ２にはインバータ回路Ｉ５４、キャパシタ
Ｃ５２を介して前記クロック信号φが供給されている。
前記ＮＭＯＳトランジスタ５１ｃと５１ｄの接続ノード
Ｖ３にはインバータ回路Ｉ５５、Ｉ５６、キャパシタＣ
５３を介して前記クロック信号φが供給されている。
【００４８】さらに、電源電圧Ｖｃｃが供給される電源
端子５２と、前記ＮＭＯＳトランジスタ５１ａと５１ｂ
の接続ノードＶ１との相互間にはＮＭＯＳトランジスタ
５１ｅが接続されている。また、電源電圧Ｖｃｃが供給
される電源端子５３と、前記ＮＭＯＳトランジスタ５１
ｂと５１ｃの接続ノードＶ２との相互間にはＮＭＯＳト
ランジスタ５１ｆ、５１ｇが直列接続されている。この
トランジスタ５１ｇのゲートは前記接続ノードＶ２に接
続されている。さらに、電源電圧Ｖｃｃが供給される電
源端子５４と、前記ＮＭＯＳトランジスタ５１ｄのゲー
トとの相互間にはＮＭＯＳトランジスタ５１ｈ、５１
ｉ、５１ｊが直列供給されている。ＮＭＯＳトランジス
タ５１ｉのゲートはＮＭＯＳトランジスタ５１ｉと５１
ｊの接続ノードに接続され、ＮＭＯＳトランジスタ５１
ｊのゲートは前記ＮＭＯＳトランジスタ５１ｃと５１ｄ
の接続ノードＶ３に接続されている。前記ＮＭＯＳトラ
ンジスタ５１ｅ、５１ｆ、５１ｈのゲートにはリセット
信号ＲＳＴＰＭＰがキャパシタＣ５４を介して供給され
る。さらに、電源電圧Ｖｃｃが供給される電源端子５５
と前記ＮＭＯＳトランジスタ５１ｅのゲートとの相互間
にはＮＭＯＳトランジスタ５１ｋが接続されている。こ
のＮＭＯＳトランジスタ５１ｋは低閾値電圧のトランジ
スタであり、このゲートは電源端子５５に接続されてい
る。
【００４９】前記信号φ１、φ２、φ３、φ４は、例え
ば図２に示す制御信号発生回路２８により生成される。
【００５０】上記構成において、図６を参照して図５に
示す昇圧回路の動作について説明する。スタンバイ信号
ＳＴＢＹは、スタンバイ時にハイレベルとなっている。
ＮＭＯＳトランジスタ５１ａのゲートには、このスタン
バイ信号がインバータ回路Ｉ５１を介して供給される。
このため、このＮＭＯＳトランジスタ５１ａはスタンバ
イ時はオフとなっている。
【００５１】一方、スタンバイ状態が解除されると、ス
タンバイ信号ＳＴＢＹはローレベルとなる。このため、
ＮＭＯＳトランジスタ５１ａはオンとなる。さらに、ス
タンバイ信号ＳＴＢＹがローレベルとなるに伴い、リセ
ット信号ＲＳＴＰＭＰが発生される。このリセット信号
ＲＳＴＰＭＰによってＮＭＯＳトランジスタ５１ｅ、５
１ｆ、５１ｈがオンとされ、各ＮＭＯＳトランジスタ５
１ａ〜５１ｄの接続ノードＶ１、Ｖ２、Ｖ３がそれぞれ
電源電圧Ｖｃｃ、Ｖｃｃ＋Ｖｔ、Ｖｃｃ＋２Ｖｔにリセ
ットされる。ここで、ＶｔはそれぞれＮＭＯＳトランジ
スタ５１ｇ、５１ｉ、５１ｊの閾値電圧である。その
後、クロック信号φによって昇圧動作が開始され、出力
端ＯＵＴに昇圧電圧Ｖｐｐが出力される。
【００５２】上記第２の実施例によれば、スタンバイ状
態が解除されると、リセット信号ＲＳＴＰＭＰに応じて
ダイオード接続されたＮＭＯＳトランジスタ５１ａ〜５
１ｄの各接続ノードＶ１、Ｖ２、Ｖ３がその接続ノード
の昇圧電圧に応じて異なる電圧にリセットされる。した
がって、昇圧動作開始時においても定常状態に近い状態
で動作できるため、常に昇圧効率をほぼ一定とすること
ができる。
【００５３】図７、図８は、本発明の第３の実施例を示
すものであり、別の昇圧回路の構成例を示している。
【００５４】電源電圧Ｖｃｃが供給される電源端子７１
と出力端ＯＵＴの相互間にはＮＭＯＳトランジスタ７１
ａが接続されている。このＮＭＯＳトランジスタ７１ａ
のゲートは電源端子７１に接続され、ＮＭＯＳトランジ
スタ７１ａはダイオードとして機能する。信号φ４の入
力端と前記出力端ＯＵＴの相互間にはインバータ回路Ｉ
７１、Ｉ７２、キャパシタＣ７２、ＰＭＯＳトランジス
タ７１ｂ、キャパシタＣ７１が直列接続されている。前
記ＰＭＯＳトランジスタ７１ｂのゲートには信号φ２が
供給されている。このＰＭＯＳトランジスタ７１ｂとキ
ャパシタＣ７１との接続ノードＶ１と接地間にはＮＭＯ
Ｓトランジスタ７１ｃが接続されている。このＮＭＯＳ
トランジスタのゲートにはキャパシタリセット信号φ１
が供給されている。電源電圧Ｖｃｃが供給される電源端
子７２と、前記キャパシタＣ７２とＰＭＯＳトランジス
タ７１ｂとの接続ノードＶ２の相互間にはＰＭＯＳトラ
ンジスタ７１ｄ、ＮＭＯＳトランジスタ７１ｅが直列接
続されている。ＰＭＯＳトランジスタ７１ｄのゲートに
はキャパシタリセット信号φ３が供給されている。ＮＭ
ＯＳトランジスタ７１ｅのゲートはドレインに接続さ
れ、ダイオードとして動作する。前記ＮＭＯＳトランジ
スタ７１ａ、７１ｅは低閾値電圧のトランジスタであ
る。前記ＮＭＯＳトランジスタ７１ｃは第１のリセット
回路ＲＳＴ１を構成し、ＰＭＯＳトランジスタ７１ｄ、
ＮＭＯＳトランジスタ７１ｅは第２のリセット回路ＲＳ
Ｔ２を構成している。信号発生回路７３はパルス信号Ａ
ＴＤに応じて前記信号φ１乃至φ４を生成する。パルス
信号ＡＴＤは図示せぬアドレス遷移検出回路によりアド
レス信号の遷移が検出されたとき出力される信号であ
る。
【００５５】上記構成において動作について説明する。
図８に示すように、キャパシタリセット信号φ１、及び
信号φ２は、スタンバイモード時にハイレベルとされて
いる。このため、ＮＭＯＳトランジスタ７１ｃはオン、
ＰＭＯＳトランジスタ７１ｂはオフとなっており、接続
ノードＶ１の電位は０Ｖにリセットされている。したが
って、出力端ＯＵＴからはＮＭＯＳトランジスタ７１ａ
を介して電源電圧Ｖｃｃが出力される。また、信号φ３
はスタンバイモード時にローレベルとされ、ＰＭＯＳト
ランジスタ７１ｄはオンとなっており、信号φ４はロー
レベルとなっている。このため、接続ノードＶ２の電位
は、ＰＭＯＳトランジスタ７１ｄ及びＮＭＯＳトランジ
スタ７１ｅを介して電源電圧Ｖｃｃとなっている。
【００５６】上記状態において、アドレス遷移検出回路
によりアドレス信号の遷移が検出されると、図８に示す
ように、パルス信号ＡＴＤが出力される。このパルス信
号ＡＴＤが入力されると、キャパシタリセット信号φ１
がローレベル、キャパシタリセット信号φ３がハイレベ
ルとなり、ＮＭＯＳトランジスタ７１ｃ、ＰＭＯＳトラ
ンジスタ７１ｄがオフとなる。この後、信号φ２がロー
レベルとなり、ＰＭＯＳトランジスタ７１ｂがオンして
二つのキャパシタＣ７１、Ｃ７２が直列接続される。こ
れと同時に信号φ４がハイレベルとされることにより、
出力端ＯＵＴの電圧はＶｐｐに昇圧される。このよう
に、二つのキャパシタＣ７１、Ｃ７２を直列接続するこ
とにより、電圧ゲインを示す定数αを２以上にすること
が可能である。このため、低電源電圧においても瞬時に
昇圧電圧Ｖｐｐを発生させることができる。
【００５７】上記昇圧回路は、再度パルス信号ＡＴＤが
発生されると、パルス信号ＡＴＤの立ち上がりで信号φ
２がハイレベルとなり、信号φ４がローレベルとなる。
このため、ＰＭＯＳトランジスタ７１ｂがオフすること
により、二つのキャパシタＣ７１、Ｃ７２は非接続とさ
れ、接続ノードＶ１、及び出力端ＯＵＴの電位は若干下
がる。また、接続ノードＶ２の電位は電源電圧Ｖｃｃ以
下で０Ｖ以上の電位に低下する。この後、キャパシタリ
セット信号φ１がハイレベル、信号φ３がローレベルと
なると、トランジスタ７１ｃを介して接続ノードＶ１の
電位は０Ｖにリセットされる。これに伴い、出力端ＯＵ
Ｔの電位は電源電圧Ｖｃｃとなる。また、この時、接続
ノードＶ２はトランジスタ７１ｄ、７１ｅを介して電源
電圧Ｖｃｃに充電される。
【００５８】上記第３の実施例によれば、トランジスタ
７１ｂを介して二つのキャパシタＣ７１、Ｃ７２を直列
に接続することができる。このため、電源電圧が低い場
合でも十分高い電圧まで昇圧することができる。
【００５９】また、パルス信号ＡＴＤの立ち上がりでキ
ャパシタＣ７１、Ｃ７２の接続ノードＶ１、Ｖ２をリセ
ットし、パルス信号ＡＴＤの立ち下がりで昇圧する構成
としている。このため、昇圧回路を動作させたり、非動
作とすることを不定期に繰り返しても安定に動作でき
る。
【００６０】さらに、リセット時、トランジスタ７１ｂ
をオフとした後、トランジスタ７１ｃをオンとしてい
る。このため、接続ノードＶ２の電位は電源電圧Ｖｃｃ
以下で０Ｖ以上の電位とされた後、電源電圧Ｖｃｃに充
電される。したがって、接続ノードＶ２を０Ｖまで放電
しないため、少ない電流の消費で接続ノードＶ２を電源
電圧Ｖｃｃに充電できる。
【００６１】図９は、本発明の第４の実施例を示してい
る。第４の実施例は第３の実施例を変形したものであ
り、三つのキャパシタＣ９１、Ｃ９２、Ｃ９３を直列に
接続できる構成となっている。すなわち、電源電圧Ｖｃ
ｃが供給される電源端子９１と出力端ＯＵＴの相互間に
はデプレションタイプのＮＭＯＳトランジスタ９１ａが
接続されている。このＮＭＯＳトランジスタ９１ａのゲ
ートには信号φ３が供給されている。信号φ４の入力端
と前記出力端ＯＵＴの相互間にはインバータ回路Ｉ９
１、Ｉ９２、キャパシタＣ９３、ＰＭＯＳトランジスタ
９１ｃ、キャパシタＣ９２、ＰＭＯＳトランジスタ９１
ｂ、キャパシタＣ９１が直列接続されている。前記ＰＭ
ＯＳトランジスタ９１ｂ、９１ｃのゲートには、昇圧電
圧Ｖｐｐレベルの電圧Ｖ５が供給されている。これらＰ
ＭＯＳトランジスタ９１ｂ、９１ｃの基板には昇圧電圧
Ｖｐｐが供給される。
【００６２】ＰＭＯＳトランジスタ９１ｂとキャパシタ
Ｃ９１との接続ノードＶ１と接地間にはＮＭＯＳトラン
ジスタ９１ｄが接続されている。前記ＰＭＯＳトランジ
スタ９１ｃとキャパシタＣ９２との接続ノードＶ３と接
地間にはＮＭＯＳトランジスタ９１ｅが接続されてい
る。これらＮＭＯＳトランジスタ９１ｄ、９１ｅのゲー
トにはキャパシタリセット信号φ１が供給されている。
【００６３】前記キャパシタＣ９２とＰＭＯＳトランジ
スタ９１ｂとの接続ノードＶ２と電源電圧Ｖｃｃが供給
される電源端子９２との相互間にはデプレションタイプ
のＮＭＯＳトランジスタ９１ｆが接続されている。前記
キャパシタＣ９３とＰＭＯＳトランジスタ９１ｃとの接
続ノードＶ４と電源電圧Ｖｃｃが供給される電源端子９
３との相互間にはデプレションタイプのＮＭＯＳトラン
ジスタ９１ｇが接続されている。これらＮＭＯＳトラン
ジスタ９１ｆ、９１ｇのゲートには信号φ３が供給され
ている。
【００６４】図１０は、前記電圧Ｖ５を生成する電圧発
生回路１００の一例を示している。この電圧発生回路１
００は所謂レベル変換回路であり、昇圧電圧Ｖｐｐが供
給される電源端子１０１と接地間にはＰＭＯＳトランジ
スタ１０３、ＮＭＯＳトランジスタ１０４が直列接続さ
れ、昇圧電圧Ｖｐｐが供給される電源端子１０２と接地
間にはＰＭＯＳトランジスタ１０５、ＮＭＯＳトランジ
スタ１０６が直列接続されている。ＮＭＯＳトランジス
タ１０４のゲートにはＶｃｃレベルの信号φ２供給さ
れ、ＮＭＯＳトランジスタ１０６のゲートにはインバー
タ回路１０７を介して信号φ２が供給される。前記ＰＭ
ＯＳトランジスタ１０３、ＮＭＯＳトランジスタ１０４
の接続ノードは前記ＰＭＯＳトランジスタ１０５のゲー
トに接続される。前記ＰＭＯＳトランジスタ１０５、Ｎ
ＭＯＳトランジスタ１０６の接続ノードは前記ＰＭＯＳ
トランジスタ１０３のゲートに接続され、この接続ノー
ドからＶｐｐレベルの電圧Ｖ５が出力される。
【００６５】上記構成において、図１１を参照して動作
について説明する。スタンバイ時において、キャパシタ
リセット信号φ１、φ３、及び信号φ２はハイレベルで
あり、信号φ４はローレベルである。信号φ２がハイレ
ベルであるため、電圧発生回路１００から電圧Ｖ５が出
力されている。このため、ＮＭＯＳトランジスタ９１
ｄ、９１ｅ、９１ｆ、９１ｇがオン、ＰＭＯＳトランジ
スタ９１ｂ、９１ｃがオフし、接続ノードＶ１、Ｖ３は
接地され、接続ノードＶ２、Ｖ４は電源電圧Ｖｃｃに充
電されている。また、出力端ＯＵＴはＮＭＯＳトランジ
スタ９１ａを介して電源電圧Ｖｃｃとされている。
【００６６】この状態において、パルス信号ＡＴＤが出
力されると、このパルス信号ＡＴＤの立ち下がりに応じ
て、キャパシタリセット信号φ１、φ３、及び信号φ２
が順次ローレベルとなる。このため、ＮＭＯＳトランジ
スタ９１ａ、９１ｄ、９１ｅ、９１ｆ、９１ｇがオフ、
ＰＭＯＳトランジスタ９１ｂ、９１ｃがオンし、キャパ
シタＣ９１、Ｃ９２、Ｃ９３が接続され、信号φ４に応
じて出力端ＯＵＴが昇圧される。この昇圧電圧は電源電
圧Ｖｃｃの三倍以上となる。
【００６７】再度パルス信号ＡＴＤが発生された場合、
パルス信号ＡＴＤの立ち上がりに応じて、接続ノードＶ
１、Ｖ２、Ｖ３、Ｖ４が前述した電位にリセットされ、
この後、パルス信号ＡＴＤの立ち下がりに応じて、上記
昇圧動作が行われる。
【００６８】上記第４の実施例によれば、電源電圧Ｖｃ
ｃの三倍以上の電圧を発生することができるため、一層
電源電圧が低い場合においても確実な動作を実現でき
る。
【００６９】次に、本発明の第５の実施例について説明
する。図１に示すように、スタンバイ用昇圧回路とアク
ティブ用昇圧回路とを有し、スタンバイ時はスタンバイ
用昇圧回路により昇圧電圧を発生し、アクティブ状態に
遷移するとアクティブ用昇圧回路の昇圧電圧を使う半導
体装置においては、スタンバイ時とアクティブ時の昇圧
電圧の設定レベルが同一とされている。このような昇圧
回路を有する半導体装置において、素子の製造ばらつき
によって両者の設定レベルがずれてしまうことがある。
仮に、スタンバイ時における昇圧電圧の設定レベルがア
クティブ時の設定レベルより高くなってしまうと、アク
ティブ状態からスタンバイ状態に切り替わったにもかか
わらず、スタンバイ用昇圧回路はその電圧差を埋め合わ
せるように動作していまい、過渡的に電流を消費してし
まうことがあった。この過渡電流はスタンバイ時間で平
均化されるが、スタンバイ電流が増加していた。
【００７０】そこで、第５の実施例では、スタンバイ時
に発生される昇圧電圧をアクティブ時に発生される昇圧
電圧より低く設定することにより、スタンバイ電流の増
加を防止している。
【００７１】すなわち、図１２において、アクティブ用
昇圧部１２０ａはアクティブ用発振器１２０ｂの出力信
号φＡに応じて昇圧動作を行い出力端ＯＵＴに昇圧電圧
ＶｐｐＡを発生する。アクティブ用昇圧部１２０ａから
出力される昇圧電圧はアクティブ用レベル検出器１２０
ｃにより検出される。このアクティブ用レベル検出器１
２０ｃは入力信号としてのアクティブ信号に応じて動作
される。このアクティブ用レベル検出器１２０ｃの検出
出力信号ＯＳＣＡＥに応じてアクティブ用発振器１２０
ｂの発振動作が制御される。アクティブ用昇圧部１２０
ａ、アクティブ用発振器１２０ｂ、アクティブ用レベル
検出器１２０ｃは、例えば図１に示すアクティブ用昇圧
回路２９ａに相当する。
【００７２】また、スタンバイ用昇圧部１２１ａはスタ
ンバイ用発振器１２１ｂの出力信号φｓに応じて昇圧動
作を行い出力端ＯＵＴに昇圧電圧ＶｐｐＳを発生する。
この昇圧電圧ＶｐｐＳはアクティブ時の昇圧電圧Ｖｐｐ
Ａより低く設定されている。スタンバイ用昇圧部１２１
ａから出力される昇圧電圧はスタンバイ用レベル検出器
１２１ｃにより検出される。このスタンバイ用レベル検
出器１２１ｃの検出出力信号ＯＳＣＳＥに応じてスタン
バイ用発振器１２１ｂの発振動作が制御される。スタン
バイ用昇圧部１２１ａ、スタンバイ用発振器１２１ｂ、
スタンバイ用レベル検出器１２１ｃは、例えば図１に示
すスタンバイ用昇圧回路２９ｂに相当する。
【００７３】但し、図１に示す回路において、アクティ
ブ用昇圧回路２９ａのレベル検出器を構成する抵抗Ｒ１
１、Ｒ１２と、スタンバイ用昇圧回路２９ｂのレベル検
出器を構成する抵抗Ｒ２１、Ｒ２２との抵抗分割比は同
一である。これに対して、第５の実施例の場合、アクテ
ィブ用レベル検出器１２０ｃと、スタンバイ用レベル検
出器１２１ｃとの抵抗分割比は後述するように相違され
ている。このため、スタンバイ時の昇圧電圧ＶｐｐＳが
アクティブ時の昇圧電圧ＶｐｐＡより低く設定される。
【００７４】上記構成において、図１３を参照して動作
について説明する。入力信号ＡＣＴがハイレベルの時、
アクティブ用発振器１２０ｂが動作し、アクティブ用昇
圧部１２０ａが動作して昇圧電圧を発生する。この時、
アクティブ用レベル検出器１２０ｃが動作し、出力端Ｏ
ＵＴから出力される昇圧電圧がＶｐｐＡに達すると昇圧
動作が停止する。スタンバイ時の昇圧電圧ＶｐｐＳがア
クティブ時の昇圧電圧ＶｐｐＡより低く設定されるた
め、スタンバイ時からアクティブ時へ遷移する過渡的で
消費電流Ｉｃｃが増加する。しかし、昇圧電圧がＶｐｐ
Ａに達すると通常のアクティブ電流ＩｃｃＡとなる。
【００７５】入力信号ＡＣＴがローレベルとなると、ア
クティブ用レベル検出器１２０ｃは非活性とされ電流を
消費しない。このため、アクティブ用発振器１２０ｂを
活性化する信号ＯＳＣＡＥがローレベルとなり、アクテ
ィブ用発振器１２０ｂも非活性とされる。したがって、
スタンバイ時にはアクティブ用の回路は電流を消費しな
い。アクティブ時から動作し続けているスタンバイ用の
回路は僅かな電流ＩｃｃＳしか消費しない。このため、
消費電流は極めて低くなる。出力端ＯＵＴからリーク電
流により昇圧電圧が低下していき、アクティブ時の設定
値のＶｐｐＡより低い設定値ＶｐｐＳになると、これが
スタンバイ用レベル検出器１２１ｃにより検出され、ス
タンバイ用発振器１２１ｂ、スタンバイ用昇圧部１２１
ａが動作される。
【００７６】図１４（ａ）は、前記スタンバイ用レベル
検出器１２１ｃの構成を示し、図１４（ｂ）は、前記ア
クティブ用レベル検出器１２０ｃの構成を示している。
図１４（ａ）において、昇圧電圧が供給される出力端Ｏ
ＵＴと接地間には抵抗ｒ１Ｓと抵抗ｒ２Ｓが直列接続さ
れている。これら抵抗ｒ１Ｓと抵抗ｒ２Ｓの接続ノード
は演算増幅器１４２の反転入力端に接続されている。こ
の演算増幅器１４２の非反転入力端には基準電圧Ｖｒｅ
ｆが供給され、出力端から信号ＯＳＣＳＥが出力され
る。
【００７７】図１４（ｂ）において、昇圧電圧が供給さ
れる出力端ＯＵＴと接地間には抵抗ｒ１Ａと抵抗ｒ２Ａ
が直列接続されている。これら抵抗ｒ１Ａと抵抗ｒ２Ａ
の接続ノードは演算増幅器１４３の反転入力端に接続さ
れている。この演算増幅器１４３の非反転入力端には基
準電圧Ｖｒｅｆが供給され、出力端から信号ＯＳＣＡＥ
が出力される。
【００７８】図１４（ａ）に示す抵抗ｒ１Ｓと抵抗ｒ２
Ｓの分割抵抗比（ｒ１Ｓ＋ｒ２Ｓ）／ｒ１Ｓは、図１４
（ｂ）に示す抵抗ｒ１Ａと抵抗ｒ２Ａの分割抵抗比（ｒ
１Ａ＋ｒ２Ａ）／ｒ１Ａより小さく設定されている。こ
のように構成することにより、前記昇圧電圧ＶｐｐＡと
ＶｐｐＳの関係をＶｐｐＳ＜ＶｐｐＡと設定することが
できる。上記設定値の差は起り得る素子の製造ばらつき
が考慮されており、素子の製造ばらつきが発生した場合
においても、二つの電圧値の大小関係が変わらないよう
に設定される。
【００７９】図１５（ａ）は、図１４（ａ）に示す抵抗
ｒ１Ｓと抵抗ｒ２ＳをＰＭＯＳトランジスタ１５０ａ
と、ＰＭＯＳトランジスタ１５０ｂ〜１５０ｅとにより
構成し、図１５（ｂ）は、図１４（ｂ）に示す抵抗ｒ１
Ａと抵抗ｒ２ＡをＰＭＯＳトランジスタ１５１ａと、Ｐ
ＭＯＳトランジスタ１５１ｂ〜１５１ｆとにより構成し
ている。このような構成としても図１４（ａ）、図１４
（ｂ）に示す構成と同様に昇圧電圧ＶｐｐＡとＶｐｐＳ
の関係をＶｐｐＳ＜ＶｐｐＡと設定できる。
【００８０】図１６（ａ）、図１６（ｂ）は、図１５
（ａ）、図１５（ｂ）に示す構成をさらに変形したもの
であり、トランジスタの数、及び導電型を変えている。
すなわち、図１６（ａ）は、図１４（ａ）に示す抵抗ｒ
１Ｓと抵抗ｒ２ＳをＰＭＯＳトランジスタ１６０ａと、
ＰＭＯＳトランジスタ１６０ｂ、１６０ｃとにより構成
している。図１６（ｂ）は、図１４（ｂ）に示す抵抗ｒ
１Ａと抵抗ｒ２ＡをＰＭＯＳトランジスタ１６１ａと、
ＮＭＯＳトランジスタ１６１ｂ、ＰＭＯＳトランジスタ
１６１ｃ、１６１ｄとにより構成している。このような
構成としても図１４（ａ）、図１４（ｂ）に示す構成と
同様に、昇圧電圧ＶｐｐＡとＶｐｐＳの関係をＶｐｐＳ
＜ＶｐｐＡと設定することができる。
【００８１】図１７は、本発明の第６の実施例を示すも
のであり、負電圧を発生するポンプ回路、すなわち降圧
回路の例を示している。図１７は図１に示す回路を変形
したものであり、図１と同一部分には同一符号を付し、
異なる部分についてのみ説明する。
【００８２】アクティブ用降圧回路２９ａにおいて、出
力端ＯＵＴと接地端子の相互間には、ＰＭＯＳトランジ
スタＰ１１、Ｐ１２が直列接続されている。このトラン
ジスタＰ１１のゲートはインバータ回路Ｉ１６を介して
レベル検出器ＬＤ１を構成する演算増幅器ＯＰ１の出力
端に接続されている。トランジスタＰ１２のゲートは、
トランジスタＰ１１、Ｐ１２の接続ノードＣＮ１に接続
されている。この接続ノードＣＮ１には、キャパシタＣ
１１、インバータ回路Ｉ１２を介して発振器ＯＳＣ１の
出力端が接続されている。リセット信号発生回路ＲＴＳ
の出力端はキャパシタＣ３を介してＰＭＯＳトランジス
タＰ１３のゲートに接続されている。このトランジスタ
Ｐ１３の電流通路の一端は接地され、他端は前記接続ノ
ードＣＮ１に接続されている。さらに、前記トランジス
タＰ１３のゲートにはＰＭＯＳトランジスタＰ１４の電
流通路の一端が接続されている。このトランジスタの電
流通路の他端、ゲート及び基板は接地されている。
【００８３】前記レベル検出器ＬＤ１において、ＰＭＯ
ＳトランジスタＰ１５の電流通路の一端は電圧Ｖｄｄが
供給される端子１５に接続されている。この電圧Ｖｄｄ
は電源電圧Ｖｃｃに依存しない電圧であり、例えばＶｃ
ｃより低くい電圧である。このトランジスタＰ１５のゲ
ートには、インバータ回路Ｉ１７及びレベル変換回路２
９ｃを介してアクティブ信号ＡＣＴが供給されている。
このトランジスタＰ１５の電流通路の他端は抵抗Ｒ１
１、Ｒ１２を介して前記出力端ＯＵＴに接続されてい
る。前記抵抗Ｒ１１、Ｒ１２の接続ノードは前記演算増
幅器ＯＰ１の非反転入力端に接続され、反転入力端には
基準電圧Ｖｒｅｆが供給されている。
【００８４】一方、スタンバイ用降圧回路２９ｂにおい
て、出力端ＯＵＴと接地端子の相互間には、ＰＭＯＳト
ランジスタＰ２１、Ｐ２２が直列接続されている。この
トランジスタＰ２１のゲートはインバータ回路Ｉ２４を
介してレベル検出器ＬＤ２を構成する演算増幅器ＯＰ２
の出力端に接続されている。トランジスタＰ２２のゲー
トは、トランジスタＰ２１、Ｐ２２の接続ノードＣＮ２
１に接続されている。この接続ノードＣＮ２１には、キ
ャパシタＣ２１、インバータ回路Ｉ２１を介して発振器
ＯＳＣ２の出力端が接続されている。前記レベル検出器
ＬＤ２において、前記出力端ＯＵＴと電圧Ｖｄｄが供給
される電源端子１６の相互間には抵抗Ｒ２１、Ｒ２２が
直列接続されている。これら抵抗Ｒ２１、Ｒ２２の接続
ノードは前記演算増幅器ＯＰ２の非反転入力端に接続さ
れ、反転入力端には基準電圧Ｖｒｅｆが供給されてい
る。前記ＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ１
４、Ｐ２１、Ｐ２２は閾値電圧が０Ｖのトランジスタで
ある。
【００８５】図１７に示す回路の動作は、基本的に図１
に示す回路の動作と同様である。すなわち、スタンバイ
用降圧回路２９ｂは、スタンバイ時及びアクティブ時に
よらず常に動作し続けている。このため、発振器ＯＳＣ
２の出力信号に応じてキャパシタＣ２１が降圧され、Ｐ
ＭＯＳトランジスタＮ２２を介して出力端ＯＵＴに電源
電圧Ｖｃｃより低い負電圧Ｖｂｂが供給される。
【００８６】上記状態において、データの読み出し動作
モード時に、アドレス信号ＡＤＤが切り替わると、図示
せぬアドレス遷移検出回路によりアドレスの切り替わり
が検出され、このアドレス遷移検出回路から図４に示す
ように、パルス信号ＡＴＤが出力される。このパルス信
号ＡＴＤに応じて、アクティブ信号ＡＣＴがハイレベル
となると、インバータ回路Ｉ１１、ＮＭＯＳトランジス
タＮ１５を介してリセット信号発生回路ＲＳＴが動作さ
れ、リセット信号ＲＳＴＰＭＰＢが発生される。このリ
セット信号ＲＳＴＰＭＰＢはキャパシタＣ３を介してＰ
ＭＯＳトランジスタＰ１３のゲートに供給される。この
ため、ＰＭＯＳトランジスタＰ１３がオンし、ＰＭＯＳ
トランジスタＰ１１とＰ１２の接続ノードＣＮ１が負電
圧Ｖｂｂから接地電位にリセットされる。また、発振器
ＯＳＣ１の動作に伴い、キャパシタＣ１１を介して接続
ノードＣＮ１が降圧される。このため、出力端ＯＵＴか
ら電源電圧より低い負電圧Ｖｂｂが出力される。この電
圧Ｖｂｂは抵抗Ｒ１１、Ｒ１２により検出され、演算増
幅器ＯＰ１において、基準電圧Ｖｒｅｆと比較される。
この比較結果に応じて発振器ＯＳＣ１の動作が制御さ
れ、負電圧Ｖｂｂが保持される。
【００８７】上記第６の実施例によれば、負電圧Ｖｂｂ
を生成することができる。しかも、スタンバイ状態から
アクティブ状態に切り替わった場合、接続ノードＣＮ１
がリセット回路ＲＳＴ及びＰＭＯＳトランジスタＰ１３
により接地電位にリセットされる。このため、降圧動作
開始時に定常状態に近い状態から動作できるため、動作
効率を向上できる利点を有している。
【００８８】尚、図５に示す回路により負電圧Ｖｂｂを
発生する場合は次のように構成すればよい。すなわち、
ＮＭＯＳトランジスタをＰＭＯＳトランジスタに変更
し、電源電圧Ｖｃｃを接地電圧０Ｖとすればよい。
【００８９】図１８は、本発明の第７の実施例を示すも
のであり、降圧回路の例を示している。この降圧回路
は、図７に示す回路を変形したものである。
【００９０】出力端ＯＵＴと接地の相互間にはＮＭＯＳ
トランジスタ１８１ａが接続されている。信号φ４の入
力端と前記出力端ＯＵＴの相互間にはインバータ回路Ｉ
１８１ｂ、キャパシタＣ１８２、ＮＭＯＳトランジスタ
１８１ｃ、キャパシタＣ１８１が直列接続されている。
前記ＮＭＯＳトランジスタ１８１ｃのゲートには信号φ
２が供給されている。このＮＭＯＳトランジスタ１８１
ｃとキャパシタＣ１８１との接続ノードＶ１と接地間に
はＰＭＯＳトランジスタ１８１ｄが接続されている。こ
のＰＭＯＳトランジスタ１８１ｄのゲートにはキャパシ
タリセット信号φ１が供給されている。前記キャパシタ
Ｃ１８２とＮＭＯＳトランジスタ１８１ｃとの接続ノー
ドＶ２と接地間にはＮＭＯＳトランジスタ１８１ｅが接
続されている。このＮＭＯＳトランジスタ１８１ｅのゲ
ートは前記ＮＭＯＳトランジスタ１８１ａのゲートに接
続されている。前記信号φ１はインバータ回路１８１ｆ
を介してレベル変換回路１８１ｇに供給される。このレ
ベル変換回路１８１ｇを構成するＮＭＯＳトランジスタ
１８１ｈ、１８１ｉの電流通路の一端は前記出力端ＯＵ
Ｔに接続されている。これらトランジスタ１８１ｈ、１
８１ｉの電流通路の他端とゲートはＰＭＯＳトランジス
タ１８１ｊ、１８１ｋの電流通路の一端に接続されてい
る。これらトランジスタ１８１ｊ、１８１ｋの電流通路
の他端には電源電圧Ｖｃｃが供給されている。このレベ
ル変換回路１８１ｇの出力端としてのトランジスタ１８
１ｉと１８１ｋの接続ノードは前記トランジスタ１８１
ａのゲート及びトランジスタ１８１ｅのゲートに接続さ
れている。
【００９１】上記回路の動作は基本的に図７に示す回路
と同様である。図１９に示すように、キャパシタリセッ
ト信号φ１、信号φ２、φ３はローレベルであり、トラ
ンジスタ１８１ａ、１８１ｅ、１８１ｄはオン、トラン
ジスタ１８１ｃはオフとなっている。このため、出力端
ＯＵＴ及び接続ノードＶ２はそれぞれ０Ｖとなり、接続
ノードＶ１は電源電圧Ｖｃｃに充電される。
【００９２】この状態において、アドレス遷移検出回路
から出力されるパルス信号ＡＴＤに応じてキャパシタリ
セット信号φ１がハイレベルとされる。この信号φ１に
応じて、トランジスタ１８１ａ、１８１ｄ、１８１ｅが
オフとされる。この後、信号φ２がハイレベルとなる
と、トランジスタ１８１ｃがオンとされ、キャパシタＣ
１８１とＣ１８２が接続される。このため、出力端ＯＵ
Ｔの電位が若干低下する。この後、信号φ３がハイレベ
ルとされると、出力端ＯＵＴの電圧はＶｂｂに降圧され
る。このように、二つのキャパシタＣ１８１、Ｃ１８２
を直列接続することにより、電圧ゲインを示す定数−α
を−２以上にすることが可能である。このため、低電源
電圧においても瞬時に昇圧電圧Ｖｂｂ（＝−αＶｃｃ）
を発生させることができる。この後、信号φ３、φ２、
φ１の順にローレベルとされると、上記と逆の動作によ
り出力端ＯＵＴの電位が０Ｖとされる。
【００９３】第７の実施例によれば、電源電圧を降圧す
ることにより負電圧Ｖｂｂを発生することができる。
【００９４】尚、図１８において、インバータ回路１８
１ｂには信号φ３を供給したが、これに限定されるもの
ではなく、例えば信号φ２を供給することも可能であ
る。信号φ２を用いた場合、図１９に破線で示すよう
に、信号φ２に応じて出力端ＯＵＴから出力される負電
圧Ｖｂｂを制御できる。したがって、高速動作が可能で
ある。しかも、信号数を削減できるため、制御を容易化
できる利点を有している。
【００９５】図２０、図２１は、本発明の第８の実施例
を示すものであり、降圧回路の例を示している。この実
施例は図９に示す回路を変形したものである。図２０に
おいて、出力端ＯＵＴと接地間にはＰＭＯＳトランジス
タ２０１ａが接続されている。このトランジスタ２０１
ａのゲートには信号φＰ２が供給されている。信号φＰ
３の入力端と前記出力端ＯＵＴの相互間にはインバータ
回路Ｉ２０１、キャパシタＣ２０３、ＮＭＯＳトランジ
スタ２０１ｃ、キャパシタＣ２０２、ＮＭＯＳトランジ
スタ２０１ｂ、キャパシタＣ２０１が直列接続されてい
る。前記ＮＭＯＳトランジスタ２０１ｂ、２０１ｃのゲ
ートには、電源電圧Ｖｃｃレベルの信号φＰ２が供給さ
れている。ＮＭＯＳトランジスタ２０１ｂの基板は前記
キャパシタＣ２０２とＮＭＯＳトランジスタ２０１ｂと
の接続ノードＶ２に接続され、ＮＭＯＳトランジスタ２
０１ｃの基板はキャパシタＣ２０３とＮＭＯＳトランジ
スタ２０１ｃとの接続ノードＶ４に接続されている。
【００９６】ＮＭＯＳトランジスタ２０１ｂとキャパシ
タＣ２０１との接続ノードＶ１と電源電圧Ｖｃｃが供給
される端子の相互間にはＰＭＯＳトランジスタ２０１ｄ
が接続されている。前記ＮＭＯＳトランジスタ２０１ｃ
とキャパシタＣ２０２との接続ノードＶ３と電源電圧Ｖ
ｃｃが供給される端子の相互間にはＰＭＯＳトランジス
タ２０１ｅが接続されている。これらＰＭＯＳトランジ
スタ２０１ｄ、２０１ｅのゲートにはキャパシタリセッ
ト信号φＰ１が供給されている。
【００９７】前記接続ノードＶ２と接地間にはデプレシ
ョンタイプのＰＭＯＳトランジスタ２０１ｆが接続され
ている。前記接続ノードＶ４と接地間にはデプレション
タイプのＰＭＯＳトランジスタ２０１ｇが接続されてい
る。これらＰＭＯＳトランジスタ２０１ｆ、２０１ｇの
ゲートにはキャパシタリセット信号φＰ１が供給されて
いる。
【００９８】図２１を参照して図２０に示す回路の動作
について説明する。スタンバイ時、信号φ１、φ２、φ
３は０Ｖであり、ＰＭＯＳトランジスタ２０１ａ、２０
１ｄ、２０１ｅ、２０１ｆ、２０１ｇはオンとなってお
り、ＮＭＯＳトランジスタ２０１ｂ、２０１ｃはオフと
なっている。このため、出力端ＯＵＴはトランジスタ２
０１ａを介して接地されている。また、接続ノードＶ
１、Ｖ３はトランジスタ２０１ｄ、２０１ｅを介して電
源電圧Ｖｃｃに充電され、接続ノードＶ２、Ｖ４はトラ
ンジスタ２０１ｆ、２０１ｇを介して接地されている。
【００９９】上記状態において、パルス信号ＡＴＤが出
力されると、このパルス信号ＡＴＤに応じて、信号φ
１、φ２、φ３が順次ハイレベルとなる。このため、先
ず、信号φ１に応じてトランジスタ２０１ｄ、２０１
ｅ、２０１ｆ、２０１ｇがオフとされ、この後、信号φ
２に応じて、トランジスタ２０１ａがオフ、トランジス
タ２０１ｂ、２０１ｃがオンとされる。このため、キャ
パシタＣ２０１、Ｃ２０２、Ｃ２０３がトランジスタ２
０１ｂ、２０１ｃを介して直列接続される。このため、
出力端ＯＵＴの電圧は０Ｖより若干低下する。この状態
で信号φ３がハイレベルになると、出力端ＯＵＴの電圧
はＶｂｂに降圧される。このように、三つのキャパシタ
Ｃ２０１、Ｃ２０２、Ｃ２０３を直列接続することによ
り、電圧ゲインを示す定数−αを−３以上にすることが
可能である。このため、一層低電源電圧においても瞬時
に昇圧電圧Ｖｂｂ（＝−αＶｃｃ）を発生させることが
できる。この後、信号φ３、φ２、φ１の順にハイレベ
ルとされると、上記と逆の動作により出力端ＯＵＴの電
位が０Ｖとされる。
【０１００】第８の実施例によれば、電源電圧を降圧す
ることにより負電圧Ｖｂｂを発生することができる。
【０１０１】尚、図２０において、インバータ回路Ｉ２
０１を信号φ３に代えて信号φ２により制御することも
可能である。信号φ２を用いた場合、図２１に破線で示
すように、信号φ２に応じて出力端ＯＵＴから出力され
る負電圧Ｖｂｂを制御ができる。したがって、高速動作
が可能である。しかも、信号数を削減できるため、制御
を容易化できる利点を有している。
【０１０２】また、本発明は、昇圧回路や降圧回路を有
するＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ、ＤＲＡ
Ｍ、ＳＲＡＭ、強誘電体メモリなどの書込み可能な半導
体メモリだけでなく、昇圧回路や降圧回路を有する読み
出し専用メモリや昇圧回路を有するアナログ集積回路
等、昇圧回路や降圧回路を有する半導体装置全般へ適用
することが可能である。
【０１０３】その他、本発明は上記実施例に限定される
ものではなく、発明の要旨を変えない範囲で種々変形実
施可能なことは勿論である。
【０１０４】
【発明の効果】以上、詳述したように本発明によれば、
電源電圧が低下した場合においても、所定の出力電圧を
得ることが可能なポンプ回路を有する半導体装置を提供
できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る昇圧回路を示す回
路図。
【図２】本発明が適用される半導体装置の一例を示す構
成図。
【図３】図２に示すローデコーダの一例を示す回路図。
【図４】図１及び図３の動作を示す図。
【図５】本発明の第２の実施例を示すものであり、昇圧
回路を示す回路図。
【図６】図５の動作を示す波形図。
【図７】本発明の第３の実施例を示すものであり、昇圧
回路を示す回路図。
【図８】図７の動作を示す波形図。
【図９】本発明の第４の実施例を示すものであり、昇圧
回路を示す回路図。
【図１０】電圧発生回路の一例を示す回路図。
【図１１】図９、図１０の動作を示す波形図。
【図１２】本発明の第５の実施例を示すものであり、昇
圧回路を示す構成図。
【図１３】図１２の動作を示す波形図。
【図１４】図１４（ａ）は、スタンバイ用レベル検出器
の構成を示す回路図、図１４（ｂ）はアクティブ用レベ
ル検出器の構成を示す回路図。
【図１５】図１５（ａ）は、図１４（ａ）の変形例を示
す回路図、図１５（ｂ）は図１４（ｂ）の変形例を示す
回路図。
【図１６】図１６（ａ）は、図１４（ａ）の変形例を示
す回路図、図１６（ｂ）は図１４（ｂ）の変形例を示す
回路図。
【図１７】本発明の第６の実施例を示すものであり、降
圧回路を示す回路図。
【図１８】本発明の第７の実施例を示すものであり、降
圧回路を示す回路図。
【図１９】図１８の動作を示す波形図。
【図２０】本発明の第８の実施例を示すものであり、降
圧回路を示す構成図。
【図２１】図２０の動作を示す波形図。
【図２２】従来の昇圧回路の構成を示す回路図。
【図２３】図２２の動作を示す波形図。
【図２４】従来の他の昇圧回路の構成を示す回路図。
【図２５】図２４の動作を示す波形図。
【符号の説明】
２１…半導体記憶装置、 ２６…ロウデコーダ、 ２９…昇圧回路、 ２９ａ…アクティブ用昇圧回路、 ２９ｂ…スタンバイ用昇圧回路、 ＯＳＣ１、ＯＳＣ２…発振器、 ＲＳＴ…リセット信号発生回路、 Ｎ１１〜Ｎ１３、Ｎ１６、５１ａ〜５１ｋ…ＮＭＯＳト
ランジスタ、 ７１ａ〜７１ｅ、９１ａ〜９１ｇ…ＮＭＯＳトランジス
タ、 １８１ａ、１８１ｃ、１８１ｅ、２０１ｂ、２０１ｃ…
ＮＭＯＳトランジスタ、 Ｐ１１〜Ｐ１９、Ｐ２１、Ｐ２２…ＰＭＯＳトランジス
タ、 １８１ｄ、２０１ａ、２０１ｄ〜２０１ｇ…ＰＭＯＳト
ランジスタ、 Ｃ１１、Ｃ１２、Ｃ２１、Ｃ２２、…キャパシタ、 Ｃ５１〜Ｃ５３、Ｃ７１、Ｃ７２…キャパシタ、 Ｃ９１〜Ｃ９３…キャパシタ、 Ｃ１８１、Ｃ１８２、Ｃ２０１〜Ｃ２０３…キャパシ
タ、 １２０ａ…アクティブ用昇圧部、 １２０ｂ…アクティブ用発振器、 １２０ｃ…アクティブ用レベル検出器、 １２１ａ…スタンバイ用昇圧部、 １２１ｂ…スタンバイ用発振器、 １２１ｃ…スタンバイ用レベル検出器。

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 第１の電圧が供給される電圧供給ノード
    と出力端子の相互間に直列接続され、前記出力端子に前
    記第１の電圧と異なる第２の電圧を出力する複数のスイ
    ッチ素子と、 第１、第２の端子を有し、前記第１の端子が前記スイッ
    チ素子の少なくとも１つの接続ノードに接続された少な
    くとも１つのキャパシタと、 前記キャパシタの第２の端子に接続され、制御信号が第
    １の論理のとき駆動信号を発生し、前記制御信号が第２
    の論理のとき前記駆動信号の発生を停止する信号発生器
    と、 前記少なくとも１つの接続ノードに接続され、前記制御
    信号が第２の論理から前記第１の論理に変化するとき、
    前記接続ノードの電圧を前記第２の電圧と異なる第３の
    電圧にリセットするリセット回路とを具備することを特
    徴とするポンプ回路を有する半導体装置。
  2. 【請求項２】 前記第３の電圧は、前記第１の電圧と等
    しいことを特徴とする請求項１記載のポンプ回路を有す
    る半導体装置。
  3. 【請求項３】 前記第３の電圧は、少なくとも１つの前
    記ＭＯＳトランジスタの閾値電圧分だけ、前記第２の電
    圧と異なる電圧であることを特徴とする請求項１記載の
    ポンプ回路を有する半導体装置。
  4. 【請求項４】 前記出力端子と前記信号発生器との相互
    間に接続され、前記出力端子から出力される第２の電圧
    のレベルを検出し、このレベルが基準電圧より低い場
    合、前記信号発生器を活性化するための信号を発生する
    検出器をさらに具備することを特徴とする請求項１記載
    のポンプ回路を有する半導体装置。
  5. 【請求項５】 出力端子が前記出力端子に接続され、前
    記制御信号が前記第２の論理のとき、前記第２の電圧を
    発生するスタンバイ用のポンプ回路をさらに具備するこ
    とを特徴とする請求項１記載のポンプ回路を有する半導
    体装置。
  6. 【請求項６】 第１、第２の端子を有し、前記第１の端
    子が出力端子に接続された第１のキャパシタと、 第３、第４の端子を有し、アクティブ時に前記第３の端
    子に第１の信号が供給される第２のキャパシタと、 前記第１のキャパシタの第２の端子に接続され、スタン
    バイ時に前記第２の端子を第１の電圧にリセットする第
    １のリセット回路と、 前記第２のキャパシタの第４の端子に接続され、スタン
    バイ時に前記第４の端子を前記第１の電圧と異なる第２
    の電圧にリセットする第２のリセット回路と、 前記第１のキャパシタの第２の端子と第２のキャパシタ
    の第４の端子に接続され、前記スタンバイ時に前記第１
    のキャパシタと第２のキャパシタとを非接続とし、アク
    ティブ時に前記第１のキャパシタと第２のキャパシタを
    接続するスイッチ素子とを具備することを特徴とするポ
    ンプ回路を有する半導体装置。
  7. 【請求項７】 前記第１の信号、前記第１のリセット回
    路を制御する第２の信号、前記スイッチ素子を制御する
    第３の信号、及び前記第２のリセット回路を制御する第
    ４の信号を発生し、前記スタンバイ時に前記第１、第３
    の信号を非活性とした後、前記第２、第４の信号を活性
    化し、アクティブ時に前記第２、第４の信号を非活性と
    した後、前記第１、第２の信号を活性化する制御回路を
    さらに具備することを特徴とする請求項６記載のポンプ
    回路を有する半導体装置。
  8. 【請求項８】 入力信号が第１の論理及び第２の論理の
    両方で動作し、第１の電圧を昇圧して第１の昇圧電圧を
    生成し出力端子から出力する第１の昇圧回路と、 出力端子が前記第１の昇圧回路の出力端子に接続され、
    前記入力信号が第１の論理のとき前記第１の電圧を昇圧
    して第２の昇圧電圧を生成して前記出力端子から出力
    し、前記入力信号が第２の論理のとき昇圧動作を停止す
    る第２の昇圧回路と、 前記第２の昇圧回路に設けられ、第２の昇圧回路が昇圧
    動作を停止しているとき、前記第１の昇圧回路から出力
    される前記第１の昇圧電圧が供給される少なくとも一つ
    の内部ノードに接続され、前記入力信号が第２の論理か
    ら第１の論理に変化するとき、前記少なくとも一つの内
    部ノードを前記第１の昇圧電圧より低い所定の電圧にリ
    セットするリセット回路とを具備することを特徴とする
    ポンプ回路を有する半導体装置。
  9. 【請求項９】 前記第１の昇圧回路は、 電源供給端子と前記出力端子の相互間に直列接続された
    複数の第１のトランジスタと、 第１、第２の端子を有し、前記第１の端子が前記第１の
    トランジスタの接続ノードに接続された少なくとも１つ
    の第１のキャパシタと、 前記第１のキャパシタの第２の端子に信号を供給する第
    １の発振器と、 前記出力端子と前記第１の発振器の相互間に接続され、
    前記出力端子から出力される前記第１の昇圧電圧のレベ
    ルを検出し、この検出したレベルが所定値より低い場
    合、前記第１の発振器を駆動するための信号を発生し、
    前記第１の発振器に供給する第１の検出器とを具備する
    ことを特徴とする請求項８記載のポンプ回路を有する半
    導体装置。
  10. 【請求項１０】 前記第２の昇圧回路は、 電源供給端子と前記出力端子の相互間に直列接続された
    複数の第２のトランジスタと、 第１、第２の端子を有し、前記第１の端子が前記第２の
    トランジスタの接続ノードに接続された少なくとも１つ
    の第２のキャパシタと、 前記第２のキャパシタの第２の端子に信号を供給する第
    ２の発振器と、 前記出力端子と前記第２の発振器の相互間に接続され、
    前記入力信号が第１の論理のとき、前記出力端子から出
    力される前記第２の昇圧電圧のレベルを検出し、この検
    出したレベルが所定値より低い場合、前記第２の発振器
    を活性化するための活性信号を発生し、前記第２の発振
    器に供給する第２の検出器とを具備することを特徴とす
    る請求項８記載のポンプ回路を有する半導体装置。
  11. 【請求項１１】 前記リセット回路は、 前記第２の検出器から出力される活性信号に信号に応じ
    てリセット信号を発生するリセット信号発生回路と、 電流通路の一端が前記少なくとも一つの内部ノードに接
    続され、他端に前記第１の電圧が供給され、ゲートに前
    記リセット信号発生回路からのリセット信号が供給さ
    れ、前記リセット信号に応じてオンとされ、前記少なく
    とも一つの内部ノードを前記第１の電圧にリセットする
    第３のトランジスタとを具備することを特徴とする請求
    項１０記載のポンプ回路を有する半導体装置。
  12. 【請求項１２】 第１の信号を発振する第１の発振器
    と、 前記第１の発振器から供給される前記第１の信号に応じ
    て第１の電圧を昇圧して第１の昇圧電圧を生成し、この
    第１の昇圧電圧を前記出力端子から出力する第１の昇圧
    回路と、 前記出力端子に接続され、この出力端子の電位が所定値
    より低い場合、前記第１の発振器を活性化するための信
    号発生する第１の検出器と、 第２の信号を発振する第２の発振器と、 前記第２の発振器から供給される前記第２の信号に応じ
    て前記第１の電圧を昇圧して第２の昇圧電圧を生成し、
    この第２の昇圧電圧を前記出力端子から出力する第２の
    昇圧回路と、 前記出力端子に接続され、入力信号が第１の論理のと
    き、前記出力端子の電位を検出し、この検出した電位が
    所定値より低い場合、前記第２の発振器を活性化するた
    めの信号発生する第２の検出器とを具備することを特徴
    とするポンプ回路を有する半導体装置。
  13. 【請求項１３】 前記第１の検出器は、前記出力端子か
    ら出力される第１の昇圧電圧を分圧する第１の抵抗分割
    回路と、前記第１の抵抗分割回路により分割された電圧
    と基準電圧とを比較する第１の比較器とを有し、前記第
    ２の検出器は、分割比が前記第１の抵抗分割回路の分割
    比より小さく設定され、前記出力端子から出力される第
    ２の昇圧電圧を分圧する第２の抵抗分割回路と、この第
    ２の抵抗分割回路により分割された電圧と基準電圧とを
    比較する第２の比較器とを有することを特徴とする請求
    項９又は１２記載のポンプ回路を有する半導体装置。
  14. 【請求項１４】 第１、第２の端子を有し、前記第１の
    端子が出力端子に接続された第１のキャパシタと、 第３、第４の端子を有し、前記第３の端子に第１の信号
    が供給された第２のキャパシタと、 第５、第６の端子を有し、前記第１、第２のキャパシタ
    の相互間に挿入接続される第３のキャパシタと、 前記出力端子と第１の電圧が供給される端子との相互間
    に接続され、第２の信号が第１の論理のとき前記出力端
    子に前記第１の電圧を供給する第１のスイッチ回路と、 第１、第２のノードを有し、前記第１のノードが前記第
    １のキャパシタの第２の端子に接続され、前記第２のノ
    ードが前記第３のキャパシタの第５の端子に接続され、
    前記第１、第２のノードの電位をリセットする第１のリ
    セット回路と、第３、第４のノードを有し、前記第３の
    ノードが前記第３のキャパシタの第６の端子に接続さ
    れ、前記第４のノードが前記第２のキャパシタの第４の
    端子に接続され、前記第３、第４のノードの電位をリセ
    ットする第２のリセット回路とを有し、 前記第１のリセット回路は、 前記第１、第２のノードの相互間に接続され、第３の信
    号が第２の論理のとき、第１、第２のノードをショート
    する第２のスイッチ回路と、 前記第１のノードと前記第１の電圧と異なる第２の電圧
    が供給される端子との相互間に接続され、第４の信号が
    前記第１の論理のとき、前記第１のノードの電位を前記
    第２の電圧にリセットする第３のスイッチ回路と、 前記第２のノードと前記第１の電圧が供給される端子の
    相互間に接続され、前記第２の信号が前記第１の論理の
    とき、前記第２のノードの電位を前記第１の電圧にリセ
    ットする第４のスイッチ回路とを有し、 前記第２のリセット回路は、 前記第３、第４のノードの相互間に接続され、前記第３
    の信号が第２の論理のとき第３、第４のノードをショー
    トする第５のスイッチ回路と、 前記第３のノードと前記第２の電圧が供給される端子と
    の相互間に接続され、第４の信号が前記第１の論理のと
    き、前記第３のノードの電位を前記第２の電圧にリセッ
    トする第６のスイッチ回路と、 前記第４のノードと前記第１の電圧が供給される端子の
    相互間に接続され、前記第２の信号が前記第１の論理の
    とき、前記第４のノードの電位を前記第１の電圧にリセ
    ットする第７のスイッチ回路とを具備することを特徴と
    するポンプ回路を有する半導体装置。
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