KR100518545B1 - 고전압 스트레스를 감소시킬 수 있는 승압전압 발생회로및 승압전압 발생방법 - Google Patents

고전압 스트레스를 감소시킬 수 있는 승압전압 발생회로및 승압전압 발생방법 Download PDF

Info

Publication number
KR100518545B1
KR100518545B1 KR10-2002-0078383A KR20020078383A KR100518545B1 KR 100518545 B1 KR100518545 B1 KR 100518545B1 KR 20020078383 A KR20020078383 A KR 20020078383A KR 100518545 B1 KR100518545 B1 KR 100518545B1
Authority
KR
South Korea
Prior art keywords
boosting
level
voltage
control signal
external power
Prior art date
Application number
KR10-2002-0078383A
Other languages
English (en)
Other versions
KR20040050530A (ko
Inventor
이승훈
심재윤
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2002-0078383A priority Critical patent/KR100518545B1/ko
Priority to US10/732,826 priority patent/US7102423B2/en
Publication of KR20040050530A publication Critical patent/KR20040050530A/ko
Application granted granted Critical
Publication of KR100518545B1 publication Critical patent/KR100518545B1/ko

Links

Classifications

    • HELECTRICITY
    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02MAPPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00Conversion of dc power input into dc power output
    • H02M3/02Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/06Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
    • H02M3/07Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/14Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)
  • Dram (AREA)

Abstract

외부 전원전압의 레벨이 높을 때에 야기되는 고전압 스트레스에 의한 드라이버 트랜지스터의 열화를 완화할 수 있는 승압전압 발생회로 및 승압전압 발생방법이 개시된다. 상기 승압전압 발생회로는, 구동노드에 연결되는 첫 번째 부스팅 커패시터와 부스팅 전압이 출력되는 마지막 번째 부스팅 커패시터를 포함하는 복수개의 부스팅 커패시터들, 및 제어신호에 응답하여 상기 부스팅 커패시터들을 직렬로 연결하는 복수개의 스위치들을 구비하고, 소정의 부스팅 레벨 조절신호의 논리상태에 따라 상기 구동노드의 레벨이 조절되어 상기 부스팅 전압의 레벨이 증가 또는 감소되는 것을 특징으로 한다. 상기 부스팅 레벨 조절신호는 상기 외부 전원전압의 레벨에 따라 그 논리상태가 결정되며 외부 전원전압 검출기에 의해 발생된다.

Description

고전압 스트레스를 감소시킬 수 있는 승압전압 발생회로 및 승압전압 발생방법{Boosting voltage generating circuit and method capable of reducing high voltage stress}
본 발명은 반도체장치에 관한 것으로, 특히 외부에서 인가되는 외부 전원전압보다 높은 승압전압을 발생하는 승압전압 발생회로 및 승압전압 발생방법에 관한 것이다.
반도체장치, 특히 반도체 메모리장치에서는 메모리셀을 액세스하기 위해 외부 전원전압보다 높은 승압전압이 사용된다. 승압전압은 외부 전원전압에 의해 부스팅(Boosting) 원리를 이용하여 발생되고 이러한 승압전압을 발생시키는 회로를 일반적으로 펌핑(Pumping) 회로라 한다.
반도체 메모리장치에서 펌핑 회로는 내부의 특정 노드를 고전압으로 부스팅하여 이 부스팅된 전압을 드라이버 트랜지스터를 경유하여 여러곳으로 전달한다. 따라서 드라이버 트랜지스터에는 강한 고전압 스트레스가 인가되며 이로 인하여 드라이버 트랜지스터가 열화될 수 있다. 이러한 현상은 외부 전원전압의 레벨이 올라갈수록 심화된다.
최근에는 동작전압, 즉 외부 전원전압이 낮아짐에 따라 펌핑 효율을 충족시키기 위해 펌핑 회로의 부스팅 스테이지를 여러단으로 증가시키는 추세이므로 상기와 같은 스트레스 문제는 더욱 심각해지고 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 고전압 스트레스에 의한 드라이버 트랜지스터의 열화를 완화할 수 있는 승압전압 발생회로를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 고전압 스트레스에 의한 드라이버 트랜지스터의 열화를 완화할 수 있는 승압전압 발생방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 승압전압 발생회로는, 구동노드에 연결되는 첫 번째 부스팅 커패시터와 부스팅 전압이 출력되는 마지막 번째 부스팅 커패시터를 포함하는 복수개의 부스팅 커패시터들, 및 제어신호에 응답하여 상기 부스팅 커패시터들을 직렬로 연결하는 복수개의 스위치들을 구비하고, 소정의 부스팅 레벨 조절신호의 논리상태에 따라 상기 구동노드의 레벨이 조절되어 상기 부스팅 전압의 레벨이 증가 또는 감소되는 것을 특징으로 한다.
바람직한 일실시예에 따르면, 상기 부스팅 레벨 조절신호가 제1논리상태일 때는 상기 구동노드의 상태가 논리"로우" 레벨로부터 외부 전원전압 레벨로 토글하여 상기 부스팅 전압의 레벨이 증가된다. 상기 부스팅 레벨 조절신호가 제2논리상태일 때는 상기 구동노드의 상태가 논리"로우" 레벨로 고정되어 상기 부스팅 전압 레벨이 감소된다.
상기 부스팅 레벨 조절신호는 상기 외부 전원전압의 레벨에 따라 논리"하이" 또는 논리"로우"가 되는 신호이며 상기 부스팅 레벨 조절신호는 상기 외부 전원전압의 레벨을 검출하는 외부 전원전압 검출기에 의해 발생된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 승압전압 발생방법은, 구동노드에 연결되는 첫 번째 부스팅 커패시터와 부스팅 전압이 출력되는 마지막 번째 부스팅 커패시터를 포함하는 복수개의 부스팅 커패시터들, 및 제어신호에 응답하여 상기 부스팅 커패시터들을 직렬로 연결하는 복수개의 스위치들을 구비하는 승압전압 발생회로에서의 승압전압 발생방법에 있어서, 소정의 부스팅 레벨 조절신호가 제1논리상태일 때는 상기 구동노드의 상태를 접지전압 레벨로부터 외부 전원전압 레벨로 토글시켜 상기 부스팅 전압의 레벨을 증가시키는 단계, 및 상기 부스팅 레벨 조절신호가 제2논리상태일 때는 상기 구동노드의 상태를 상기 접지전압 레벨로 고정시켜 상기 부스팅 전압의 레벨을 감소시키는 단계를 구비하는 것을 특징으로 한다.
상기 본 발명에 따른 승압전압 발생방법은, 상기 외부 전원전압의 레벨을 검출하여 상기 외부 전원전압의 레벨이 소정의 기준전압보다 낮을 때에는 상기 부스팅 레벨 조절신호를 상기 제1논리상태로 만드는 단계, 및 상기 외부 전원전압의 레벨을 검출하여 상기 외부 전원전압의 레벨이 상기 소정의 기준전압보다 높을 때에는 상기 부스팅 레벨 조절신호를 상기 제2논리상태로 만드는 단계를 더 구비한다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일실시예에 따른 승압전압 발생회로를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 승압전압 발생회로는, 복수개의 부스팅 커패시터들(C1,C2,C3), 복수개의 스위치들(SW1,SW2), 복수개의 풀다운 트랜지스터들(M1,M2,M3), 복수개의 풀업 트랜지스터들(M4,M5,M6,M7), 드라이버 트랜지스터(M8), 인버터들(I1,I2,I3), 노아게이트(O1), 및 커패시터(C4)를 구비한다.
복수개의 스위치들(SW1,SW2)은 제어신호(미도시)에 응답하여 부스팅 커패시터들(C1,C2,C3)을 직렬로 연결한다. 첫 번째 부스팅 커패시터(C1)의 일단은 구동노드(N1)에 연결되고 마지막 번째 부스팅 커패시터(C3)의 일단(P3)으로부터 부스팅 전압(VBOOST)이 출력된다. 부스팅 전압(VBOOST)은 드라이버 트랜지스터(M8)를 경유하여 전압(VPP)으로서 여러곳으로 전달된다.
특히 본 발명의 일실시예에 따른 승압전압 발생회로에서는 부스팅 레벨 조절신호(BCON)의 논리상태에 따라 구동노드(N1)의 레벨이 조절되어 부스팅 전압(VBOOST)의 레벨이 증가 또는 감소된다. 즉 부스팅 레벨 조절신호(BCON)의 논리상태에 따라 부스팅 스테이지가 가변된다.
부스팅 레벨 조절신호(BCON)는 외부 전원전압(VCC)의 레벨을 검출하는 외부 전원전압 검출기(10)에 의해 발생되고 외부 전원전압(VCC)의 레벨에 따라 논리"하이" 또는 논리"로우"가 된다. 좀더 상세하게는 외부 전원전압 검출기(10)는 외부 전원전압(VCC)의 레벨을 검출하여 외부 전원전압(VCC)의 레벨이 소정의 기준전압보다 낮을 때에는 부스팅 레벨 조절신호(BCON)를 논리"로우"로 만든다. 외부 전원전압(VCC)의 레벨이 소정의 기준전압보다 높을 때에는 외부 전원전압 검출기(10)는 부스팅 레벨 조절신호(BCON)를 논리"하이"로 만든다.
도 2는 부스팅 레벨 조절신호(BCON)가 논리"로우"일 때 도 1의 승압전압 발생회로의 타이밍도를 나타내고, 도 3은 부스팅 레벨 조절신호(BCON)가 논리"하이"일 때 도 1의 승압전압 발생회로의 타이밍도를 나타낸다.
이하 도 2 및 도 3의 타이밍도를 참조하여 본 발명에 따른 승압전압 발생회로의 동작 및 승압전압 발생방법이 상세히 설명된다. 먼저 프리차지 제어신호(PCON)가 논리"로우"일 때 풀다운 트랜지스터들(M1,M2,M3)이 턴온되고 이에 따라 부스팅 커패시터들(C1,C2,C3)의 일단들(N1,N2,N3)이 접지전압(VSS) 레벨로 프리차지된다. 또한 풀업 트랜지스터들(M4,M5,M6,M7)이 턴온되고 이에 따라 부스팅 커패시터들(C1,C2,C3)의 타단들(P1,P2,P3)이 전원전압(VCC) 레벨로 프리차지된다.
이후 프리차지 제어신호(PCON)가 논리"하이"가 되고 이에 따라 풀다운 트랜지스터들(M1,M2,M3) 및 풀업 트랜지스터들(M4,M5,M6,M7)이 턴오프된다. 이때 도 2에 도시된 바와 같이 부스팅 레벨 조절신호(BCON)가 논리"로우"일 때에는 입력신호(IN)가 논리"로우" 레벨로부터 외부 전원전압(VCC) 레벨로 토글할 때 구동노드(N1)의 상태가 논리"로우" 레벨로부터 외부 전원전압 레벨로 토글한다. 이에 따라 부스팅 커패시터(C1)의 부스팅 원리에 의해 노드(P1)는 VCC 프리차지 레벨로부터 2VCC 레벨까지 부스팅된다. 다음에 소정시간(t1) 후에 스위치들(SW1,SW2)이 턴온되면 노드(P2)는 VCC 프리차지 레벨로부터 3VCC 레벨까지 부스팅되고 노드(P3)는 VCC 프리치지 레벨로부터 4VCC 레벨까지 부스팅된다. 즉 부스팅 전압(VBOOST)은 4VCC 레벨이 된다.
도 3에 도시된 바와 같이 부스팅 레벨 조절신호(BCON)가 논리"하이"일 때에는 구동노드(N1)의 상태는 입력신호(IN)와 무관하게 논리"로우" 레벨로 고정된다. 이에 따라 노드(P1)는 VCC 프리차지 레벨을 그대로 유지한다. 그 결과 소정시간(t1) 후에 스위치들(SW1,SW2)이 턴온되면 노드(P2)는 VCC 프라치지 레벨로부터 2VCC 레벨까지 부스팅되고 노드(P3)는 VCC 프라치지 레벨로부터 3VCC 레벨까지 부스팅된다. 즉 부스팅 전압(VBOOST)은 3VCC 레벨이 된다. 다시말해 부스팅 레벨 조절신호(BCON)가 논리"하이"일 때에는 부스팅 레벨 조절신호(BCON)가 논리"로우"일 때에 비하여 부스팅 전압(VBOOST)이 VCC 레벨만큼 감소된다.
이상에서와 같이 본 발명에 따른 승압전압 발생회로에서는, 부스팅 레벨 조절신호(BCON)가 논리"로우"일 때에는 즉 외부 전원전압(VCC)의 레벨이 낮을 때에는 부스팅 스테이지가 증가되어 부스팅 전압(VBOOST)이 4VCC 레벨까지 올라간다. 반면에 부스팅 레벨 조절신호(BCON)가 논리"하이"일 때에는 즉 외부 전원전압(VCC)의 레벨이 높을 때에는 부스팅 스테이지가 감소되어 부스팅 전압(VBOOST)이 3VCC 레벨까지만 올라간다.
이와 같이 외부 전원전압(VCC)의 레벨이 높을 때에는 부스팅 전압(VBOOST)이 3VCC 레벨까지만 올라감으로써 노드(P3)에 연결된 드라이버 트랜지스터(M8)의 열화가 완화된다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 승압전압 발생회로 및 승압전압 발생방법은 외부 전원전압의 레벨이 높을 때에 야기되는 고전압 스트레스에 의한 드라이버 트랜지스터의 열화를 완화할 수 있는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 승압전압 발생회로를 나타내는 도면이다.
도 2는 부스팅 레벨 조절신호가 논리"로우"일 때 도 1의 승압전압 발생회로의 타이밍도를 나타낸다.
도 3은 부스팅 레벨 조절신호가 논리"하이"일 때 도 1의 승압전압 발생회로의 타이밍도를 나타낸다.

Claims (7)

  1. 구동노드에 연결되는 첫 번째 부스팅 커패시터와 부스팅 전압이 출력되는 마지막 번째 부스팅 커패시터를 포함하는 복수개의 부스팅 커패시터들;
    제어신호에 응답하여 상기 부스팅 커패시터들을 직렬로 연결하는 복수개의 스위치들;
    상기 부스팅 커패시터들 각각의 일단에 연결되고 프리차지 제어신호에 응답하여 상기 각각의 일단을 풀다운시키는 복수개의 풀다운 트랜지스터들;
    상기 부스팅 커패시터들 각각의 타단에 연결되고 상기 프리차지 제어신호에 응답하여 상기 각각의 타단을 풀업시키는 복수개의 풀업 트랜지스터들;
    외부 전원전압의 레벨을 검출하여 상기 외부 전원전압의 레벨이 소정의 기준전압보다 낮을 때에는 제1논리상태가 되고 상기 외부 전원전압의 레벨이 상기 소정의 기준전압보다 높을 때에는 제2논리상태가 되는 부스팅 레벨 조절신호를 발생하는 외부 전원전압 검출기; 및
    입력신호에 응답하여, 상기 부스팅 레벨 조절신호가 상기 제1논리상태일 때는 상기 구동노드의 상태를 논리 하이로 만들고 상기 부스팅 레벨 조절신호가 상기 제2논리상태일 때는 상기 구동노드의 상태를 논리 로우로 만드는 논리 게이트를 구비하고,
    상기 구동노드의 상태가 논리 하이가 될 때 상기 부스팅 전압의 레벨이 증가되고 상기 구동노드의 상태가 논리 로우가 될 때는 상기 부스팅 전압의 레벨이 감소되는 것을 특징으로 하는 승압전압 발생회로.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 구동노드에 연결되는 첫 번째 부스팅 커패시터와 부스팅 전압이 출력되는 마지막 번째 부스팅 커패시터를 포함하는 복수개의 부스팅 커패시터들, 제어신호에 응답하여 상기 부스팅 커패시터들을 직렬로 연결하는 복수개의 스위치들, 상기 부스팅 커패시터들 각각의 일단에 연결되고 프리차지 제어신호에 응답하여 상기 각각의 일단을 풀다운시키는 복수개의 풀다운 트랜지스터들, 상기 부스팅 커패시터들 각각의 타단에 연결되고 상기 프리차지 제어신호에 응답하여 상기 각각의 타단을 풀업시키는 복수개의 풀업 트랜지스터들을 구비하는 승압전압 발생회로에서의 승압전압 발생방법에 있어서,
    외부 전원전압의 레벨을 검출하여 상기 외부 전원전압의 레벨이 소정의 기준전압보다 낮을 때에는 부스팅 레벨 조절신호를 제1논리상태로 만드는 단계;
    상기 외부 전원전압의 레벨을 검출하여 상기 외부 전원전압의 레벨이 상기 소정의 기준전압보다 높을 때에는 상기 부스팅 레벨 조절신호를 제2논리상태로 만드는 단계;
    상기 부스팅 레벨 조절신호가 상기 제1논리상태일 때는 상기 구동노드의 상태를 접지전압 레벨로부터 외부 전원전압 레벨로 토글시켜 상기 부스팅 전압의 레벨을 증가시키는 단계; 및
    상기 부스팅 레벨 조절신호가 상기 제2논리상태일 때는 상기 구동노드의 상태를 상기 접지전압 레벨로 고정시켜 상기 부스팅 전압의 레벨을 감소시키는 단계를 구비하는 것을 특징으로 하는 승압전압 발생방법.
  7. 삭제
KR10-2002-0078383A 2002-12-10 2002-12-10 고전압 스트레스를 감소시킬 수 있는 승압전압 발생회로및 승압전압 발생방법 KR100518545B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2002-0078383A KR100518545B1 (ko) 2002-12-10 2002-12-10 고전압 스트레스를 감소시킬 수 있는 승압전압 발생회로및 승압전압 발생방법
US10/732,826 US7102423B2 (en) 2002-12-10 2003-12-09 Voltage boosting circuit and method of generating boosting voltage, capable of alleviating effects of high voltage stress

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0078383A KR100518545B1 (ko) 2002-12-10 2002-12-10 고전압 스트레스를 감소시킬 수 있는 승압전압 발생회로및 승압전압 발생방법

Publications (2)

Publication Number Publication Date
KR20040050530A KR20040050530A (ko) 2004-06-16
KR100518545B1 true KR100518545B1 (ko) 2005-10-04

Family

ID=32985712

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0078383A KR100518545B1 (ko) 2002-12-10 2002-12-10 고전압 스트레스를 감소시킬 수 있는 승압전압 발생회로및 승압전압 발생방법

Country Status (2)

Country Link
US (1) US7102423B2 (ko)
KR (1) KR100518545B1 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005235315A (ja) * 2004-02-19 2005-09-02 Elpida Memory Inc 昇圧回路
TWI298828B (en) * 2005-06-29 2008-07-11 Novatek Microelectronics Corp Charge pump for generating arbitrary voltage level
US20070170979A1 (en) * 2005-11-25 2007-07-26 Giovanni Campardo Charge pump systems and methods
KR100821570B1 (ko) * 2005-11-29 2008-04-14 주식회사 하이닉스반도체 고전압 발생 장치
KR100790997B1 (ko) * 2006-09-19 2008-01-03 삼성전자주식회사 승압전압 발생회로
JP2010130781A (ja) * 2008-11-27 2010-06-10 Elpida Memory Inc チャージポンプ回路及びこれを備える半導体記憶装置
US9634557B2 (en) 2014-07-10 2017-04-25 International Business Machines Corporation Voltage boost circuit

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07111095A (ja) * 1993-08-17 1995-04-25 Toshiba Corp 昇圧回路及び昇圧回路を備えた不揮発性半導体記憶装置
JPH0865147A (ja) * 1994-07-18 1996-03-08 Internatl Business Mach Corp <Ibm> チャージ・ポンプ回路
JPH09306166A (ja) * 1996-05-10 1997-11-28 Sony Corp 昇圧回路
JPH1139855A (ja) * 1997-07-17 1999-02-12 Nec Corp 半導体記憶装置の電源回路
US6011743A (en) * 1997-12-17 2000-01-04 Lg Semicon Co., Ltd. Charge pump circuit for memory device
US6137733A (en) * 1998-10-05 2000-10-24 Nec Corporation Boosting circuit using 2-step boosting operation
KR20010065790A (ko) * 1999-12-30 2001-07-11 박종섭 전압 전송 스위치를 이용한 dram의 고전압 발생장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1364618A (en) * 1971-12-03 1974-08-21 Seiko Instr & Electronics Voltage boosters
GB2245112A (en) * 1990-06-13 1991-12-18 Philips Electronic Associated Dc/dc voltage multiplier.
US5491623A (en) * 1994-09-23 1996-02-13 Fluke Corporation Voltage multiplier using switched capacitance technique
US5856918A (en) * 1995-11-08 1999-01-05 Sony Corporation Internal power supply circuit
US6278316B1 (en) * 1998-07-30 2001-08-21 Kabushiki Kaisha Toshiba Pump circuit with reset circuitry
US6021056A (en) * 1998-12-14 2000-02-01 The Whitaker Corporation Inverting charge pump
JP3150127B2 (ja) * 1999-02-15 2001-03-26 日本電気株式会社 昇圧回路
JP3696125B2 (ja) * 2000-05-24 2005-09-14 株式会社東芝 電位検出回路及び半導体集積回路
US6356469B1 (en) * 2000-09-14 2002-03-12 Fairchild Semiconductor Corporation Low voltage charge pump employing optimized clock amplitudes

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07111095A (ja) * 1993-08-17 1995-04-25 Toshiba Corp 昇圧回路及び昇圧回路を備えた不揮発性半導体記憶装置
JPH0865147A (ja) * 1994-07-18 1996-03-08 Internatl Business Mach Corp <Ibm> チャージ・ポンプ回路
JPH09306166A (ja) * 1996-05-10 1997-11-28 Sony Corp 昇圧回路
JPH1139855A (ja) * 1997-07-17 1999-02-12 Nec Corp 半導体記憶装置の電源回路
US6011743A (en) * 1997-12-17 2000-01-04 Lg Semicon Co., Ltd. Charge pump circuit for memory device
US6137733A (en) * 1998-10-05 2000-10-24 Nec Corporation Boosting circuit using 2-step boosting operation
KR20010065790A (ko) * 1999-12-30 2001-07-11 박종섭 전압 전송 스위치를 이용한 dram의 고전압 발생장치

Also Published As

Publication number Publication date
US7102423B2 (en) 2006-09-05
US20040183586A1 (en) 2004-09-23
KR20040050530A (ko) 2004-06-16

Similar Documents

Publication Publication Date Title
KR100725380B1 (ko) 반도체 메모리 장치의 전압 발생 회로, 이를 포함하는반도체 메모리 장치 및 반도체 메모리 장치의 전압 발생방법
US6041011A (en) Booster circuit and semiconductor memory device having the same
EP0576008A2 (en) Boost voltage generating circuit
JP5026368B2 (ja) 電圧ストレスを低減したゲート制御回路のための回路および方法
US7233193B2 (en) High voltage switching circuit of a NAND type flash memory device
US6208197B1 (en) Internal charge pump voltage limit control
US6518829B2 (en) Driver timing and circuit technique for a low noise charge pump circuit
US5901055A (en) Internal boosted voltage generator of semiconductor memory device
KR100518545B1 (ko) 고전압 스트레스를 감소시킬 수 있는 승압전압 발생회로및 승압전압 발생방법
US7511562B2 (en) High voltage generating circuit preserving charge pumping efficiency
KR100295053B1 (ko) 부하적응형저잡음출력버퍼
KR100462863B1 (ko) 고전압 발생회로 및 방법
US7203125B2 (en) Word line driving circuit with a word line detection circuit
KR100456593B1 (ko) 저전압 승압 회로
KR100573780B1 (ko) 전하펌프
KR100282082B1 (ko) 워드 라인 드라이버 회로
KR100610013B1 (ko) 반도체 메모리에 채용하기 적합한 차아지 펌프회로
KR20000030505A (ko) 반도체장치의 승압회로
US7576589B2 (en) Boost voltage generating circuit including additional pump circuit and boost voltage generating method thereof
KR100746616B1 (ko) 스윙폭조절회로 및 이를 이용한 고전압 펌핑회로
KR960000603B1 (ko) 다수개의 동작전압에 적응가능한 반도체집적회로의 데이타출력버퍼
KR100238867B1 (ko) 반도체 메모리 장치의 승압회로
JPH06309867A (ja) 半導体集積回路のワード線駆動回路とその電源供給方法
KR100594286B1 (ko) 승압회로 및 이를 이용하는 다단 승압회로
KR950004559B1 (ko) 반도체 메모리의 승압장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110830

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee