KR100725380B1 - 반도체 메모리 장치의 전압 발생 회로, 이를 포함하는반도체 메모리 장치 및 반도체 메모리 장치의 전압 발생방법 - Google Patents

반도체 메모리 장치의 전압 발생 회로, 이를 포함하는반도체 메모리 장치 및 반도체 메모리 장치의 전압 발생방법 Download PDF

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Abstract

반도체 메모리 장치의 전압 발생 회로가 제공된다. 반도체 메모리 장치의 전압 발생 회로는 전원 전압을 다단계로 부스팅하는 멀티 부스팅부, 멀티 부스팅부의 최종 부스팅 노드와 출력 노드 사이에 형성된 전송 트랜지스터, 및 최종 부스팅 노드와 전송 트랜지스터의 게이트 노드 사이에 형성되고, 멀티 부스팅부의 다단계 부스팅 기간 중 적어도 일부 부스팅 기간동안 인에이블되어 최종 부스팅 노드와 전송 트랜지스터의 게이트 노드의 전하를 분배시키는 전하 분배부를 포함한다.
승압 전압, 저전압 구동, 전하 분배, 전송 트랜지스터

Description

반도체 메모리 장치의 전압 발생 회로, 이를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 전압 발생 방법{Voltage generating circiut for semiconductor memory device, semiconductor memory device comprising the same and voltage generating method for semiconductor memory devices}
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 전압 발생 회로를 나타낸 블록도이다.
도 2는 도 1의 오실레이터를 나타낸 회로도이다.
도 3는 도 1의 클럭 신호 발생기를 나타낸 회로도이다.
도 4는 도 1의 부스팅 회로를 나타낸 회로도이다.
도 5은 도 4의 부스팅 회로의 타이밍도(timing diagram)이다.
도 6은 도 1의 감지 회로를 나타낸 회로도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 전압 발생 회로의 부스팅 회로의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 전압 발생 회로의 부스팅 회로를 설명하기 위한 회로도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 전압 발생 회로의 시뮬레이션 결과이다.
(도면의 주요부분에 대한 부호의 설명)
1 : 반도체 메모리 장치의 전압 발생 회로
100 : 오실레이터 120 : 인버터 체인
200 : 클럭 신호 발생기 210, 220 : 제1 및 제2 지연부
300 : 부스팅 회로 305 : 멀티 부스팅부
310, 320, 330, 380 : 제1 내지 제4 전하 분배부
340, 350, 360, 370, 390: 제1 내지 제5 프리차지부
400 : 감지 회로 410 : 비교 전압 발생기
420 : 감지 신호 발생기
본 발명은 반도체 메모리 장치의 전압 발생 회로, 이를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 전압 발생 방법에 관한 것으로, 보다 상세하게는 저전압 구동 효율이 개선된 반도체 메모리 장치의 전압 발생 회로, 이를 포함하는 반도체 메모리 장치 및 반도체 메모리 장치의 전압 발생 방법에 관한 것이다.
반도체 메모리 장치는 내부 회로 동작의 필요에 따라 전압 발생 회로를 사용한다. 특히, 전원 전압(Vcc)보다 높은 승압 전압(boosted voltage; Vpp)은 모스 트랜지스터의 문턱 전압(threshold voltage; Vth) 손실을 보충할 수 있어 반도체 메모리 장치 내에서 널리 쓰인다.
승압 전압이 이용되는 회로로는 워드 라인 드라이버(word line driver) 회로, 비트 라인 분리(bit line isolation) 회로, 데이터 출력 버퍼(data output buffer) 회로 등이 있다. 이러한 종류의 회로에는 승압 전압의 크기가 전원 전압과 문턱 전압의 합(Vcc+Vth) 이상이어야 하며, 특히 워드 라인 드라이버에는 더 높은 전압이 필요하다.
승압 전압을 생성하는 방법으로는 다양한 방법이 있으나, 비교적 전류 소모가 적고 고속화가 가능한 부트 스트래핑법을 주로 사용한다. 부트 스트래핑법은 시간 종속적인(time-dependence) 입장에서 보면 프리차지(precharge), 부스팅(boosting)하여 전하 분배(charge sharing)하는 동작을 반복하여 승압 전압을 발생시킨다.
한편, 종래의 전압 발생 회로는 부스팅 노드의 다수회 부스팅된 전압을 외부로 출력하는 전송 트랜지스터를 포함한다. 그런데, 부스팅 노드의 전압을 외부로 출력할 때 전송 트랜지스터의 게이트 노드의 전압 레벨이 부스팅 노드의 부스팅된 전압의 전압 레벨보다 작아서, 전송 트랜지스터의 전송 특성을 최대화시키지 못하는 경우가 많다. 이러한 현상은 전원 전압이 낮을수록, 타겟 승압 전압(target Vpp)이 높을수록 급격하게 증가하여, 전압 발생 효율을 급격히 떨어뜨린다. 따라서, 반도체 메모리 장치가 저전압으로 구동될수록 전압 발생 회로의 효율 개선이 필요하다.
본 발명이 이루고자 하는 기술적 과제는, 저전압 구동 효율이 개선된 반도체 메모리 장치의 전압 발생 회로를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 저전압 구동 효율이 개선된 반도체 메모리 장치를 제공하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 저전압 구동 효율이 개선된 반도체 메모리 장치의 전압 발생 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 전압 발생 회로는 전원 전압을 다단계로 부스팅하는 멀티 부스팅부, 멀티 부스팅부의 최종 부스팅 노드와 출력 노드 사이에 형성된 전송 트랜지스터, 최종 부스팅 노드와 전송 트랜지스터의 게이트 노드 사이에 형성되고, 멀티 부스팅부의 다단계 부스팅 기간 중 적어도 일부 부스팅 기간동안 인에이블되어 최종 부스팅 노드와 전송 트랜지스터의 게이트 노드의 전하를 분배시키는 전하 분배부를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 상기 본 발명의 일 실시예에 따른 반도체 메모리 장치의 전압 발생 회로를 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반 도체 메모리 장치의 전압 발생 방법은 전원 전압을 다단계로 부스팅하는 멀티 부스팅부, 멀티 부스팅부의 최종 부스팅 노드와 출력 노드 사이에 형성된 전송 트랜지스터, 및 최종 부스팅 노드와 전송 트랜지스터의 게이트 노드 사이에 형성되고, 멀티 부스팅부의 다단계 부스팅 기간 중 적어도 일부 부스팅 기간동안 인에이블되어 최종 부스팅 노드와 전송 트랜지스터의 게이트 노드의 전하를 분배시키는 전하 분배부를 포함하는 반도체 메모리 장치의 전압 발생 회로를 제공하는 단계 및 전원 전압을 다단계로 부스팅하되, 다단계 부스팅 기간 중 적어도 일부 부스팅 기간동안 최종 부스팅 노드와 전송 트랜지스터의 게이트 노드의 전하를 분배시키는 단계를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 전압 발생 회로를 나타낸 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 전압 발생 회로(1)는 오실레이터(100), 클럭 신호 발생기(200), 부스팅 회로(300), 감지 회로(400)를 포함한다.
오실레이터(100)는 감지 신호(DET)에 응답하여, 클럭 신호 발생기(200)의 동작을 트리거(trigger)하기 위한 오실레이터 출력 신호(OSC_OUT)를 발생한다. 오실레이터(100)는 통상 링 오실레이터로 구현될 수 있다. 오실레이터(100)의 구체적인 설명은 도 2를 참조하여 구체적으로 후술한다.
클럭 신호 발생기(200)는 오실레이터 출력 신호(OSC_OUT)에 응답하여, 부스팅 회로(300)의 동작을 제어하기 위한 클럭 신호들, 다수의 부스팅 신호(CK1, CK2, CK3), 프리차지 신호(PCG1, PCG2), 전하 분배 신호(SHR1, SHR2), 제어 신호(CTR), 출력 신호(OUT) 등을 제공한다. 클럭 신호 발생기(200)의 구체적인 설명은 도 3를 참조하여 구체적으로 후술한다.
부스팅 회로(300)는 다수의 부스팅 신호(CK1, CK2, CK3), 프리차지 신호(PCG1, PCG2), 전하 분배 신호(SHR1, SHR2), 출력 신호(OUT), 제어 신호(CTR) 등에 응답하여, 다수회의 부스팅 동작을 하여 승압 전압(Vpp)을 출력 한다. 이와 같은 다수회의 부스팅 동작은 부스팅 커패시터의 크기를 줄일 수 있고 소정의 전압 레벨로 승압 전압을 제어하기 용이하다.
특히, 부스팅 회로(300)는 부스팅 노드의 다단계로 부스팅된 전압을 외부로 출력하는 전송 트랜지스터를 포함하는데, 본 발명의 실시예에서는 부스팅 노드와 전송 트랜지스터의 게이트 노드 사이에 전하 분배부를 포함한다. 이러한 전하 분배부를 이용하여, 다단계의 부스팅 기간 중 적어도 일부 부스팅 기간동안 부스팅 노 드와 전송 트랜지스터의 게이트 노드의 전하를 분배시킨다. 이와 같은 방식을 이용하여 부스팅 노드의 전압을 외부로 출력할 때, 전송 트랜지스터의 게이트 노드의 전압 레벨을 충분히 상승시켜 전송 효율을 높인다. 이와 같은 부스팅 회로(300)의 구체적인 설명은 도 4 및 도 5을 참조하여 구체적으로 후술한다.
감지 회로(400)는 부스팅 회로(300)에서 출력된 승압 전압(Vpp)이 타겟 레벨에 도달하였는지 여부를 감지한다. 즉, 타겟 레벨에 도달하면 로우 레벨의 감지 신호(DET)를 제공하여 오실레이터(100)를 턴오프시키고, 타겟 레벨에 도달하지 못하면 하이 레벨의 감지 신호(DET)를 제공하여 오실레이터(100)를 턴온시킨다. 특히, 승압 전압(Vpp)을 사용함에 있어서, 정확한 타겟 레벨을 얻는 것이 중요하다. 승압 전압(Vpp)이 타겟 레벨보다 불필요하게 높은 경우 반도체 메모리 장치의 전력 소모 및 스트레스(stress)가 증가하고, 반대로 타겟 레벨보다 낮은 경우에는 트랜지스터들의 성능이 저하되는 결과가 초래되기 때문이다. 이와 같은 감지 회로(400)에 대해서는 도 6을 참조하여 구체적으로 후술한다.
도 2는 도 1의 오실레이터를 나타낸 회로도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 전압 발생 회로의 오실레이터(100)는 낸드 게이트(NAND), 인버터 체인(120)를 포함한다.
낸드 게이트(NAND)는 감지 회로(400)의 감지 신호(DET)와 피드백된 오실레이터(100)의 출력 신호(OSC_OUT)를 입력받는다. 또한, 인버터 체인(120)은 직렬로 연결된 다수의 인버터를 포함하고, 낸드 게이트(NAND)의 출력 신호를 수신하여 오실레이터 출력 신호(OSC_OUT)를 제공한다.
동작을 설명하면, 오실레이터(100)는 감지 신호(DET)가 하이 레벨일 때 하이 레벨의 오실레이터 출력 신호(OSC_OUT)을 발생하고, 감지 신호(DET)가 로우 레벨일 때에는 로우 레벨의 오실레이터 출력 신호(OSC_OUT)을 발생한다.
도 3는 도 1의 클럭 신호 발생기를 나타낸 회로도이다. 도 3에서는 설명의 편의상 다수의 부스팅 신호(CK1, CK2, CK3)를 제공하는 회로만을 설명한다. 다른 신호의 제공 방법은 본 발명이 속하는 기술 분야의 당업자라면, 후술할 도 5의 타이밍도로부터 이해할 수 있다.
도 3를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 전압 발생 회로의 클럭 신호 발생기(200)는 제1 및 제2 지연부(210, 220) 및 다수의 앤드 게이트(AND1, AND2, AND3)를 포함한다.
클럭 신호 발생기(200)는 오실레이터 출력 신호(OSC_OUT)를 수신하여 다수 개의 부스팅 신호(CK1, CK2, CK3)를 제공한다. 부스팅 신호(CK1)가 제공되는 동작을 살펴보면, 우선 오실레이터 출력 신호(OSC_OUT)가 로우일 때, 제1 지연부(210)의 출력 노드는 하이이고 부스팅 신호(CK1)는 로우이다. 여기서, 오실레이터 출력 신호(OSC_OUT)가 하이가 되면, 앤드 연산 결과 부스팅 신호(CK1)는 하이가 된다. 그러나, 소정의 시간이 지연된 후, 제1 지연부(210)의 출력 노드가 로우가 되면 부스팅 신호(CK1)는 다시 로우가 된다. 이와 같은 과정을 통해 소정의 펄스 폭을 가지는 부스팅 신호(CK1)를 만들 수 있다.
유사한 방식을 통해서 나머지 부스팅 신호(CK2, CK3)도 만들 수 있음을 알 수 있다.
도 4는 도 1의 부스팅 회로를 나타낸 회로도이다. 도 5은 도 4의 부스팅 회로의 타이밍도(timing diagram)이다. 본 발명의 일 실시예에 따른 반도체 메모리 장치의 전압 발생 회로의 부스팅 회로는 3단계의 부스팅 동작을 하도록 구현되었으나, 이에 제한되는 것은 아니다.
우선 도 4를 참조하면, 부스팅 회로(300)는 전원 전압을 다단계로 부스팅하는 멀티 부스팅부(305)를 포함한다. 여기서, 멀티 부스팅부(305)는 제1 내지 제4 부스팅 노드(N1, N2, N3, N4), 제1 내지 제4 부스팅 커패시터(C1, C2, C3, C4), 제1 내지 제3 전하 분배부(310, 320, 330), 제1 내지 제4 프리차지부(340, 350, 360, 370), 제5 내지 제8 부스팅 커패시터(C5, C6, C7, C8)를 포함한다. 또한, 부스팅 회로(300)는 전송 트랜지스터(M4), 제4 전하 분배부(380), 출력 부스팅 커패시터(C9), 제5 프리차지부(390)를 포함하여, 멀티 부스팅부(305)의 부스팅된 전압을 외부로 출력한다.
멀티 부스팅부(305)는 다단계의 부스팅을 하기 위한 제1 내지 제4 부스팅 노드(N1, N2, N3, N4)를 포함한다. 여기서, 제4 부스팅 노드(N4)는 최종 부스팅 노드로, 제4 부스팅 노드(N4)에서 최종 부스팅된 전압이 출력 노드로 출력되게 된다. 또한, 각 부스팅 노드(N1, N2, N3, N4)는 각각 부스팅 커패시터(C1, C2, C3, C4)에 연결되고, 부스팅 커패시터(C1, C2, C3, C4)는 부스팅 신호(CK1, CK2, CK3)에 응답하여 충전된 전하를 펌핑한다.
한편, 제1 내지 제3 전하 분배부(310, 320, 330)는 각 부스팅 노드(N1, N2, N3, N4) 사이에 형성되어, 각 부스팅 노드(N1, N2, N3, N4)의 전하를 분배한다. 본 발명의 일 실시예에서 제1 내지 제3 전하 분배부(310, 320, 330)는 NMOS 트랜지스터(M1, M2, M3)를 포함하나, 이에 제한되는 것은 아니다. 자세히 설명하면, 제1 전하 분배부(310)는 제1 부스팅 노드(N1)와 제3 부스팅 노드(N3) 사이에 형성되고 제1 전하 분배 신호(SHR1)에 응답하여 인에이블된다. 제2 전하 분배부(320)는 제2 부스팅 노드(N2)와 제4 부스팅 노드(N4) 사이에 형성되고 제1 전하 분배 신호(SHR1)에 응답하여 인에이블된다. 제3 전하 분배부(330)는 제3 부스팅 노드(N3)와 제4 부스팅 노드(N4) 사이에 형성되고, 제2 전하 분배 신호(SHR2)에 응답하여 인에이블된다.
또한, 제1 내지 제4 프리차지부(340, 350, 360, 370)는 각 부스팅 노드(N1, N2, N3, N4)가 부스팅되기 전 또는 후에 각 부스팅 노드(N1, N2, N3, N4)를 프리차지하는 역할을 한다. 본 발명의 일 실시예에서 제1 내지 제4 프리차지부(340, 350, 360, 370)는 전원 전압(Vcc)과 제1 내지 제4 부스팅 노드(N1, N2, N3, N4) 사이에 각각 형성되고, 제1 또는 제2 프리차지 신호(PCG1, PCG2)에 응답하여 인에이블되는 NMOS 트랜지스터(M5, M6, M7, M8)를 포함하나, 이에 제한되는 것은 아니다. 특히, NMOS 트랜지스터(M5, M6, M7, M8)의 전원 전압(Vcc)의 전송 효율을 높이기 위해, 부스팅 커패시터(C5, C6, C7, C8)는 NMOS 트랜지스터(M5, M6, M7, M8)의 게이트 노드에 각각 연결되어 제1 또는 제2 프리차지 신호(PCG1, PCG2)에 응답하여 충전된 전하를 펌핑한다. 또한, 도면에는 표시하지 않았으나, NMOS 트랜지스터(M5, M6, M7, M8)의 게이트 노드가 플로팅되는 것을 방지하기 위해 별도의 다이오드를 구비할 수 있다. 여기서, 다이오드는 애노드(anode)가 전원 전압(Vcc)에 연결되고, 캐 소드(cathode)는 NMOS 트랜지스터(M5, M6, M7, M8)의 게이트 노드에 연결되어, 게이트 노드가 전원 전압(Vcc)의 전압 레벨로 유지될 수 있도록 한다.
전송 트랜지스터(M4)는 제4 부스팅 노드(N4)와 출력 노드 사이에 형성되고, 출력 신호(OUT)에 응답하여 제4 부스팅 노드(N4)의 최종 부스팅된 전압을 외부로 출력한다. 여기서, 최종 부스팅된 전압의 전송 효율을 높이기 위해, 출력 신호(OUT)는 승압 전압(Vpp) 레벨의 신호일 수 있다. 뿐만 아니라, 출력 부스팅 커패시터(C9)가 전송 트랜지스터(M4)의 게이트 노드(Ng)와 출력 신호(OUT)의 입력단 사이에 연결되어 출력 신호(OUT)에 응답하여 충전된 전하를 게이트 노드(Ng)로 펌핑하게 된다.
제4 전하 분배부(380)는 제4 부스팅 노드(N4)와 전송 트랜지스터(M4)의 게이트 노드(Ng) 사이에 형성되어, 다단계의 부스팅 동작 기간 중 적어도 일부의 부스팅 기간 동안에 인에이블된다. 예를 들어 설명하면, 첫단계의 부스팅 기간 즉, 제2 부스팅 노드(N2)의 부스팅 기간에 인에이블되거나, 두번째 단계의 부스팅 기간 즉, 제3 부스팅 노드(N2)의 부스팅 기간에 인에이블될 수 있다.
예를 들어, 제4 전하 분배부(380)는 다단계의 부스팅 기간 중 적어도 일부의 부스팅 기간 동안에 인에이블되는 제어 신호(CTR)에 의해 응답하여 턴온되는 NMOS 트랜지스터(M9)일 수 있다. 이러한 경우, 제4 전하 분배부(380)는 다단계의 부스팅 동작 기간 후 각 부스팅 노드(N1, N2, N3, N4)를 프리차지하는 기간동안 턴온되어 있어도 무방하다.
이와 같이, 제4 전하 분배부(380)를 이용하여 다단계의 부스팅 기간 중 적어 도 일부의 부스팅 기간 동안 미리 게이트 노드(Ng)와 부스팅된 부스팅 노드(N1, N2, N3, N4)를 전하 분배하게 되면, 제4 부스팅 노드(N4)의 전압을 외부로 출력할 때 전송 트랜지스터(M4)의 게이트 노드(Ng)의 전압 레벨을 충분히 상승시킬 수 있다. 따라서, 제4 부스팅 노드(N4)의 전압을 외부로 전송하는 효율을 최대화시킬 수 있다.
제5 프리차지부(390)는 게이트 노드(Ng)가 프리차지 기간동안 전원 전압(Vcc) 이하로 떨어지지 않도록 하며, 게이트 노드(Ng)의 플로팅을 방지한다.
이어서, 도 4 및 도 5를 참조하여 본 발명의 일 실시예에 따른 반도체 메모리 장치의 전압 발생 회로의 부스팅 회로의 동작을 설명한다.
여기서, 제1 내지 제8 부스팅 커패시터(C1~C8)는 Vcc로 이미 충전되어 있고, 제1 내지 제4 부스팅 노드(N1, N2, N3, N4)의 전압은 Vcc로 프리차지되어 있다고 가정한다. 또한, 도 4는 제1 내지 제4 부스팅 커패시터(C1~C4)의 커패시턴스가 모두 동일한 경우의 이상적인(ideal) 동작 상태를 나타낸다.
시간 t1에서 오실레이터 출력 신호(OSC_OUT)가 하이(high)가 되면, 클럭 신호 발생기(도 1의 200 참조)는 우선 제1 부스팅 신호(CK1)를 제공한다. 즉, 첫번째 부스팅 단계가 시작된다. 따라서, 제1 및 제2 부스팅 커패시터(C1, C2)는 충전된 전하를 펌핑하고, 제1 부스팅 노드(N1), 제2 부스팅 노드(N2)는 2Vcc로 부스팅된다.
이 때, 제1 부스팅 신호(CK1)를 따라 제1 전하 분배 신호(SHR1)가 하이가 되어, 제2 전하 분배부(320)가 인에이블된다. 제4 전하 분배부(380)를 제어하기 위해 제공하는 제어 신호(CTR)도 하이 레벨이므로 제4 전하 분배부(380)는 인에이블된 상태이다. 따라서, 제1 부스팅 노드(N1)는 제3 부스팅 노드(N3)와 전하를 분배하고 제2 부스팅 노드(N2)는 제4 부스팅 노드(N4) 및 게이트 노드(Ng)와 전하를 분배하기 시작한다. 이와 같이 제2 부스팅 노드(N2)가 제4 부스팅 노드(N4)뿐만 아니라 게이트 노드(Ng)와 전하를 분배하더라도, 제4 부스팅 노드(N4)의 전압이 크게 낮아지지 않는다.
자세히 설명하면, 제4 부스팅 노드(N4)의 전압 상승분 및 게이트 노드(Ng)의 전압 상승분은 수학식 1과 같이 표현된다. 여기서, Vo는 제4 전하 분배부(380)가 인에이블되지 않아 제2 부스팅 노드(N2)가 제4 부스팅 노드(N4)와 전하 분배할 경우, 제4 부스팅 노드(N4)의 전압 상승분을 나타낸다. Vr은 제4 전하 분배부(380)가 인에이블되어 제2 부스팅 노드(N2)가 제4 부스팅 노드(N4) 및 게이트 노드(Ng)와 전하 분배할 경우의 전압 상승분을 의미하고, Ve는 이러한 경우의 게이트 노드(Ng)의 전압 상승분을 의미한다.
Figure 112005041585079-pat00001
예를 들어, 제2 부스팅 커패시터(C2)가 출력 부스팅 커패시터(C9)의 9배라면, Vr은 Vo의 90%를 전하 분배하게 된다. 따라서, 제2 부스팅 캐패시터(C2)의 커패시턴스가 출력 부스팅 커패시터(C9)의 커패시턴스에 비해서 충분히 크면 Vr은 Vo와 동일하게 된다. 그런데, 통상적으로 제2 부스팅 커패시터(C2)가 출력 부스팅 커 패시터(C9)의 10배 이상이므로, Vr은 Vo에 비해 거의 차이가 나지 않는다.
이하에서는 설명의 편의를 위해서 제2 부스팅 커패시터(C2)가 출력 부스팅 커패시터(C9)에 비해 충분히 크다고 가정한다. 따라서, 제4 부스팅 노드(N4)는 게이트 노드(Ng)와의 전하 분배에 전혀 영향을 받지 않고, 게이트 노드(Ng)만 Ve 만큼 전압이 상승한다고 가정한다.
전하가 분배되는 시간은 부스팅 커패시터(C1, C2, C9)의 커패시턴스와 제1 및 제2 NMOS 트랜지스터(M1, M2)의 저항에 의해 결정된다.
시간 t2에서 제1 전하 분배 신호(SHR1)가 로우(low)가 되고, 제어 신호(CTR)도 로우가 된다. 곧 이어서 제1 부스팅 신호(CK1)도 로우가 된다.
전하의 분배가 종료된 시점에서 제1 내지 제4 부스팅 노드(N1~N4)는 1.5Vcc가 되고, 게이트 노드(Ng)는 Vcc+Ve이 된다.
시간 t3에서 제2 부스팅 신호(CK2)가 하이가 되면(두번째 부스팅 단계), 제3 부스팅 커패시터(C3)가 충전된 전하를 펌핑하여 제3 부스팅 노드(N3)는 2.5Vcc로 부스팅된다. 이 때, 제2 부스팅 신호(CK2)를 따라 제2 전하 분배 신호(SHR2)가 하이가 되고, 제3 부스팅 노드(N3)와 제4 부스팅 노드(N4)는 전하를 분배하기 시작한다.
시간 t4에서 제2 전하 분배 신호(SHR2)가 로우(low)가 되고, 곧 이어 제2 부스팅 신호(CK2)도 로우가 된다.
전하의 분배가 종료된 시점에서 제3 부스팅 노드(N3)와 제4 부스팅 노드(N4)는 2Vcc가 된다.
시간 t5에서 제3 부스팅 신호(CK3)가 하이가 되면(세번째 부스팅 단계), 제4 부스팅 커패시터(C4)가 충전된 전하를 펌핑하여 제4 부스팅 노드(N4)는 3Vcc로 부스팅된다.
이 때, 제3 부스팅 신호(CK3)를 따라서 출력 신호(OUT)가 하이가 된다. 여기서, 출력 신호(OUT)는 접지 전압과 승압 전압(Vpp) 사이를 스윙하는 신호이고 게이트 노드(Ng)는 첫번째 부스팅 기간동안 Vcc+Ve이 되었으므로, 출력 신호(OUT)에 응답하여 Vcc+Ve+Vpp가 된다. 따라서, 게이트 노드(Ng)는 종래와 같이 다수회의 부스팅 기간중에 부스팅 노드와 게이트 노드간 전하 분배를 하지 않는 경우와 비교할 때, Ve만큼 전압이 더 상승된다.
따라서, 제4 부스팅 노드(N4)의 전압을 외부로 출력할 때 전송 트랜지스터(M4)의 게이트 노드(Ng)의 전압 레벨을 충분히 상승시킬 수 있다. 전송 트랜지스터(M4)는 제4 부스팅 노드(N4)의 전압을 출력 노드로 전송하는 효율을 최대화시켜 전송할 수 있다.
시간 t6에서 출력 신호(OUT)가 로우(low)가 된다. 출력 노드로 전압 전달이 종료된 시점에서 제4 부스팅 노드(N4)는 Vpp가 된다. 곧 이어서 제3 부스팅 신호(CK3)는 로우가 된다.
시간 t7에서 제1 및 제2 프리차지 신호(PCG1, PCG2)가 하이가 되고, 제어 신호(CTR)도 하이가 된다. 따라서, 제1 내지 제4 부스팅 노드(N1, N2, N3, N4)를 Vcc로 프리차지될 때, 제4 전하 분배부(380)도 인에이블되어 게이트 노드(Ng) 역시 Vcc로 프리차지된다. 즉, 제4 전하 분배부(380)는 프리차지 기간동안 턴온될 수 있 다. 여기서, 제5 프리차지부(390)는 게이트 노드(Ng)가 Vcc 이하로 떨어지지 않도록 동작한다.
시간 t8에서 프리차지 신호(PCG1, PCG2)가 로우가 되면 프리차지가 종료되고, 제1 내지 제4 부스팅 노드(N1, N2, N3, N4)는 Vcc가 된다. 3단계의 부스팅 과정의 1순환(cycle)이 종료된다.
여기서, 제어 신호(CTR)는 로우가 되지 않고, 첫번째 부스팅 기간이 끝날 때까지(시간 t2 참조) 계속 하이를 유지할 수 있다. 제5 프리차지부(390)는 첫번째 부스팅 기간 중 게이트 노드(Ng)가 Vcc+Ve이 되면, 캐소드와 연결된 게이트 노드가 애노드와 연결된 전원 전압 노드보다 전압이 높으므로 동작하지 않는다.
본 발명의 일 실시예에서는 모든 부스팅 노드(N1, N2, N3, N4)가 부스팅 기간이 끝난 후 프리차지가 되는 경우만을 설명하였으나, 개개의 부스팅 노드별로 프리차지가 될 수도 있다. 예를 들어, 제1 및 제2 부스팅 노드(N1, N2)가 먼저 부스팅되고, 제3 부스팅 노드(N3)가 부스팅되는 동안 제1 및 제2 부스팅 노드(N1, N2)가 프리차지될 수 있다.
도 6은 도 1의 감지 회로를 나타낸 회로도이다.
도 6을 참조하면, 감지 회로(400)는 비교 전압 발생기(410)와 감지 신호 발생기(420)를 포함한다.
비교 전압 발생기(410)는 전원 전압(Vcc)과 접지 전압(Vss) 사이에 직렬로 연결된 다수의 NMOS 트랜지스터(M11, M12, M13)를 포함한다. 여기서, NMOS 트랜지스터(M12, M13)의 게이트는 부스팅 회로(300)에서 제공된 승압 전압(Vpp)과 연결되 고, NMOS 트랜지스터(M12)의 게이트는 전원 전압(Vcc)에 연결된다.
한편, 감지 신호 발생기(420)는 직렬로 연결된 다수의 인버터(INV1, INV2, INV3)를 포함한다. 감지 신호 발생기(420)의 입력은 노드 a에 연결된다.
NMOS 트랜지스터(M11, M12, M13)의 등가 저항을 각각 R1, R2, R3으로 표현하면, 노드 a의 전압(Va)은 수학식 2와 같이 표현될 수 있다. 전원 전압(Vcc)은 고정되고, 승압 전압(Vpp)의 전압이 변함에 따라 R1, R3 저항은 감소하는 반면, R2는 거의 변화하지 않는다. 따라서, 승압 전압(Vpp)이 증가함에 따라 노드a의 전압(Va)의 전압 레벨 또한 증가한다.
Figure 112005041585079-pat00002
예를 들어, 노드 a의 전압(Va)이 인버터(INV1)의 로직 문턱 전압(logic threshold voltage)보다 높으면, 인버터(INV1)의 출력 신호인 감지 신호(DET)는 로우가 된다. 따라서, 오실레이터(100)는 감지 신호(DET)를 피드백받아 동작이 중지된다. 여기서, 로직 문턱 전압은 트랜지스터 고유의 문턱 전압과 구분되는 것으로, 인버터의 PMOS 트랜지스터와 NMOS 트랜지스터의 W/L(Width/Length)에 의해 결정되며, 로직 문턱 전압 근처에서 인버터의 출력 상태가 변화하기 시작한다. 한편, 노드 a의 전압(Va)이 인버터의 로직 문턱 전압보다 낮으면, 인버터의 출력 신호인 감지 신호(DET)는 하이가 된다.
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 전압 발생 회로 의 부스팅 회로의 동작을 설명하기 위한 타이밍도이다. 도 5와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 7을 참조하면, 제어 신호(CTR)는 첫번째 부스팅 단계의 종료와 함께 로우가 되지 않고, 두번째 부스팅 단계의 종료와 함께 로우가 된다. 즉, 게이트 노드(Ng)의 전압 상승분(도 5의 Ve 참조)이 충분하지 않을 때, 두번째 부스팅 단계동안 게이트 노드(Ng)는 제4 부스팅 노드(N4)와 전하를 분배할 수 있다. 이러한 경우, 첫번째 부스팅 기간동안만 전하 분배한 경우에 비해서 게이트 노드(Ng)의 전압 레벨을 더 많이 상승시킬 수 있다. 즉, 도 7에서와 같이, 첫번째 부스팅에서 전하 분배를 통해서 상승된 전하 상승분(Ve1), 두번째 부스팅에서 전하 분배를 통해서 상승된 전하 상승분(Ve2)라고 할 때, 출력 신호(OUT)에 응답하여 게이트 노드(Ng)는 Vcc+Ve1+Ve2+Vpp가 될 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 메모리 장치의 전압 발생 회로의 부스팅 회로를 설명하기 위한 회로도이다. 도 4와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 8을 참조하면, 제4 전하 분배부(382)는 애노드는 부스팅 노드(N4)와 연결되고, 캐소드가 게이트 노드(Ng)에 연결된 다이오드(D1)일 수 있다. 이러한 경우, 특정한 기간동안 턴온되는 것이 아니고, 모든 부스팅 기간동안 인에이블된다. 제4 전하 분배부(382)로 도 4와 같이 트랜지스터 대신 다이오드(D1)를 사용할 경우에는 제4 부스팅 노드(N4)의 전압 레벨이 상승할수록 게이트 노드(Ng)의 전압 레벨이 동시에 상승하므로, 트랜지스터를 사용할 경우보다 게이트 노드(Ng)의 전압 레벨이 더 많이 상승할 수 있다.
도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 전압 발생 회로의 시뮬레이션 결과이다.
도 9를 참조하면, 3회 부스팅되었을 때 제4 부스팅 노드의 전압(N4)은 약 3.874V이고, 전송 트랜지스터의 게이트 노드(Ng)의 전압은 약 3.871V로 거의 같음을 알 수 있다. 시뮬레이션 결과, 부스팅 기간동안 부스팅 노드와 게이트 노드의 전하 분해를 하지 않는 경우에 비해, 제4 부스팅 노드(N4)의 전압은 약 50mV 정도 낮아졌으나, 게이트 노드(Ng)의 전압은 150mV 정도 상승하였다. 이와 같은 결과는 저전압 조건(전원 전압(Vcc)는 1.3V, 승압 전압(Vpp)는 2.6V)에서는 약 20%의 전송 특성을 개선한 결과이다. 따라서, 저전압 동작시에 전송 특성을 개선하여 전송 시간이 줄어들기 때문에, 짧은 tRC(short row cycle time)에서 전압 발생 회로의 동작 특성을 확보할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 메모리 장치의 전압 발생 회로에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
첫째, 다단계의 부스팅 동작 동안 부스팅 노드와 전송 트랜지스터의 게이트 노드를 전하 분배하여, 전송 트랜지스터의 게이트 노드의 전압을 충분히 상승시킬 수 있다. 따라서, 부스팅된 전압을 외부로 출력할 때, 전송 트랜지스터의 전송 특성을 최대화할 수 있다.
둘째, 전원 전압이 낮고, 타겟 승압 전압이 높더라도 승압 전압 발생 효율을 유지할 수 있다. 저전압 동작시에 전송 특성을 개선하여 전송 시간이 줄어들기 때문에, 짧은 tRC(short row cycle time)에서 전압 발생 회로의 동작 특성을 확보할 수 있다.
셋째, 승압 전압을 안정하게 공급할 수 있으므로 워드 라인 부스팅 마진(W/L boosting margin), 비트 라인 센싱 마진(B/L sensing margin), 프리차지 마진(precharge margin) 등의 신호 마진을 개선할 수 있다.

Claims (19)

  1. 전원 전압을 다단계로 부스팅하는 멀티 부스팅부;
    상기 멀티 부스팅부의 최종 부스팅 노드와 출력 노드 사이에 형성된 전송 트랜지스터; 및
    상기 최종 부스팅 노드와 상기 전송 트랜지스터의 게이트 노드 사이에 형성되고, 상기 멀티 부스팅부의 다단계 부스팅 기간 중 적어도 일부 부스팅 기간동안 인에이블되어 최종 부스팅 노드와 상기 전송 트랜지스터의 게이트 노드의 전하를 분배시키는 전하 분배부를 포함하는 반도체 메모리 장치의 전압 발생 회로.
  2. 제 1항에 있어서,
    상기 전하 분배부는 멀티 부스팅부가 부스팅하는 전(全)단계 또는 선택된 특정 단계동안 인에이블되는 반도체 메모리 장치의 전압 발생 회로.
  3. 제 1항에 있어서,
    상기 전하 분배부는 상기 다단계 부스팅 기간 중 적어도 일부 부스팅 기간동안 인에이블되는 NMOS 트랜지스터인 반도체 메모리 장치의의 전압 발생 회로.
  4. 제 3항에 있어서,
    상기 멀티 부스팅부는 상기 다단계 부스팅 기간 후 상기 최종 부스팅부를 프 리차지하고,
    상기 전하 분배부는 상기 프리차지 기간에도 인에이블되는 반도체 메모리 장치의 전압 발생 회로.
  5. 제 1항에 있어서,
    상기 전하 분배부는 애노드가 상기 부스팅 노드와 연결되고, 캐소드가 상기 게이트 노드에 연결된 다이오드인 반도체 메모리 장치의 전압 발생 회로.
  6. 제 1항에 있어서,
    상기 게이트 노드를 소정 전압 레벨로 프리차지하는 프리차지부를 더 포함하는 반도체 메모리 장치의 전압 발생 회로.
  7. 제 1항에 있어서,
    상기 전송 트랜지스터는 승압 전압 레벨의 출력 신호에 응답하여, 상기 최종 부스팅 노드의 전압을 외부로 출력하는 반도체 메모리 장치의 전압 발생 회로.
  8. 제 7항에 있어서,
    상기 게이트 노드와 상기 출력 신호 입력단 사이에 연결된 출력 부스팅 커패시터를 더 포함하고, 상기 출력 부스팅 커패시터는 상기 출력 신호에 응답하여 충전된 전하를 게이트 노드로 펌핑하는 반도체 메모리 장치의 전압 발생 회로.
  9. 제 8항에 있어서,
    상기 멀티 부스팅부는 전원 전압을 다단계로 부스팅하는 다수의 부스팅 커패시터를 포함하고,
    상기 각 부스팅 커패시터는 상기 게이트 노드와 연결된 출력 부스팅 커패시터보다 큰 반도체 메모리 장치의 전압 발생 회로.
  10. 제 1항 내지 제 9항 중 어느 한 항의 상기 반도체 메모리 장치의 전압 발생 회로를 포함하는 반도체 메모리 장치.
  11. 전원 전압을 다단계로 부스팅하는 멀티 부스팅부, 상기 멀티 부스팅부의 최종 부스팅 노드와 출력 노드 사이에 형성된 전송 트랜지스터, 및 상기 최종 부스팅 노드와 상기 전송 트랜지스터의 게이트 노드 사이에 형성되고, 상기 멀티 부스팅부의 다단계 부스팅 기간 중 적어도 일부 부스팅 기간동안 인에이블되어 최종 부스팅 노드와 상기 전송 트랜지스터의 게이트 노드의 전하를 분배시키는 전하 분배부를 포함하는 반도체 메모리 장치의 전압 발생 회로를 제공하는 단계; 및
    상기 전원 전압을 다단계로 부스팅하되, 상기 다단계 부스팅 기간 중 적어도 일부 부스팅 기간동안 최종 부스팅 노드와 상기 전송 트랜지스터의 게이트 노드의 전하를 분배시키는 단계를 포함하는 반도체 메모리 장치의 전압 발생 방법.
  12. 제 11항에 있어서,
    상기 전하 분배부는 멀티 부스팅부가 부스팅하는 전(全)단계 또는 선택된 특정 단계동안 인에이블되는 반도체 메모리 장치의 전압 발생 방법.
  13. 제 11항에 있어서,
    상기 전하 분배부는 상기 다단계 부스팅 기간 중 적어도 일부 부스팅 기간동안 인에이블되는 NMOS 트랜지스터인 반도체 메모리 장치의의 전압 발생 방법.
  14. 제 13항에 있어서,
    상기 멀티 부스팅부는 상기 다단계 부스팅 기간 후 상기 최종 부스팅부를 프리차지하고,
    상기 전하 분배부는 상기 프리차지 기간에도 인에이블되는 반도체 메모리 장치의 전압 발생 방법.
  15. 제 11항에 있어서,
    상기 전하 분배부는 애노드가 상기 부스팅 노드와 연결되고, 캐소드가 상기 게이트 노드에 연결된 다이오드인 반도체 메모리 장치의 전압 발생 방법.
  16. 제 11항에 있어서,
    상기 게이트 노드를 소정 전압 레벨로 프리차지하는 프리차지부를 더 포함하 는 반도체 메모리 장치의 전압 발생 방법.
  17. 제 11항에 있어서,
    상기 전송 트랜지스터는 승압 전압 레벨의 출력 신호에 응답하여, 상기 최종 부스팅 노드의 전압을 외부로 출력하는 반도체 메모리 장치의 전압 발생 방법.
  18. 제 17항에 있어서,
    상기 게이트 노드와 상기 출력 신호 입력단 사이에 연결된 출력 부스팅 커패시터를 더 포함하고,
    상기 출력 부스팅 커패시터는 상기 출력 신호에 응답하여 충전된 전하를 게이트 노드로 펌핑하는 반도체 메모리 장치의 전압 발생 방법.
  19. 제 18항에 있어서,
    상기 멀티 부스팅부는 전원 전압을 다단계로 부스팅하는 다수의 부스팅 커패시터를 포함하고, 상기 각 부스팅 커패시터는 상기 게이트 노드와 연결된 출력 부스팅 커패시터보다 큰 반도체 메모리 장치의 전압 발생 방법.
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