JP2003259626A

JP2003259626A - 昇圧回路

Info

Publication number: JP2003259626A
Application number: JP2002059207A
Authority: JP
Inventors: Koichi Yamada; 光一山田; Tadashi Sakai; 直史境; Hiroshi Takano; 洋高野
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2002-03-05
Filing date: 2002-03-05
Publication date: 2003-09-12

Abstract

(57)【要約】【課題】電源電圧がしきい値電圧に近い場合にも、昇圧
動作を行うことが可能な昇圧回路を提供する。【解決手段】この昇圧回路は、電圧を増幅するためのキ
ャパシタＣＰ１と、電荷転送用のｐチャネルトランジス
タＰＴ１およびＰＴ２とを備えている。そして、ｐチャ
ネルトランジスタＰＴ１およびＰＴ２のゲートには、電
源電圧ＶＣＣ以上の電圧が印加される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、昇圧回路に関
し、特に、電荷転送用トランジスタを含む昇圧回路に関
する。

【０００２】

【従来の技術】従来、電源電圧を電源電圧以上の電圧に
昇圧するための昇圧回路が知られている。図１０は、従
来の一般的な昇圧回路の概念を説明するための概略図で
あり、図１１は、図１０に対応する従来の昇圧回路の回
路構成を説明するための概略図である。まず、図１０を
参照して、従来の昇圧回路は、ダイオード部１０１およ
び１０２と、キャパシタ１０３とを備えている。このよ
うにダイオード部１０１および１０２を設けているの
は、以下の理由による。すなわち、ノードＶＢをキャパ
シタ１０３によって昇圧した場合、ノードＶＢはＶＣＣ
以上のレベルになる。そのとき、ノードＶＢから電源電
圧端子（ＶＣＣ）に電流が逆流するのを防止する必要が
ある。また、ノードＶＢから出力端子Ｖｏｕｔに電流が
流れることによって、出力端子Ｖｏｕｔには高い電圧レ
ベルが伝達される必要がある。また、キャパシタ１０３
をブートするための信号ＶｂｏｏｔがＬレベルになった
とき、ノードＶＢは出力端子Ｖｏｕｔよりも低いレベル
になる。この場合に、出力端子ＶｏｕｔからノードＶＢ
に電流が逆流するのを防止する必要がある。このよう
に、電流は左から右へのみ流れることによって、出力端
子Ｖｏｕｔは昇圧される。このような理由から、電流を
制御する弁の機能を有するダイオード部１０１および１
０２が必要となる。

【０００３】図１０に示した従来の昇圧回路の動作とし
ては、ブート信号ＶｂｏｏｔがＬレベルのときには、ダ
イオード部１０１を介して電源電圧端子ＶＣＣがノード
ＶＢに供給される。これにより、ノードＶＢがＶＣＣに
充電される。また、ブート信号ＶｂｏｏｔがＨレベルの
ときには、ノードＶＢはキャパシタ１０３によってＶＣ
Ｃ以上に昇圧されるとともに、その昇圧レベルがダイオ
ード１０２を介して出力端子Ｖｏｕｔに伝達される。

【０００４】また、図１０に示したダイオード部１０１
および１０２には、通常、図１１に示すような、ｎチャ
ネルトランジスタ１５１および１５２がそれぞれ使用さ
れる。このｎチャネルトランジスタ１５１および１５２
は、ドレインとゲートとがショートされたソースフォロ
ワ型のＭＯＳダイオード構成を有する。また、キャパシ
タ１０３としては、Ｎチャネルトランジスタのソースと
ドレインとをショートしたＭＯＳキャパシタ１５３が使
用される。

【０００５】

【発明が解決しようとする課題】図１１に示した従来の
昇圧回路では、ｎチャネルトランジスタ１５１および１
５２が、ドレインとゲートとがショートされた構成であ
るため、ドレインからソースへ電位を伝達する際に、Ｖ
ｔ（しきい値電圧）分の電圧降下が発生する。このた
め、従来の昇圧回路では、ｎチャネルトランジスタ１５
１および１５２のＶｔ分だけ低いレベルしか伝達するこ
とができないという不都合が生じる。この不都合は、Ｖ
ＣＣ（電源電圧）がＶｔ（しきい値電圧）よりも十分に
高いときにはそれほど問題にならない。

【０００６】しかし、電源電圧（ＶＣＣ）がしきい値電
圧（Ｖｔ）に近い場合には、昇圧動作が行えないなどの
問題がある。たとえば、ＶＣＣ＝１．２Ｖ、Ｖｔ＝０．
７Ｖの場合について説明する。ノードＶＢの初期値は、
１．２Ｖ−０．７Ｖ＝０．５Ｖである。０．５Ｖでは、
Ｖｔ以下であるため、キャパシタ１５３を構成するｎチ
ャネルトランジスタはオンしない。そのため、キャパシ
タ１５３を動作することができないため、昇圧動作が不
可能になる。このように、従来の昇圧回路では、低い電
源電圧（低ＶＣＣ）では、昇圧動作を行えないという問
題点があった。

【０００７】なお、図１１に示した従来の昇圧回路のｎ
チャネルトランジスタ１５１および１５２をｐチャネル
トランジスタにすることも考えられる。しかしながら、
ｐチャネルトランジスタをダイオード構成とするために
は、ｐチャネルトランジスタのゲートとドレインとをシ
ョートする必要があるので、この場合にもｐチャネルト
ランジスタのしきい値電圧分だけ電圧降下が生じるとい
う問題がある。また、ｐチャネルトランジスタの基板で
あるＮウェルとｐ型ソース／ドレイン領域とはＰＮ接合
になっているので、ｐ型ソース／ドレイン領域から基板
（Ｎウェル）へ順方向電流が流れるという問題点もあ
る。

【０００８】この発明は、上記のような課題を解決する
ためになされたものであり、この発明の１つの目的は、
低い電源電圧の場合にも、昇圧動作を行うことが可能な
昇圧回路を提供することである。

【０００９】この発明のもう１つの目的は、上記の昇圧
回路において、電荷転送用トランジスタとしてｐチャネ
ルトランジスタを用いた場合に生じる基板への順方向電
流を防止することである。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、請求項１における昇圧回路は、電圧を増幅するため
の第１キャパシタと、電荷転送用トランジスタとを備
え、電荷転送用トランジスタのゲートには、電源電圧以
上の電圧が印加される。

【００１１】請求項１では、上記のように、電荷転送用
トランジスタのゲートに電源電圧以上の電圧を印加する
ことによって、電荷転送用トランジスタのしきい値電圧
分の電圧降下（しきい値落ち）を回避することができ
る。これにより、しきい値落ちなく、電圧を伝達するこ
とができるので、電源電圧がしきい値電圧に近い場合に
も、昇圧動作を行うことができる。

【００１２】請求項２における昇圧回路は、請求項１の
構成において、電荷転送用トランジスタは、ｐチャネル
トランジスタを含み、ｐチャネルトランジスタの基板電
位には、出力ノードが接続されている。このように構成
すれば、ｐチャネルトランジスタの基板（ｎ型ウェル）
の電位がｐチャネルトランジスタのｐ型ソース／ドレイ
ンよりも高くなるので、ｐチャネルトランジスタのｐ型
ソース／ドレインからｐチャネルトランジスタの基板
（ｎ型ウェル）に順方向電流が流れるのを防止すること
ができる。

【００１３】請求項３における昇圧回路は、請求項１ま
たは２の構成において、電荷転送用トランジスタは、電
源電圧が供給される第１ノードに一方端子が接続される
第１ｐチャネルトランジスタと、第２ｐチャネルトラン
ジスタとを含み、一方端子が電源電圧に接続され、他方
端子が第１ノードに接続される第３ｐチャネルトランジ
スタをさらに備え、第３ｐチャネルトランジスタを、第
１キャパシタがオン状態である以外のタイミングでオン
状態にすることによって、第１ノードに電源電圧を供給
する。このように構成すれば、昇圧動作以外のタイミン
グで第１ノードに電源電圧を供給することができるの
で、電源電圧側に昇圧電位が逆流するのを防止すること
ができる。

【００１４】請求項４における昇圧回路は、請求項３の
構成において、第１ノードには、第２キャパシタが接続
されている。このように構成すれば、第１ノードの負荷
容量が大きくなるので、第１ノードの電源電位の変動を
抑制することができる。

【００１５】請求項５における昇圧回路は、請求項３ま
たは４の構成において、一方端子が第１ノードに接続さ
れ、他方端子が第２ｐチャネルトランジスタのゲートに
接続される第４ｐチャネルトランジスタをさらに備え
る。このように構成すれば、第１ノードの電源電位を、
第４ｐチャネルトランジスタを介して、第２ｐチャネル
トランジスタのゲートに供給することができる。

【００１６】請求項６における昇圧回路は、請求項５の
構成において、第２ｐチャネルトランジスタのゲートに
接続され、第２ｐチャネルトランジスタのゲート電圧を
上昇させるための第３キャパシタをさらに備え、第３キ
ャパシタをブートする信号が第４ｐチャネルトランジス
タのゲートに接続されている。このように構成すれば、
第３キャパシタをブートする信号がＬレベルのときに
は、第４ｐチャネルトランジスタがオン状態になるの
で、第１ノードから第２ｐチャネルトランジスタのゲー
トに電源電位が供給される。また、第３キャパシタをブ
ートする信号がＨレベルのときには、第４ｐチャネルト
ランジスタがオフ状態になるとともに、第３キャパシタ
により第２ｐチャネルトランジスタのゲートに電源電位
以上の電圧が供給される。これにより、第２ｐチャネル
トランジスタのゲートに電源電位を印加することにより
第２ｐチャネルトランジスタをオン状態にすることがで
きるとともに、第２ｐチャネルトランジスタのゲートに
電源電位以上の電圧を印加することにより第２ｐチャネ
ルトランジスタをオフ状態にすることができる。

【００１７】請求項７における昇圧回路は、請求項６の
構成において、第３キャパシタをブートする信号は、第
１キャパシタをブートする信号のＨレベルの期間内のみ
Ｌレベルになる。このように構成すれば、第１キャパシ
タが昇圧動作を行っている期間は、第２ｐチャネルトラ
ンジスタのゲートには、第１ノードから電源電位が供給
されるので、第１キャパシタが昇圧動作を行っている期
間のみ、第２ｐチャネルトランジスタをオン状態にする
ことができる。これにより、第２ｐチャネルトランジス
タを介して出力端子に供給された昇圧電位が昇圧ノード
側に逆流するのを防止することができる。

【００１８】請求項８における昇圧回路は、請求項３〜
７のいずれかの構成において、第１ｐチャネルトランジ
スタのゲートに接続され、第１ｐチャネルトランジスタ
のゲート電圧を昇圧するための第４キャパシタをさらに
備え、第１キャパシタと第４キャパシタとは同時にブー
トされる。このように構成すれば、第１ｐチャネルトラ
ンジスタのゲート電位と、昇圧ノードの電位とが同じ電
圧になるので、昇圧された電位が第１ｐチャネルトラン
ジスタを逆流するのを防止することができる。

【００１９】

【発明の実施の形態】以下、本発明を具体化した実施形
態を図面に基づいて説明する。

【００２０】（第１実施形態）図１は、本発明の第１実
施形態による昇圧回路の構成を示した概略図である。ま
ず、図１を参照して、第１実施形態の昇圧回路１の構成
について説明する。まず、この第１実施形態による昇圧
回路１は、ＶＣＣを２ＶＣＣに昇圧する回路である。こ
の第１実施形態の昇圧回路１では、電荷転送用トランジ
スタとして、ｐチャネルトランジスタＰＴ１およびｐチ
ャネルトランジスタＰＴ２を用いている。ｐチャネルト
ランジスタＰＴ１の一方端子は、仮想ＶＣＣ（電源電
圧）であるノードＶＰに接続され、他方端子は、昇圧ノ
ードＶＢに接続されている。また、ｐチャネルトランジ
スタＰＴ２の一方端子は、昇圧ノードＶＢに接続され、
他方端子は、出力端子Ｖｏｕｔに接続されている。昇圧
ノードＶＢには、ｎチャネルトランジスタのソースとド
レインとをショートした構成を有するキャパシタＣＰ１
のゲートが接続されている。

【００２１】なお、ｐチャネルトランジスタＰＴ１およ
びｐチャネルトランジスタＰＴ２は、それぞれ、本発明
の「第１ｐチャネルトランジスタ」および「第２ｐチャ
ネルトランジスタ」の一例である。また、キャパシタＣ
Ｐ１は、本発明の「第１キャパシタ」の一例である。

【００２２】また、ノードＶＰには、ｎチャネルトラン
ジスタのソースとドレインとをショートした構成を有す
るとともに、ノードＶＰの付加容量を大きくするための
キャパシタＣＰ２が接続されている。なお、キャパシタ
ＣＰ２をノードＶＰに接続することによって、ノードＶ
Ｐの電圧レベルの変動を小さく抑えることができる。こ
れにより、電源変動（ノイズ）を抑制することができ
る。また、ノードＶＰには、ノードＶＰに電源電圧ＶＣ
Ｃを供給するためのｐチャネルトランジスタＰＴ３が接
続されている。また、ノードＶＰとノードＶＬとの間に
は、ｐチャネルトランジスタＰＴ５が接続されている。
また、ノードＶＬには、ｎチャネルトランジスタＮＴ１
の一方端子が接続されている。ｎチャネルトランジスタ
ＮＴ１の他方端子は、接地されている。また、ノードＶ
Ｌには、ｎチャネルトランジスタのソースとドレインと
をショートした構成を有するキャパシタＣＰ４のゲート
が接続されている。

【００２３】また、ノードＶＰとノードＶＧとの間に
は、ｐチャネルトランジスタＰＴ４が接続されている。
ノードＶＧには、キャパシタＣＰ３のゲートが接続され
ている。キャパシタＣＰ３をブートするための信号Ｖｄ
は、ｐチャネルトランジスタＰＴ４のゲートに供給され
る。なお、ｐチャネルトランジスタＰＴ３およびｐチャ
ネルトランジスタＰＴ４は、それぞれ、本発明の「第３
ｐチャネルトランジスタ」および「第４ｐチャネルトラ
ンジスタ」の一例である。また、キャパシタＣＰ２、Ｃ
Ｐ３およびＣＰ４は、それぞれ、本発明の「第２キャパ
シタ」、「第３キャパシタ」および「第４キャパシタ」
の一例である。

【００２４】なお、図１には示していないが、ｐチャネ
ルトランジスタＰＴ１、ＰＴ２、ＰＴ３およびＰＴ４の
基板（Ｎウェル）は、すべて出力電位Ｖｏｕｔ（２ＶＣ
Ｃ）に接続されている。このため、ｐチャネルトランジ
スタＰＴ１〜ＰＴ４のｐ型ソース／ドレイン領域から基
板（Ｎウェル）に向かって順方向電流が流れるのを防止
することができる。

【００２５】また、昇圧ノードＶＢとノードＶＬとはキ
ャパシタＣＰ１およびキャパシタＣＰ４によってそれぞ
れ同時にブートされるため、ノードＶＰへ昇圧レベルが
逆流するのが防止される。この場合、ノードＶｂは、０
Ｖ〜ＶＣＣの間で動作するノードであるため、ノードＶ
ｂがＶＣＣでもノードＶＬがＶＣＣ＋Ｖｔ以上になった
場合には、ノードＶＬからノードＶＰに電流が逆流す
る。また、昇圧ノードＶＢもＶＣＣ＋２Ｖｔ以上でノー
ドＶＰ側に逆流が始まる。しかしながら、たとえば、Ｖ
ＣＣ＝１．２Ｖ、Ｖｔ＝０．７Ｖとすると、ノードＶＢ
は２．６Ｖまで逆流しないことになるため、昇圧電位で
ある２ＶＣＣ（２．４Ｖ）までは問題が生じないことが
わかる。また、ｐチャネルトランジスタＰＴ１〜ＰＴ４
の基板であるＮウェルは、すべて出力電位Ｖｏｕｔ（２
ＶＣＣ）に接続されているため、基板バイアス効果によ
り、ｐチャネルトランジスタＰＴ１〜ＰＴ４のしきい値
電圧Ｖｔが大きくなる。このため、ｐチャネルトランジ
スタＰＴ１〜ＰＴ４における逆流をより防止することが
できる。

【００２６】なお、昇圧ノードＶＢのレベルを出力端子
Ｖｏｕｔに伝達するためのｐチャネルトランジスタＰＴ
２のゲートであるノードＶＧは、ＶＣＣとＶＣＣ以上の
電圧との間で動作する。ノードＶＧがＶＣＣのとき、昇
圧ノードＶＢのレベルを出力ノードＶｏｕｔに伝達す
る。これは、ｐチャネルトランジスタＰＴ２のゲートが
ＶＣＣであっても、ｐチャネルトランジスタＰＴ２のソ
ースがＶｃｃ＋Ｖｔ以上であれば、ｐチャネルトランジ
スタＰＴ２はオン状態になるからである。また、ブート
信号Ｖｂｏｏｔの立ち下がりによって、昇圧ノードＶＢ
がＶＣＣになったとき、出力ノードＶｏｕｔに転送され
た昇圧レベルが昇圧ノードＶＢに逆流しないようにする
必要がある。このために、ｐチャネルトランジスタＰＴ
２のゲートであるノードＶＧをＶＣＣ以上に昇圧するこ
とによって、ｐチャネルトランジスタＰＴ２をオフ状態
にしている。

【００２７】図２は、図１に示した第１実施形態による
昇圧回路の入力信号の波形図である。図１および図２を
参照して、クロック信号に沿った第１実施形態の昇圧回
路１の動作について説明する。

【００２８】まず、初期状態では、ノードＶａ、Ｖｂお
よびＶｃがＬレベルであるため、ｐチャネルトランジス
タＰＴ３およびＰＴ５はオン状態であるとともに、ｎチ
ャネルトランジスタＮＴ１はオフ状態である。このた
め、ノードＶＰおよびノードＶＬは、電源電圧（ＶＣ
Ｃ）にプリチャージされている。前のサイクルから昇圧
ノードＶＢはＶＣＣでフローティング状態であり、ノー
ドＶＧはＶＣＣ以上でフローティング状態となってい
る。この状態から、ノードＶａおよびノードＶｂがＨレ
ベルになることによって、ｐチャネルトランジスタＰＴ
３およびＰＴ５がオフ状態になるので、ノードＶＰおよ
びノードＶＬもＶＣＣのフローティング状態となる。

【００２９】その後、ブート信号ＶｂｏｏｔがＨレベル
になることによって、キャパシタＣＰ１およびキャパシ
タＣＰ４によりノードＶＢおよびノードＶＬがそれぞれ
ＶＣＣ以上に昇圧される。このとき、ノードＶＬがＶＣ
Ｃ以上になっているため、昇圧ノードＶＢの昇圧レベル
がノードＶＰに逆流することはない。ブートされたノー
ドＶＬの電荷は、若干ノードＶＰに逆流する。このよう
にノードＶＬの電荷が若干ノードＶＰに逆流したとして
も、ノードＶＰはＶＣＣ＋Ｖｔ以上にはならないので、
ＶＣＣへの逆流は発生しない。なお、この状態では、ｐ
チャネルトランジスタＰＴ２のゲートであるノードＶＧ
はＶＣＣ以上であるため、ｐチャネルトランジスタＰＴ
２はオフ状態である。このため、この状態では、昇圧ノ
ードＶの昇圧レベルは、出力ノードＶｏｕｔには転送さ
れない。

【００３０】その後、ノードＶｄがＬレベルになること
によって、ｐチャネルトランジスタＰＴ４がオン状態に
なる。これにより、ノードＶＰとノードＶＧとが繋がる
ので、ノードＶＧの電位はＶＣＣになる。この場合、ｐ
チャネルトランジスタＰＴ２のソースはＶＣＣ以上であ
るため、ｐチャネルトランジスタＰＴ２のゲートがＶＣ
Ｃであったとしても、ｐチャネルトランジスタＰＴ２は
オン状態となる。その結果、ブートされた昇圧ノードＶ
Ｂのレベルは、出力ノードＶｏｕｔに転送される。その
後、ノードＶｄがＨレベルになることによって、ｐチャ
ネルトランジスタＰＴ４がオフ状態になるとともに、ノ
ードＶＧがブートされてＶＣＣ以上になる。これによ
り、ｐチャネルトランジスタＰＴ２はオフ状態になる。
このとき、若干ノードＶＰにノードＶＧの電荷が逆流す
るが、問題はない。

【００３１】ｐチャネルトランジスタＰＴ２がオフ状態
になった後、ブート信号ＶｂｏｏｔがＬレベルになる。
これにより、昇圧ノードＶＢはＶＣＣの近傍の電圧にな
る。この場合、ｐチャネルトランジスタＰＴ２はオフ状
態であるため、出力ノードＶｏｕｔが引っ張られてレベ
ルダウンすることはない。その後、ノードＶｃがＨレベ
ルになることによって、ｎチャネルトランジスタＮＴ１
がオン状態になるので、ノードＶＬがＬレベルになる。
これにより、ｐチャネルトランジスタＰＴ１がオン状態
となるので、昇圧ノードＶＢに電源電位ＶＣＣが供給さ
れる。

【００３２】次に、ノードＶａをＬレベルにすることに
よって、ｐチャネルトランジスタＰＴ３をオン状態にす
る。これにより、ノードＶＰのＶＣＣから下がった電圧
をＶＣＣに戻す。このノードＶａの立ち下がりタイミン
グは多少前後しても問題はない。その後、ノードＶｃを
立ち下げることによって、ｎチャネルトランジスタＮＴ
１をオフ状態にした後、ノードＶｂを立ち下げることに
よって、ｐチャネルトランジスタＰＴ５をオン状態にす
る。これにより、ノードＶＬがＶＣＣになるので、ｐチ
ャネルトランジスタＰＴ１がオフ状態になる。これによ
り、昇圧ノードＶＢはフローティングになり、ブート信
号を待機する状態となる。

【００３３】図３は、図１に示した第１実施形態の昇圧
回路を含むシミュレーション回路を示した概略図であ
る。この第１実施形態によるシミュレーション回路で
は、第１実施形態による昇圧回路部１に、リングオシレ
ータ部２、入力信号制御回路部３およびバイアス回路部
４が付加されている。ここで、第１実施形態の昇圧回路
部１を、ＶＣＣ＝１．２Ｖ〜１．８Ｖで動作させる場
合、通常のリングオシレータでは周波数が１桁以上変化
する。これは以下の理由による。すなわち、ＶＣＣが
１．２Ｖのときはサブスレッショルド領域での動作であ
るのに対して、ＶＣＣが１．８Ｖのときでは通常の動作
範囲に入るため、トランジスタの駆動能力が大きく異な
ってくるためである。この場合、ＶＣＣが１．８Ｖのと
き、消費電流が非常に大きくなってしまう。このため、
図３に示したシミュレーション回路では、リングオシレ
ータ部２のインバータ回路２ａまたはＮＡＮＤ回路２ｂ
のｐチャネルトランジスタを直接ＶＣＣに接続せずに、
バイアス回路部４によりバイアスされたｐチャネルトラ
ンジスタ２ｃまたは２ｄを介してＶＣＣに繋ぐように構
成した。

【００３４】このバイアス回路部４は、ＶＣＣが低いと
きには低い電圧を出力するとともに、ＶＣＣが高いとき
には高い電圧を出力するように構成されている。これに
より、バイアス回路部４によりバイアスされたｐチャネ
ルトランジスタ２ｃおよび２ｄは、常に、サブスレッシ
ョルド領域で動作されるため、ＶＣＣに依存しない周波
数特性が得られる。

【００３５】また、リングオシレータ部２内のインバー
タ遅延を利用して図２に示す波形を生成するため、イン
バータのサイズだけではなく奇数段をＮＡＮＤ回路２ａ
にしている。これにより、一斉にセット（Ｈレベル）が
かかるように構成している。その結果、Ｌレベルである
期間を短くすることができる。

【００３６】また、図３に示したシミュレーション回路
では、昇圧回路部１の昇圧ノードＶＢをブートするため
のキャパシタＣＰ１を駆動するインバータは、非常にト
ランジスタサイズが大きくなるため、通常のインバータ
とは異なり、ｐチャネルトランジスタ３ａとｎチャネル
トランジスタ３ｂに入る信号を別々に入力信号制御回路
部３によって生成している。これにより、入力の際の過
渡状態でのｐチャネルトランジスタ３ａとｎチャネルト
ランジスタ３ｂとの同時オン状態をなくすことができ
る。その結果、低消費電力化と出力波形の急峻化とを行
うことができる。図３に示したシミュレーション回路を
用いて、ＶＣＣ＝１．２Ｖとしてシミュレーションを行
ったところ、２．４Ｖ（２ＶＣＣ）まで昇圧されること
が確認できた。これにより、しきい値電圧落ちがなくＶ
ＣＣを２ＶＣＣまで昇圧することができることが確認さ
れた。

【００３７】（第２実施形態）図４は、本発明の第２実
施形態による昇圧回路の構成を示した概略図である。図
５は、図４に示した第２実施形態の昇圧回路のゲートブ
ート回路の内部構成を示した概略図である。

【００３８】まず、図４および図５を参照して、第２実
施形態による昇圧回路について説明する。この第２実施
形態による昇圧回路１１では、電荷転送用トランジスタ
として、ｐチャネルトランジスタＰＴ１およびｐチャネ
ルトランジスタＰＴ２を用いている。ｐチャネルトラン
ジスタＰＴ１の一方端子は、電源電圧端子ＶＣＣに接続
されており、他方端子は、昇圧ノードＣに接続されてい
る。ｐチャネルトランジスタＰＴ２の一方端子は、昇圧
ノードＣに接続されており、他方端子は、出力ノードＶ
ＯＵＴに接続されている。また、ｐチャネルトランジス
タＰＴ１およびＰＴ２の基板であるＮウェル（図示せ
ず）は、出力ノードＶＯＵＴ（２ＶＣＣ）に接続されて
いる。また、昇圧ノードＣには、キャパシタＣＰ１のゲ
ートが接続されている。ｐチャネルトランジスタＰＴ１
のゲートＡには、ゲートブート回路１１ａが接続されて
おり、ｐチャネルトランジスタＰＴ２のゲートＢには、
ゲートブート回路１１ｂが接続されている。

【００３９】ゲートブート回路１１ａおよび１１ｂは、
振幅ＶＣＣの入力クロックを振幅２ＶＣＣとして出力す
る回路である。このゲートブート回路１１ａおよび１１
ｂは、図５に示すように、インバータ１１１および１１
２と、キャパシタ１１３と、ｐチャネルトランジスタ１
１４および１１５と、ｎチャネルトランジスタ１１６お
よび１１７とを備えている。

【００４０】図４および図５に示した第２実施形態によ
る昇圧回路１１は、ＶＣＣを２ＶＣＣに昇圧する回路で
ある。ダイオードを構成するｐチャネルトランジスタＰ
Ｔ１およびＰＴ２のゲート電圧は、それぞれ、ゲートブ
ート回路１１ａおよび１１ｂによって独立に制御されて
いる。このため、ｐチャネルトランジスタＰＴ１および
ｐチャネルトランジスタＰＴ２は、しきい値電圧（Ｖ
ｔ）分の電圧降下なく電位を伝達することができる。さ
らに、ｐチャネルトランジスタＰＴ１およびＰＴ２のゲ
ートＡおよびゲートＢには、それぞれ、２ＶＣＣが印加
されるため、ｐチャネルトランジスタＰＴ１およびＰＴ
２は、オフ時に２ＶＣＣまでカットオフすることが可能
である。また、ｐチャネルトランジスタＰＴ１およびＰ
Ｔ２の基板電位は、ＶＯＵＴ（２ＶＣＣ）に設定してい
るため、ｐチャネルトランジスタＰＴ１およびＰＴ２の
基板（Ｎウェル）の電位は、ｐ型ソース／ドレイン領域
の電位よりも高くなる。このため、ｐチャネルトランジ
スタＰＴ１およびＰＴ２のｐ型ソース／ドレイン領域か
ら基板（Ｎウェル）へ順方向電流が流れるのを防止する
ことができる。

【００４１】図６は、図４に示した第２実施形態による
昇圧回路の入力信号を示した波形図である。図４〜図６
を参照して、次に第２実施形態による昇圧回路１１の動
作について説明する。

【００４２】まず、クロックＣがＬレベルのときには、
クロックＡは、Ｈレベル、Ｌレベル、Ｈレベルと順次変
化する。これにより、ｐチャネルトランジスタＰＴ１の
ゲートＡは、２ＶＣＣ、０Ｖ、２ＶＣＣと順次変化す
る。クロックＡがＬレベルのタイミングで、ｐチャネル
トランジスタＰＴ１はオン状態になるので、昇圧ノード
ＣがＶＣＣに充電される。その一方、クロックＣがＬレ
ベルのときには、クロックＢは、Ｈレベルであるため、
ｐチャネルトランジスタＰＴ２のゲートＢは、２ＶＣＣ
になる。これにより、ｐチャネルトランジスタＰＴ２は
オフ状態になるので、出力ノードＶＯＵＴから電流の逆
流はなく、出力ノードＶＯＵＴの電位は下がらない。

【００４３】また、クロックＣがＨレベルのときには、
キャパシタＣＰ１によって昇圧ノードＣが２ＶＣＣに昇
圧される。このとき、クロックＡは、クロックＣがＨレ
ベルである前後において、Ｈレベルであるため、ｐチャ
ネルトランジスタＰＴ１のゲートＡは２ＶＣＣである。
このため、ｐチャネルトランジスタＰＴ１はオフ状態に
なるので、ノードＣからＶＣＣに電流が逆流することは
ない。一方、クロックＣがＨレベルのときには、クロッ
クＢはＬレベルであるので、ｐチャネルトランジスタＰ
Ｔ２のゲートＢは０Ｖである。このため、ｐチャネルト
ランジスタＰＴ２はオン状態になるので、昇圧されたノ
ードＣの電位は、しきい値落ちなく、効率よく出力ノー
ドＶＯＵＴに出力される。

【００４４】第２実施形態では、上記のように、電荷転
送用トランジスタとしてのｐチャネルトランジスタＰＴ
１およびＰＴ２のゲートＡおよびゲートＢをゲートブー
ト回路１１ａおよび１１ｂによりそれぞれ独立に制御す
ることによって、ｐチャネルトランジスタＰＴ１および
ＰＴ２のしきい値落ちを防止することができる。これに
より、電源電圧ＶＣＣがしきい値電圧Ｖｔに近い場合に
も昇圧動作を行うことができる。

【００４５】図７は、図４に示した第２実施形態による
昇圧回路を含むシミュレーション回路を示した概略図で
ある。図７を参照して、この第２実施形態によるシミュ
レーション回路では、第２実施形態による昇圧回路部１
１に、リングオシレータ部１２および入力信号制御回路
部１３が付加されている。この場合、リングオシレータ
部１２は、ＶＣＣ＝１．２Ｖで出力周波数が５０ＭＨｚ
になるように最適化している。図７に示した第２実施形
態によるシミュレーション回路を用いて、ＶＣＣ＝１．
２Ｖとしてシミュレーションを行ったところ、０．５５
μｓｅｃ程度で２．４Ｖまで昇圧されることが判明し
た。これにより、第２実施形態による昇圧回路部１１で
は、しきい値電圧落ちがなくＶＣＣを２ＶＣＣまで昇圧
できることが確認された。

【００４６】（第３実施形態）図８は、本発明の第３実
施形態による昇圧回路の構成を示した概略図である。図
８を参照して、この第３実施形態による昇圧回路２１で
は、上記した第２実施形態と異なり、電荷転送用トラン
ジスタとして、ｎチャネルトランジスタＮＴ１およびＮ
Ｔ２を用いている。ｎチャネルトランジスタＮＴ１のゲ
ートＡには、ゲートブート回路１１ａが接続されてお
り、ｎチャネルトランジスタＮＴ２のゲートＢには、ゲ
ートブート回路１１ｂが接続されている。昇圧ノードＣ
には、キャパシタＣＰ１のゲートが接続されている。な
お、ｎチャネルトランジスタＮＴ１およびＮＴ２の基板
は、接地されている。

【００４７】なお、この第３実施形態による昇圧回路２
１のゲートブート回路１１ａおよび１１ｂならびにキャ
パシタＣＰ１の構成は、図４に示した第２実施形態によ
る昇圧回路１１と同様である。この第３実施形態による
昇圧回路２１は、上記した第２実施形態と同様、ＶＣＣ
を２ＶＣＣに昇圧する回路である。

【００４８】第３実施形態による昇圧回路２１のｎチャ
ネルトランジスタＮＴ１およびＮＴ２のゲートには、そ
れぞれ、ゲートブート回路１１ａおよび１１ｂを介し
て、２ＶＣＣが印加される。これにより、ｎチャネルト
ランジスタＮＴ１およびＮＴ２のしきい値電圧（Ｖｔ）
分の電圧降下なく電位を伝達することができる。この結
果、電源電圧ＶＣＣがしきい値電圧Ｖｔに近い場合にも
昇圧動作を行うことができる。

【００４９】図９は、図８に示した第３実施形態による
昇圧回路の入力信号の波形図である。図８および図９を
参照して、第３実施形態による昇圧回路２１の動作につ
いて説明する。まず、クロックＣがＬレベルのときに
は、クロックＡは、Ｌレベル、Ｈレベル、Ｌレベルに順
次変化する。これにより、ゲートＡは、０Ｖ、２ＶＣ
Ｃ、０Ｖに順次変化する。クロックＡがＨレベルのタイ
ミングでｎチャネルトランジスタＮＴ１がオン状態にな
るので、ノードＣにＶＣＣが充電される。その一方、ク
ロックＣがＬレベルのときには、クロックＢはＬレベル
であるため、ｎチャネルトランジスタＮＴ２のゲートＢ
は０Ｖである。このため、ｎチャネルトランジスタＮＴ
２はオフ状態であるため、出力ノードＶＯＵＴからノー
ドＣへの電流の逆流はない。その結果、出力ノードＶＯ
ＵＴの電位は下がらない。

【００５０】また、クロックＣがＨレベルのときには、
キャパシタＣＰ１によりノードＣは２ＶＣＣに昇圧され
る。このとき、クロックＡは、クロックＣがＨレベルで
ある前後において、Ｌレベルである。これにより、ｎチ
ャネルトランジスタＮＴ１のゲートＡは０Ｖになるた
め、ｎチャネルトランジスタＮＴ１はオフ状態になる。
これにより、ノードＣよりＶＣＣに電流の逆流はない。
その一方、クロックＣがＨレベルのときには、クロック
ＢはＨレベルであるため、ｎチャネルトランジスタＮＴ
２のゲートＢは２ＶＣＣになる。これにより、ｎチャネ
ルトランジスタＮＴ２がオン状態になるので、ノードＣ
の昇圧された電位はしきい値電圧落ちなく、ＶＯＵＴに
伝達される。

【００５１】なお、今回開示された実施形態は、すべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は、上記した実施形態の説明
ではなく特許請求の範囲によって示され、さらに特許請
求の範囲と均等の意味および範囲内でのすべての変更が
含まれる。

【００５２】たとえば、上記第２および第３実施形態で
は、ゲートブート回路として図５に示した内部構成を有
する回路を示したが、本発明はこれに限らず、振幅ＶＣ
Ｃの入力クロックを振幅２ＶＣＣとして出力する回路で
あれば、他の内部構成を有していてもよい。

【００５３】

【発明の効果】以上のように、本発明によれば、電源電
圧がしきい値電圧に近い場合にも、昇圧動作を行うこと
が可能な昇圧回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態による昇圧回路の構成を
示した概略図である。

【図２】図１に示した第１実施形態による昇圧回路の入
力信号の波形図である。

【図３】図１に示した第１実施形態の昇圧回路を含むシ
ミュレーション回路を示した概略図である。

【図４】本発明の第２実施形態による昇圧回路の構成を
示した概略図である。

【図５】図４に示した第２実施形態による昇圧回路のゲ
ートブート回路の内部構成を示した概略図である。

【図６】図４に示した第２実施形態による昇圧回路の入
力信号の波形図である。

【図７】図４に示した第２実施形態による昇圧回路を含
むシミュレーション回路を示した概略図である。

【図８】本発明の第３実施形態による昇圧回路の構成を
示した概略図である。

【図９】図８に示した第３実施形態による昇圧回路の入
力信号の波形図である。

【図１０】従来の一般的な昇圧回路の概念を説明するた
めの概略図である。

【図１１】図１０に対応する従来の昇圧回路の回路構成
を説明するための概略図である。

【符号の説明】

ＰＴ１ｐチャネルトランジスタ（第１ｐチャネルトラ
ンジスタ）ＰＴ２ｐチャネルトランジスタ（第２ｐチャネルトラ
ンジスタ）ＰＴ３ｐチャネルトランジスタ（第３ｐチャネルトラ
ンジスタ）ＰＴ４ｐチャネルトランジスタ（第４ｐチャネルトラ
ンジスタ）ＣＰ１キャパシタ（第１キャパシタ）ＣＰ２キャパシタ（第２キャパシタ）ＣＰ３キャパシタ（第３キャパシタ）ＣＰ４キャパシタ（第４キャパシタ）１、１１、２１昇圧回路１１ａ、１１ｂゲートブート回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者高野洋大阪府守口市京阪本通２丁目５番５号三洋電機株式会社内Ｆターム(参考） 5H730 AS04 BB02 BB08 DD04 DD12 DD13

Claims

【特許請求の範囲】

【請求項１】電圧を増幅するための第１キャパシタ
と、電荷転送用トランジスタとを備え、前記電荷転送用トランジスタのゲートには、電源電圧以
上の電圧が印加される、昇圧回路。
【請求項２】前記電荷転送用トランジスタは、ｐチャネルトランジスタを含み、前記ｐチャネルトランジスタの基板電位には、出力ノー
ドが接続されている、請求項１に記載の昇圧回路。
【請求項３】前記電荷転送用トランジスタは、電源電圧が供給される第１ノードに一方端子が接続され
る第１ｐチャネルトランジスタと、第２ｐチャネルトランジスタとを含み、一方端子が電源電圧に接続され、他方端子が前記第１ノ
ードに接続される第３ｐチャネルトランジスタをさらに
備え、前記第３ｐチャネルトランジスタを、前記第１キャパシ
タがオン状態である以外のタイミングでオン状態にする
ことによって、前記第１ノードに電源電圧を供給する、
請求項１または２に記載の昇圧回路。
【請求項４】前記第１ノードには、第２キャパシタが接
続されている、請求項３に記載の昇圧回路。
【請求項５】一方端子が前記第１ノードに接続され、他
方端子が前記第２ｐチャネルトランジスタのゲートに接
続される第４ｐチャネルトランジスタをさらに備える、
請求項３または４に記載の昇圧回路。
【請求項６】前記第２ｐチャネルトランジスタのゲート
に接続され、前記第２ｐチャネルトランジスタのゲート
電圧を上昇させるための第３キャパシタをさらに備え、前記第３キャパシタをブートする信号が前記第４ｐチャ
ネルトランジスタのゲートに接続されている、請求項５
に記載の昇圧回路。
【請求項７】前記第３キャパシタをブートする信号は、
前記第１キャパシタをブートする信号のＨレベルの期間
内のみＬレベルになる、請求項６に記載の昇圧回路。
【請求項８】前記第１ｐチャネルトランジスタのゲート
に接続され、前記第１ｐチャネルトランジスタのゲート
電圧を昇圧するための第４キャパシタをさらに備え、前記第１キャパシタと前記第４キャパシタとは同時にブ
ートされる、請求項３〜７のいずれか１項に記載の昇圧
回路。