JP3148070B2 - 電圧変換回路 - Google Patents
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
Description
【０００１】
【産業上の利用分野】この発明は入力電圧から値が異な
るいくつかの電圧を発生する電圧変換回路に係り、特に
集積回路に内蔵される電圧変換回路に関する。
るいくつかの電圧を発生する電圧変換回路に係り、特に
集積回路に内蔵される電圧変換回路に関する。
【０００２】
【従来の技術】電子式卓上計算機（電卓）や電子手帳等
のような小型事務機の分野では、低消費電力化や機器の
小型化を図る目的で、一般に液晶表示装置を用いて表示
が行われている。また、長寿命化を図るために液晶表示
装置は交流信号によって表示駆動されている。この交流
駆動のためには値が異なる複数種類の電圧が必要であ
り、このような複数種類の電圧は電圧変換回路によって
１つの電源電圧から形成されるのが一般的である。
のような小型事務機の分野では、低消費電力化や機器の
小型化を図る目的で、一般に液晶表示装置を用いて表示
が行われている。また、長寿命化を図るために液晶表示
装置は交流信号によって表示駆動されている。この交流
駆動のためには値が異なる複数種類の電圧が必要であ
り、このような複数種類の電圧は電圧変換回路によって
１つの電源電圧から形成されるのが一般的である。
【０００３】図４はこの種の用途に使用される集積化さ
れた従来の電圧変換回路のブロック図である。この例で
は、電池11の出力電圧ＶＤＤを用いて４種類の値が異な
る電圧Ｖｒｅｇ（ＶＬＣ１）、ＶＬＣ２、ＶＬＣ３及び
ＶＬＣ４を形成するための電圧変換回路が示されてい
る。電池11の高電位側の電圧ＶＤＤ及び基準電位側の電
圧ＧＮＤは外部端子12、13を介して、この電圧変換回路
が内蔵されている集積回路に供給される。集積回路内で
は定電圧出力回路14により、上記電圧ＶＤＤからそれよ
りも値が小さい一定値の電圧Ｖｒｅｇ（ＶＬＣ１）が発
生される。また、上記電圧ＶＤＤはレベルシフタ回路15
に入力される。このレベルシフタ回路15には上記電圧Ｖ
ＤＤの他に後述する昇圧回路で発生される電圧のうち最
も値が大きいＶＬＣ４及び外部端子16を介して集積回路
の外部から供給されるクロック信号ＣＫ１が入力され
る。このレベルシフタ回路15は、上記クロック信号ＣＫ
１の高レベル側をＶＤＤレベルからＶＬＣ４レベルにレ
ベルシフトしてＶＬＣ４とＧＮＤとの間の振幅を持つク
ロック信号ＣＫ２を出力する。上記レベルシフタ回路15
によってレベルシフトされたクロック信号ＣＫ２は上記
電圧Ｖｒｅｇと共に昇圧回路17に供給される。この昇圧
回路17は、上記電圧Ｖｒｅｇを２倍、３倍及び４倍に順
次昇圧してそれぞれ値が異なる３種類の昇圧電圧ＶＬＣ
２、ＶＬＣ３及びＶＬＣ４を発生する。上記昇圧回路17
はキャパシタを用いた良く知られたキャパシタカップリ
ング方式の昇圧回路であり、外部端子18〜21にそれぞれ
図示しないキャパシタが接続されることによって所望す
る昇圧電圧が得られる。なお、クロック信号ＣＫ２は昇
圧時の動作を制御するため同期信号として使用される。
れた従来の電圧変換回路のブロック図である。この例で
は、電池11の出力電圧ＶＤＤを用いて４種類の値が異な
る電圧Ｖｒｅｇ（ＶＬＣ１）、ＶＬＣ２、ＶＬＣ３及び
ＶＬＣ４を形成するための電圧変換回路が示されてい
る。電池11の高電位側の電圧ＶＤＤ及び基準電位側の電
圧ＧＮＤは外部端子12、13を介して、この電圧変換回路
が内蔵されている集積回路に供給される。集積回路内で
は定電圧出力回路14により、上記電圧ＶＤＤからそれよ
りも値が小さい一定値の電圧Ｖｒｅｇ（ＶＬＣ１）が発
生される。また、上記電圧ＶＤＤはレベルシフタ回路15
に入力される。このレベルシフタ回路15には上記電圧Ｖ
ＤＤの他に後述する昇圧回路で発生される電圧のうち最
も値が大きいＶＬＣ４及び外部端子16を介して集積回路
の外部から供給されるクロック信号ＣＫ１が入力され
る。このレベルシフタ回路15は、上記クロック信号ＣＫ
１の高レベル側をＶＤＤレベルからＶＬＣ４レベルにレ
ベルシフトしてＶＬＣ４とＧＮＤとの間の振幅を持つク
ロック信号ＣＫ２を出力する。上記レベルシフタ回路15
によってレベルシフトされたクロック信号ＣＫ２は上記
電圧Ｖｒｅｇと共に昇圧回路17に供給される。この昇圧
回路17は、上記電圧Ｖｒｅｇを２倍、３倍及び４倍に順
次昇圧してそれぞれ値が異なる３種類の昇圧電圧ＶＬＣ
２、ＶＬＣ３及びＶＬＣ４を発生する。上記昇圧回路17
はキャパシタを用いた良く知られたキャパシタカップリ
ング方式の昇圧回路であり、外部端子18〜21にそれぞれ
図示しないキャパシタが接続されることによって所望す
る昇圧電圧が得られる。なお、クロック信号ＣＫ２は昇
圧時の動作を制御するため同期信号として使用される。
【０００４】ところで、上記昇圧回路17で昇圧動作を行
わせるためには集積回路にキャパシタを外付けする必要
があり、そのために外部端子18〜21が設けられている。
しかし、集積回路に設けられた外部端子には静電圧等の
サージ電圧が印加される恐れがあることが知られてい
る。上記外部端子18〜21は集積回路内の内部素子、例え
ば昇圧回路17内のトランジスタ等に直接に接続されてい
るため、これらの外部端子18〜21に上記のようなサージ
電圧が印加されると昇圧回路17を始めとする内部回路が
破壊されることがある。このため、集積回路内部におい
て上記外部端子18〜21に、上記のようなサージ電圧から
内部回路を保護するための保護素子が接続されている。
能動素子としてＭＯＳトランジスタを使用するＭＯＳ型
集積回路では、このような保護素子として例えば図に示
すようにＰチャネルＭＯＳトランジスタ22〜24及びＮチ
ャネルＭＯＳトランジスタ25〜28が用いられる。これら
各ＭＯＳトランジスタはＰチャネルＭＯＳトランジスタ
22及びＮチャネルＭＯＳトランジスタ25で例示するよう
に、等価的にそれぞれダイオードとして働く。
わせるためには集積回路にキャパシタを外付けする必要
があり、そのために外部端子18〜21が設けられている。
しかし、集積回路に設けられた外部端子には静電圧等の
サージ電圧が印加される恐れがあることが知られてい
る。上記外部端子18〜21は集積回路内の内部素子、例え
ば昇圧回路17内のトランジスタ等に直接に接続されてい
るため、これらの外部端子18〜21に上記のようなサージ
電圧が印加されると昇圧回路17を始めとする内部回路が
破壊されることがある。このため、集積回路内部におい
て上記外部端子18〜21に、上記のようなサージ電圧から
内部回路を保護するための保護素子が接続されている。
能動素子としてＭＯＳトランジスタを使用するＭＯＳ型
集積回路では、このような保護素子として例えば図に示
すようにＰチャネルＭＯＳトランジスタ22〜24及びＮチ
ャネルＭＯＳトランジスタ25〜28が用いられる。これら
各ＭＯＳトランジスタはＰチャネルＭＯＳトランジスタ
22及びＮチャネルＭＯＳトランジスタ25で例示するよう
に、等価的にそれぞれダイオードとして働く。
【０００５】このような構成の従来回路において、昇圧
回路17の動作の安定時に、電圧ＶＬＣ４、ＶＤＤ、Ｖｒ
ｅｇの間に、ＶＬＣ４＞ＶＤＤ＞Ｖｒｅｇのような大小
関係が存在するときの動作を説明する。ここでは３Ｖの
電池を使用する電卓、電子手帳等のような小型事務機を
想定し、Ｖｒｅｇが１．５Ｖ、ＶＬＣ４が６Ｖ（１．５
Ｖ×４）、ＶＤＤが３Ｖ、レベルシフタ回路15の最低動
作保証電圧（以下、ＶＤＤmin と称する）が１．２Ｖ、
ダイオードの順方向電圧（以下、ＶＦと称する）が０．
５Ｖとして説明する。上記従来回路で、昇圧回路17が昇
圧動作を開始した直後の初期状態ではＶＬＣ４よりもＶ
ｒｅｇの方が高い状態となり、ＰチャネルＭＯＳトラン
ジスタ22を介してＶｒｅｇのノードからＶＬＣ４のノー
ドに順方向電流が流れ、ＶＬＣ４のノードに初期電圧が
与えられる。
回路17の動作の安定時に、電圧ＶＬＣ４、ＶＤＤ、Ｖｒ
ｅｇの間に、ＶＬＣ４＞ＶＤＤ＞Ｖｒｅｇのような大小
関係が存在するときの動作を説明する。ここでは３Ｖの
電池を使用する電卓、電子手帳等のような小型事務機を
想定し、Ｖｒｅｇが１．５Ｖ、ＶＬＣ４が６Ｖ（１．５
Ｖ×４）、ＶＤＤが３Ｖ、レベルシフタ回路15の最低動
作保証電圧（以下、ＶＤＤmin と称する）が１．２Ｖ、
ダイオードの順方向電圧（以下、ＶＦと称する）が０．
５Ｖとして説明する。上記従来回路で、昇圧回路17が昇
圧動作を開始した直後の初期状態ではＶＬＣ４よりもＶ
ｒｅｇの方が高い状態となり、ＰチャネルＭＯＳトラン
ジスタ22を介してＶｒｅｇのノードからＶＬＣ４のノー
ドに順方向電流が流れ、ＶＬＣ４のノードに初期電圧が
与えられる。
【０００６】しかし、上記のような保護素子が設けられ
ていることにより次のような問題が発生する。図５はレ
ベルシフタ回路15の入力波形（ＣＫ１）と、昇圧回路17
の昇圧動作が安定した後のレベルシフタ回路15からの出
力波形（ＣＫ２）を示している。また、図６は昇圧回路
17が昇圧動作を開始した直後の初期状態における入力波
形（ＣＫ１）を、電圧ＶＤＤ、ＶＬＣ４、Ｖｒｅｇ及び
ＶＤＤmin と共に示したものである。図６に示されるよ
うに、初期状態では、ＶＬＣ４はＶｒｅｇの電位よりも
低く、前記のようにＶｒｅｇのノードからＶＬＣ４のノ
ードに順方向電流が流れる。このとき、ＶＬＣ４のノー
ドの電位は、１．５ＶのＶｒｅｇからダイオードのＶＦ
分の０．５Ｖだけ低い１Ｖとなる。従って、電源投入時
等のように、ＶＬＣ４（＝Ｖｒｅｇ−ＶＦ）の値がレベ
ルシフタ回路15のＶＤＤmin よりも低くなる条件の下で
動作するような場合に、レベルシフタ回路15は動作せ
ず、このレベルシフタ回路15からの出力クロック信号Ｃ
Ｋ２で動作が制御される昇圧回路17も動作しなくなる。
ていることにより次のような問題が発生する。図５はレ
ベルシフタ回路15の入力波形（ＣＫ１）と、昇圧回路17
の昇圧動作が安定した後のレベルシフタ回路15からの出
力波形（ＣＫ２）を示している。また、図６は昇圧回路
17が昇圧動作を開始した直後の初期状態における入力波
形（ＣＫ１）を、電圧ＶＤＤ、ＶＬＣ４、Ｖｒｅｇ及び
ＶＤＤmin と共に示したものである。図６に示されるよ
うに、初期状態では、ＶＬＣ４はＶｒｅｇの電位よりも
低く、前記のようにＶｒｅｇのノードからＶＬＣ４のノ
ードに順方向電流が流れる。このとき、ＶＬＣ４のノー
ドの電位は、１．５ＶのＶｒｅｇからダイオードのＶＦ
分の０．５Ｖだけ低い１Ｖとなる。従って、電源投入時
等のように、ＶＬＣ４（＝Ｖｒｅｇ−ＶＦ）の値がレベ
ルシフタ回路15のＶＤＤmin よりも低くなる条件の下で
動作するような場合に、レベルシフタ回路15は動作せ
ず、このレベルシフタ回路15からの出力クロック信号Ｃ
Ｋ２で動作が制御される昇圧回路17も動作しなくなる。
【０００７】このような不都合が生じないようにするた
めには、定電圧出力回路14の出力電圧Ｖｒｅｇを１．５
Ｖよりも高く設定すれば良い。しかし、広範囲な入力電
圧の下で、例えばＶＤＤの値が１．８Ｖ〜３．３Ｖの範
囲で動作可能とするためには、定電圧出力回路14の出力
電圧Ｖｒｅｇとしては１．５Ｖ程度に設定せざるを得な
い。Ｖｒｅｇの値をこれよりも高く設定すれば入力電圧
が制限され、汎用性を失うことになる。また、Ｖｒｅｇ
の値は昇圧電圧ＶＣＬ２、ＶＣＬ３、ＶＣＬ４の値との
兼合もある。
めには、定電圧出力回路14の出力電圧Ｖｒｅｇを１．５
Ｖよりも高く設定すれば良い。しかし、広範囲な入力電
圧の下で、例えばＶＤＤの値が１．８Ｖ〜３．３Ｖの範
囲で動作可能とするためには、定電圧出力回路14の出力
電圧Ｖｒｅｇとしては１．５Ｖ程度に設定せざるを得な
い。Ｖｒｅｇの値をこれよりも高く設定すれば入力電圧
が制限され、汎用性を失うことになる。また、Ｖｒｅｇ
の値は昇圧電圧ＶＣＬ２、ＶＣＬ３、ＶＣＬ４の値との
兼合もある。
【０００８】
【発明が解決しようとする課題】このように昇圧によっ
て複数の電圧を得る従来の電圧変換回路では、外部端子
に印加されるサージ電圧から内部回路を保護するために
保護素子を設ける必要があり、この保護素子の存在によ
り、昇圧電圧の値によっては内部回路が正常に動作しな
くなく可能性があり、この場合には所望する複数種類の
出力電圧が得られなくなるという問題がある。
て複数の電圧を得る従来の電圧変換回路では、外部端子
に印加されるサージ電圧から内部回路を保護するために
保護素子を設ける必要があり、この保護素子の存在によ
り、昇圧電圧の値によっては内部回路が正常に動作しな
くなく可能性があり、この場合には所望する複数種類の
出力電圧が得られなくなるという問題がある。
【０００９】この発明は上記のような事情を考慮してな
されたものであり、その目的は、外部端子に印加される
サージ電圧から内部回路を保護するための保護素子を設
けた場合に、昇圧電圧の値によらずに内部回路を正常に
動作させることができ、もって所望する複数種類の出力
電圧を安定に得ることができる電圧変換回路を提供する
ことである。
されたものであり、その目的は、外部端子に印加される
サージ電圧から内部回路を保護するための保護素子を設
けた場合に、昇圧電圧の値によらずに内部回路を正常に
動作させることができ、もって所望する複数種類の出力
電圧を安定に得ることができる電圧変換回路を提供する
ことである。
【００１０】
【課題を解決するための手段】第１の発明の電圧変換回
路は、第１の電圧を受け、この第１の電圧よりも値が小
さくかつ一定値の第２の電圧を出力する定電圧出力回路
と、上記第２の電圧及び第１の同期信号を受け、第１の
同期信号に基づいて第２の電圧を昇圧する動作が制御さ
れ、それぞれ第２の電圧よりも値が大きくかつ互いに値
が異なる２つ以上の昇圧電圧を出力する昇圧回路と、上
記第１の電圧を一方の論理レベルとする第２の同期信号
及び上記昇圧回路の２つ以上の昇圧電圧のうち最も大き
な値の昇圧電圧を受け、この第２の同期信号の一方の論
理レベルをシフトすることによって上記第１の同期信号
を発生するレベルシフタ回路と、上記第１の電圧のノー
ドと上記昇圧回路の２つ以上の昇圧電圧のうち最も大き
な値の昇圧電圧のノードとの間に、上記最も大きな値の
昇圧電圧のノードから上記第１の電圧のノードへの導電
を妨げる向きに挿入された単一方向導電性素子と、上記
第２の電圧のノード及び上記２つ以上の昇圧電圧の各ノ
ードにそれぞれ接続され、上記第２の電圧のノード及び
上記２つ以上の昇圧電圧のうち最も大きな値の昇圧電圧
のノードを除く他の昇圧電圧の各ノードと上記最も大き
な値の昇圧電圧のノードとの間に、上記最も大きな値の
昇圧電圧のノードに向かって電流が流れる向きで挿入さ
れる等価的なダイオードを形成する保護素子とを具備し
たことを特徴とする。
路は、第１の電圧を受け、この第１の電圧よりも値が小
さくかつ一定値の第２の電圧を出力する定電圧出力回路
と、上記第２の電圧及び第１の同期信号を受け、第１の
同期信号に基づいて第２の電圧を昇圧する動作が制御さ
れ、それぞれ第２の電圧よりも値が大きくかつ互いに値
が異なる２つ以上の昇圧電圧を出力する昇圧回路と、上
記第１の電圧を一方の論理レベルとする第２の同期信号
及び上記昇圧回路の２つ以上の昇圧電圧のうち最も大き
な値の昇圧電圧を受け、この第２の同期信号の一方の論
理レベルをシフトすることによって上記第１の同期信号
を発生するレベルシフタ回路と、上記第１の電圧のノー
ドと上記昇圧回路の２つ以上の昇圧電圧のうち最も大き
な値の昇圧電圧のノードとの間に、上記最も大きな値の
昇圧電圧のノードから上記第１の電圧のノードへの導電
を妨げる向きに挿入された単一方向導電性素子と、上記
第２の電圧のノード及び上記２つ以上の昇圧電圧の各ノ
ードにそれぞれ接続され、上記第２の電圧のノード及び
上記２つ以上の昇圧電圧のうち最も大きな値の昇圧電圧
のノードを除く他の昇圧電圧の各ノードと上記最も大き
な値の昇圧電圧のノードとの間に、上記最も大きな値の
昇圧電圧のノードに向かって電流が流れる向きで挿入さ
れる等価的なダイオードを形成する保護素子とを具備し
たことを特徴とする。
【００１１】第２の発明の電圧変換回路は、第１の電圧
を受け、この第１の電圧よりも値が小さくかつ一定値の
第２の電圧を出力する第１の定電圧出力回路と、上記第
２の電圧及び第１の同期信号を受け、第１の同期信号に
基づいて第２の電圧を昇圧する動作が制御され、第２の
電圧よりも値が大きくかつ互いに値が異なる２つ以上の
昇圧電圧を出力する昇圧回路と、上記第１の電圧を一方
の論理レベルとする第２の同期信号及び上記昇圧回路の
２つ以上の昇圧電圧のうち最も大きな値の昇圧電圧を受
け、この第２の同期信号の一方の論理レベルをシフトす
ることによって上記第１の同期信号を発生するレベルシ
フタ回路と、上記第１の電圧を受け、この第１の電圧よ
りも値が小さくかつ上記第２の電圧よりは値が大きい一
定値の第３の電圧を出力する第２の定電圧出力回路と、
上記第３の電圧のノードと上記最も大きな値の昇圧電圧
のノードとの間に、上記最も大きな値の昇圧電圧のノー
ドから上記第３の電圧のノードへの導電を妨げる向きに
挿入された単一方向導電性素子と、上記第２の電圧のノ
ード及び上記２つ以上の昇圧電圧の各ノードにそれぞれ
接続され、上記第２の電圧のノード及び上記２つ以上の
昇圧電圧のうち最も大きな値の昇圧電圧のノードを除く
他の昇圧電圧の各ノードと上記最も大きな値の昇圧電圧
のノードとの間に、上記最も大きな値の昇圧電圧のノー
ドに向かって電流が流れる向きで挿入される等価的なダ
イオードを形成する保護素子とを具備したことを特徴と
する。
を受け、この第１の電圧よりも値が小さくかつ一定値の
第２の電圧を出力する第１の定電圧出力回路と、上記第
２の電圧及び第１の同期信号を受け、第１の同期信号に
基づいて第２の電圧を昇圧する動作が制御され、第２の
電圧よりも値が大きくかつ互いに値が異なる２つ以上の
昇圧電圧を出力する昇圧回路と、上記第１の電圧を一方
の論理レベルとする第２の同期信号及び上記昇圧回路の
２つ以上の昇圧電圧のうち最も大きな値の昇圧電圧を受
け、この第２の同期信号の一方の論理レベルをシフトす
ることによって上記第１の同期信号を発生するレベルシ
フタ回路と、上記第１の電圧を受け、この第１の電圧よ
りも値が小さくかつ上記第２の電圧よりは値が大きい一
定値の第３の電圧を出力する第２の定電圧出力回路と、
上記第３の電圧のノードと上記最も大きな値の昇圧電圧
のノードとの間に、上記最も大きな値の昇圧電圧のノー
ドから上記第３の電圧のノードへの導電を妨げる向きに
挿入された単一方向導電性素子と、上記第２の電圧のノ
ード及び上記２つ以上の昇圧電圧の各ノードにそれぞれ
接続され、上記第２の電圧のノード及び上記２つ以上の
昇圧電圧のうち最も大きな値の昇圧電圧のノードを除く
他の昇圧電圧の各ノードと上記最も大きな値の昇圧電圧
のノードとの間に、上記最も大きな値の昇圧電圧のノー
ドに向かって電流が流れる向きで挿入される等価的なダ
イオードを形成する保護素子とを具備したことを特徴と
する。
【００１２】
【作用】第１の発明の電圧変換回路では、動作開始の初
期状態のときに、単一方向導電性素子を介して第１の電
圧のノードから昇圧回路の昇圧電圧のノードのうち最も
大きな値の昇圧電圧が出力されるノードに電流が流れ、
大きな値の昇圧電圧が出力されるノードの初期値が第１
の電圧によって設定される。
期状態のときに、単一方向導電性素子を介して第１の電
圧のノードから昇圧回路の昇圧電圧のノードのうち最も
大きな値の昇圧電圧が出力されるノードに電流が流れ、
大きな値の昇圧電圧が出力されるノードの初期値が第１
の電圧によって設定される。
【００１３】第２の発明の電圧変換回路では、動作開始
の初期状態のときに、単一方向導電性素子を介して第２
の定電圧出力回路の出力電圧である第３の電圧のノード
から昇圧回路の昇圧電圧のノードのうち最も大きな値の
昇圧電圧が出力されるノードに電流が流れ、大きな値の
昇圧電圧が出力されるノードの初期値が第３の電圧によ
って設定される。
の初期状態のときに、単一方向導電性素子を介して第２
の定電圧出力回路の出力電圧である第３の電圧のノード
から昇圧回路の昇圧電圧のノードのうち最も大きな値の
昇圧電圧が出力されるノードに電流が流れ、大きな値の
昇圧電圧が出力されるノードの初期値が第３の電圧によ
って設定される。
【００１４】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。図１はこの発明に係る電圧変換回路の第１
の実施例による構成を示すブロック図である。前記図４
の従来回路の場合と同様に、この実施例回路も集積回路
に内蔵されており、さらに電池の出力電圧ＶＤＤを用い
て４種類の値が異なる電圧Ｖｒｅｇ（ＶＬＣ１）、ＶＬ
Ｃ２、ＶＬＣ３及びＶＬＣ４を形成する電圧変換回路の
例である。なお、図４の従来回路と対応する箇所には同
じ符号を付して説明を行う。電池11の高電位側の電圧Ｖ
ＤＤ及び基準電位側の電圧ＧＮＤは外部端子12、13を介
して、この実施例の電圧変換回路が内蔵されている集積
回路に供給される。集積回路内では定電圧出力回路14に
より、上記電圧ＶＤＤからそれよりも値が小さい一定値
の電圧Ｖｒｅｇ（ＶＬＣ１）が発生される。上記電圧Ｖ
ＤＤはレベルシフタ回路15にも入力される。レベルシフ
タ回路15にはこの電圧ＶＤＤの他に後述する昇圧回路で
発生される昇圧電圧のうち最も値が大きい電圧ＶＬＣ４
及び外部端子16を介して集積回路の外部から供給される
クロック信号ＣＫ１が入力される。レベルシフタ回路15
は、上記クロック信号ＣＫ１の高レベル側をＶＤＤレベ
ルからＶＬＣ４レベルにレベルシフトしてＶＬＣ４とＧ
ＮＤとの間の振幅を持つクロック信号ＣＫ２を出力す
る。レベルシフタ回路15によってレベルシフトされたク
ロック信号ＣＫ２は上記電圧Ｖｒｅｇと共に昇圧回路17
に供給される。昇圧回路17は、上記電圧Ｖｒｅｇを２
倍、３倍及び４倍に順次昇圧してそれぞれ値が異なる３
種類の昇圧電圧ＶＬＣ２、ＶＬＣ３及びＶＬＣ４を発生
する。昇圧回路17はキャパシタカップリング方式の昇圧
回路であり、外部端子18〜21にそれぞれ図示しないキャ
パシタが接続されることによって所望する昇圧電圧が得
られる。また、上記クロック信号ＣＫ２は昇圧時に昇圧
回路17の動作を制御するための同期信号として使用され
る。
り説明する。図１はこの発明に係る電圧変換回路の第１
の実施例による構成を示すブロック図である。前記図４
の従来回路の場合と同様に、この実施例回路も集積回路
に内蔵されており、さらに電池の出力電圧ＶＤＤを用い
て４種類の値が異なる電圧Ｖｒｅｇ（ＶＬＣ１）、ＶＬ
Ｃ２、ＶＬＣ３及びＶＬＣ４を形成する電圧変換回路の
例である。なお、図４の従来回路と対応する箇所には同
じ符号を付して説明を行う。電池11の高電位側の電圧Ｖ
ＤＤ及び基準電位側の電圧ＧＮＤは外部端子12、13を介
して、この実施例の電圧変換回路が内蔵されている集積
回路に供給される。集積回路内では定電圧出力回路14に
より、上記電圧ＶＤＤからそれよりも値が小さい一定値
の電圧Ｖｒｅｇ（ＶＬＣ１）が発生される。上記電圧Ｖ
ＤＤはレベルシフタ回路15にも入力される。レベルシフ
タ回路15にはこの電圧ＶＤＤの他に後述する昇圧回路で
発生される昇圧電圧のうち最も値が大きい電圧ＶＬＣ４
及び外部端子16を介して集積回路の外部から供給される
クロック信号ＣＫ１が入力される。レベルシフタ回路15
は、上記クロック信号ＣＫ１の高レベル側をＶＤＤレベ
ルからＶＬＣ４レベルにレベルシフトしてＶＬＣ４とＧ
ＮＤとの間の振幅を持つクロック信号ＣＫ２を出力す
る。レベルシフタ回路15によってレベルシフトされたク
ロック信号ＣＫ２は上記電圧Ｖｒｅｇと共に昇圧回路17
に供給される。昇圧回路17は、上記電圧Ｖｒｅｇを２
倍、３倍及び４倍に順次昇圧してそれぞれ値が異なる３
種類の昇圧電圧ＶＬＣ２、ＶＬＣ３及びＶＬＣ４を発生
する。昇圧回路17はキャパシタカップリング方式の昇圧
回路であり、外部端子18〜21にそれぞれ図示しないキャ
パシタが接続されることによって所望する昇圧電圧が得
られる。また、上記クロック信号ＣＫ２は昇圧時に昇圧
回路17の動作を制御するための同期信号として使用され
る。
【００１５】上記電圧Ｖｒｅｇのノードと電圧ＶＬＣ４
のノードとの間にはサージ電圧から内部回路を保護する
ための保護素子として働くＰチャネルＭＯＳトランジス
タ22のソース・ドレイン間が接続されている。このＭＯ
Ｓトランジスタ22のゲート及びバックゲートは共に電圧
ＶＬＣ４のノードに接続されている。上記電圧ＶＬＣ２
のノードと電圧ＶＬＣ４のノードとの間にはサージ電圧
から内部回路を保護するための保護素子として働くＰチ
ャネルＭＯＳトランジスタ23のソース・ドレイン間が接
続されている。このＭＯＳトランジスタ23のゲート及び
バックゲートも共に電圧ＶＬＣ４のノードに接続されて
いる。上記電圧ＶＬＣ３のノードと電圧ＶＬＣ４のノー
ドとの間にはサージ電圧から内部回路を保護するための
保護素子として働くＰチャネルＭＯＳトランジスタ24の
ソース・ドレイン間が接続されている。このＭＯＳトラ
ンジスタ24のゲート及びバックゲートも共に電圧ＶＬＣ
４のノードに接続されている。さらに、上記電圧Ｖｒｅ
ｇのノードと接地電圧のノードとの間にはサージ電圧か
ら内部回路を保護するための保護素子として働くＮチャ
ネルＭＯＳトランジスタ25のソース・ドレイン間が接続
されている。このＭＯＳトランジスタ25のゲート及びバ
ックゲートは共に接地電圧のノードに接続されている。
上記電圧ＶＬＣ２のノードと接地電圧のノードとの間に
はサージ電圧から内部回路を保護するための保護素子と
して働くＮチャネルＭＯＳトランジスタ26のソース・ド
レイン間が接続されている。このＭＯＳトランジスタ26
のゲート及びバックゲートも共に接地電圧のノードに接
続されている。上記電圧ＶＬＣ３のノードと接地電圧の
ノードとの間にはサージ電圧から内部回路を保護するた
めの保護素子として働くＮチャネルＭＯＳトランジスタ
27のソース・ドレイン間が接続されている。このＭＯＳ
トランジスタ27のゲート及びバックゲートも共に接地電
圧のノードに接続されている。上記電圧ＶＬＣ４のノー
ドと接地電圧のノードとの間にはサージ電圧から内部回
路を保護するための保護素子として働くＮチャネルＭＯ
Ｓトランジスタ28のソース・ドレイン間が接続されてい
る。このＭＯＳトランジスタ28のゲート及びバックゲー
トも共に接地電圧のノードに接続されている。これら各
ＭＯＳトランジスタはＰチャネルＭＯＳトランジスタ22
及びＮチャネルＭＯＳトランジスタ25で例示するよう
に、等価的にそれぞれダイオードとして働く。さらに、
この実施例回路では、電池11から出力される電圧ＶＤＤ
のノードと電圧ＶＬＣ４のノードとの間には初期電圧設
定用のＰチャネルＭＯＳトランジスタ29のソース・ドレ
イン間が接続されている。このＭＯＳトランジスタ29の
ゲート及びバックゲートは共に電圧ＶＬＣ４のノードに
接続されている。このＭＯＳトランジスタ29は、図中に
示すように、電圧ＶＤＤのノード側がアノード、電圧Ｖ
ＬＣ４のノード側がカソードとなるように等価的にダイ
オード（単一方向導電性素子）として働く。なお、上記
ＭＯＳトランジスタ29を含むＭＯＳトランジスタ22〜29
として、ダイオードそのものを使用することもできる。
のノードとの間にはサージ電圧から内部回路を保護する
ための保護素子として働くＰチャネルＭＯＳトランジス
タ22のソース・ドレイン間が接続されている。このＭＯ
Ｓトランジスタ22のゲート及びバックゲートは共に電圧
ＶＬＣ４のノードに接続されている。上記電圧ＶＬＣ２
のノードと電圧ＶＬＣ４のノードとの間にはサージ電圧
から内部回路を保護するための保護素子として働くＰチ
ャネルＭＯＳトランジスタ23のソース・ドレイン間が接
続されている。このＭＯＳトランジスタ23のゲート及び
バックゲートも共に電圧ＶＬＣ４のノードに接続されて
いる。上記電圧ＶＬＣ３のノードと電圧ＶＬＣ４のノー
ドとの間にはサージ電圧から内部回路を保護するための
保護素子として働くＰチャネルＭＯＳトランジスタ24の
ソース・ドレイン間が接続されている。このＭＯＳトラ
ンジスタ24のゲート及びバックゲートも共に電圧ＶＬＣ
４のノードに接続されている。さらに、上記電圧Ｖｒｅ
ｇのノードと接地電圧のノードとの間にはサージ電圧か
ら内部回路を保護するための保護素子として働くＮチャ
ネルＭＯＳトランジスタ25のソース・ドレイン間が接続
されている。このＭＯＳトランジスタ25のゲート及びバ
ックゲートは共に接地電圧のノードに接続されている。
上記電圧ＶＬＣ２のノードと接地電圧のノードとの間に
はサージ電圧から内部回路を保護するための保護素子と
して働くＮチャネルＭＯＳトランジスタ26のソース・ド
レイン間が接続されている。このＭＯＳトランジスタ26
のゲート及びバックゲートも共に接地電圧のノードに接
続されている。上記電圧ＶＬＣ３のノードと接地電圧の
ノードとの間にはサージ電圧から内部回路を保護するた
めの保護素子として働くＮチャネルＭＯＳトランジスタ
27のソース・ドレイン間が接続されている。このＭＯＳ
トランジスタ27のゲート及びバックゲートも共に接地電
圧のノードに接続されている。上記電圧ＶＬＣ４のノー
ドと接地電圧のノードとの間にはサージ電圧から内部回
路を保護するための保護素子として働くＮチャネルＭＯ
Ｓトランジスタ28のソース・ドレイン間が接続されてい
る。このＭＯＳトランジスタ28のゲート及びバックゲー
トも共に接地電圧のノードに接続されている。これら各
ＭＯＳトランジスタはＰチャネルＭＯＳトランジスタ22
及びＮチャネルＭＯＳトランジスタ25で例示するよう
に、等価的にそれぞれダイオードとして働く。さらに、
この実施例回路では、電池11から出力される電圧ＶＤＤ
のノードと電圧ＶＬＣ４のノードとの間には初期電圧設
定用のＰチャネルＭＯＳトランジスタ29のソース・ドレ
イン間が接続されている。このＭＯＳトランジスタ29の
ゲート及びバックゲートは共に電圧ＶＬＣ４のノードに
接続されている。このＭＯＳトランジスタ29は、図中に
示すように、電圧ＶＤＤのノード側がアノード、電圧Ｖ
ＬＣ４のノード側がカソードとなるように等価的にダイ
オード（単一方向導電性素子）として働く。なお、上記
ＭＯＳトランジスタ29を含むＭＯＳトランジスタ22〜29
として、ダイオードそのものを使用することもできる。
【００１６】このような構成でなる回路では、定電圧出
力回路14によって電池11の電圧ＶＤＤからこれよりも値
が小さい一定の電圧Ｖｒｅｇが形成され、この電圧Ｖｒ
ｅｇを元に昇圧回路17で３種類の値が異なる昇圧電圧Ｖ
ＬＣ２〜ＶＬＣ４が形成され、これら電圧Ｖｒｅｇ（Ｖ
ＬＣ１）、ＶＬＣ２〜ＶＬＣ４が集積回路内のもしくは
集積回路外部の図示しない液晶駆動信号発生回路に供給
され、この液晶駆動信号発生回路において液晶駆動用の
交流信号が形成される。
力回路14によって電池11の電圧ＶＤＤからこれよりも値
が小さい一定の電圧Ｖｒｅｇが形成され、この電圧Ｖｒ
ｅｇを元に昇圧回路17で３種類の値が異なる昇圧電圧Ｖ
ＬＣ２〜ＶＬＣ４が形成され、これら電圧Ｖｒｅｇ（Ｖ
ＬＣ１）、ＶＬＣ２〜ＶＬＣ４が集積回路内のもしくは
集積回路外部の図示しない液晶駆動信号発生回路に供給
され、この液晶駆動信号発生回路において液晶駆動用の
交流信号が形成される。
【００１７】ところで、従来と同様に、昇圧回路17の動
作の安定時に、電圧ＶＬＣ４、ＶＤＤ、Ｖｒｅｇの間
に、ＶＬＣ４＞ＶＤＤ＞Ｖｒｅｇのような大小関係が存
在するときの動作を説明する。この場合にも３Ｖの電池
を使用する電卓、電子手帳等のような小型事務機を想定
し、Ｖｒｅｇが１．５Ｖ、ＶＬＣ４が６Ｖ、ＶＤＤが３
Ｖ、レベルシフタ回路15の最低動作保証電圧（以下、Ｖ
ＤＤmin と称する）が１．２Ｖ、ダイオードのＶＦが
０．５Ｖとして説明する。昇圧回路17が昇圧動作を開始
した直後の初期状態ではＶＬＣ４よりもＶｒｅｇの方が
高い状態となり、ＰチャネルＭＯＳトランジスタ22を介
してＶｒｅｇのノードからＶＬＣ４のノードに順方向電
流が流れる。また、ＶＬＣ４よりもＶＤＤの方が高い状
態となり、ＰチャネルＭＯＳトランジスタ29を介してＶ
ＤＤのノードからＶＬＣ４のノードに順方向電流が流れ
る。このとき、Ｖｒｅｇ（１．５Ｖ）＜ＶＤＤ（３Ｖ）
なので、ＶＬＣ４のノードは値が大きい方の電圧ＶＤＤ
に基づいて初期電圧が与えられる。すなわち、ダイオー
ドのＶＦは０．５Ｖなので、ＶＬＣ４の初期電圧はＶＤ
Ｄ （３Ｖ）−ＶＦ（０．５Ｖ）＝２．５Ｖになる。
作の安定時に、電圧ＶＬＣ４、ＶＤＤ、Ｖｒｅｇの間
に、ＶＬＣ４＞ＶＤＤ＞Ｖｒｅｇのような大小関係が存
在するときの動作を説明する。この場合にも３Ｖの電池
を使用する電卓、電子手帳等のような小型事務機を想定
し、Ｖｒｅｇが１．５Ｖ、ＶＬＣ４が６Ｖ、ＶＤＤが３
Ｖ、レベルシフタ回路15の最低動作保証電圧（以下、Ｖ
ＤＤmin と称する）が１．２Ｖ、ダイオードのＶＦが
０．５Ｖとして説明する。昇圧回路17が昇圧動作を開始
した直後の初期状態ではＶＬＣ４よりもＶｒｅｇの方が
高い状態となり、ＰチャネルＭＯＳトランジスタ22を介
してＶｒｅｇのノードからＶＬＣ４のノードに順方向電
流が流れる。また、ＶＬＣ４よりもＶＤＤの方が高い状
態となり、ＰチャネルＭＯＳトランジスタ29を介してＶ
ＤＤのノードからＶＬＣ４のノードに順方向電流が流れ
る。このとき、Ｖｒｅｇ（１．５Ｖ）＜ＶＤＤ（３Ｖ）
なので、ＶＬＣ４のノードは値が大きい方の電圧ＶＤＤ
に基づいて初期電圧が与えられる。すなわち、ダイオー
ドのＶＦは０．５Ｖなので、ＶＬＣ４の初期電圧はＶＤ
Ｄ （３Ｖ）−ＶＦ（０．５Ｖ）＝２．５Ｖになる。
【００１８】図２は、昇圧回路17が昇圧動作を開始した
直後の初期状態における入力波形（ＣＫ１）と出力波形
（ＣＫ２）とを、電圧ＶＤＤ、ＶＬＣ４及びＶＤＤmin
と共に示したものである。図２に示されるように、初期
状態のときも、ＶＬＣ４すなわち（ＶＤＤ−ＶＦ）の値
はレベルシフタ回路15のＶＤＤmin よりも大きくなり、
レベルシフタ回路15は安定に動作するようになる。従っ
て、このレベルシフタ回路15からの出力クロック信号Ｃ
Ｋ２で動作が制御される昇圧回路17も安定に動作するよ
うになる。昇圧回路17の動作が安定した後のレベルシフ
タ回路15の出力波形ＣＫ２の振幅は、前記図５の場合と
同様にＶＬＣ４とＧＮＤとの間の電位差となる。
直後の初期状態における入力波形（ＣＫ１）と出力波形
（ＣＫ２）とを、電圧ＶＤＤ、ＶＬＣ４及びＶＤＤmin
と共に示したものである。図２に示されるように、初期
状態のときも、ＶＬＣ４すなわち（ＶＤＤ−ＶＦ）の値
はレベルシフタ回路15のＶＤＤmin よりも大きくなり、
レベルシフタ回路15は安定に動作するようになる。従っ
て、このレベルシフタ回路15からの出力クロック信号Ｃ
Ｋ２で動作が制御される昇圧回路17も安定に動作するよ
うになる。昇圧回路17の動作が安定した後のレベルシフ
タ回路15の出力波形ＣＫ２の振幅は、前記図５の場合と
同様にＶＬＣ４とＧＮＤとの間の電位差となる。
【００１９】図３はこの発明に係る電圧変換回路の第２
の実施例による構成を示すブロック図である。この実施
例回路は上記第１の実施例回路とほぼ同様に構成されて
いるので、第１の実施例回路と異なる点のみについて説
明する。この実施例回路では前記の初期電圧設定用のＰ
チャネルＭＯＳトランジスタ29が取り除かれ、代わりに
定電圧出力回路30と初期電圧設定用のＰチャネルＭＯＳ
トランジスタ31が新たに設けられている。上記定電圧出
力回路30では、電圧ＶＤＤからそれよりも値が小さくか
つ前記定電圧出力回路14の出力電圧Ｖｒｅｇよりは値が
大きい電圧Ｖｒｅｇ２が発生される。そして、上記Ｐチ
ャネルＭＯＳトランジスタ31のソース・ドレイン間はこ
の電圧Ｖｒｅｇ２のノードと前記電圧ＶＬＣ４のノード
との間に接続されている。また、上記ＰチャネルＭＯＳ
トランジスタ31のゲートとバックゲートは共に電圧ＶＬ
Ｃ４のノードに接続されている。なお、上記Ｐチャネル
ＭＯＳトランジスタ31は、図中に示すように、電圧Ｖｒ
ｅｇ２のノード側がアノード、電圧ＶＬＣ４のノード側
がカソードとなるように等価的にダイオード（単一方向
導電性素子）として働く。この場合も、上記ＭＯＳトラ
ンジスタ31を含むＭＯＳトランジスタ22〜28及び31とし
て、ダイオードそのものを使用することもできる。
の実施例による構成を示すブロック図である。この実施
例回路は上記第１の実施例回路とほぼ同様に構成されて
いるので、第１の実施例回路と異なる点のみについて説
明する。この実施例回路では前記の初期電圧設定用のＰ
チャネルＭＯＳトランジスタ29が取り除かれ、代わりに
定電圧出力回路30と初期電圧設定用のＰチャネルＭＯＳ
トランジスタ31が新たに設けられている。上記定電圧出
力回路30では、電圧ＶＤＤからそれよりも値が小さくか
つ前記定電圧出力回路14の出力電圧Ｖｒｅｇよりは値が
大きい電圧Ｖｒｅｇ２が発生される。そして、上記Ｐチ
ャネルＭＯＳトランジスタ31のソース・ドレイン間はこ
の電圧Ｖｒｅｇ２のノードと前記電圧ＶＬＣ４のノード
との間に接続されている。また、上記ＰチャネルＭＯＳ
トランジスタ31のゲートとバックゲートは共に電圧ＶＬ
Ｃ４のノードに接続されている。なお、上記Ｐチャネル
ＭＯＳトランジスタ31は、図中に示すように、電圧Ｖｒ
ｅｇ２のノード側がアノード、電圧ＶＬＣ４のノード側
がカソードとなるように等価的にダイオード（単一方向
導電性素子）として働く。この場合も、上記ＭＯＳトラ
ンジスタ31を含むＭＯＳトランジスタ22〜28及び31とし
て、ダイオードそのものを使用することもできる。
【００２０】このような構成の電圧変換回路において、
新たに設けられた定電圧出力回路30の出力電圧Ｖｒｅｇ
２を例えば２Ｖとする。従って、この実施例回路ではＶ
ＬＣ４の初期電圧はＶｒｅｇ２（２Ｖ）−ＶＦ（０．５
Ｖ）＝１．５Ｖになる。この値はレベルシフタ回路15の
ＶＤＤmin よりも大きいため、初期状態でもレベルシフ
タ回路15は安定に動作するようになる。従って、レベル
シフタ回路15からの出力クロック信号ＣＫ２で動作が制
御される昇圧回路17も安定に動作するようになる。
新たに設けられた定電圧出力回路30の出力電圧Ｖｒｅｇ
２を例えば２Ｖとする。従って、この実施例回路ではＶ
ＬＣ４の初期電圧はＶｒｅｇ２（２Ｖ）−ＶＦ（０．５
Ｖ）＝１．５Ｖになる。この値はレベルシフタ回路15の
ＶＤＤmin よりも大きいため、初期状態でもレベルシフ
タ回路15は安定に動作するようになる。従って、レベル
シフタ回路15からの出力クロック信号ＣＫ２で動作が制
御される昇圧回路17も安定に動作するようになる。
【００２１】また、この実施例回路では次のような効果
も得ることができる。すなわち、前記第１の実施例回路
では電池11の電圧ＶＤＤを用いて電圧ＶＬＣ４の初期設
定を行っているため、昇圧回路17の昇圧動作が十分に安
定し、その出力として得られる電圧ＶＬＣ４の値が（Ｖ
ＤＤ−ＶＦ）以上、すなわち２．５Ｖとなるまでの期間
では、電池11から電流が流れ出ることになる。従って、
この期間では電池11の消耗が大きくなる。これに対し、
上記第２の実施例回路では電池11の電圧ＶＤＤよりも小
さい電圧Ｖｒｅｇ２によって電圧ＶＬＣ４の初期設定が
行われるため、昇圧回路17の昇圧動作が十分に安定し、
その出力として得られる電圧ＶＬＣ４の値が（Ｖｒｅｇ
２−ＶＦ）、すなわち１．５Ｖ以上になるとＰチャネル
ＭＯＳトランジスタ31には電流は流れなくなる。このた
め、上記第２の実施例回路では、第１の実施例回路に比
べて消費電流の削減を図ることができるという効果が得
られる。
も得ることができる。すなわち、前記第１の実施例回路
では電池11の電圧ＶＤＤを用いて電圧ＶＬＣ４の初期設
定を行っているため、昇圧回路17の昇圧動作が十分に安
定し、その出力として得られる電圧ＶＬＣ４の値が（Ｖ
ＤＤ−ＶＦ）以上、すなわち２．５Ｖとなるまでの期間
では、電池11から電流が流れ出ることになる。従って、
この期間では電池11の消耗が大きくなる。これに対し、
上記第２の実施例回路では電池11の電圧ＶＤＤよりも小
さい電圧Ｖｒｅｇ２によって電圧ＶＬＣ４の初期設定が
行われるため、昇圧回路17の昇圧動作が十分に安定し、
その出力として得られる電圧ＶＬＣ４の値が（Ｖｒｅｇ
２−ＶＦ）、すなわち１．５Ｖ以上になるとＰチャネル
ＭＯＳトランジスタ31には電流は流れなくなる。このた
め、上記第２の実施例回路では、第１の実施例回路に比
べて消費電流の削減を図ることができるという効果が得
られる。
【００２２】なお、この発明は上記各実施例に限定され
るものではなく種々の変形が可能であることはいうまで
もない、例えば、上記各実施例では昇圧回路17が４倍昇
圧回路である場合を説明したが、その他に２倍、６倍、
８倍等、種々のものを用いることができる。また、保護
素子としてＭＯＳトランジスタをダイオードとして用い
る場合を説明したが、これは前記のようにダイオードそ
のものやバイポーラトランジスタをダイオード接続して
使用することもできる。さらに、外部からの電圧供給源
である電池11は乾電池、リチウム電池や太陽電池等を含
むものであり、電池以外の電源ユニットから電圧を供給
するようにしてもよい。
るものではなく種々の変形が可能であることはいうまで
もない、例えば、上記各実施例では昇圧回路17が４倍昇
圧回路である場合を説明したが、その他に２倍、６倍、
８倍等、種々のものを用いることができる。また、保護
素子としてＭＯＳトランジスタをダイオードとして用い
る場合を説明したが、これは前記のようにダイオードそ
のものやバイポーラトランジスタをダイオード接続して
使用することもできる。さらに、外部からの電圧供給源
である電池11は乾電池、リチウム電池や太陽電池等を含
むものであり、電池以外の電源ユニットから電圧を供給
するようにしてもよい。
【００２３】
【発明の効果】以上説明したようにこの発明によれば、
外部端子に印加されるサージ電圧から内部回路を保護す
るための保護素子を設けた場合でも、内部回路を正常に
動作させることができ、もって所望する複数種類の出力
電圧を安定に得ることができる電圧変換回路を提供する
ことができる。
外部端子に印加されるサージ電圧から内部回路を保護す
るための保護素子を設けた場合でも、内部回路を正常に
動作させることができ、もって所望する複数種類の出力
電圧を安定に得ることができる電圧変換回路を提供する
ことができる。
【図１】この発明に係る電圧変換回路の第１の実施例に
よる構成を示すブロック図。
よる構成を示すブロック図。
【図２】図１の実施例回路の動作を説明するための波形
図。
図。
【図３】この発明に係る電圧変換回路の第２の実施例に
よる構成を示すブロック図。
よる構成を示すブロック図。
【図４】従来の電圧変換回路のブロック図。
【図５】図４の従来回路の波形図。
【図６】図４の従来回路の波形図。
11…電池、12，13，16，18〜21…外部端子、14，30…定
電圧出力回路、15…レベルシフタ回路、17…昇圧回路、
22〜24…保護用のＰチャネルＭＯＳトランジスタ、25〜
28…保護用のＮチャネルＭＯＳトランジスタ、29，31…
初期電圧設定用のＰチャネルＭＯＳトランジスタ。
電圧出力回路、15…レベルシフタ回路、17…昇圧回路、
22〜24…保護用のＰチャネルＭＯＳトランジスタ、25〜
28…保護用のＮチャネルＭＯＳトランジスタ、29，31…
初期電圧設定用のＰチャネルＭＯＳトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大橋 康至 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会 社内 (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133 505 - 580 H02M 3/00 - 3/44
Claims (10)
- 【請求項１】 第１の電圧を受け、この第１の電圧より
も値が小さくかつ一定値の第２の電圧を出力する定電圧
出力回路と、 上記第２の電圧及び第１の同期信号を受け、第１の同期
信号に基づいて第２の電圧を昇圧する動作が制御され、
それぞれ第２の電圧よりも値が大きくかつ互いに値が異
なる２つ以上の昇圧電圧を出力する昇圧回路と、 上記第１の電圧を一方の論理レベルとする第２の同期信
号及び上記昇圧回路の２つ以上の昇圧電圧のうち最も大
きな値の昇圧電圧を受け、この第２の同期信号の一方の
論理レベルをシフトすることによって上記第１の同期信
号を発生するレベルシフタ回路と、 上記第１の電圧のノードと上記昇圧回路の２つ以上の昇
圧電圧のうち最も大きな値の昇圧電圧のノードとの間
に、上記最も大きな値の昇圧電圧のノードから上記第１
の電圧のノードへの導電を妨げる向きに挿入された単一
方向導電性素子と、 上記第２の電圧のノード及び上記２つ以上の昇圧電圧の
各ノードにそれぞれ接続され、上記第２の電圧のノード
及び上記２つ以上の昇圧電圧のうち最も大きな値の昇圧
電圧のノードを除く他の昇圧電圧の各ノードと上記最も
大きな値の昇圧電圧のノードとの間に、上記最も大きな
値の昇圧電圧のノードに向かって順方向電流が流れる向
きで挿入される等価的なダイオードを形成する保護素子
とを具備したことを特徴とする電圧変換回路。 - 【請求項２】 前記定電圧出力回路、昇圧回路、レベル
シフタ回路、単一方向導電性素子及び保護素子が集積回
路として集積されて構成されていることを特徴とする請
求項１に記載の電圧変換回路。 - 【請求項３】 前記昇圧回路はキャパシタカップリング
方式の昇圧回路であり、この昇圧回路の昇圧電圧のノー
ドは集積回路の外部に設けられたキャパシタに接続され
ていることを特徴とする請求項２に記載の電圧変換回
路。 - 【請求項４】 前記単一方向導電性素子はアノード及び
カソードを有するダイオードで構成され、このダイオー
ドのアノードが前記第１の電圧のノードに接続され、カ
ソードが前記最も大きな値の昇圧電圧のノードに接続さ
れていることを特徴とする請求項１に記載の電圧変換回
路。 - 【請求項５】 前記単一方向導電性素子はソース、ドレ
イン及びゲートを有するＰチャネルＭＯＳトランジスタ
で構成され、このＰチャネルＭＯＳトランジスタのソー
ス、ドレイン間が前記第１の電圧のノードと前記最も大
きな値の昇圧電圧のノードとの間に接続されており、か
つゲートが前記最も大きな値の昇圧電圧のノードに接続
されていることを特徴とする請求項１に記載の電圧変換
回路。 - 【請求項６】 第１の電圧を受け、この第１の電圧より
も値が小さくかつ一定値の第２の電圧を出力する第１の
定電圧出力回路と、 上記第２の電圧及び第１の同期信号を受け、第１の同期
信号に基づいて第２の電圧を昇圧する動作が制御され、
第２の電圧よりも値が大きくかつ互いに値が異なる２つ
以上の昇圧電圧を出力する昇圧回路と、 上記第１の電圧を一方の論理レベルとする第２の同期信
号及び上記昇圧回路の２つ以上の昇圧電圧のうち最も大
きな値の昇圧電圧を受け、この第２の同期信号の一方の
論理レベルをシフトすることによって上記第１の同期信
号を発生するレベルシフタ回路と、 上記第１の電圧を受け、この第１の電圧よりも値が小さ
くかつ上記第２の電圧よりは値が大きい一定値の第３の
電圧を出力する第２の定電圧出力回路と、 上記第３の電圧のノードと上記最も大きな値の昇圧電圧
のノードとの間に、上記最も大きな値の昇圧電圧のノー
ドから上記第３の電圧のノードへの導電を妨げる向きに
挿入された単一方向導電性素子と、 上記第２の電圧のノード及び上記２つ以上の昇圧電圧の
各ノードにそれぞれ接続され、上記第２の電圧のノード
及び上記２つ以上の昇圧電圧のうち最も大きな値の昇圧
電圧のノードを除く他の昇圧電圧の各ノードと上記最も
大きな値の昇圧電圧のノードとの間に、上記最も大きな
値の昇圧電圧のノードに向かって電流が流れる向きで挿
入される等価的なダイオードを形成する保護素子 とを具
備したことを特徴とする電圧変換回路。 - 【請求項７】 前記第１の定電圧出力回路、昇圧回路、
レベルシフタ回路、第２の定電圧出力回路、単一方向導
電性素子及び保護素子が集積回路として集積されて構成
されていることを特徴とする請求項６に記載の電圧変換
回路。 - 【請求項８】 前記昇圧回路はキャパシタカップリング
方式の昇圧回路であり、この昇圧回路の昇圧電圧のノー
ドは集積回路の外部に設けられたキャパシタに接続され
ていることを特徴とする請求項７に記載の電圧変換回
路。 - 【請求項９】 前記単一方向導電性素子はアノード及び
カソードを有するダイオードで構成され、このダイオー
ドのアノードが前記第３の電圧のノードに接続され、カ
ソードが前記最も大きな値の昇圧電圧のノードに接続さ
れていることを特徴とする請求項６に記載の電圧変換回
路。 - 【請求項１０】 前記単一方向導電性素子はソース、ド
レイン及びゲートを有するＰチャネルＭＯＳトランジス
タで構成され、このＰチャネルＭＯＳトランジスタのソ
ース、ドレイン間が前記第３の電圧のノードと前記最も
大きな値の昇圧電圧のノードとの間に接続されており、
かつゲートが前記最も大きな値の昇圧電圧のノードに接
続されていることを特徴とする請求項６に記載の電圧変
換回路。
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