JP4281360B2 - チャージポンプ回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、直流低電圧を昇圧して直流高電圧を生成するチャージポンプ回路に関する。
【0002】
【従来の技術】
近年のLSI(大規模集積回路)においては、回路内部において3V、5V、10Vというように多電源が要求される場合が多い。従来、このような多電源が要求される場合、LSI外部において複数の電源を生成してLSIへ供給するようになっていた。しかし、最近は、LSIへ供給する電源は1電源で、LSI内部において多電源を生成することが要求される。
【0003】
LSI内部において、外部から供給される電源電圧Vccより高い電圧を生成する回路として、チャージポンプ回路が用いられる。図10は、従来のチャージポンプ回路の構成を示す回路図である。この図において、符号201は波高値Vccでデューティ50%の周期パルスが供給される入力端子、202は電源電圧Vccが加えられる端子、203〜207はダイオード、211〜214はコンデンサ、220はインバータ、230は出力端子である。
【0004】
このような構成において、入力端子201が電圧0(接地電位)の時はダイオード203を介してコンデンサ211が電圧Vccに充電される。次に、入力端子201が電圧Vccになると、コンデンサ211の一端(ダイオード204のアノード側)が2Vccとなり、また、インバータ220の出力が電圧0となる。これにより、コンデンサ212が電圧2Vccに充電される。次に、入力端子201が再び電圧0、インバータ220の出力が電圧Vccになると、コンデンサ212の一端が電圧3Vccとなり、コンデンサ213がこの電圧3Vccに充電される。次に、入力端子201が電圧Vcc、インバータ220の出力が電圧0になると、コンデンサ213の一端が電圧4Vccとなり、コンデンサ214がこの電圧4Vccに充電される。次に、入力端子201が電圧0、インバータ220の出力が電圧Vccになると、コンデンサ214の一端が電圧5Vccとなる。この電圧5Vccがダイオード207を介して出力端子230へ出力される。なお、この出力電圧は、正確にはダイオード203〜207の順降下電圧を引いた電圧となる。
なお、従来の技術として、特許文献1に記載されるものが知られている。
【0005】
【特許文献1】
特開2002-208290号公報
【0006】
【発明が解決しようとする課題】
ところで、近年、例えば携帯電話等においては、装置の小型化に伴い、電池も益々小型化され、この結果、電池の出力電圧も例えば1V(ボルト)とかなり低くなってきている。このため、上述したチャージポンプ回路によって、1Vの電源電圧を例えば10Vまで昇圧しようとすると、図10における1個のコンデンサおよび1個のダイオードからなるブロックが10個またはそれ以上必要となる。しかし、特に、コンデンサはLSI内部において大きい面積を必要とし、このため、LSI内に多くのコンデンサを作成することは、他の回路を作成する面積が少なくなって極めて好ましくない。一方、コンデンサの面積を少なくするため、コンデンサの容量を小とすると、負荷電流がとれなくなる問題が発生する。
本発明は上記事情を考慮してなされたもので、その目的は、コンデンサの面積を従来のものより少なくすることができ、しかも、従来のもの以上の負荷電流をとることができるチャージポンプ回路を提供することにある。
【0007】
【課題を解決するための手段】
この発明は上記の課題を解決するためになされたもので、請求項1に記載の発明は、順方向に直列接続され、第1のダイオード素子が電源端子に接続された第1〜第n(nは正の整数)のダイオード素子と、前記第1〜第nのダイオード素子と対応して設けられ、周期パルスを昇圧して出力する第1〜第nのパルス昇圧回路と、前記各パルス昇圧回路の出力端と前記各ダイオード素子の間に介挿された第1〜第nのコンデンサと、第1の入力端子に得られる第1の周期パルスを前記第1、第3・・・のパルス昇圧回路へ供給すると共に、該第1の周期パルスを反転して前記第2、第4・・・のパルス昇圧回路へ供給する回路と、第1、第2の出力コンデンサと、第2の入力端子に得られる第2の周期パルスが接地レベルの時前記第nのコンデンサの充電電荷によって前記第1の出力コンデンサを充電すると共に、前記第2のコンデンサの充電電圧に電源電圧を加算した電圧を出力端子へ出力し、前記第2の周期パルスが電源電圧レベルの時前記第nのコンデンサの充電電荷によって前記第2の出力コンデンサを充電すると共に、前記第1のコンデンサの充電電圧に電源電圧を加算した電圧を出力端子へ出力する充電回路とを具備することを特徴とするチャージポンプ回路である。
【0008】
請求項2に記載の発明は、請求項1に記載のチャージポンプ回路において、前記充電回路は、直列接続され、その接続点が前記第1の出力コンデンサの一端に接続された第1、第2の出力ダイオード素子と、直列接続され、その接続点が前記第2の出力コンデンサの一端に接続された第3、第4の出力ダイオード素子と、前記第1の出力コンデンサの他端に入力端が接続され、前記第2の出力コンデンサの他端に出力端が接続されたインバータとから構成され、前記第1、第3の出力ダイオード素子のアノード側が共通接続されると共に前記第nのコンデンサの出力端に接続され、前記第2、第4の出力ダイオード素子のカソード側が共通接続されると共に前記出力端子に接続され、前記インバータの入力端が前記第2の入力端子に接続されていることを特徴とする。
【0009】
請求項3に記載の発明は、請求項1に記載のチャージポンプ回路において、前記充電回路は、直列接続され、その接続点が前記第1の出力コンデンサの一端に接続された第1、第2の出力ダイオード素子と、直列接続され、その接続点が前記第2の出力コンデンサの一端に接続された第3、第4の出力ダイオード素子と、出力端が前記第1の出力コンデンサの他端に接続され、周期パルスを昇圧して出力する第1の出力側パルス昇圧回路と、出力端が前記第2の出力コンデンサの他端に接続され、周期パルスを昇圧して出力する第2の出力側パルス昇圧回路と、入力端が前記第1の出力側パルス昇圧回路の入力端に接続され、出力端が前記第2の出力側パルス昇圧回路の入力端に接続されたインバータとから構成され、前記第1、第3の出力ダイオード素子のアノード側が共通接続されると共に前記第nのコンデンサの出力端に接続され、前記第2、第4の出力ダイオード素子のカソード側が共通接続されると共に前記出力端子に接続され、前記第1の出力側パルス昇圧回路の入力端が前記第2の入力端子に接続されていることを特徴とする。
【0010】
請求項4に記載の発明は、請求項1〜請求項3のいずれかの項に記載のチャージポンプ回路において、前記パルス昇圧回路は、入力される周期パルスが第1のレベルの時、コンデンサを充電する充電回路と、第1、第2のレベルを繰り返す入力端子の周期パルスの変化に応じて、前記第1のレベルと、前記コンデンサの充電電圧に電源電圧を加算した電圧とを交互に出力端子へ出力するスイッチング回路とを具備することを特徴とする。
【0011】
請求項5に記載の発明は、請求項4に記載のチャージポンプ回路において、前記スイッチング回路は直列接続された導電型が異なる第1、第2の増幅素子からなることを特徴とする。
請求項6に記載の発明は、請求項5に記載のチャージポンプ回路において、前記第1、第2のレベルを繰り返す第1の周期パルスと、前記第1の周期パルスの立ち上がりより微少時間早く立ち上がり、前記第1の周期パルスの立ち下がりより微少時間遅く立ち下がる第2の周期パルスを出力するパルス発生回路を設け、前記第1、第2の増幅素子を各々前記第1、第2の周期パルスによって駆動することを特徴とする。
【0012】
【発明の実施の形態】
以下、図面を参照し、この発明の実施の形態について説明する。図1はこの発明の第1の実施の形態によるチャージポンプ回路の構成を示す回路図、図2は同チャージポンプ回路の動作を説明するための波形図である。図1において、符号INaは、波高値Vcc(電源電圧)、デューティ比50%、周波数3fの矩形状周期パルス(図2(イ)参照)が印加される入力端子であり、パルス昇圧回路102の入力端子に接続されると共に、インバータ103を介してパルス昇圧回路104の入力端子に接続されている。パルス昇圧回路102、104は同一の回路であり、入力される波高値Vccの周期パルスを波高値2Vccまで昇圧して出力する。すなわち、パルス昇圧回路102は入力端子INaへ供給される周期パルスと同相で波高値が2Vccの周期パルスを出力し、パルス昇圧回路104は入力端子INaへ供給される周期パルスと位相が逆相で波高値が2Vccの周期パルスを出力する。
【0013】
図4はパルス昇圧回路102(104)の具体的構成を示す回路図である。この図において、符号INは、波高値Vcc、デューティ比50%の矩形状の周期パルスが入力される入力端子であり、この入力端子INに入力された周期パルスはインバータ8によって反転され、FET(電界効果トランジスタ)3のゲートへ供給される。FET3は、NチャネルFETであり、そのドレインが電源電圧Vccに接続され、ソースがコンデンサ4を介して入力端子INに接続されると共に、FET5のゲートに接続される。FET5はNチャネルFETであり、そのドレインが電源電圧Vccに接続され、ソースがコンデンサ6の一端およびFET7のソースに接続されている。インバータ8は、入力端子INの周期パルスを反転し、コンデンサ6の他端へ出力する。FET7およびFET9はそれぞれPチャネルおよびNチャネルFETであり、これらのFET7,9の各ゲートおよびドレインが共通接続され、これによってインバータが構成されている。そして、FET7,9のゲートが入力端子INに接続され、ドレインが出力端子OUTに接続され、また、FET9のソースが接地されている。
【0014】
このような構成において、入力端子INの電圧が”H”(ハイレベル=Vcc)の時は、インバータ8の出力が”L”(ロー=接地電位)となり、FET3がオフとなる。またこの時、入力端子INの”H”がコンデンサ4を介してFET5のゲートへ供給され、FET5がオンとなる。ここで、後に示すように、接続点Aは予めVcc−Vth(VthはFET3のしきい値)に充電されているため、接続点Bは2Vcc−Vthとなり、Vccより高い電圧となるので、FETが3極管動作となる。
FET5がオンとなると、このFET5を介してコンデンサ6に電圧Vccが充電される。また、この時点において、FET7,9の各ゲートへは”H”が加えられ、これにより、FET9がオン、FET7がオフとなり、出力端子OUTが接地電位となる。この時、接続点Aの電圧は、Vcc-Vthであり、Vccより低い電圧にある。
【0015】
次に、入力端子INが”L”になると、インバータ8の出力が”H”となり、FET3がオンとなる。これにより、FET3からコンデンサ4の充電電流が流れ、FET5のゲートが”L”となり、FET5がオフとなる。また、この時点で、コンデンサ6には電圧Vccが充電されていることから、インバータ8の出力が”H”になると、接続点Bの電圧が、2Vccとなる。そして、この時点でFET7がオン、FET9がオフとなることから、上記の電圧2Vccが出力端子OUTから出力される。
【0016】
次に、入力端子INが再び”H”になると、再び、出力端子OUTが接地電位となると共に、コンデンサ6の充電が行われ、入力端子INが”L”になると、出力端子OUTが電圧2Vccとなり、以下、この動作が繰り返される。
このように、上記実施形態のパルス昇圧回路によれば、波高値Vccの周期パルスを波高値2Vccの周期パルスに変換することができる。
【0017】
次に、図1に戻ると、符号106、107は各々、一端がパルス昇圧回路102、104の各出力端に接続されたコンデンサ、109は電源電圧Vccが供給される端子である。110〜115はダイオードであり、ダイオード110のアノードが端子109に接続され、ダイオード110のカソードがダイオード111のアノードおよびコンデンサ106の他端に接続され、ダイオード111のカソードがダイオード112、114の各アノードおよびコンデンサ107の他端に接続され、ダイオード112のカソードがダイオード113のアノードおよびコンデンサ116の一端に接続され、ダイオード114のカソードがダイオード115のアノードおよびコンデンサ117の一端に接続され、ダイオード113、115の各カソードが共通接続されて出力端子OUTaに接続されている。また、符号INbは、波高値Vcc、デューティ比50%、周波数fの矩形状周期パルス(図2(ハ)参照)が印加される入力端子である。すなわち、この入力端子INbには、入力端子INaへ供給される周期パルスの1/3の周波数の周期パルスが供給される。この入力端子INbはコンデンサ116の他端およびインバータ118の入力端に接続され、インバータ118の出力端がコンデンサ117の他端に接続されている。
【0018】
次に、図1に示す回路の動作を説明する。
まず、入力端子INaが電圧0(接地電位)になると、パルス昇圧回路102の出力電圧が0となり、コンデンサ106がダイオード110を介して電圧Vccに充電される。なお、実際にはダイオード110の順降下電圧分だけ電源電圧Vccより低い電圧に充電されるが、ここでは説明の簡略化のためダイオードの順降下電圧を0として説明する。次に、入力端子INaが電圧Vccになると、パルス昇圧回路102の出力電圧が電圧2Vccとなり、この結果、点C1の電圧(ダイオード111のアノード電圧)が3Vccとなる。またこの時、インバータ103の電圧が0となり、パルス昇圧回路104の出力電圧が0となる。この結果、コンデンサ107がコンデンサ106の電荷によって充電され、一方、コンデンサ106が放電する。次に、入力端子INaの電圧が0になると、コンデンサ106が充電され、入力端子INaの電圧がVccになると、コンデンサ107が充電され、コンデンサ106が放電し、以下、この動作が繰り返され、これにより、コンデンサ107の充電後の電圧が3Vccとなまで、コンデンサ107の充電電圧が順次上昇する。
【0019】
次に、入力端子INaの電圧が0になり、インバータ103の出力がVccになると、パルス昇圧回路104の出力電圧が2Vccとなり、この結果、点C2の電圧(ダイオード112のアノード電圧)が5Vccとなる。また、この時点において、入力端子INbの電圧は0となっている。この結果、コンデンサ116が点C2の電圧5Vccによって充電され、一方、コンデンサ107は放電する。次に、インバータ103の出力が0になると、パルス昇圧回路104の出力が0となり、コンデンサ107が再び3Vccまで充電される。次いで、インバータ103の出力がVccになると、点C2の電圧が5Vccとなり、この電圧によってコンデンサ116が再び充電され、また、コンデンサ107が放電される。
【0020】
このようにして、コンデンサ116がコンデンサ107の電荷によって3回充電されると、入力端子INbの電圧が反転してVccとなり、この電圧Vccとコンデンサ116の充電電圧の和がダイオード113を介して出力端子OUTaへ出力される。また、入力端子INbの電圧がVccになると、インバータ118の出力が0となり、以後、コンデンサ107の電荷がダイオード114を介してコンデンサ117へ供給され、これによりコンデンサ117が充電される。そして、コンデンサ117が3回充電されると、再び、入力端子INbの電圧が0、インバータ118の出力がVccとなる。これにより、以後、インバータ118の出力電圧電圧Vccとコンデンサ117の充電電圧の和がダイオード115を介して出力端子OUTaへ出力され、また、コンデンサ116の充電が行われる。
【0021】
図2の(ニ)、(ホ)はこの状態を示しており、電源投入直後はコンデンサ116、117の端子電圧である点C3、C4の電圧が上記の過程によって徐々に上昇する。また、点C3、C4の電圧が交互にダイオード113または115を介して出力端子OUTaへ出力される(図2(へ)参照)。そして、コンデンサ116,117が各々電圧5Vccまで充電されると、その電圧に入力端子INbの電圧またはインバータ118の出力電圧Vccが加算された電圧6Vccが出力端子OUTaへ出力される。
【0022】
以上がこの発明の第1の実施形態の詳細である。ところで、図10の回路におけるコンデンサ211〜214には各々、3000μm2の面積が必要であり、したがって図10の回路をLSI内に作成するには、コンデンサのために12000μm2の面積を必要とする。これに対し、図4のコンデンサ4、6には各々500μm2および1000μm2の面積が必要であり、また、図1のコンデンサ106、107には1000μm2、コンデンサ116、117には各々1500μm2の面積が必要である。この結果、図1の回路をLSI内に構成するためには、8000μm2の面積でよいことになる。
【0023】
一方、図1の回路によれば、図10の回路より多くの負荷電流をとることができる。すなわち、図10の回路は、出力が半周期毎に変化する電圧であり、直流電源として使用するためには当然ながら負荷回路にコンデンサを追加して平滑する必要がある。そして、コンデンサで平滑した電源からは多くの負荷電流をとることはできない。これに対し、図1の回路は、入力端子INbの半周期毎にコンデンサ116,117の電圧が交互に出力端子OUTaへ出力される。これにより、図10の回路より多くの負荷電流をとることができる。
このように、図1の回路は、従来の回路に比較し、回路面積を小さくすることができると共に、従来より多くの負荷電流をとることができる。
【0024】
次に、この発明の第2の実施形態について説明する。
図3はこの発明の第2の実施形態によるチャージポンプ回路の構成を示すブロック図であり、この図において、図1の各部に対応する部分には同一の符号を付し、その説明を省略する。この図に示す回路が図1に示すものと異なる点は、パルス昇圧回路102と同一構成のパルス昇圧回路120、121が設けられている点である。すなわち、入力端子INbはパルス昇圧回路120の入力端に接続され、パルス昇圧回路120の出力端がコンデンサ116に接続されている。また、インバータ118の出力端がパルス昇圧回路121の入力端に接続され、パルス昇圧回路120の出力端がコンデンサ117に接続されている。
【0025】
このような構成において、入力端子INbが0の時は、パルス昇圧回路120の出力が0となり、コンデンサ116に充電が行われる。次に、入力端子INbがVccになると、パルス昇圧回路120の出力が2Vccとなり、この電圧2Vccとコンデンサ116の充電電圧5Vccの和である7Vccがダイオード113を介して出力端子OUTaへ出力される。また、入力端子INbがVccになると、インバータ118の出力が0となり、パルス昇圧回路121の出力が0となる。これにより、コンデンサ117の充電が行われる。次に、入力端子INbが0、インバータ118の出力がVccになると、コンデンサ117の充電電圧に2Vccを加算した電圧がダイオード115を介して出力端子OUTaへ出力され、また、コンデンサ116の充電が行われる。以下、同様の過程が繰り返される。
以上がこの発明の第2の実施形態である。この実施形態によれば、前述した第1の実施形態より高い出力電圧を得ることができる。
【0026】
なお、上記第1、第2の実施形態においては、入力端子INbの周期パルスの周波数を入力端子INaの周期パルスの周波数の1/3としたが、これは1/3に限るものではない。例えば1/2、あるいは1/5等でもよい。
【0027】
次に、パルス昇圧回路102(104、120、121)の他の構成例を説明する。
図5は図4の構成をさらに簡略化した回路であり、この図において、入力端子INに入力される周期パルスはインバータ11において反転され、コンデンサ12の一端に供給される。また、NチャネルFET13のドレインは電源電圧Vccに接続され、ゲートがドレインと接続され、ソースがコンデンサ12の他端およびPチャネルFET14のソースに接続されている。FET14およびNチャネルFET15はインバータを構成しており、各ゲートの接続点に入力端子INの電圧が加えられ、各ドレインの接続点が出力端子OUTに接続されている。
【0028】
このような構成において、入力端子INの電圧が”H”の時は、インバータ11の出力が”L”となる。これにより、FET13を介してコンデンサ12に電圧(Vcc−Vth)が充電される。ここで、電圧VthはFET13のゲート−ソース間電圧であり、約0.7Vである。またこの時、FET14がオフ、FET15がオンとなり、出力端子OUTが接地電位となる。次に、入力端子INが”L”になると、インバータ11の出力が”H”となり、この結果、FET14のソース電圧が
Vcc+(Vcc−Vth)=2Vcc−Vth
となる。またこの時、FET13はソース−ドレイン間が逆バイアスとなり、カットオフされる。そして、この時点でFET14がオン、FET15がオフとなることから、上記の電圧(2Vcc−Vth)が出力端子OUTから出力される。
【0029】
図6はパルス昇圧回路102のさらに他の構成例を示す回路図であり、この図において図4の各部と対応する部分には同一の符号が付してある。図4の回路においては、入力端子INに1相の周期パルスが供給され、FET7,9のゲートへこの周期パルスが入力されるようになっている。しかし、このような構成の場合、FET7,9のオン/オフ切替時においてFET7,9を貫通する貫通電流が流れる恐れがある。そこで、この回路においては、入力端子INの周期パルスに基づいて、波高値Vccの2相周期パルスP1、P2を発生するパルス発生回路20を設けている。図7はパルス発生回路20から出力される2相周期パルスP1、P2の波形図であり、この図に示すように、周期パルスP2が立ち上がった後、微少時間経過後に周期パルスP1が立ち上がり、周期パルスP1が立ち下がった後、微少時間後に周期パルスP2が立ち下がる。そして、周期パルスP1、P2がそれぞれがFET9、7のゲートへ入力されるようになっている。なお、パルス発生回路20は公知の回路であり、その一例を図8に示す。この図において、31〜38はインバータ、41,42はナンドゲートである。
【0030】
また、この回路においては、図4のインバータ8に代えてPチャネルFET21とNチャネルFET22を設け、FET21のゲートに周期パルスP2を加え、ソースを電源電圧Vccに、ドレインをFET22のドレインにそれぞれ接続し、また、FET22のゲートに周期パルスP1を加え、FET22のソースを接地している。そして、FET21、22の共通ドレインとFET7のソースとの間にコンデンサ6を接続している。また、FET7,21の各基板をそれぞれのソースに接続している。
【0031】
このような構成によれば、周期パルスP1が”L”となり、FET9がオフとなった後、周期パルスP2が”L”となってFET7がオンとなり、また、周期パルスP2が”H”となってFET7がオフとなった後、周期パルスP1が”H”となりFET9がオンとなる。これにより、FET7,9に貫通電流が流れることはない。
【0032】
図9はパルス昇圧回路102のさらに他の構成例を示す回路図であり、この図において、図5の各部に対応する部分には同一の符号が付してある。この図に示すパルス昇圧回路は、図5に示す回路におけるFET14、15の貫通電流を防止するための回路である。すなわち、図6と同様に、2相周期パルスを出力するパルス発生回路20を設け、周期パルスP1、P2をそれぞれがFET15、14のゲートへ入力している。また、図5のインバータ11に代えてPチャネルFET24とNチャネルFET25を設け、FET24のゲートに周期パルスP2を加え、FET24のソースを電源電圧Vccに、ドレインをFET25のドレインにそれぞれ接続し、また、FET25のゲートに周期パルスP1を加え、FET25のソースを接地している。そして、FET24、25の共通ドレインとFET4のソースとの間にコンデンサ12を接続している。
そして、この回路によっても、図6の回路と同様にFET14、15の貫通電流を防ぐことができる。
【0033】
なお、上述した第1、第2の実施形態においては、ダイオード、パルス昇圧回路およびコンデンサから構成されるブロックが2組(ダイオード110、111に対応するブロック)しか設けられていないが、これは、出力電圧に応じてさらに多数設けられることは勿論である。
【0034】
【発明の効果】
以上説明したように、この発明によれば、コンデンサの面積を従来のものより少なくすることができ、しかも、従来のもの以上の負荷電流をとることができる効果がある。
【図面の簡単な説明】
【図1】 この発明の第1の実施形態によるチャージポンプ回路の構成を示すブロック図である。
【図2】 同実施形態の動作を説明するための波形図である。
【図3】 この発明の第2の実施形態によるチャージポンプ回路の構成を示すブロック図である。
【図4】 図1におけるパルス昇圧回路102の第1の構成例を示す回路図である。
【図5】 図1におけるパルス昇圧回路102の第2の構成例を示す回路図である。
【図6】 図1におけるパルス昇圧回路102の第3の構成例を示す回路図である。
【図7】 図6におけるパルス発生回路20の動作を説明するためのタイミング図である。
【図8】 図6におけるパルス発生回路20の具体例を示す回路図である。
【図9】 図1におけるパルス昇圧回路102の第4の構成例を示す回路図である。
【図10】 従来のチャージポンプ回路の構成例を示す回路図である。
【符号の説明】
102、104…パルス昇圧回路
103…インバータ
106、107、116、117…コンデンサ
109…電源端子
110〜115…ダイオード
INa、INb…入力端子
OUTa…出力端子
Claims (4)
- 順方向に直列接続される複数の第1のダイオード素子と、
前記第1のダイオード素子間の第1の接続点ごとに設けられ、該第1の接続点に一端が接続される第1のコンデンサと、
各前記第1のコンデンサごとに設けられ、該第1のコンデンサの他端に接続されるパルス昇圧回路と、
前記第1のダイオード素子の直列接続におけるカソード側の終端に、アノードが接続される第2のダイオード素子と、
前記第1のダイオード素子の直列接続におけるカソード側の最終段である終段ダイオード素子のアノードにアノードが接続される第3のダイオード素子と、
前記第3のダイオード素子のカソードにアノードが接続され、カソードが前記第2のダイオード素子のカソードに接続される第4のダイオード素子と、
前記終段ダイオード素子と前記第2のダイオード素子との接続点に一端が接続される第1の出力コンデンサと、
前記第3のダイオード素子と前記第4のダイオード素子との接続点に一端が接続される第2の出力コンデンサと、を備え、
前記複数のパルス昇圧回路のうち奇数番目のパルス昇圧回路は、第1の周期パルスが入力パルスとして入力され、該入力パルスを昇圧して、前記接続された第1のコンデンサの他端に出力し、
前記複数のパルス昇圧回路のうち偶数番目のパルス昇圧回路は、前記第1の周期パルスを反転した反転周期パルスが前記入力パルスとして入力され、該入力パルスを昇圧して、前記接続された第1のコンデンサの他端に出力し、
前記第1の出力コンデンサの他端には、第2の周期パルスが入力され、
前記第2の出力コンデンサの他端には、前記第2の周期パルスが反転して入力され、
前記複数の第1のダイオード素子の直列接続におけるアノード側の終端は電源端子に接続され、
前記複数の第1のダイオード素子の直列接続におけるカソード側の終端から昇圧された電圧が出力され、
前記パルス昇圧回路は、
前記入力パルスから2相周期パルスである第3の周期パルス及び第4の周期パルスを出力するパルス発生回路と、
ソースが電源端子に接続され、ゲートに前記第4の周期パルスを入力される第1のPチャネルFETと、
ドレインが前記第1のPチャネルFETのドレインに接続され、ソースが接地され、ゲートに前記第3の周期パルスを入力される第1のNチャネルFETと、
ドレインが電源端子に接続され、ゲートが前記第1のPチャネルFETのドレインに接続される第2のNチャネルFETと、
一端に前記第3の周期パルスが入力され、他端が前記第2のNチャネルFETのソースに接続される第2のコンデンサと、
ドレインが電源端子に接続され、ゲートが前記第2のNチャネルFETのソースに接続される第3のNチャネルFETと、
一端が前記第1のPチャネルFETのドレインに接続され、他端が前記第3のNチャネルFETのソースに接続される第3のコンデンサと、
ソースが前記第3のコンデンサの他端に接続され、ゲートに前記第4の周期パルスを入力される第2のPチャネルFETと、
ドレインが前記第2のPチャネルFETのドレインに接続され、ゲートに前記第3の周期パルスが入力され、ソースが接地される第4のNチャネルFETと
を有し、
前記第3の周期パルスは、前記第4の周期パルスが立ち上がった後に立ち上がり、
前記第4の周期パルスは、前記第3の周期パルスが立ち下がった後に立ち下がる
ことを特徴とするチャージポンプ回路。 - 前記第2の周期パルスの周期は、前記第1の周期パルスの整数倍の周期である
ことを特徴とする請求項1に記載のチャージポンプ回路。 - 前記入力された第2の周期パルスを昇圧して、前記第1の出力コンデンサの他端に出力する第1の出力側パルス昇圧回路と、
前記反転して入力された第2の周期パルスを昇圧して、前記第2の出力コンデンサの他端に出力する第2の出力側パルス昇圧回路と、
を有することを特徴とする請求項1または請求項2に記載のチャージポンプ回路。 - 前記第1の出力側パルス昇圧回路には、前記入力された第2の周期パルスが第2の入力パルスとして入力され、
前記第2の出力側パルス昇圧回路には、前記反転して入力された第2の周期パルスが前記第2の入力パルスとして入力され、
前記第1の出力側パルス昇圧回路または前記第2の出力側パルス昇圧回路は、
一端に前記第2の入力パルスが入力され、他端が第4の接続点に接続される第4のコンデンサと、
一端に前記第2の入力パルスを反転した第2の反転入力パルスが入力され、他端が第5の接続点に接続される第5のコンデンサと、
ドレインが電源端子に接続され、ソースが前記第4の接続点に接続され、ゲートに前記第2の反転入力パルスを入力される第5のNチャネルFETと、
ドレインが電源端子に接続され、ソースが前記第5の接続点に接続され、ゲートが前記第4の接続点に接続される第6のNチャネルFETと、
前記第5の接続点に接続され、前記第2の入力パルスに応じて、前記第5のコンデンサの充電電圧に電源電圧を加えて得られる電位と接地電位とを交互に出力する第2のスイッチング回路と
を有する、または、
前記第1の出力側パルス昇圧回路または前記第2の出力側パルス昇圧回路は、
前記第2の入力パルスから2相周期パルスである第5の周期パルス及び第6の周期パルスを出力する第2のパルス発生回路と、
ソースが電源端子に接続され、ゲートに前記第6の周期パルスを入力される第3のPチャネルFETと、
ドレインが前記第3のPチャネルFETのドレインに接続され、ソースが接地され、ゲートに前記第5の周期パルスを入力される第7のNチャネルFETと、
ドレインが電源端子に接続され、ゲートが前記第3のPチャネルFETのドレインに接続される第8のNチャネルFETと、
一端に前記第5の周期パルスが入力され、他端が前記第8のNチャネルFETのソースに接続される第6のコンデンサと、
ドレインが電源端子に接続され、ゲートが前記第8のNチャネルFETのソースに接続される第9のNチャネルFETと、
一端が前記第3のPチャネルFETのドレインに接続され、他端が前記第9のNチャネルFETのソースに接続される第7のコンデンサと、
ソースが前記第7のコンデンサの他端に接続され、ゲートに前記第6の周期パルスを入力される第4のPチャネルFETと、
ドレインが前記第4のPチャネルFETのドレインに接続され、ゲートに前記第5の周期パルスが入力され、ソースが接地される第10のNチャネルFETと
を有することを特徴とする請求項3に記載のチャージポンプ回路。
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