JP4281358B2 - パルス昇圧回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、周期パルスの波高値を電源電圧以上に昇圧するパルス昇圧回路に関する。
【0002】
【従来の技術】
近年のLSIにおいては、回路内部において3V、5V、10Vというように多電源が要求される場合が多い。従来、このような多電源が要求される場合、LSI外部において複数の電源を生成してLSIへ供給するようになっていた。しかし、最近は、LSIへ供給する電源は1電源で、LSI内部において多電源を生成することが要求される。
【0003】
LSI内部において、外部から供給される電源電圧Vccより高い電圧を生成するには、電源電圧Vccによって波高値Vccの周期パルスを生成し、その周期パルスの波高値を昇圧して電源電圧として使用することが行われる。また、回路動作においても、電源電圧Vccより高い波高値の周期パルスが要求される場合がある。
他方、近年の例えば携帯電話等においては、装置の小型化に伴い、電池も益々小型化され、この結果、電池の出力電圧も低くなってきている。このため、電源電圧を昇圧する回路、あるいはパルスの波高値を昇圧する回路の必要性は益々高くなってきている。
なお、従来の技術として特許文献1〜4に記載されるものが知られている。
【0004】
【特許文献1】
特公平7-3947号公報
【特許文献2】
特公平7-75466号公報
【特許文献3】
特許第2583948号公報
【特許文献4】
特許第3242564号公報
【0005】
【発明が解決しようとする課題】
本発明はこのような事情を考慮してなされたもので、その目的は、周期パルスの波高値を昇圧することができるパルス昇圧回路を簡単な構成によって実現することにある。また、本発明の他の目的は、波高値が例えば1V(ボルト)という極めて低い電圧の場合も昇圧することができるパルス昇圧回路を提供することにある。
【0006】
【課題を解決するための手段】
この発明は上記の課題を解決するためになされたもので、請求項1に記載の発明は、入力端子に入力された、第1、第2のレベルを繰り返す周期パルスを昇圧して出力端子から出力するパルス昇圧回路において、前記周期パルスが第1のレベルの時、コンデンサを充電する充電回路と、前記第1、第2のレベルを繰り返す入力端子の周期パルスの変化に応じて、前記第1のレベルと、前記コンデンサの充電電圧に電源電圧を加算した電圧とを交互に出力端子へ出力するスイッチング回路とを具備することを特徴とするパルス昇圧回路である。
【0007】
請求項2に記載の発明は、入力端子に入力された、第1、第2のレベルを繰り返す周期パルスを昇圧して出力端子から出力するパルス昇圧回路において、入力端子の電圧を反転する反転回路と、前記反転回路の出力端にその一端が接続されたコンデンサと、前記入力端子の電圧が第1のレベルの時、前記コンデンサを充電する充電回路と、前記第1、第2のレベルを繰り返す入力端子の周期パルスの変化に応じて、前記第1のレベルと、前記コンデンサの他端の電圧とを交互に出力端子へ出力するスイッチング回路とを具備することを特徴とするパルス昇圧回路である。
【0008】
請求項3に記載の発明は、請求項1または請求項2に記載のパルス昇圧回路において、前記スイッチング回路は直列接続された導電型が異なる第1、第2の増幅素子からなることを特徴とする。
請求項4に記載の発明は、請求項3に記載のパルス昇圧回路において、前記第1、第2のレベルを繰り返す第1の周期パルスと、前記第1の周期パルスの立ち上がりより微少時間早く立ち上がり、前記第1の周期パルスの立ち下がりより微少時間遅く立ち下がる第2の周期パルスを出力するパルス発生回路を設け、前記第1、第2の増幅素子を各々前記第1、第2の周期パルスによって駆動することを特徴とする。
【0009】
【発明の実施の形態】
以下、図面を参照し、この発明の実施の形態について説明する。図1はこの発明の第1の実施の形態によるパルス昇圧回路の構成を示す回路図である。この図において、符号INは、波高値Vcc、デューティ比50%の矩形状の周期パルスが入力される入力端子であり、この入力端子INに入力された周期パルスはインバータ8によって反転され、FET(電界効果トランジスタ)3のゲートへ供給される。FET3は、NチャネルFETであり、そのドレインが電源電圧Vccに接続され、ソースがコンデンサ4を介して入力端子INに接続されると共に、FET5のゲートに接続される。FET5はNチャネルFETであり、そのドレインが電源電圧Vccに接続され、ソースがコンデンサ6の一端およびFET7のソースに接続されている。インバータ8は、入力端子INの周期パルスを反転し、コンデンサ6の他端へ出力する。FET7およびFET9はそれぞれPチャネルおよびNチャネルFETであり、これらのFET7,9の各ゲートおよびドレインが共通接続され、これによってインバータが構成されている。そして、FET7,9のゲートが入力端子INに接続され、ドレインが出力端子OUTに接続され、また、FET9のソースが接地されている。また、FET7の基板はソースと共通接続される。
【0010】
次に、上述した回路の動作を図2に示すタイミングチャートを参照して説明する。図2において、(IN)は入力端子INの波形、(A)はFET3、5の接続点Aの波形、(B)はFET5,7の接続点Bの波形、(OUT)は出力端子OUTの波形である。また、図において、電圧「1」はVccを、電圧「2」は2Vccを示している。
【0011】
まず、入力端子INの電圧が”H”(ハイレベル=Vcc)の時は、インバータ8の出力が”L”(ロー=接地電位)となり、FET3がオフとなる。またこの時、入力端子INの”H”がコンデンサ4を介してFET5のゲートへ供給され、FET5がオンとなる。ここで、後に示すように、接続点Aは予めVcc−Vth(VthはFET3のしきい値)に充電されているため、接続点Bは2Vcc−Vthとなり、Vccより高い電圧となるので、FETが3極管動作となる。
FET5がオンとなると、このFET5を介してコンデンサ6に電圧Vccが充電される(図2(B)参照)。また、この時点において、FET7,9の各ゲートへは”H”が加えられ、これにより、FET9がオン、FET7がオフとなり、出力端子OUTが接地電位となる。この時、接続点Aの電圧は、Vcc-Vthであり、Vccより低い電圧にある。
【0012】
次に、入力端子INが”L”になると、インバータ8の出力が”H”となり、FET3がオンとなる。これにより、FET3からコンデンサ4の充電電流が流れ、FET5のゲートが”L”となり、FET5がオフとなる。また、この時点で、コンデンサ6には電圧Vccが充電されていることから、インバータ8の出力が”H”になると、接続点Bの電圧が、2Vccとなる。そして、この時点でFET7がオン、FET9がオフとなることから、上記の電圧2Vccが出力端子OUTから出力される。
【0013】
次に、入力端子INが再び”H”になると、再び、出力端子OUTが接地電位となると共に、コンデンサ6の充電が行われ、入力端子INが”L”になると、出力端子OUTが電圧2Vccとなり、以下、この動作が繰り返される。
このように、上記実施形態のパルス昇圧回路によれば、波高値Vccの周期パルスを波高値2Vccの周期パルスに変換することができる。
【0014】
次に、この発明の第2の実施形態について説明する。
図3はこの発明の第2の実施形態の構成を示す回路図である。この図において、入力端子INに入力される周期パルスはインバータ11において反転され、コンデンサ12の一端に供給される。また、NチャネルFET13のドレインは電源電圧Vccに接続され、ゲートがドレインと接続され、ソースがコンデンサ12の他端およびPチャネルFET14のソースに接続されている。FET14およびNチャネルFET15はインバータを構成しており、各ゲートの接続点に入力端子INの電圧が加えられ、各ドレインの接続点が出力端子OUTに接続されている。
【0015】
このような構成において、入力端子INの電圧が”H”の時は、インバータ11の出力が”L”となる。これにより、FET13を介してコンデンサ12に電圧(Vcc−Vth)が充電される。ここで、電圧VthはFET13のゲート−ソース間電圧であり、約0.7Vである。またこの時、FET14がオフ、FET15がオンとなり、出力端子OUTが接地電位となる。次に、入力端子INが”L”になると、インバータ11の出力が”H”となり、この結果、FET14のソース電圧が
Vcc+(Vcc−Vth)=2Vcc−Vth
となる。またこの時、FET13はソース−ドレイン間が逆バイアスとなり、カットオフされる。そして、この時点でFET14がオン、FET15がオフとなることから、上記の電圧(2Vcc−Vth)が出力端子OUTから出力される。
【0016】
このように、上記実施形態のパルス昇圧回路においても、図1の回路と同様に周期パルスの波高値を昇圧することができる。なお、FET13にスレショルド値が約0VのFETを使用すると、第1の実施形態と同様に、出力電圧2Vccを得ることができる。
【0017】
次に、この発明の第3の実施形態について説明する。
図4はこの発明の第3の実施形態によるパルス昇圧回路の構成を示す回路図であり、この図において図1の各部と対応する部分には同一の符号が付してある。図1の回路においては、入力端子INに1相の周期パルスが供給され、FET7,9のゲートへこの周期パルスが入力されるようになっている。しかし、このような構成の場合、FET7,9のオン/オフ切替時においてFET7,9を貫通する貫通電流が流れる恐れがある。そこで、この第3の実施形態においては、入力端子INの周期パルスに基づいて、波高値Vccの2相周期パルスP1、P2を発生するパルス発生回路20を設けている。図5はパルス発生回路20から出力される2相周期パルスP1、P2の波形図であり、この図に示すように、周期パルスP2が立ち上がった後、微少時間経過後に周期パルスP1が立ち上がり、周期パルスP1が立ち下がった後、微少時間後に周期パルスP2が立ち下がる。そして、周期パルスP1、P2がそれぞれがFET9、7のゲートへ入力されるようになっている。なお、パルス発生回路20は公知の回路であり、その一例を図6に示す。この図において、31〜38はインバータ、41,42はナンドゲートである。
【0018】
また、この実施形態においては、図1のインバータ8に代えてPチャネルFET21とNチャネルFET22を設け、FET21のゲートに周期パルスP2を加え、ソースを電源電圧Vccに、ドレインをFET22のドレインにそれぞれ接続し、また、FET22のゲートに周期パルスP1を加え、FET22のソースを接地している。そして、FET21、22の共通ドレインとFET7のソースとの間にコンデンサ6を接続している。また、FET7,21の各基板をそれぞれのソースに接続している。
【0019】
このような構成によれば、周期パルスP1が”L”となり、FET9がオフとなった後、周期パルスP2が”L”となってFET7がオンとなり、また、周期パルスP2が”H”となってFET7がオフとなった後、周期パルスP1が”H”となりFET9がオンとなる。これにより、FET7,9に貫通電流が流れることはない。
【0020】
図7はこの発明の第4の実施形態の構成を示す回路図であり、この図において、図3の各部に対応する部分には同一の符号が付してある。この図に示すパルス昇圧回路は、図3に示す回路におけるFET14、15の貫通電流を防止するための回路である。すなわち、図4と同様に、2相周期パルスを出力するパルス発生回路20を設け、周期パルスP1、P2をそれぞれがFET15、14のゲートへ入力している。また、図3のインバータ11に代えてPチャネルFET24とNチャネルFET25を設け、FET24のゲートに周期パルスP2を加え、FET24のソースを電源電圧Vccに、ドレインをFET25のドレインにそれぞれ接続し、また、FET25のゲートに周期パルスP1を加え、FET25のソースを接地している。そして、FET24、25の共通ドレインとFET4のソースとの間にコンデンサ12を接続している。
そして、この回路によっても、図4の回路と同様にFET14、15の貫通電流を防ぐことができる。
【0021】
【発明の効果】
以上説明したように、この発明によれば、周期パルスが第1のレベルの時、コンデンサを充電する充電回路と、第1、第2のレベルを繰り返す入力端子の周期パルスの変化に応じて、第1のレベルと、コンデンサの充電電圧に電源電圧を加算した電圧とを交互に出力端子へ出力するスイッチング回路とを設けたので、周期パルスの波高値を昇圧することができるパルス昇圧回路を簡単な構成によって実現することができる効果がある。また、この発明によるパルス昇圧回路は、電源電圧VccがFETのソース−ゲート間のスレショルド電圧Vth(=約0.7V)より大きければ動作可能であり、電源電圧が例えば1Vという極めて低電圧の場合も動作させることができる。
また、請求項4の発明によれば、スイッチング回路の貫通電流を防ぐことができる効果がある。
【図面の簡単な説明】
【図1】 この発明の第1の実施形態によるパルス昇圧回路の構成を示す回路図である。
【図2】 同実施形態の動作を説明するたのタイミングチャートである。
【図3】 この発明の第2の実施形態によるパルス昇圧回路の構成を示す回路図である。
【図4】 この発明の第3の実施形態によるパルス昇圧回路の構成を示す回路図である。
【図5】 同実施形態におけるパルス発生回路20の動作を説明するための回路図である。
【図6】 同実施形態におけるパルス発生回路20の構成例を示す回路図である。
【図7】 この発明の第4の実施形態によるパルス昇圧回路の構成を示す回路図である。
【符号の説明】
8、11…インバータ
3、5、9、13、15、22、25…NチャネルFET
7、14、21、24…PチャネルFET
20…パルス発生回路
IN…入力端子
OUT…出力端子
Claims (1)
- 外部から入力される第1の周期パルスから、2相周期パルスである第2の周期パルス及び第3の周期パルスを出力するパルス発生回路と、
ソースが電源端子に接続され、ゲートに前記第3の周期パルスが入力される第1のPチャネルFETと、
ドレインが前記第1のPチャネルFETのドレインに接続され、ソースが接地され、ゲートに前記第2の周期パルスが入力される第3のNチャネルFETと、
ドレインが電源端子に接続され、ゲートが前記第1のPチャネルFETのドレインに接続される第1のNチャネルFETと、
一端に前記第2の周期パルスが入力され、他端が前記第1のNチャネルFETのソースに接続される第1のコンデンサと、
ドレインが電源端子に接続され、ゲートが前記第1のNチャネルFETのソースに接続される第2のNチャネルFETと、
一端が前記第1のPチャネルFETのドレインに接続され、他端が前記第2のNチャネルFETのソースに接続される第2のコンデンサと、
ソースが前記第2のコンデンサの他端に接続され、ゲートに前記第3の周期パルスが入力される第2のPチャネルFETと、
ドレインが前記第2のPチャネルFETのドレインに接続され、ゲートに前記第2の周期パルスが入力され、ソースが接地される第4のNチャネルFETと
を有し、
前記第2の周期パルスは、前記第3の周期パルスが立ち上がった後に立ち上がり、
前記第3の周期パルスは、前記第2の周期パルスが立ち下がった後に立ち下がる
ことを特徴とするパルス昇圧回路。
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