JP4281358B2

JP4281358B2 - パルス昇圧回路

Info

Publication number: JP4281358B2
Application number: JP2003005866A
Authority: JP
Inventors: 暁翔陳; 伸次的場; 修司岡村; 智志徳永; 正通浅野
Original assignee: Toppan Inc
Current assignee: Toppan Inc
Priority date: 2003-01-14
Filing date: 2003-01-14
Publication date: 2009-06-17
Anticipated expiration: 2023-01-14
Also published as: JP2004222396A

Description

【０００１】
【発明の属する技術分野】
この発明は、周期パルスの波高値を電源電圧以上に昇圧するパルス昇圧回路に関する。
【０００２】
【従来の技術】
近年のＬＳＩにおいては、回路内部において３Ｖ、５Ｖ、１０Ｖというように多電源が要求される場合が多い。従来、このような多電源が要求される場合、ＬＳＩ外部において複数の電源を生成してＬＳＩへ供給するようになっていた。しかし、最近は、ＬＳＩへ供給する電源は１電源で、ＬＳＩ内部において多電源を生成することが要求される。
【０００３】
ＬＳＩ内部において、外部から供給される電源電圧Ｖccより高い電圧を生成するには、電源電圧Ｖccによって波高値Ｖccの周期パルスを生成し、その周期パルスの波高値を昇圧して電源電圧として使用することが行われる。また、回路動作においても、電源電圧Ｖccより高い波高値の周期パルスが要求される場合がある。
他方、近年の例えば携帯電話等においては、装置の小型化に伴い、電池も益々小型化され、この結果、電池の出力電圧も低くなってきている。このため、電源電圧を昇圧する回路、あるいはパルスの波高値を昇圧する回路の必要性は益々高くなってきている。
なお、従来の技術として特許文献１〜４に記載されるものが知られている。
【０００４】
【特許文献１】
特公平7-3947号公報
【特許文献２】
特公平7-75466号公報
【特許文献３】
特許第2583948号公報
【特許文献４】
特許第3242564号公報
【０００５】
【発明が解決しようとする課題】
本発明はこのような事情を考慮してなされたもので、その目的は、周期パルスの波高値を昇圧することができるパルス昇圧回路を簡単な構成によって実現することにある。また、本発明の他の目的は、波高値が例えば１Ｖ（ボルト）という極めて低い電圧の場合も昇圧することができるパルス昇圧回路を提供することにある。
【０００６】
【課題を解決するための手段】
この発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、入力端子に入力された、第１、第２のレベルを繰り返す周期パルスを昇圧して出力端子から出力するパルス昇圧回路において、前記周期パルスが第１のレベルの時、コンデンサを充電する充電回路と、前記第１、第２のレベルを繰り返す入力端子の周期パルスの変化に応じて、前記第１のレベルと、前記コンデンサの充電電圧に電源電圧を加算した電圧とを交互に出力端子へ出力するスイッチング回路とを具備することを特徴とするパルス昇圧回路である。
【０００７】
請求項２に記載の発明は、入力端子に入力された、第１、第２のレベルを繰り返す周期パルスを昇圧して出力端子から出力するパルス昇圧回路において、入力端子の電圧を反転する反転回路と、前記反転回路の出力端にその一端が接続されたコンデンサと、前記入力端子の電圧が第１のレベルの時、前記コンデンサを充電する充電回路と、前記第１、第２のレベルを繰り返す入力端子の周期パルスの変化に応じて、前記第１のレベルと、前記コンデンサの他端の電圧とを交互に出力端子へ出力するスイッチング回路とを具備することを特徴とするパルス昇圧回路である。
【０００８】
請求項３に記載の発明は、請求項１または請求項２に記載のパルス昇圧回路において、前記スイッチング回路は直列接続された導電型が異なる第１、第２の増幅素子からなることを特徴とする。
請求項４に記載の発明は、請求項３に記載のパルス昇圧回路において、前記第１、第２のレベルを繰り返す第１の周期パルスと、前記第１の周期パルスの立ち上がりより微少時間早く立ち上がり、前記第１の周期パルスの立ち下がりより微少時間遅く立ち下がる第２の周期パルスを出力するパルス発生回路を設け、前記第１、第２の増幅素子を各々前記第１、第２の周期パルスによって駆動することを特徴とする。
【０００９】
【発明の実施の形態】
以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の第１の実施の形態によるパルス昇圧回路の構成を示す回路図である。この図において、符号ＩＮは、波高値Ｖcc、デューティ比５０％の矩形状の周期パルスが入力される入力端子であり、この入力端子ＩＮに入力された周期パルスはインバータ８によって反転され、ＦＥＴ（電界効果トランジスタ）３のゲートへ供給される。ＦＥＴ３は、ＮチャネルＦＥＴであり、そのドレインが電源電圧Ｖccに接続され、ソースがコンデンサ４を介して入力端子ＩＮに接続されると共に、ＦＥＴ５のゲートに接続される。ＦＥＴ５はＮチャネルＦＥＴであり、そのドレインが電源電圧Ｖccに接続され、ソースがコンデンサ６の一端およびＦＥＴ７のソースに接続されている。インバータ８は、入力端子ＩＮの周期パルスを反転し、コンデンサ６の他端へ出力する。ＦＥＴ７およびＦＥＴ９はそれぞれＰチャネルおよびＮチャネルＦＥＴであり、これらのＦＥＴ７，９の各ゲートおよびドレインが共通接続され、これによってインバータが構成されている。そして、ＦＥＴ７，９のゲートが入力端子ＩＮに接続され、ドレインが出力端子ＯＵＴに接続され、また、ＦＥＴ９のソースが接地されている。また、ＦＥＴ７の基板はソースと共通接続される。
【００１０】
次に、上述した回路の動作を図２に示すタイミングチャートを参照して説明する。図２において、（ＩＮ）は入力端子ＩＮの波形、（Ａ）はＦＥＴ３、５の接続点Ａの波形、（Ｂ）はＦＥＴ５，７の接続点Ｂの波形、（ＯＵＴ）は出力端子ＯＵＴの波形である。また、図において、電圧「１」はＶccを、電圧「２」は２Ｖccを示している。
【００１１】
まず、入力端子ＩＮの電圧が”Ｈ”（ハイレベル＝Ｖcc）の時は、インバータ８の出力が”Ｌ”（ロー＝接地電位）となり、ＦＥＴ３がオフとなる。またこの時、入力端子ＩＮの”Ｈ”がコンデンサ４を介してＦＥＴ５のゲートへ供給され、ＦＥＴ５がオンとなる。ここで、後に示すように、接続点Ａは予めＶcc−Ｖth（ＶthはＦＥＴ３のしきい値）に充電されているため、接続点Ｂは２Ｖcc−Ｖthとなり、Ｖccより高い電圧となるので、ＦＥＴが３極管動作となる。
ＦＥＴ５がオンとなると、このＦＥＴ５を介してコンデンサ６に電圧Ｖccが充電される（図２（Ｂ）参照）。また、この時点において、ＦＥＴ７，９の各ゲートへは”Ｈ”が加えられ、これにより、ＦＥＴ９がオン、ＦＥＴ７がオフとなり、出力端子ＯＵＴが接地電位となる。この時、接続点Ａの電圧は、Ｖcc-Ｖthであり、Ｖccより低い電圧にある。
【００１２】
次に、入力端子ＩＮが”Ｌ”になると、インバータ８の出力が”Ｈ”となり、ＦＥＴ３がオンとなる。これにより、ＦＥＴ３からコンデンサ４の充電電流が流れ、ＦＥＴ５のゲートが”Ｌ”となり、ＦＥＴ５がオフとなる。また、この時点で、コンデンサ６には電圧Ｖccが充電されていることから、インバータ８の出力が”Ｈ”になると、接続点Ｂの電圧が、２Ｖccとなる。そして、この時点でＦＥＴ７がオン、ＦＥＴ９がオフとなることから、上記の電圧２Ｖccが出力端子ＯＵＴから出力される。
【００１３】
次に、入力端子ＩＮが再び”Ｈ”になると、再び、出力端子ＯＵＴが接地電位となると共に、コンデンサ６の充電が行われ、入力端子ＩＮが”Ｌ”になると、出力端子ＯＵＴが電圧２Ｖccとなり、以下、この動作が繰り返される。
このように、上記実施形態のパルス昇圧回路によれば、波高値Ｖccの周期パルスを波高値２Ｖccの周期パルスに変換することができる。
【００１４】
次に、この発明の第２の実施形態について説明する。
図３はこの発明の第２の実施形態の構成を示す回路図である。この図において、入力端子ＩＮに入力される周期パルスはインバータ１１において反転され、コンデンサ１２の一端に供給される。また、ＮチャネルＦＥＴ１３のドレインは電源電圧Ｖccに接続され、ゲートがドレインと接続され、ソースがコンデンサ１２の他端およびＰチャネルＦＥＴ１４のソースに接続されている。ＦＥＴ１４およびＮチャネルＦＥＴ１５はインバータを構成しており、各ゲートの接続点に入力端子ＩＮの電圧が加えられ、各ドレインの接続点が出力端子ＯＵＴに接続されている。
【００１５】
このような構成において、入力端子ＩＮの電圧が”Ｈ”の時は、インバータ１１の出力が”Ｌ”となる。これにより、ＦＥＴ１３を介してコンデンサ１２に電圧（Ｖcc−Ｖth）が充電される。ここで、電圧ＶthはＦＥＴ１３のゲート−ソース間電圧であり、約０．７Ｖである。またこの時、ＦＥＴ１４がオフ、ＦＥＴ１５がオンとなり、出力端子ＯＵＴが接地電位となる。次に、入力端子ＩＮが”Ｌ”になると、インバータ１１の出力が”Ｈ”となり、この結果、ＦＥＴ１４のソース電圧が
Ｖcc＋（Ｖcc−Ｖth）＝２Ｖcc−Ｖth
となる。またこの時、ＦＥＴ１３はソース−ドレイン間が逆バイアスとなり、カットオフされる。そして、この時点でＦＥＴ１４がオン、ＦＥＴ１５がオフとなることから、上記の電圧（２Ｖcc−Ｖth）が出力端子ＯＵＴから出力される。
【００１６】
このように、上記実施形態のパルス昇圧回路においても、図１の回路と同様に周期パルスの波高値を昇圧することができる。なお、ＦＥＴ１３にスレショルド値が約０ＶのＦＥＴを使用すると、第１の実施形態と同様に、出力電圧２Ｖccを得ることができる。
【００１７】
次に、この発明の第３の実施形態について説明する。
図４はこの発明の第３の実施形態によるパルス昇圧回路の構成を示す回路図であり、この図において図１の各部と対応する部分には同一の符号が付してある。図１の回路においては、入力端子ＩＮに１相の周期パルスが供給され、ＦＥＴ７，９のゲートへこの周期パルスが入力されるようになっている。しかし、このような構成の場合、ＦＥＴ７，９のオン／オフ切替時においてＦＥＴ７，９を貫通する貫通電流が流れる恐れがある。そこで、この第３の実施形態においては、入力端子ＩＮの周期パルスに基づいて、波高値Ｖccの２相周期パルスＰ１、Ｐ２を発生するパルス発生回路２０を設けている。図５はパルス発生回路２０から出力される２相周期パルスＰ１、Ｐ２の波形図であり、この図に示すように、周期パルスＰ２が立ち上がった後、微少時間経過後に周期パルスＰ１が立ち上がり、周期パルスＰ１が立ち下がった後、微少時間後に周期パルスＰ２が立ち下がる。そして、周期パルスＰ１、Ｐ２がそれぞれがＦＥＴ９、７のゲートへ入力されるようになっている。なお、パルス発生回路２０は公知の回路であり、その一例を図６に示す。この図において、３１〜３８はインバータ、４１，４２はナンドゲートである。
【００１８】
また、この実施形態においては、図１のインバータ８に代えてＰチャネルＦＥＴ２１とＮチャネルＦＥＴ２２を設け、ＦＥＴ２１のゲートに周期パルスＰ２を加え、ソースを電源電圧Ｖccに、ドレインをＦＥＴ２２のドレインにそれぞれ接続し、また、ＦＥＴ２２のゲートに周期パルスＰ１を加え、ＦＥＴ２２のソースを接地している。そして、ＦＥＴ２１、２２の共通ドレインとＦＥＴ７のソースとの間にコンデンサ６を接続している。また、ＦＥＴ７，２１の各基板をそれぞれのソースに接続している。
【００１９】
このような構成によれば、周期パルスＰ１が”Ｌ”となり、ＦＥＴ９がオフとなった後、周期パルスＰ２が”Ｌ”となってＦＥＴ７がオンとなり、また、周期パルスＰ２が”Ｈ”となってＦＥＴ７がオフとなった後、周期パルスＰ１が”Ｈ”となりＦＥＴ９がオンとなる。これにより、ＦＥＴ７，９に貫通電流が流れることはない。
【００２０】
図７はこの発明の第４の実施形態の構成を示す回路図であり、この図において、図３の各部に対応する部分には同一の符号が付してある。この図に示すパルス昇圧回路は、図３に示す回路におけるＦＥＴ１４、１５の貫通電流を防止するための回路である。すなわち、図４と同様に、２相周期パルスを出力するパルス発生回路２０を設け、周期パルスＰ１、Ｐ２をそれぞれがＦＥＴ１５、１４のゲートへ入力している。また、図３のインバータ１１に代えてＰチャネルＦＥＴ２４とＮチャネルＦＥＴ２５を設け、ＦＥＴ２４のゲートに周期パルスＰ２を加え、ＦＥＴ２４のソースを電源電圧Ｖccに、ドレインをＦＥＴ２５のドレインにそれぞれ接続し、また、ＦＥＴ２５のゲートに周期パルスＰ１を加え、ＦＥＴ２５のソースを接地している。そして、ＦＥＴ２４、２５の共通ドレインとＦＥＴ４のソースとの間にコンデンサ１２を接続している。
そして、この回路によっても、図４の回路と同様にＦＥＴ１４、１５の貫通電流を防ぐことができる。
【００２１】
【発明の効果】
以上説明したように、この発明によれば、周期パルスが第１のレベルの時、コンデンサを充電する充電回路と、第１、第２のレベルを繰り返す入力端子の周期パルスの変化に応じて、第１のレベルと、コンデンサの充電電圧に電源電圧を加算した電圧とを交互に出力端子へ出力するスイッチング回路とを設けたので、周期パルスの波高値を昇圧することができるパルス昇圧回路を簡単な構成によって実現することができる効果がある。また、この発明によるパルス昇圧回路は、電源電圧ＶccがＦＥＴのソース−ゲート間のスレショルド電圧Ｖth（＝約０．７Ｖ）より大きければ動作可能であり、電源電圧が例えば１Ｖという極めて低電圧の場合も動作させることができる。
また、請求項４の発明によれば、スイッチング回路の貫通電流を防ぐことができる効果がある。
【図面の簡単な説明】
【図１】この発明の第１の実施形態によるパルス昇圧回路の構成を示す回路図である。
【図２】同実施形態の動作を説明するたのタイミングチャートである。
【図３】この発明の第２の実施形態によるパルス昇圧回路の構成を示す回路図である。
【図４】この発明の第３の実施形態によるパルス昇圧回路の構成を示す回路図である。
【図５】同実施形態におけるパルス発生回路２０の動作を説明するための回路図である。
【図６】同実施形態におけるパルス発生回路２０の構成例を示す回路図である。
【図７】この発明の第４の実施形態によるパルス昇圧回路の構成を示す回路図である。
【符号の説明】
８、１１…インバータ
３、５、９、１３、１５、２２、２５…ＮチャネルＦＥＴ
７、１４、２１、２４…ＰチャネルＦＥＴ
２０…パルス発生回路
ＩＮ…入力端子
ＯＵＴ…出力端子

Claims

外部から入力される第１の周期パルスから、２相周期パルスである第２の周期パルス及び第３の周期パルスを出力するパルス発生回路と、
ソースが電源端子に接続され、ゲートに前記第３の周期パルスが入力される第１のＰチャネルＦＥＴと、
ドレインが前記第１のＰチャネルＦＥＴのドレインに接続され、ソースが接地され、ゲートに前記第２の周期パルスが入力される第３のＮチャネルＦＥＴと、
ドレインが電源端子に接続され、ゲートが前記第１のＰチャネルＦＥＴのドレインに接続される第１のＮチャネルＦＥＴと、
一端に前記第２の周期パルスが入力され、他端が前記第１のＮチャネルＦＥＴのソースに接続される第１のコンデンサと、
ドレインが電源端子に接続され、ゲートが前記第１のＮチャネルＦＥＴのソースに接続される第２のＮチャネルＦＥＴと、
一端が前記第１のＰチャネルＦＥＴのドレインに接続され、他端が前記第２のＮチャネルＦＥＴのソースに接続される第２のコンデンサと、
ソースが前記第２のコンデンサの他端に接続され、ゲートに前記第３の周期パルスが入力される第２のＰチャネルＦＥＴと、
ドレインが前記第２のＰチャネルＦＥＴのドレインに接続され、ゲートに前記第２の周期パルスが入力され、ソースが接地される第４のＮチャネルＦＥＴと
を有し、
前記第２の周期パルスは、前記第３の周期パルスが立ち上がった後に立ち上がり、
前記第３の周期パルスは、前記第２の周期パルスが立ち下がった後に立ち下がる
ことを特徴とするパルス昇圧回路。