JP5338445B2 - パルス昇圧回路と出力電圧コントロール回路 - Google Patents
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Description
本発明は、出力電圧の変動を低減させるパルス昇圧回路と出力電圧コントロール回路に関する。
パルス昇圧回路は、ＬＳＩ（大規模集積回路）に内蔵され、そのＬＳＩ内部回路の電源を供給する電源電圧変換回路に多く用いられている。
近年のＬＳＩにおいては、そのＬＳＩ内部回路の電源において３Ｖ、５Ｖ、１０Ｖ、２０Ｖというような複数の電源電圧が要求され、かつ、ＬＳＩに外部から供給されている電源電圧に比べて、高い電圧が必要になることが多い。従来、このような複数の電源電圧が要求される場合には、ＬＳＩ外部において複数の電源電圧を生成してＬＳＩに供給するようにしていた。しかし、最近は、ＬＳＩに供給される電源電圧を単一の電源電圧とする傾向があり、必要とされる複数の電源電圧は、ＬＳＩ外部から入力される単一の電源電圧に基づいてＬＳＩ内部において生成することが要求されている。
また、持ち運んで利用するモバイル用途に適用される装置では、装置の電源はバッテリー駆動される構成が一般的であり、バッテリーと組み合わせた状態で装置の小型・軽量化が要求される。そのため、バッテリー駆動される電源についても、電源電圧を低電圧化させる要求が強くなっている。
近年のＬＳＩにおいては、そのＬＳＩ内部回路の電源において３Ｖ、５Ｖ、１０Ｖ、２０Ｖというような複数の電源電圧が要求され、かつ、ＬＳＩに外部から供給されている電源電圧に比べて、高い電圧が必要になることが多い。従来、このような複数の電源電圧が要求される場合には、ＬＳＩ外部において複数の電源電圧を生成してＬＳＩに供給するようにしていた。しかし、最近は、ＬＳＩに供給される電源電圧を単一の電源電圧とする傾向があり、必要とされる複数の電源電圧は、ＬＳＩ外部から入力される単一の電源電圧に基づいてＬＳＩ内部において生成することが要求されている。
また、持ち運んで利用するモバイル用途に適用される装置では、装置の電源はバッテリー駆動される構成が一般的であり、バッテリーと組み合わせた状態で装置の小型・軽量化が要求される。そのため、バッテリー駆動される電源についても、電源電圧を低電圧化させる要求が強くなっている。
ところで、外部電源で生成された電源では、出力電圧に重畳する微小な電圧変動、すなわちリップル電圧を低減させることについて、コンデンサなどによる平滑化を行うことも容易であった。ＬＳＩ内に構成される回路では、ＬＳＩ内部にコンデンサ容量を確保することは困難であり、また、ＬＳＩ外部にコンデンサを分離して実装するとしても実装容量が増大することになり、現実的でない。
また、従来の技術では、ＬＳＩに内蔵させるパルス昇圧回路の出力電圧に重畳する微小な電圧変動の振幅を抑える方法として、次に示す方法が用いられている。
第１の方法として、パルス昇圧回路の構成を分割して出力電力を分散させる方法がある。
例えば、図８に示すパルス昇圧回路２００のように１つにまとめた構成とするのに対して、パルス昇圧回路３０１から３０３のように複数に分割したパルス昇圧回路３００とする構成が考えられる。この方法では、分割されたパルス昇圧回路３０１のようにパルス昇圧回路１構成当たりの負荷電流を低減することができ、分割した個々のパルス昇圧回路あたりのリップル電圧を低減させることができる。しかし、パルス昇圧回路の分割数を多くすると広い実装面積が必要とされるパルス昇圧回路を同一のＬＳＩ内にいくつも配置することになる。そのため、ＬＳＩのレイアウト面積が増加したり、レイアウト上にデッドスペースが多く発生したりするためにＬＳＩのコストアップを招いてしまう。
第１の方法として、パルス昇圧回路の構成を分割して出力電力を分散させる方法がある。
例えば、図８に示すパルス昇圧回路２００のように１つにまとめた構成とするのに対して、パルス昇圧回路３０１から３０３のように複数に分割したパルス昇圧回路３００とする構成が考えられる。この方法では、分割されたパルス昇圧回路３０１のようにパルス昇圧回路１構成当たりの負荷電流を低減することができ、分割した個々のパルス昇圧回路あたりのリップル電圧を低減させることができる。しかし、パルス昇圧回路の分割数を多くすると広い実装面積が必要とされるパルス昇圧回路を同一のＬＳＩ内にいくつも配置することになる。そのため、ＬＳＩのレイアウト面積が増加したり、レイアウト上にデッドスペースが多く発生したりするためにＬＳＩのコストアップを招いてしまう。
第２の方法として、多段に接続されたパルス昇圧回路において、遅延（Delay）回路を使い個々のパルス昇圧回路（ＰＵＭＰ２）が動作するタイミング（位相）をずらす方法がある（図９参照）。
この方法では、個々のパルス昇圧回路を動作させるタイミングに依存する電圧変動を時間軸方向に分散させることができ、同じタイミングに動作が集中することによる電圧変動幅の増大を低減させることができる。
しかしながら、パルス昇圧回路が動作することにより発生する電圧変動のタイミングを分散させているにすぎず、発生する電圧変動量を根本的に低減させているのではないという問題がある。
しかしながら、パルス昇圧回路が動作することにより発生する電圧変動のタイミングを分散させているにすぎず、発生する電圧変動量を根本的に低減させているのではないという問題がある。
以下、従来の技術を利用したパルス昇圧回路の例を示し、個々のパルス昇圧回路から発生する電圧変動の問題について説明する。
図１０は、従来のパルス昇圧回路の構成例を示すブロック図である。
この図には、入力されるクロックＣＬＫ１からＣＬＫ３に基づいて昇圧動作を行うことにより、昇圧された電圧を有する信号ＰＵＭＰＯＵＴを出力するパルス昇圧回路２００が示されている。
パルス昇圧回路２００は、クロック信号制御部１０ｂ、電圧変換部２０及び判定部４０を備える。
図１０は、従来のパルス昇圧回路の構成例を示すブロック図である。
この図には、入力されるクロックＣＬＫ１からＣＬＫ３に基づいて昇圧動作を行うことにより、昇圧された電圧を有する信号ＰＵＭＰＯＵＴを出力するパルス昇圧回路２００が示されている。
パルス昇圧回路２００は、クロック信号制御部１０ｂ、電圧変換部２０及び判定部４０を備える。
パルス昇圧回路２００における判定部４０は、電圧変換部２０が出力する電圧を分圧し、予め定められる比較電圧を基準に判定するヒステリシス型のコンパレータとして動作する。判定部４０は、入力される信号の電圧が基準より低いときに「Ｌ（ロー）」レベルを出力し、高いときに「Ｈ（ハイ）」レベルを出力する。
クロック信号制御部１０ｂは、入力されるクロックＣＬＫ１からＣＬＫ３のそれぞれについて制御信号ＰＵＭＰＥｂに基づいて出力するか否かを制御する。また、クロック信号制御部１０ｂは、クロックＣＬＫ２に応じた反転信号ＣＬＫ０２Ｂを生成し出力する。クロック信号制御部１０ｂは、制御信号ＰＵＭＰＥｂが「Ｈ（ハイ）」レベルの場合に、各クロックを出力する。
電圧変換部２０は、入力されたクロックに基づいて昇圧した電圧を出力する。電圧変換部２０は、同じ回路構成の電圧変換部２０ａと電圧変換部２０ｂを備え、入力されるクロックに基づいて、繰り返して行われる昇圧動作とコンデンサへの充電動作を互いに１８０度反転させて逆の位相で行う。すなわち、電圧変換部２０ａと電圧変換部２０ｂには、クロックＣＬＫ２とクロックＣＬＫ２を反転したクロックをそれぞれ供給し、位相の切り替えを行う。電圧変換部２０の構成例について、図１１を参照し説明する。
クロック信号制御部１０ｂは、入力されるクロックＣＬＫ１からＣＬＫ３のそれぞれについて制御信号ＰＵＭＰＥｂに基づいて出力するか否かを制御する。また、クロック信号制御部１０ｂは、クロックＣＬＫ２に応じた反転信号ＣＬＫ０２Ｂを生成し出力する。クロック信号制御部１０ｂは、制御信号ＰＵＭＰＥｂが「Ｈ（ハイ）」レベルの場合に、各クロックを出力する。
電圧変換部２０は、入力されたクロックに基づいて昇圧した電圧を出力する。電圧変換部２０は、同じ回路構成の電圧変換部２０ａと電圧変換部２０ｂを備え、入力されるクロックに基づいて、繰り返して行われる昇圧動作とコンデンサへの充電動作を互いに１８０度反転させて逆の位相で行う。すなわち、電圧変換部２０ａと電圧変換部２０ｂには、クロックＣＬＫ２とクロックＣＬＫ２を反転したクロックをそれぞれ供給し、位相の切り替えを行う。電圧変換部２０の構成例について、図１１を参照し説明する。
図１１に示す電圧変換部２０は、電圧変換部２０ａと同じ構成の電圧変換部２０ｂを備える。電圧変換部２０ａと２０ｂの構成例について、電圧変換部２０ａを代表して説明する。
電圧変換部２０ａは、クロックバッファ２２、電界効果型トランジスタ（ＦＥＴ）２８及びチャージポンプ３１と３２を備える。
電圧変換部２０ａにおけるクロックバッファ２２は、入力されるクロックＣＬＫ０２の反転クロックを出力する。ＦＥＴ２８は、電源ＶＤＤに接続されたダイオードとして機能し、チャージポンプ３１に電力を供給する。
チャージポンプ３１は、倍電圧回路２１、ＦＥＴ２４、ＦＥＴ２９及びコンデンサ２６を備える。
チャージポンプ３１における倍電圧回路２１は、入力されるクロックに基づいて電源電圧の約２倍の電圧（「電圧２ＶＤＤ」という。）を出力する。倍電圧回路２１は、入力されるクロックに応じて出力する電圧２ＶＤＤによりコンデンサ２６を充電する。ＦＥＴ２４は、入力されるクロックの位相によって倍電圧回路２１から出力される電圧が出力されない場合に、電源電圧ＶＤＤによりコンデンサ２６を充電する。このように入力されるクロックの位相に応じて電圧２ＶＤＤと電源電圧ＶＤＤが切り換えられることにより昇圧動作を繰り返し、昇圧された電圧がＦＥＴ２９を介して出力される。
電圧変換部２０ａは、クロックバッファ２２、電界効果型トランジスタ（ＦＥＴ）２８及びチャージポンプ３１と３２を備える。
電圧変換部２０ａにおけるクロックバッファ２２は、入力されるクロックＣＬＫ０２の反転クロックを出力する。ＦＥＴ２８は、電源ＶＤＤに接続されたダイオードとして機能し、チャージポンプ３１に電力を供給する。
チャージポンプ３１は、倍電圧回路２１、ＦＥＴ２４、ＦＥＴ２９及びコンデンサ２６を備える。
チャージポンプ３１における倍電圧回路２１は、入力されるクロックに基づいて電源電圧の約２倍の電圧（「電圧２ＶＤＤ」という。）を出力する。倍電圧回路２１は、入力されるクロックに応じて出力する電圧２ＶＤＤによりコンデンサ２６を充電する。ＦＥＴ２４は、入力されるクロックの位相によって倍電圧回路２１から出力される電圧が出力されない場合に、電源電圧ＶＤＤによりコンデンサ２６を充電する。このように入力されるクロックの位相に応じて電圧２ＶＤＤと電源電圧ＶＤＤが切り換えられることにより昇圧動作を繰り返し、昇圧された電圧がＦＥＴ２９を介して出力される。
チャージポンプ３２は、倍電圧回路２３、ＦＥＴ２５、ＦＥＴ３０及びコンデンサ２７を備える。
チャージポンプ３２における倍電圧回路２３は、入力されるクロックに基づいて電源電圧の約２倍の電圧（「電圧２ＶＤＤ」という。）を出力する。倍電圧回路２３は、入力されるクロックに応じて出力する電圧２ＶＤＤによりコンデンサ２７を充電する。ＦＥＴ２５は、入力されるクロックの位相によって倍電圧回路２３から出力される電圧が出力されない場合に、電源電圧ＶＤＤによりコンデンサ２７を充電する。このように入力されるクロックの位相に応じて電圧２ＶＤＤと電源電圧ＶＤＤが切り換えられることにより昇圧動作を繰り返し、昇圧された電圧がＦＥＴ３０を介して出力される。
また、チャージポンプ３２は、前述のチャージポンプ３１の後段に接続され、チャージポンプ３１によって昇圧され、出力された電圧に、さらにチャージポンプ３２自ら昇圧した電圧を加算して出力する。
チャージポンプ３２における倍電圧回路２３は、入力されるクロックに基づいて電源電圧の約２倍の電圧（「電圧２ＶＤＤ」という。）を出力する。倍電圧回路２３は、入力されるクロックに応じて出力する電圧２ＶＤＤによりコンデンサ２７を充電する。ＦＥＴ２５は、入力されるクロックの位相によって倍電圧回路２３から出力される電圧が出力されない場合に、電源電圧ＶＤＤによりコンデンサ２７を充電する。このように入力されるクロックの位相に応じて電圧２ＶＤＤと電源電圧ＶＤＤが切り換えられることにより昇圧動作を繰り返し、昇圧された電圧がＦＥＴ３０を介して出力される。
また、チャージポンプ３２は、前述のチャージポンプ３１の後段に接続され、チャージポンプ３１によって昇圧され、出力された電圧に、さらにチャージポンプ３２自ら昇圧した電圧を加算して出力する。
倍電圧回路２１と２３は、入力される信号が異なるが、内部の構成には同じものを適用できる。倍電圧回路２１と２３の構成例について、倍電圧回路２１を代表して説明する。
図１２は、倍電圧回路２１の例を示すブロック図である。
倍電圧回路２１は、コンデンサ２１１、ＦＥＴ２１２、２１３及び２１４を備えている。コンデンサ２１１は、端子ＴＢ２２１から入力されるクロックＣＫ１が「Ｌ」レベルである場合に、ＦＥＴ２１２を介して電源電圧ＶＤＤに充電される。クロックＣＫ１が「Ｈ」レベルに転じると、クロックＣＫ１の振幅（電源電圧ＶＤＤとする）と、先に充電されていた電源電圧ＶＤＤを加算した結果の電圧２ＶＤＤが、ＦＥＴ２１２のソース側に発生する。また、ＦＥＴ２１３とＦＥＴ２１４と組み合わせて、スイッチが構成される。端子ＴＢ２２２から入力されるクロックＣＫ２が「Ｈ」レベルである場合に、端子ＴＢ２２３の端子電圧は、ＦＥＴ２１４を介して接地電位になる。端子ＴＢ２２２から入力されるクロックＣＫ２が「Ｌ」レベルである場合に、端子ＴＢ２２３の端子電圧は、ＦＥＴ２１３を介してコンデンサ２１１の端子に発生した電圧２ＶＤＤになる。
このように、倍電圧回路２１は、ＦＥＴ２１３とＦＥＴ２１４の状態によって出力される電圧が接地電位と電圧２ＶＤＤとが交互に繰り返される。
図１２は、倍電圧回路２１の例を示すブロック図である。
倍電圧回路２１は、コンデンサ２１１、ＦＥＴ２１２、２１３及び２１４を備えている。コンデンサ２１１は、端子ＴＢ２２１から入力されるクロックＣＫ１が「Ｌ」レベルである場合に、ＦＥＴ２１２を介して電源電圧ＶＤＤに充電される。クロックＣＫ１が「Ｈ」レベルに転じると、クロックＣＫ１の振幅（電源電圧ＶＤＤとする）と、先に充電されていた電源電圧ＶＤＤを加算した結果の電圧２ＶＤＤが、ＦＥＴ２１２のソース側に発生する。また、ＦＥＴ２１３とＦＥＴ２１４と組み合わせて、スイッチが構成される。端子ＴＢ２２２から入力されるクロックＣＫ２が「Ｈ」レベルである場合に、端子ＴＢ２２３の端子電圧は、ＦＥＴ２１４を介して接地電位になる。端子ＴＢ２２２から入力されるクロックＣＫ２が「Ｌ」レベルである場合に、端子ＴＢ２２３の端子電圧は、ＦＥＴ２１３を介してコンデンサ２１１の端子に発生した電圧２ＶＤＤになる。
このように、倍電圧回路２１は、ＦＥＴ２１３とＦＥＴ２１４の状態によって出力される電圧が接地電位と電圧２ＶＤＤとが交互に繰り返される。
なお、電圧変換回路２０ａのＴＢ２０１ａと電圧変換回路２０ｂのＴＢ２０３ｂには、クロックＣＬＫ１（図１０）に同期したクロックＣＬＫ０１が入力され、電圧変換回路２０ａのＴＢ２０２ａには、クロックＣＬＫ２（図１０）と同相のクロックＣＬＫ０２が入力され、電圧変換回路２０ｂのＴＢ２０２ｂには、クロックＣＬＫ２（図１０）を反転したクロックＣＬＫ０２Ｂが入力され、電圧変換回路２０ａのＴＢ２０３ａと電圧変換回路２０ｂのＴＢ２０１ｂには、クロックＣＬＫ３（図１０）に同期したクロックＣＬＫ０３が入力される。これにより、位相に応じた充電と昇圧電圧の出力をそれぞれの組み合わせで切り換えることが容易に行える。
以上に示した構成により、パルス昇圧回路２００は、電圧変換部２０が出力した電圧を判定部４０が検出し、その検出結果に基づいて、制御信号ＰＵＭＰＥｂを出力する。クロック信号制御部１０は、入力された制御信号ＰＵＭＰＥｂによって制御され、電圧変換部２０が出力した電圧が低いと判定された場合に、電圧変換部２０に各クロックを供給する。
図１３は、パルス昇圧回路２００の動作を示すタイミングチャートである。入力されるクロックＣＬＫ１からＣＬＫ３、クロックＣＬＫ２を反転したクロックＣＬＫ２Ｂ、及び端子ＴＢ１０４に出力される信号ＰＵＭＰＯＵＴｂのうちチャージポンプ２０ａ側から出力される波形を示す。パルス昇圧回路２００の端子ＴＢ１０４に出力される信号ＰＵＭＰＯＵＴｂには、この図に示されていないチャージポンプ２０ｂ側から出力される波形が加算された波形になる。この図に示された信号ＰＵＭＰＯＵＴｂの電圧が出力されていない位相に、チャージポンプ２０ｂ側からの出力があり、補間された電圧が出力される。
クロックＣＬＫ２の位相に着目する。時刻ｔ２２をクロックＣＬＫ２の位相の基準とすると、時刻ｔ２４において１８０度、時刻ｔ２７において３６０度とする１サイクルになる。クロックＣＬＫ２が「Ｈ」レベルを示す時刻ｔ２２からｔ２４まで、位相で示せば０度から１８０度までが、チャージポンプ２０ａ側から出力される期間になり、クロックＣＬＫ２が「Ｌ」レベルを示す時刻ｔ２４からｔ２７まで、位相で示せば１８０度から３８０度までが、チャージポンプ２０ｂ側から出力される期間になる。そのサイクルがクロックＣＬＫ２に応じたサイクルで昇圧動作が繰り返される。
また、端子ＴＢ１０４に出力される信号ＰＵＭＰＯＵＴｂの波形は、クロックＣＬＫ２が「Ｈ」レベルを示す期間の中でも変化する。クロックＣＬＫ２が「Ｈ」レベルを示す期間の前半にあたるクロックＣＬＫ１が「Ｈ」レベルになるまでの期間Ｔ１（時刻ｔ２３からｔ２４まで）の電圧が、後半にあたるクロックＣＬＫ１が「Ｈ」レベルを示す期間Ｔ２（時刻ｔ２３からｔ２４まで）の電圧より低い電圧が出力されることが示される。
このように、パルス昇圧回路２００は、連続性のあるクロックＣＬＫ１からＣＬＫ３によって制御されていても、パルス昇圧回路２００から出力される信号ＰＵＭＰＯＵＴｂの波形を観測すると電圧変動がばらつくことが観測される。
図１４は、パルス昇圧回路２００の動作を示す図であり、端子Ｔｂ１０４から出力される信号ＰＵＭＰＯＵＴｂの電圧変化を観測した波形が示されている。
この図に示されたパルス昇圧回路２００は、基準電圧が７Ｖ（ボルト）に設定され、信号ＰＵＭＰＯＵＴｂの電圧（ＶＣＰｂ）がその基準電圧を下回ったと判定した場合には、昇圧動作が再開される。昇圧動作により、基準電圧に達していると判定した場合には、昇圧動作を行うためのクロックＣＬＫ１からＣＬＫ３を制御して、電圧変換部２０の昇圧動作を停止させる。そのため、昇圧動作を停止すると、出力電圧はコンデンサーに蓄積されていた電荷が放電され、それにしたがって徐々に電圧が低下している状態（右肩下がりの三角波）が観測できる。ここで、時刻ｔ４３と時刻ｔ５３の電圧変動を比較すると、時刻ｔ４３では、０．１４Ｖ（ボルト）であるのに対し、時刻ｔ５３では、０．４９Ｖ（ボルト）であり、０．３５Ｖ（ボルト）のばらつきが検出された。
図１４は、パルス昇圧回路２００の動作を示す図であり、端子Ｔｂ１０４から出力される信号ＰＵＭＰＯＵＴｂの電圧変化を観測した波形が示されている。
この図に示されたパルス昇圧回路２００は、基準電圧が７Ｖ（ボルト）に設定され、信号ＰＵＭＰＯＵＴｂの電圧（ＶＣＰｂ）がその基準電圧を下回ったと判定した場合には、昇圧動作が再開される。昇圧動作により、基準電圧に達していると判定した場合には、昇圧動作を行うためのクロックＣＬＫ１からＣＬＫ３を制御して、電圧変換部２０の昇圧動作を停止させる。そのため、昇圧動作を停止すると、出力電圧はコンデンサーに蓄積されていた電荷が放電され、それにしたがって徐々に電圧が低下している状態（右肩下がりの三角波）が観測できる。ここで、時刻ｔ４３と時刻ｔ５３の電圧変動を比較すると、時刻ｔ４３では、０．１４Ｖ（ボルト）であるのに対し、時刻ｔ５３では、０．４９Ｖ（ボルト）であり、０．３５Ｖ（ボルト）のばらつきが検出された。
本発明は、上記問題を解決すべくなされたもので、その目的は、パルス昇圧回路の効率を落とさずに、出力電圧の振幅の変動を抑えるパルス昇圧回路と出力電圧コントロール回路を提供することにある。
上記問題を解決するために、本発明は、入力されるクロック信号を昇圧する第１のチャージポンプ部を備え、該第１のチャージポンプ部の出力電圧をさらに昇圧して出力するパルス昇圧回路であって、前記第１のチャージポンプ部の後段に接続され、前記クロック信号に同期して、前記第１のチャージポンプ部が昇圧動作を始めるべき第１の位相より所定の位相遅れた第２の位相に昇圧動作を始める第２のチャージポンプ部を備え、前記第１と第２のチャージポンプ部は、前記第２のチャージポンプ部の出力電圧に応じて昇圧動作を行う位相が制御され、前記第１の位相から前記第２の位相までの期間に昇圧動作を再開することを特徴とするパルス昇圧回路である。
また、本発明は、上記に記載の発明において、定められた基準電圧に対して、前記第２のチャージポンプ部により昇圧された出力電圧を判定する判定部と、前記判定部が出力する判定信号に基づいて、前記クロック信号に同期して前記第１と第２のチャージポンプ部の昇圧動作を制御する昇圧動作制御信号を出力する位相調整部と、を備え、前記第１と第２のチャージポンプ部は、入力される前記昇圧動作制御信号に基づいて昇圧動作が制御されることを特徴とする。
また、本発明は、上記に記載の発明において、前記位相調整部は、前記判定信号に基づいて状態を保持する状態保持部を備え、前記状態保持部は前記クロック信号に同期させて状態を遷移させることを特徴とする。
また、本発明は、入力されるクロック信号を昇圧する第１のチャージポンプ部、および、前記第１のチャージポンプ部の後段に接続され、前記クロック信号に同期して、前記第１のチャージポンプ部が昇圧動作を始めるべき第１の位相より所定の位相遅れた第２の位相に昇圧動作を始める第２のチャージポンプ部を備え、該第１のチャージポンプ部の出力電圧をさらに昇圧して出力するパルス昇圧回路において出力電圧を制御する出力電圧コントロール回路であって、前記パルス昇圧回路は、前記第１と第２のチャージポンプ部の昇圧動作が前記第２のチャージポンプ部の出力電圧に応じて制御され、前記第１の位相から前記第２の位相までの期間に昇圧動作を再開するように制御されることを特徴とする出力電圧コントロール回路である。
また、本発明は、上記に記載の発明において、定められた基準電圧に対して、前記第２のチャージポンプ部により昇圧された出力電圧を判定する判定部と、前記判定部が出力する判定信号に基づいて、前記クロック信号に同期して前記第１と第２のチャージポンプ部の昇圧動作を制御する昇圧動作制御信号を出力する位相調整部と、を備え、前記パルス昇圧回路は、入力される前記昇圧動作制御信号に基づいて昇圧動作が制御されることを特徴とする。
（１）この本発明によれば、パルス昇圧回路は、入力されるクロック信号を昇圧する第１のチャージポンプ部を備え、該第１のチャージポンプ部の出力電圧をさらに昇圧して出力する。第２のチャージポンプ部は、第１のチャージポンプ部の後段に接続され、クロック信号に同期して、第１のチャージポンプ部が昇圧動作を始めるべき第１の位相の後、第１の位相より所定の位相遅れた第２の位相に昇圧動作を始める。第１と第２のチャージポンプ部は、第２のチャージポンプ部の出力電圧に応じて昇圧した電圧の出力が制御され、第１の位相から第２の位相までの期間に昇圧した電圧の出力を再開することとする。
これにより、第１のチャージポンプ部が昇圧動作を開始し、第２のチャージポンプ部がまだ昇圧動作を開始しない期間に応じた位相を選択し、入力されたクロック信号に基づく信号を各チャージポンプ部に供給することにより、昇圧した電圧を出力することができる。
これにより、第１のチャージポンプ部が昇圧動作を開始し、第２のチャージポンプ部がまだ昇圧動作を開始しない期間に応じた位相を選択し、入力されたクロック信号に基づく信号を各チャージポンプ部に供給することにより、昇圧した電圧を出力することができる。
（２）また、本発明によれば、上記発明において、判定部は、定められた基準電圧に対して、第２のチャージポンプ部により昇圧された出力電圧を判定する。位相調整部は、判定部が出力する判定信号に基づいて、クロック信号に同期して第１と第２のチャージポンプ部の昇圧した電圧の出力を制御する昇圧動作制御信号を出力する。第１と第２のチャージポンプ部は、入力される前記昇圧動作制御信号に基づいて昇圧した電圧の出力が制御されることとする。
また、これにより、昇圧動作を開始する位相を特定することができ、その位相に応じたチャージポンプ部を特定することにより、構成する回路の違いによる特性のばらつきを低減することができる。
また、これにより、昇圧動作を開始する位相を特定することができ、その位相に応じたチャージポンプ部を特定することにより、構成する回路の違いによる特性のばらつきを低減することができる。
（３）また、本発明によれば、上記発明において、位相調整回路における状態保持部は、判定信号に基づいて状態を保持する。状態保持部はクロック信号に同期させて状態を遷移させることとする。
また、これにより、判定部で検出された判定信号を、チャージポンプ部を動作させるクロック信号に同期させることができる。
また、これにより、判定部で検出された判定信号を、チャージポンプ部を動作させるクロック信号に同期させることができる。
（４）また、本発明によれば、出力電圧コントロール回路は、入力されるクロック信号を昇圧する第１のチャージポンプ部、および、第１のチャージポンプ部の後段に接続される第２のチャージポンプ部を備え、該第１のチャージポンプ部の出力電圧をさらに昇圧して出力するパルス昇圧回路において出力電圧を制御する。その第２のチャージポンプ部は、クロック信号に同期して、第１のチャージポンプ部が昇圧動作を始めるべき第１の位相より所定の位相遅れた第２の位相に昇圧動作を始める。パルス昇圧回路が、第１と第２のチャージポンプ部の昇圧した電圧の出力が第２のチャージポンプ部の出力電圧に応じて制御され、第１の位相から第２の位相までの期間に昇圧した電圧の出力を再開するように制御されることとする。
これにより、第１のチャージポンプ部が昇圧動作を開始し、第２のチャージポンプ部がまだ昇圧動作を開始しない期間に応じた位相を選択し、入力されたクロック信号に基づく信号を各チャージポンプ部に供給することにより、昇圧した電圧を出力することができる。
これにより、第１のチャージポンプ部が昇圧動作を開始し、第２のチャージポンプ部がまだ昇圧動作を開始しない期間に応じた位相を選択し、入力されたクロック信号に基づく信号を各チャージポンプ部に供給することにより、昇圧した電圧を出力することができる。
（５）また、本発明によれば、上記発明において、判定部は、定められた基準電圧に対して、前記第２のチャージポンプ部により昇圧された出力電圧を判定する。位相調整部は、判定部が出力する判定信号に基づいて、クロック信号に同期して第１と第２のチャージポンプ部の昇圧した電圧の出力を制御する昇圧動作制御信号を出力する。パルス昇圧回路は、入力される昇圧動作制御信号に基づいて昇圧した電圧の出力が制御されることとする。
また、これにより、出力電圧コントロール回路は、昇圧動作を開始する位相を特定することができ、その位相に応じたチャージポンプ部を特定することにより、回路の違いによる特性のばらつきを低減することができる。
また、これにより、出力電圧コントロール回路は、昇圧動作を開始する位相を特定することができ、その位相に応じたチャージポンプ部を特定することにより、回路の違いによる特性のばらつきを低減することができる。
以下、本発明の一実施形態によるパルス昇圧回路及び出力電圧コントロール回路について図面を参照して説明する。
図１は、本実施形態によるパルス昇圧回路を示すブロック図である。
この図には、入力されるクロックＣＬＫ１からＣＬＫ３に基づいて昇圧動作を行うことにより、昇圧された電圧を有する信号ＰＵＭＰＯＵＴを出力するパルス昇圧回路１００が示されている。
パルス昇圧回路１００は、クロック信号制御部１０、電圧変換部２０、判定部４０及び状態保持部５０を備える。
図１は、本実施形態によるパルス昇圧回路を示すブロック図である。
この図には、入力されるクロックＣＬＫ１からＣＬＫ３に基づいて昇圧動作を行うことにより、昇圧された電圧を有する信号ＰＵＭＰＯＵＴを出力するパルス昇圧回路１００が示されている。
パルス昇圧回路１００は、クロック信号制御部１０、電圧変換部２０、判定部４０及び状態保持部５０を備える。
パルス昇圧回路１００におけるクロック信号制御部１０は、入力されるクロックＣＬＫ１からＣＬＫ３のそれぞれについて制御信号ＰＵＭＰＯＵＴＦＦに基づいて出力するか否かを制御する。また、クロック信号制御部１０は、クロックＣＬＫ２に応じた反転信号クロックＣＬＫ０２Ｂを生成し出力する。クロック信号制御部１０は、制御信号ＰＵＭＰＯＵＴＦＦが「Ｈ（ハイ）」レベルの場合に、各クロックを出力する。
電圧変換部２０は、入力されたクロックに基づいて昇圧した電圧を出力する。電圧変換部２０は、同じ回路構成の電圧変換部２０ａと電圧変換部２０ｂを備え、クロックＣＬＫ２に応じて、繰り返して行われる昇圧動作とコンデンサへの充電動作を互いに１８０度反転させて逆の位相で行う。電圧変換部２０の構成例は、従来技術と同じく図１１を参照する。
電圧変換部２０は、入力されたクロックに基づいて昇圧した電圧を出力する。電圧変換部２０は、同じ回路構成の電圧変換部２０ａと電圧変換部２０ｂを備え、クロックＣＬＫ２に応じて、繰り返して行われる昇圧動作とコンデンサへの充電動作を互いに１８０度反転させて逆の位相で行う。電圧変換部２０の構成例は、従来技術と同じく図１１を参照する。
図１１に示す電圧変換部２０は、電圧変換部２０ａと同じ構成の電圧変換部２０ｂを備える。電圧変換部２０ａと２０ｂの構成例について、電圧変換部２０ａを代表して説明する。
電圧変換部２０ａは、クロックバッファ２２、電界効果型トランジスタ（ＦＥＴ）２８及びチャージポンプ３１と３２を備える。
電圧変換部２０ａにおけるクロックバッファ２２は、入力されるクロックＣＬＫ０２の反転クロックを出力する。ＦＥＴ２８は、電源ＶＤＤに接続されたダイオードとして機能し、チャージポンプ３１に電力を供給する。
チャージポンプ３１は、倍電圧回路２１、ＦＥＴ２４、ＦＥＴ２９及びコンデンサ２６を備える。
チャージポンプ３１における倍電圧回路２１は、入力されるクロックに基づいて電源電圧の約２倍の電圧（「電圧２ＶＤＤ」という。）を出力する。倍電圧回路２１は、入力されるクロックに応じて出力する電圧２ＶＤＤによりコンデンサ２６を充電する。ＦＥＴ２４は、入力されるクロックの位相によって倍電圧回路２１から出力される電圧が出力されない場合に、電源電圧ＶＤＤによりコンデンサ２６を充電する。このように入力されるクロックの位相に応じて電圧２ＶＤＤと電源電圧ＶＤＤが切り換えられることにより昇圧動作を繰り返し、昇圧された電圧がＦＥＴ２９を介して出力される。
電圧変換部２０ａは、クロックバッファ２２、電界効果型トランジスタ（ＦＥＴ）２８及びチャージポンプ３１と３２を備える。
電圧変換部２０ａにおけるクロックバッファ２２は、入力されるクロックＣＬＫ０２の反転クロックを出力する。ＦＥＴ２８は、電源ＶＤＤに接続されたダイオードとして機能し、チャージポンプ３１に電力を供給する。
チャージポンプ３１は、倍電圧回路２１、ＦＥＴ２４、ＦＥＴ２９及びコンデンサ２６を備える。
チャージポンプ３１における倍電圧回路２１は、入力されるクロックに基づいて電源電圧の約２倍の電圧（「電圧２ＶＤＤ」という。）を出力する。倍電圧回路２１は、入力されるクロックに応じて出力する電圧２ＶＤＤによりコンデンサ２６を充電する。ＦＥＴ２４は、入力されるクロックの位相によって倍電圧回路２１から出力される電圧が出力されない場合に、電源電圧ＶＤＤによりコンデンサ２６を充電する。このように入力されるクロックの位相に応じて電圧２ＶＤＤと電源電圧ＶＤＤが切り換えられることにより昇圧動作を繰り返し、昇圧された電圧がＦＥＴ２９を介して出力される。
チャージポンプ３２は、倍電圧回路２３、ＦＥＴ２５、ＦＥＴ３０及びコンデンサ２７を備える。
チャージポンプ３２における倍電圧回路２３は、入力されるクロックに基づいて電源電圧の約２倍の電圧（「電圧２ＶＤＤ」という。）を出力する。倍電圧回路２３は、入力されるクロックに応じて出力する電圧２ＶＤＤによりコンデンサ２７を充電する。ＦＥＴ２５は、入力されるクロックの位相によって倍電圧回路２３から出力される電圧が出力されない場合に、電源電圧ＶＤＤによりコンデンサ２７を充電する。このように入力されるクロックの位相に応じて電圧２ＶＤＤと電源電圧ＶＤＤが切り換えられることにより昇圧動作を繰り返し、昇圧された電圧がＦＥＴ３０を介して出力される。
また、チャージポンプ３２は、前述のチャージポンプ３１の後段に接続され、チャージポンプ３１によって昇圧され、出力された電圧に、さらにチャージポンプ３２自ら昇圧した電圧を加算して出力する。
チャージポンプ３２における倍電圧回路２３は、入力されるクロックに基づいて電源電圧の約２倍の電圧（「電圧２ＶＤＤ」という。）を出力する。倍電圧回路２３は、入力されるクロックに応じて出力する電圧２ＶＤＤによりコンデンサ２７を充電する。ＦＥＴ２５は、入力されるクロックの位相によって倍電圧回路２３から出力される電圧が出力されない場合に、電源電圧ＶＤＤによりコンデンサ２７を充電する。このように入力されるクロックの位相に応じて電圧２ＶＤＤと電源電圧ＶＤＤが切り換えられることにより昇圧動作を繰り返し、昇圧された電圧がＦＥＴ３０を介して出力される。
また、チャージポンプ３２は、前述のチャージポンプ３１の後段に接続され、チャージポンプ３１によって昇圧され、出力された電圧に、さらにチャージポンプ３２自ら昇圧した電圧を加算して出力する。
なお、倍電圧回路２１（及び２３）に図１２に示す倍電圧回路２１を適用する場合には、端子ＴＢ２２１に入力するクロックＣＫ１と端子ＴＢ２２２に入力するクロックＣＫ２に位相差を設けることにより、電圧２ＶＤＤと接地電位とを切り換える際に、ＦＥＴ２１３とＦＥＴ２１４を介して昇圧された電荷がリークするタイミングを回避して切り換えることができるため、充電された電荷を有効に後段に接続される回路に出力することが可能となる。この切換に必要とされる時間を確保して、クロックＣＬＫ２（図１）に対してクロックＣＬＫ１及びＣＬＫ３（図１）を遅らせて切り換えることにより実現できる。
また、電圧変換回路２０ａのＴＢ２０１ａと電圧変換回路２０ｂのＴＢ２０３ｂには、クロックＣＬＫ１（図１）に同期したクロックＣＬＫ０１が入力され、電圧変換回路２０ａのＴＢ２０２ａには、クロックＣＬＫ２（図１）と同相のクロックＣＬＫ０２が入力され、電圧変換回路２０ｂのＴＢ２０２ｂには、クロックＣＬＫ２（図１）を反転したクロックＣＬＫ０２Ｂが入力され、電圧変換回路２０ａのＴＢ２０３ａと電圧変換回路２０ｂのＴＢ２０１ｂには、クロックＣＬＫ３（図１）に同期したクロックＣＬＫ０３が入力される。これにより、位相に応じた充電と昇圧電圧の出力をそれぞれの組み合わせで切り換えることが容易に行える。
判定部４０は、電圧変換部２０が出力した信号ＰＵＭＰＯＵＴの電圧が端子ＴＢ４０１に入力され、その電圧を分圧し、予め定められる比較電圧を基準に判定するヒステリシス型のコンパレータとして動作する。判定部４０は、入力される信号の電圧が基準より低いときに「Ｌ（ロー）」レベルを、高いときに「Ｈ（ハイ）」レベルを端子ＴＢ４０２にそれぞれ出力する。端子ＴＢ４０２に出力する信号を制御信号ＰＵＭＰＥとする。
状態保持部５０は、端子ＴＢ５０３に入力されるクロックＣＬＫ２をトリガとして端子ＴＢ５０１に入力される制御信号ＰＵＭＰＥの状態を保持し、保持した状態を示す制御信号ＰＵＭＰＯＵＴＦＦを端子ＴＢ５０５に出力する。また、端子ＴＢ５０２に入力される制御信号ＰＵＭＰＥに応じて保持される状態を初期化する、いわゆるリセット機能を有している。
図２は、パルス昇圧回路に適用する状態保持部を示すブロック図である。
この図に示される状態保持部５０は、リセット制御機能付きのＤ型フリップフロップに相当する。状態保持部５０の一実施形態を示す。
状態保持部５０は、バッファー５１と５３、ＮＯＲゲート５２、ラッチ回路５４と５５及びＲＳフリップフロップ（ＲＳＦＦ）５６を備える。
端子ＴＢ５０１に入力される信号が、直列に接続されたラッチ５４とラッチ５５とＲＳＦＦ５６の多段構成で、端子ＴＢ５０３に入力されるクロックに同期して記憶されている状態が遷移する。
状態保持部５０は、端子ＴＢ５０１に入力される信号の状態を、端子ＴＢ５０３に入力される信号が「Ｌ」レベルから「Ｈ」レベルに遷移する変化を検出し、回路内部で保持する情報を更新し、端子ＴＢ５０５（ＴＢ５６５）に出力する。また、端子ＴＢ５０２に入力される信号が「Ｌ」レベルの場合には、内部に記憶する情報をリセット状態に戻して、端子ＴＢ５０５（ＴＢ５６５）から「Ｌ」レベルを出力する。
図２は、パルス昇圧回路に適用する状態保持部を示すブロック図である。
この図に示される状態保持部５０は、リセット制御機能付きのＤ型フリップフロップに相当する。状態保持部５０の一実施形態を示す。
状態保持部５０は、バッファー５１と５３、ＮＯＲゲート５２、ラッチ回路５４と５５及びＲＳフリップフロップ（ＲＳＦＦ）５６を備える。
端子ＴＢ５０１に入力される信号が、直列に接続されたラッチ５４とラッチ５５とＲＳＦＦ５６の多段構成で、端子ＴＢ５０３に入力されるクロックに同期して記憶されている状態が遷移する。
状態保持部５０は、端子ＴＢ５０１に入力される信号の状態を、端子ＴＢ５０３に入力される信号が「Ｌ」レベルから「Ｈ」レベルに遷移する変化を検出し、回路内部で保持する情報を更新し、端子ＴＢ５０５（ＴＢ５６５）に出力する。また、端子ＴＢ５０２に入力される信号が「Ｌ」レベルの場合には、内部に記憶する情報をリセット状態に戻して、端子ＴＢ５０５（ＴＢ５６５）から「Ｌ」レベルを出力する。
図３は、パルス昇圧回路に適用するフリップフロップを示すブロック図である。
この図に示されるＲＳフリップフロップ（ＲＳＦＦ）５６は、リセット制御機能付きのＲＳ型フリップフロップに相当する。ＲＳフリップフロップ（ＲＳＦＦ）５６の一実施形態が示される。
ＲＳＦＦ５６は、ＮＯＲゲート５６ａ、ＮＡＮＤゲート５６ｂ及びバッファー５６ｃと５６ｄを備える。
ＲＳＦＦ５６は、ＮＯＲゲート５６ａとＮＡＮＤゲート５６ｂを組み合わせ、それぞれ出力に接続されたバッファー５６ｃと５６ｄを介して、相互に入出力を接続することにより、フリップフロップを形成する。ＲＳＦＦ５６では、端子ＴＢ５６１からＴＢ５６３に入力される信号の状態に応じて、この回路が保持する状態が更新され、端子ＴＢ５６５に出力される。
端子ＴＢ５６２またはＴＢ５６３に入力される信号が、「Ｌ」レベルであるときこの回路が初期化され、端子ＴＢ５６５に「Ｌ」レベルが出力される。例えば、ＴＢ５６３をリセット入力端子として用いることができる。
この図に示されるＲＳフリップフロップ（ＲＳＦＦ）５６は、リセット制御機能付きのＲＳ型フリップフロップに相当する。ＲＳフリップフロップ（ＲＳＦＦ）５６の一実施形態が示される。
ＲＳＦＦ５６は、ＮＯＲゲート５６ａ、ＮＡＮＤゲート５６ｂ及びバッファー５６ｃと５６ｄを備える。
ＲＳＦＦ５６は、ＮＯＲゲート５６ａとＮＡＮＤゲート５６ｂを組み合わせ、それぞれ出力に接続されたバッファー５６ｃと５６ｄを介して、相互に入出力を接続することにより、フリップフロップを形成する。ＲＳＦＦ５６では、端子ＴＢ５６１からＴＢ５６３に入力される信号の状態に応じて、この回路が保持する状態が更新され、端子ＴＢ５６５に出力される。
端子ＴＢ５６２またはＴＢ５６３に入力される信号が、「Ｌ」レベルであるときこの回路が初期化され、端子ＴＢ５６５に「Ｌ」レベルが出力される。例えば、ＴＢ５６３をリセット入力端子として用いることができる。
パルス昇圧回路１００の動作の説明の前に、従来のパルス昇圧回路２００の課題を整理する。
図１４に示したタイミングチャートにも示したとおり、タイミングにより電圧変動の変動幅が大きく変化していた。小さな変動幅を示した時刻ｔ４３と、大きな変動幅を示した時刻ｔ５３について比較する。
図１４に示したタイミングチャートにも示したとおり、タイミングにより電圧変動の変動幅が大きく変化していた。小さな変動幅を示した時刻ｔ４３と、大きな変動幅を示した時刻ｔ５３について比較する。
図４は、図１４における時刻ｔ４３付近の状態を、時間軸を拡大して示した図である。
この図には、信号ＰＵＭＰＯＵＴｂの電圧（ＶＣＰｂ）、クロックＣＬＫ１からＣＬＫ３、制御信号ＰＵＭＰＥｂ及びクロックＣＫＯＵＴ１と２が示されている。なお、クロックＣＫＯＵＴ１と２は、倍電圧回路２１と倍電圧回路２３（図１１）がそれぞれ出力し、チャージポンプ部３１と３２のコンデンサ２６と２７を充電する電圧であり、それをこの図では重ねて示している。
この図には、信号ＰＵＭＰＯＵＴｂの電圧（ＶＣＰｂ）、クロックＣＬＫ１からＣＬＫ３、制御信号ＰＵＭＰＥｂ及びクロックＣＫＯＵＴ１と２が示されている。なお、クロックＣＫＯＵＴ１と２は、倍電圧回路２１と倍電圧回路２３（図１１）がそれぞれ出力し、チャージポンプ部３１と３２のコンデンサ２６と２７を充電する電圧であり、それをこの図では重ねて示している。
時刻ｔ２２において、クロックＣＬＫ２が「Ｈ」レベルに遷移して、チャージポンプ部３１の昇圧動作のタイミングに切り替わる。
時刻ｔ４１に制御信号ＰＵＭＰＥｂ信号が「Ｈ」レベルに遷移して、チャージポンプ部３１の昇圧動作が始まる。この昇圧動作で、倍電圧回路２１が生成したクロックＣＫＯＵＴ１により、コンデンサ２６が３．４３Ｖ（ボルト）で充電されている。また、この昇圧動作は、時刻ｔ４５までに終了し、１段目の昇圧期間のなかで終了していた。この昇圧動作による電圧変動は、０．１４Ｖである。
時刻ｔ４１に制御信号ＰＵＭＰＥｂ信号が「Ｈ」レベルに遷移して、チャージポンプ部３１の昇圧動作が始まる。この昇圧動作で、倍電圧回路２１が生成したクロックＣＫＯＵＴ１により、コンデンサ２６が３．４３Ｖ（ボルト）で充電されている。また、この昇圧動作は、時刻ｔ４５までに終了し、１段目の昇圧期間のなかで終了していた。この昇圧動作による電圧変動は、０．１４Ｖである。
図５は、図１４における時刻ｔ５３付近の状態を、時間軸を拡大して示した図である。
この図には、信号ＰＵＭＰＯＵＴｂの電圧（ＶＣＰｂ）、クロックＣＬＫ１からＣＬＫ３、制御信号ＰＵＭＰＥｂ及びクロックＣＫＯＵＴ１と２が示されている。なお、クロックＣＫＯＵＴ１と２は、倍電圧回路２１と倍電圧回路２３（図１１）がそれぞれ出力し、チャージポンプ部３１と３２のコンデンサ２６と２７を充電する電圧であり、それをこの図では重ねて示している。
この図には、信号ＰＵＭＰＯＵＴｂの電圧（ＶＣＰｂ）、クロックＣＬＫ１からＣＬＫ３、制御信号ＰＵＭＰＥｂ及びクロックＣＫＯＵＴ１と２が示されている。なお、クロックＣＫＯＵＴ１と２は、倍電圧回路２１と倍電圧回路２３（図１１）がそれぞれ出力し、チャージポンプ部３１と３２のコンデンサ２６と２７を充電する電圧であり、それをこの図では重ねて示している。
時刻ｔ２７において、クロックＣＬＫ２が「Ｈ」レベルに遷移して、チャージポンプ部３１の昇圧動作のタイミングに切り替わる。また、時刻ｔ２８において、クロックＣＬＫ１が「Ｈ」レベルに遷移して、チャージポンプ部３２の昇圧動作のタイミングに切り替わる。
時刻ｔ５１に制御信号ＰＵＭＰＥｂ信号が「Ｈ」レベルに遷移して、チャージポンプ部３２の昇圧動作が始まる。この昇圧動作で、倍電圧回路２３が生成したクロックＣＫＯＵＴ２により、コンデンサ２７が４．６５Ｖ（ボルト）で充電されている。また、この昇圧動作は、時刻ｔ５５までに終了し、２段目の昇圧期間のなかで終了していた。この昇圧動作による電圧変動は、０．４９Ｖである。
時刻ｔ５１に制御信号ＰＵＭＰＥｂ信号が「Ｈ」レベルに遷移して、チャージポンプ部３２の昇圧動作が始まる。この昇圧動作で、倍電圧回路２３が生成したクロックＣＫＯＵＴ２により、コンデンサ２７が４．６５Ｖ（ボルト）で充電されている。また、この昇圧動作は、時刻ｔ５５までに終了し、２段目の昇圧期間のなかで終了していた。この昇圧動作による電圧変動は、０．４９Ｖである。
以上の比較からわかるように、電圧変動が小さく観測された時刻ｔ４３では、出力能力が小さなチャージポンプ部３１が動作している。電圧変動が大きく観測された時刻ｔ５３では、出力能力が大きなチャージポンプ部３２が動作している。
昇圧動作を開始してから判定部４０が検出する比較電圧を上回るまでの時間は短いが、チャージポンプ部の出力能力の違いにより、判定部４０が検出するまでに変動する電圧の振幅に違いが生じることが示される。
昇圧動作を開始してから判定部４０が検出する比較電圧を上回るまでの時間は短いが、チャージポンプ部の出力能力の違いにより、判定部４０が検出するまでに変動する電圧の振幅に違いが生じることが示される。
したがって、次のように制御することにより、電圧変動を抑圧することとする。
まず、昇圧動作を開始するタイミングは、チャージポンプ部３１による１段目の昇圧動作の期間に開始することとする。これにより、出力能力が大きなチャージポンプ部３２によって昇圧動作を開始するより、電圧変動が小さくなる。
また、昇圧動作を開始するチャージポンプ部を特定する。例えば、電圧変換部２０ａにおけるチャージポンプ部３１による１段目の昇圧動作の期間に開始することとする。これにより、回路の違いによる出力能力がばらつく影響を回避することができる。
また、１段目の昇圧動作を継続する長さを短くすると、上記に示した１段目の昇圧動作により十分な充電が行えない状態のまま、２段目の昇圧動作に切り替えるタイミングとなるので、１段目の昇圧動作を開始する時間を早めることと、チャージポンプ部の回路の能力に応じて必要な時間を確保して２段目の昇圧動作に切り換えるようにすることが望ましい。上記の遅れ時間は、クロックの周期に変換すれば、位相差として設定することができる。
まず、昇圧動作を開始するタイミングは、チャージポンプ部３１による１段目の昇圧動作の期間に開始することとする。これにより、出力能力が大きなチャージポンプ部３２によって昇圧動作を開始するより、電圧変動が小さくなる。
また、昇圧動作を開始するチャージポンプ部を特定する。例えば、電圧変換部２０ａにおけるチャージポンプ部３１による１段目の昇圧動作の期間に開始することとする。これにより、回路の違いによる出力能力がばらつく影響を回避することができる。
また、１段目の昇圧動作を継続する長さを短くすると、上記に示した１段目の昇圧動作により十分な充電が行えない状態のまま、２段目の昇圧動作に切り替えるタイミングとなるので、１段目の昇圧動作を開始する時間を早めることと、チャージポンプ部の回路の能力に応じて必要な時間を確保して２段目の昇圧動作に切り換えるようにすることが望ましい。上記の遅れ時間は、クロックの周期に変換すれば、位相差として設定することができる。
図を参照し、本実施形態における動作を説明する。
図６は、パルス昇圧回路１００の動作を示すタイミングチャートである。
この図には、入力されるクロックＣＬＫ１からＣＬＫ３、判定部４０の判定結果に基づいて出力される制御信号ＰＵＭＰＥ及び状態保持部５０が出力するＰＵＭＰＯＵＴＦＦの波形を示す。
図６は、パルス昇圧回路１００の動作を示すタイミングチャートである。
この図には、入力されるクロックＣＬＫ１からＣＬＫ３、判定部４０の判定結果に基づいて出力される制御信号ＰＵＭＰＥ及び状態保持部５０が出力するＰＵＭＰＯＵＴＦＦの波形を示す。
制御信号ＰＵＭＰＥは、電圧変換部２０から出力された信号ＰＵＭＰＯＵＴに基づいて判定部４０が判定した結果、信号ＰＵＭＰＯＵＴの電圧が予め定められる所定の電圧より低くなったときに、出力される電圧が基準電圧より低下したことを検出し、昇圧動作が必要な状態を示す「Ｈ」レベルを出力する。
制御信号ＰＵＭＰＯＵＴＦＦは、クロックＣＬＫ２の立ち上がりに同期して制御信号ＰＵＭＰＥの状態を判定し、制御信号ＰＵＭＰＥが「Ｈ」レベルの状態にあるときに初期状態「Ｌ」レベルから「Ｈ」レベルに遷移する。また、制御信号ＰＵＭＰＯＵＴＦＦは、制御信号ＰＵＭＰＥが「Ｌ」レベルの状態に遷移したときに「Ｈ」レベルから「Ｌ」レベルに遷移する。
制御信号ＰＵＭＰＯＵＴＦＦは、クロックＣＬＫ２の立ち上がりに同期して制御信号ＰＵＭＰＥの状態を判定し、制御信号ＰＵＭＰＥが「Ｈ」レベルの状態にあるときに初期状態「Ｌ」レベルから「Ｈ」レベルに遷移する。また、制御信号ＰＵＭＰＯＵＴＦＦは、制御信号ＰＵＭＰＥが「Ｌ」レベルの状態に遷移したときに「Ｈ」レベルから「Ｌ」レベルに遷移する。
上記の動作について時間を追って説明する。
時刻ｔ１では、制御信号ＰＵＭＰＥが「Ｈ」レベルに遷移し、昇圧が必要な状態が検出された。
時刻ｔ２において、クロックＣＬＫ２が「Ｈ」レベルに遷移したことにより、制御信号ＰＵＭＰＯＵＴＦＦは、「Ｈ」レベルに遷移する。制御信号ＰＵＭＰＥが「Ｈ」レベルに遷移してから、時間ｔｄ１ａの遅延をもって制御信号ＰＵＭＰＯＵＴＦＦが活性化され、電圧変換部２０による昇圧動作が開始される。また、クロックＣＬＫ１が「Ｌ」レベル、クロックＣＬＫ２が「Ｈ」レベルであることから電圧変換部２０ａにおけるチャージポンプ部３１が活性化され、その出力には昇圧された電圧が出力された状態（１段目の昇圧状態）になる。
時刻ｔ１では、制御信号ＰＵＭＰＥが「Ｈ」レベルに遷移し、昇圧が必要な状態が検出された。
時刻ｔ２において、クロックＣＬＫ２が「Ｈ」レベルに遷移したことにより、制御信号ＰＵＭＰＯＵＴＦＦは、「Ｈ」レベルに遷移する。制御信号ＰＵＭＰＥが「Ｈ」レベルに遷移してから、時間ｔｄ１ａの遅延をもって制御信号ＰＵＭＰＯＵＴＦＦが活性化され、電圧変換部２０による昇圧動作が開始される。また、クロックＣＬＫ１が「Ｌ」レベル、クロックＣＬＫ２が「Ｈ」レベルであることから電圧変換部２０ａにおけるチャージポンプ部３１が活性化され、その出力には昇圧された電圧が出力された状態（１段目の昇圧状態）になる。
時刻ｔ３において、クロックＣＬＫ１が「Ｈ」レベルに遷移したことにより、電圧変換部２０ａにおけるチャージポンプ部３２も活性化され、その出力には昇圧された電圧が出力された状態（２段目の昇圧状態）になる。
時刻ｔ４において、制御信号ＰＵＭＰＥが「Ｌ」レベルに遷移し、昇圧を不要とする状態が検出される。制御信号ＰＵＭＰＥの「Ｌ」レベルへの遷移にしたがって、制御信号ＰＵＭＰＯＵＴＦＦは、「Ｌ」レベルに遷移する。これにより、電圧変換部２０ａにおける昇圧動作を中断する。
時刻ｔ５において、クロックＣＬＫ１とＣＬＫ２が「Ｌ」レベルに遷移したことにより、電圧変換部２０ａにおける昇圧動作の期間が終了し、電圧変換部２０ｂにおける昇圧動作を行う期間に換わる。ここで、時刻ｔ４において制御信号ＰＵＭＰＯＵＴＦＦが、「Ｌ」レベルに遷移したままの状態にあり、電圧変換部２０ｂの昇圧動作は行われない。
時刻ｔ１２まで、クロックＣＬＫ１からＣＬＫ３が周期的に入力されるが電圧変換部２０ａと２０ｂの昇圧動作は停止したままの状態が続くことになる。
時刻ｔ５において、クロックＣＬＫ１とＣＬＫ２が「Ｌ」レベルに遷移したことにより、電圧変換部２０ａにおける昇圧動作の期間が終了し、電圧変換部２０ｂにおける昇圧動作を行う期間に換わる。ここで、時刻ｔ４において制御信号ＰＵＭＰＯＵＴＦＦが、「Ｌ」レベルに遷移したままの状態にあり、電圧変換部２０ｂの昇圧動作は行われない。
時刻ｔ１２まで、クロックＣＬＫ１からＣＬＫ３が周期的に入力されるが電圧変換部２０ａと２０ｂの昇圧動作は停止したままの状態が続くことになる。
ここで、時刻ｔ９において、再び制御信号ＰＵＭＰＥが「Ｈ」レベルに遷移し、昇圧が必要な状態が検出されているが、制御信号ＰＵＭＰＯＵＴＦＦは「Ｌ」レベルの状態が継続する。ここで、電圧変換部２０ａは、昇圧動作を開始することなく時刻ｔ１０を迎える。
この時刻９以降、時刻ｔ１２までにクロックＣＬＫ２が「Ｈ」レベルとなる状態遷移がなく、時刻ｔ１２においてクロックＣＬＫ２が「Ｈ」レベルに遷移したことにより、制御信号ＰＵＭＰＯＵＴＦＦは、「Ｈ」レベルに遷移する。制御信号ＰＵＭＰＥが「Ｈ」レベルに遷移（時刻ｔ１０）してから、時間ｔｄ１ｂの遅延をもって制御信号ＰＵＭＰＯＵＴＦＦが活性化され、電圧変換部２０による昇圧動作が開始される。また、クロックＣＬＫ１が「Ｌ」レベル、クロックＣＬＫ２が「Ｈ」レベルであることから電圧変換部２０ａにおけるチャージポンプ部３１が活性化され、その出力には昇圧された電圧が出力された状態（１段目の昇圧状態）になる。
この時刻９以降、時刻ｔ１２までにクロックＣＬＫ２が「Ｈ」レベルとなる状態遷移がなく、時刻ｔ１２においてクロックＣＬＫ２が「Ｈ」レベルに遷移したことにより、制御信号ＰＵＭＰＯＵＴＦＦは、「Ｈ」レベルに遷移する。制御信号ＰＵＭＰＥが「Ｈ」レベルに遷移（時刻ｔ１０）してから、時間ｔｄ１ｂの遅延をもって制御信号ＰＵＭＰＯＵＴＦＦが活性化され、電圧変換部２０による昇圧動作が開始される。また、クロックＣＬＫ１が「Ｌ」レベル、クロックＣＬＫ２が「Ｈ」レベルであることから電圧変換部２０ａにおけるチャージポンプ部３１が活性化され、その出力には昇圧された電圧が出力された状態（１段目の昇圧状態）になる。
時刻ｔ１３において、クロックＣＬＫ１が「Ｈ」レベルに遷移したことにより、電圧変換部２０ａにおけるチャージポンプ部３２も活性化され、その出力には昇圧された電圧が出力された状態（２段目の昇圧状態）になる。
時刻ｔ１４において、制御信号ＰＵＭＰＥが「Ｌ」レベルに遷移し、昇圧を不要とする状態が検出される。制御信号ＰＵＭＰＥの「Ｌ」レベルへの遷移にしたがって、制御信号ＰＵＭＰＯＵＴＦＦは、「Ｌ」レベルに遷移する。これにより、電圧変換部２０ａにおける昇圧動作は、チャージポンプ部３２の昇圧（２段目の昇圧状態）を停止する。
以降、クロックＣＬＫ１からＣＬＫ３が周期的に入力されるが、電圧変換部２０が出力する電圧が基準値に比べ十分高い状態にあることから、電圧変換部２０の昇圧動作は停止したままの状態が続くことになる。
時刻ｔ１４において、制御信号ＰＵＭＰＥが「Ｌ」レベルに遷移し、昇圧を不要とする状態が検出される。制御信号ＰＵＭＰＥの「Ｌ」レベルへの遷移にしたがって、制御信号ＰＵＭＰＯＵＴＦＦは、「Ｌ」レベルに遷移する。これにより、電圧変換部２０ａにおける昇圧動作は、チャージポンプ部３２の昇圧（２段目の昇圧状態）を停止する。
以降、クロックＣＬＫ１からＣＬＫ３が周期的に入力されるが、電圧変換部２０が出力する電圧が基準値に比べ十分高い状態にあることから、電圧変換部２０の昇圧動作は停止したままの状態が続くことになる。
図７は、前述の図４に示したパルス昇圧回路の動作を示すタイミングチャートを時間方向に拡大した図である。
この図では、図４と同じ時刻に同じ符号を付け、電源変換部２０から出力される電圧の波形（ＶＣＰ）も加えて示す。
時刻ｔ１２にクロックＣＬＫ２が「Ｈ」レベルに遷移して、１段目のチャージポンプ部３１の昇圧期間に昇圧が始まり、波形ＶＣＰの電圧が緩やかに上昇し始める。
時刻ｔ１３にクロックＣＬＫ１が「Ｈ」レベルに遷移して、２段目のチャージポンプ部３２の昇圧期間に切り替わり波形ＶＣＰの電圧が急に上昇する。
時刻ｔ１４において、比較部４０の判定の結果、制御信号ＰＵＭＰＯＵＴＦＦを「Ｌ」レベルにしてチャージポンプ部３２の昇圧動作が停止させることにより、波形ＶＣＰの電圧の上昇も停止する。
この図では、図４と同じ時刻に同じ符号を付け、電源変換部２０から出力される電圧の波形（ＶＣＰ）も加えて示す。
時刻ｔ１２にクロックＣＬＫ２が「Ｈ」レベルに遷移して、１段目のチャージポンプ部３１の昇圧期間に昇圧が始まり、波形ＶＣＰの電圧が緩やかに上昇し始める。
時刻ｔ１３にクロックＣＬＫ１が「Ｈ」レベルに遷移して、２段目のチャージポンプ部３２の昇圧期間に切り替わり波形ＶＣＰの電圧が急に上昇する。
時刻ｔ１４において、比較部４０の判定の結果、制御信号ＰＵＭＰＯＵＴＦＦを「Ｌ」レベルにしてチャージポンプ部３２の昇圧動作が停止させることにより、波形ＶＣＰの電圧の上昇も停止する。
本実施形態に示したパルス昇圧回路１００では、昇圧された出力電圧に重畳された電圧変動の振幅は、最小電圧０．１９Ｖから最大電圧０．３７Ｖの範囲に収まり、変動幅（最大電圧−最小電圧）が、０．１８Ｖになった。
従来のパルス昇圧回路２００では、昇圧された出力電圧に重畳された電圧変動の振幅は、最小電圧０．１４Ｖから最大電圧０．４９Ｖの範囲にばらつき、変動幅（最大電圧−最小電圧）が、０．３５Ｖであった。
比較すると、最大電圧では約２５％改善し、変動幅では約４５％改善するという効果が得られた。
従来のパルス昇圧回路２００では、昇圧された出力電圧に重畳された電圧変動の振幅は、最小電圧０．１４Ｖから最大電圧０．４９Ｖの範囲にばらつき、変動幅（最大電圧−最小電圧）が、０．３５Ｖであった。
比較すると、最大電圧では約２５％改善し、変動幅では約４５％改善するという効果が得られた。
以上に示した構成により、チャージポンプ部３１が昇圧動作を開始し、チャージポンプ部３２がまだ昇圧動作を開始しない期間に応じた位相を選択し、入力されたクロック信号に基づく信号を各チャージポンプ部に供給することにより、昇圧した電圧を出力することが可能となる。
また、昇圧動作を開始する位相を特定することができ、その位相に応じたチャージポンプ部３１を特定することにより、構成する回路の違いによる特性のばらつきを低減することができる。
また、判定部４０で検出された判定信号をチャージポンプ部３１、３２を動作するクロック信号に同期させることができる。
また、昇圧動作を開始する位相を特定することができ、その位相に応じたチャージポンプ部３１を特定することにより、構成する回路の違いによる特性のばらつきを低減することができる。
また、判定部４０で検出された判定信号をチャージポンプ部３１、３２を動作するクロック信号に同期させることができる。
なお、本実施形態に示した電界効果トランジスタ（ＦＥＴ）２４、２５、２８、２９、３０、２１２は、閾値がほぼ０Ｖに設定されたＩタイプ（Ｉｎｔｒｉｎｓｉｃ−ｔｙｐｅ）のトランジスタを適用することが望ましい。これにより、各ＦＥＴが有する閾値電圧による損失を低減することができる。
また、出力電圧の振幅が大きくなると後段回路の耐圧違反を起こす等の問題が発生する。そのため、出力電圧の振幅を抑えるには、前段のチャージポンプ部３１から行うことが有効である。
また、電源電圧変動（リップル電圧の振幅変動）のばらつきを小さくすることにより、パルス出力電圧の振幅の精度が要求されるブロック（負荷回路）においても、電圧変動の条件で制限されることなくパルス昇圧回路を適用することができるようになる。
また、出力電圧の振幅が大きくなると後段回路の耐圧違反を起こす等の問題が発生する。そのため、出力電圧の振幅を抑えるには、前段のチャージポンプ部３１から行うことが有効である。
また、電源電圧変動（リップル電圧の振幅変動）のばらつきを小さくすることにより、パルス出力電圧の振幅の精度が要求されるブロック（負荷回路）においても、電圧変動の条件で制限されることなくパルス昇圧回路を適用することができるようになる。
なお、本発明は、上記の各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で変更可能である。本発明のパルス昇圧回路における、チャージポンプ部の構成や、段数に制限されることなく、少なくとも２段階の接続段数と、少なくとも２段階に分けての昇圧動作を行うあらゆるパルス昇圧回路及び出力電圧制御回路に適用することができる。
また、倍電圧回路並びにチャージポンポンプ部に入力されるクロックは、少なくとも２段階に従属接続されたチャージポンプ部を切り換えて動作させる位相制御、または基準とするクロックに対して所定の時間遅延させる遅延時間制御がおこなえる信号であればよい。
また、倍電圧回路並びにチャージポンポンプ部に入力されるクロックは、少なくとも２段階に従属接続されたチャージポンプ部を切り換えて動作させる位相制御、または基準とするクロックに対して所定の時間遅延させる遅延時間制御がおこなえる信号であればよい。
なお、本発明の第１のチャージポンプ部は、チャージポンプ部３１に相当する。また、本発明のパルス昇圧回路は、パルス昇圧回路１００に相当する。また、本発明の第２のチャージポンプ部は、チャージポンプ部３２に相当する。また、本発明の判定部は、判定部４０に相当する。また、本発明の位相調整部は、状態保持部５０に相当する。また、本発明の状態保持部は、状態保持部５０に相当する。また、本発明の出力電圧コントロール回路は、パルス昇圧回路１００に相当する。
１００ パルス昇圧回路
１０ クロック信号制御部
１１、１２、１３、１４ ＮＡＮＤゲート
１５、１６、１７、１８ バッファー
１９ コンデンサ
２０、２０ａ、２０ｂ 電圧変換部
３１、３２ チャージポンプ部
４０ 判定部
５０ 状態保持部
１０ クロック信号制御部
１１、１２、１３、１４ ＮＡＮＤゲート
１５、１６、１７、１８ バッファー
１９ コンデンサ
２０、２０ａ、２０ｂ 電圧変換部
３１、３２ チャージポンプ部
４０ 判定部
５０ 状態保持部
Claims (5)
- 入力されるクロック信号を昇圧する第１のチャージポンプ部を備え、該第１のチャージポンプ部の出力電圧をさらに昇圧して出力するパルス昇圧回路であって、
前記第１のチャージポンプ部の後段に接続され、前記クロック信号に同期して、前記第１のチャージポンプ部が昇圧動作を始めるべき第１の位相より所定の位相遅れた第２の位相に昇圧動作を始める第２のチャージポンプ部
を備え、
前記第１と第２のチャージポンプ部は、
前記第２のチャージポンプ部の出力電圧に応じて昇圧動作を行う位相が制御され、前記第１の位相から前記第２の位相までの期間に昇圧動作を再開する
ことを特徴とするパルス昇圧回路。 - 定められた基準電圧に対して、前記第２のチャージポンプ部により昇圧された出力電圧を判定する判定部と、
前記判定部が出力する判定信号に基づいて、前記クロック信号に同期して前記第１と第２のチャージポンプ部の昇圧動作を行う位相を制御する昇圧動作制御信号を出力する位相調整部と、
を備え、
前記第１と第２のチャージポンプ部は、
入力される前記昇圧動作制御信号に基づいて昇圧動作を行う位相が制御される
ことを特徴とする請求項１に記載のパルス昇圧回路。 - 前記位相調整部は、
前記判定信号に基づいて状態を保持する状態保持部を備え、
前記状態保持部は前記クロック信号に同期させて状態を遷移させる
ことを特徴とする請求項２に記載のパルス昇圧回路。 - 入力されるクロック信号を昇圧する第１のチャージポンプ部、および、前記第１のチャージポンプ部の後段に接続され、前記クロック信号に同期して、前記第１のチャージポンプ部が昇圧動作を始めるべき第１の位相より所定の位相遅れた第２の位相に昇圧動作を始める第２のチャージポンプ部を備え、該第１のチャージポンプ部の出力電圧をさらに昇圧して出力するパルス昇圧回路において出力電圧を制御する出力電圧コントロール回路であって、
前記パルス昇圧回路は、
前記第１と第２のチャージポンプ部の昇圧動作を行う位相が前記第２のチャージポンプ部の出力電圧に応じて制御され、前記第１の位相から前記第２の位相までの期間に昇圧動作を再開するように制御される
ことを特徴とする出力電圧コントロール回路。 - 定められた基準電圧に対して、前記第２のチャージポンプ部により昇圧された出力電圧を判定する判定部と、
前記判定部が出力する判定信号に基づいて、前記クロック信号に同期して前記第１と第２のチャージポンプ部の昇圧動作を行う位相を制御する昇圧動作制御信号を出力する位相調整部と、
を備え、
前記パルス昇圧回路は、
入力される前記昇圧動作制御信号に基づいて昇圧動作を行う位相が制御される
ことを特徴とする請求項４に出力電圧コントロール回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009099282A JP5338445B2 (ja) | 2009-04-15 | 2009-04-15 | パルス昇圧回路と出力電圧コントロール回路 |
Applications Claiming Priority (1)
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| JP2009099282A JP5338445B2 (ja) | 2009-04-15 | 2009-04-15 | パルス昇圧回路と出力電圧コントロール回路 |
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| Publication Number | Publication Date |
|---|---|
| JP2010252529A JP2010252529A (ja) | 2010-11-04 |
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ID=43314221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2009099282A Active JP5338445B2 (ja) | 2009-04-15 | 2009-04-15 | パルス昇圧回路と出力電圧コントロール回路 |
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|---|---|
| JP (1) | JP5338445B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2001238435A (ja) * | 2000-02-25 | 2001-08-31 | Nec Corp | 電圧変換回路 |
| JP4281358B2 (ja) * | 2003-01-14 | 2009-06-17 | 凸版印刷株式会社 | パルス昇圧回路 |
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-
2009
- 2009-04-15 JP JP2009099282A patent/JP5338445B2/ja active Active
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