KR101367607B1 - 동기형 ｄｃ-ｄｃ 컨버터 - Google Patents

동기형 ｄｃ-ｄｃ 컨버터 Download PDF

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Abstract

본 발명에 따른 동기형 DC-DC 컨버터는 클록 신호를 생성하는 클록 신호 생성기, 상기 클록 신호 생성기에 연결되고 상기 클록 신호에 대해 제1지연 클록 신호 및 제2지연 클록 신호를 출력하는 게이트 구동부, 상기 게이트 구동부에 연결되고 상기 제1지연 클록 신호 및 상기 제2지연 클록 신호 각각에 따라 상보적으로 스위칭되는 제1스위칭 소자 및 제2스위칭 소자를 포함하는 스위칭부, 및 상기 스위칭부에 연결되고 상기 제1스위칭 소자와 상기 제2스위칭 소자 사이의 데드타임을 조정하도록 상기 게이트 구동부에서 이용할 수 있는 제어 신호를 생성하는 제어부를 포함할 수 있다.

Description

동기형 ＤＣ-ＤＣ 컨버터{SYNCHRONOUS DC-DC CONVERTER}
본 발명은 동기형 DC-DC 컨버터에 관한 것으로, 보다 상세하게는 동기형 DC-DC 컨버터에서 데드타임을 최적화하여 전력 효율을 높이기 위한 것이다.
노트북(notebook) 컴퓨터, PDA(Personal Digital Assistant) 및 스마트폰(smart phone)과 같은 휴대용 전자 장치의 사용은 해마다 증가하고 있다. 이러한 휴대용 전자 장치에서는 효율이 얼마나 높은지가 시장 경쟁력의 중요한 요소이다. 이는, 휴대용 전자 장치의 경우 배터리(battery)를 전압원으로 사용하기 때문에 효율이 높을수록 보다 장시간을 사용할 수 있기 때문이다. 따라서, 이러한 휴대용 전자 장치의 효율을 높이기 위한 연구가 지속되고 있다.
일반적으로 휴대용 전자 장치의 경우 동기형 DC-DC 컨버터(Synchronous DC-DC converter)를 이용한다. 이러한 동기형 DC-DC 컨버터는 두 개의 스위칭 소자가 구동단에서 서로 상보적으로 동작하게 되며, 이때, 두 스위칭 소자가 동시에 온(on) 상태에 있을 때 스위칭 손실 및 스트레스를 줄이기 위해 한쪽 스위치가 완전히 오프(off)되었을 때 다른 스위치를 온시켜야 하므로, 두 스위칭 소자 모두가 오프되어 있는 데드타임(dead time)이 야기된다.
이때, 동기형 DC-DC 컨버터의 전력 효율을 높이기 위해서 데드타임을 최적으로 유지해야 할 필요가 있다.
본 발명의 목적은 데드타임을 최적화할 수 있는 동기형 DC-DC 컨버터를 제공하는 것이다.
또한, 본 발명의 또 다른 목적은 스위칭 소자의 스위칭 타이밍을 적응적으로 제어하여 데드타임을 최적화함으로써 효율을 높일 수 있는 동기형 DC-DC 컨버터를 제공하는 것이다.
본 발명의 실시예에 따른 동기형 DC-DC 컨버터는 클록 신호를 생성하는 클록 신호 생성기, 상기 클록 신호 생성기에 연결되고 상기 클록 신호에 대해 제1지연 클록 신호 및 제2지연 클록 신호를 출력하는 게이트 구동부, 상기 게이트 구동부에 연결되고 상기 제1지연 클록 신호 및 상기 제2지연 클록 신호 각각에 따라 상보적으로 스위칭되는 제1스위칭 소자 및 제2스위칭 소자를 포함하는 스위칭부, 및 상기 스위칭부에 연결되고 상기 제1스위칭 소자와 상기 제2스위칭 소자 사이의 데드타임을 조정하도록 상기 게이트 구동부에서 이용할 수 있는 제어 신호를 생성하는 제어부를 포함할 수 있다.
본 발명에 따르면 데드타임을 최적화할 수 있는 동기형 DC-DC 컨버터를 제공할 수 있다.
또한, 본 발명에 따르면 스위칭 소자의 스위칭 타이밍을 적응적으로 제어하여 데드타임을 최적화함으로써 효율을 높일 수 있는 동기형 DC-DC 컨버터를 제공할 수 있다.
도1은 본 발명에 따른 동기형 DC-DC 컨버터의 일 실시예를 나타낸다.
도2는 도1에 도시된 게이트 구동부의 일 실시예를 나타낸다.
도3은 도2에 도시된 게이트 구동부에서 신호 흐름에 따라 온 데드타임과 오프 데드타임이 결정되는 예를 나타낸다.
도4는 도1에 도시된 동기형 DC-DC 컨버터의 제어부의 일 실시예를 나타낸다.
도5는 도4에 도시된 제어부에서 이용되는 스위치의 온/오프 구간을 예시한다.
도6은 온 데드타임의 지속 시간에 따라 도4에 도시된 캐패시터에 전달되는 전류(is) 및 캐패시터에 축적되는 전압(Vinteg)의 크기 변화의 예를 나타낸다.
도7은 도1에 도시된 동기형 DC-DC 컨버터의 제어부의 또 다른 실시예를 나타낸다.
도8는 도7에 도시된 제어부에서 이용되는 스위치의 온/오프 구간을 예시한다.
도9은 오프 데드타임의 지속 시간에 따라 도7에 도시된 캐패시터에 전달되는 전류(is) 및 캐패시터에 축적되는 전압(Vinteg)의 크기 변화의 예를 나타낸다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하, 첨부되는 도면을 참조하여 본 발명의 실시예에 따른 정류형 DC-DC 컨버터를 설명한다.
정류형 DC-DC 컨버터는 DC 전력을 일 전압에서 다른 전압으로 변환하는 회로 또는 장치이다. 즉, DC-DC 컨버터에 DC 전압이 입력되면 또 다른 값의 DC 전압이 출력된다.
이하에서는 정류형 DC-DC 컨버터로서 입력 직류 전압(VIN)을 이보다 높은 전압(VOUT)으로 승압하는 부스트 컨버터(boost converter)를 예로 들어 설명한다.
도 1은 본 발명에 따른 동기형 DC-DC 컨버터의 일 실시예를 나타낸다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 동기형 DC-DC 컨버터는 클록 신호 생성기(100), 게이트 구동부(200), 스위칭부(310, 320) 및 제어부(400)를 포함하여 구성된다.
여기서, 스위칭부(310, 320)는 제1스위칭 소자(310)와 제2스위칭 소자(320)를 포함할 수 있다. 이때, 본 발명의 실시예에 따른 동기형 DC-DC 컨버터는 제1스위칭 소자(310)와 제2스위칭 소자(320)가 접속된 결합 노드(VSW)와 입력 직류 전원(VIN) 사이에 접속된 인덕터(330), 및 제1스위칭 소자(310)의 일단과 접지 단자 사이에 접속된 캐패시터(340)를 더 포함하여 구성될 수 있다.
도 1에서 제1스위칭 소자(310)와 제2스위칭 소자(320)로서 각각 PMOS 트랜지스터와 NMOS 트랜지스터가 예시된다. 제1스위칭 소자(310) 및 제2스위칭 소자(320) 각각은 이들의 제어단, 예컨대 게이트단에 인가되는 신호(Vgp 및 Vgn)에 따라 온(on) 및 오프(off)된다. 이때, 제1스위칭 소자(310)와 제2스위칭 소자(320)는 교번하여 온 또는 오프되어야 하고, 한번에 하나의 스위칭 소자만이 온 상태에 있을 수 있다. 이하에서는 제1스위칭 소자(310)와 제2스위칭 소자(320)가 상보적으로 스위칭된다고 지칭할 수 있다.
제2스위칭 소자(320)가 온 상태에 있을 때, 전류가 인덕터(330)를 통해서 시계 방향으로 흐르고 인덕터(330)는 에너지를 저장한다. 제2스위칭 소자(320)가 오프 상태에 있고 제1스위칭 소자(310)가 온 상태에 있을 때, 인덕터(330)에 저장된 에너지 및 입력 직류 전압(VIN)이 제1스위칭 소자(310)를 통해 캐패시터(340)를 충전한다.
여기서, 스위칭 속도가 충분히 빠른 경우, 캐패시터(340) 충전시 인덕터(330)는 완전히 방전되지 않는다. 따라서, 제2스위칭 소자(320)가 오프 상태에 있고 제1스위칭 소자(310)가 온 상태에 있을 때, 캐패시터(340)와 병렬하여 연결되는 부하단(미도시)에 걸리는 출력 전압(VOUT)은 언제나 입력 직류 전압(VIN)보다 크다. 전술한 바와 같이, 제2스위칭 소자(320)가 오프 상태에 있을 때 인덕터에 저장된 에너지 및 입력 직류 전압(VIN)이 결합하여 캐패시터(340)가 충전된다. 이후, 제2스위칭 소자(320)가 온 상태에 있고 제1스위칭 소자(310)가 오프 상태에 있을 때, 캐패시터(340)는 축적된 전압과 에너지를 부하단에 제공할 수 있다.
즉, 제2스위칭 소자(310)가 오프 상태에 있고 제1스위칭 소자(320)가 온 상태에 있을 때 출력 전압(VOUT)은 증가하고, 제2스위칭 소자(310)가 온 상태에 있고 제1스위칭 소자(320)가 오프 상태에 있을 때 출력 전압(VOUT)은 감소한다.
원하는 출력 전압(VOUT)에 따라 제2스위칭 소자(320)의 온 및 오프를 조정하도록 클록 신호(d)가 클록 신호 생성기(100)에서 생성된다. 이때, 출력 전압(VOUT)을 감지하여 출력 전압이 원하는 기준 값보다 낮으면 제1스위칭 소자(310)의 도통 시간을 늘려주고, 그 반대의 경우에는 제1스위칭 소자(310)의 도통 시간을 감소시키도록 한다. 본 발명의 실시예에서 클록 신호는 펄스 폭 변조(PWM: Pulse Width Modulation) 신호가 이용될 수 있다.
이를 위해, 본 발명의 실시예에 따른 동기형 DC-DC 컨버터는 비교기(800)을 더 포함할 수 있으며, 감지된 출력 전압(VOUT)을 원하는 기준 값(VREF)과의 비교 결과에 따라 제1스위칭 소자(310) 및 제2스위칭 소자(320)에 출력되는 클록 신호(d)의 듀티비(duty ratio)를 조정할 수 있다. 이에 따라, 일정한 전압이 출력 전압(VOUT)으로부터 부하단에 공급될 수 있다.
제1스위칭 소자(310)와 제2스위칭 소자(320)의 스위칭 시에 두 개의 스위칭 소자 모두가 동시에 온 상태에 들어가면 단락(short circuit)이 발생하므로, 두 개의 스위칭 소자 모두가 동시에 턴온되는 슛쓰루(shoot through)를 방지해야 한다. 따라서, 두 개의 스위치가 동시에 턴온되는 것을 방지하기 위해, 상기 두 개의 스위치 중 하나의 스위치가 턴오프되는 클록 신호와 다른 하나의 스위치가 턴온되는 클록 신호 사이에 데드타임(dead time) 기간이 제공된다.
본 발명의 실시예에서, 제1스위칭 소자(310)가 오프된 후 제2스위칭 소자(320)가 온되는 사이의 시간 기간을 온 데드타임(on dead time) 기간으로 지칭한다. 이와 유사하게, 제2스위칭 소자(320)가 오프된 후 제1스위칭 소자(310)가 온되는 사이의 시간 기간을 오프 데드타임(off dead time) 기간으로 지칭한다.
도 1에 도시된 바와 같이 제1스위칭 소자(310)와 제2스위칭 소자(320) 각각은 자신의 기생 다이오드(311 및 312)를 갖는다. 제1스위칭 소자(310)가 턴오프되고 제2스위칭 소자(320)가 턴온되기 전에, 또는 제2스위칭 소자(320)가 턴오프되고 제1스위칭 소자(310)가 턴온되기 전에 제1스위칭 소자(310)의 기생 다이오드(311)가 턴온될 수 있다. 따라서, 제1스위칭 소자(310) 및 제2스위칭 소자(320)가 모두 오프 상태인 데드타임 구간에도 제1스위칭 소자(310)의 기생 다이오드(311)가 도통되어 추가의 전압 강하가 발생할 수 있다. 이에 따라 동기형 DC-DC 컨버터의 작동 효율(operating efficiency)이 감소하고 배터리 수명이 감소될 수 있다. 따라서, 슛쓰루가 발생하지 않으면서도 제1스위칭 소자(310)의 기생 다이오드(311)가 도통되는 것이 방지될 수 있도록 데드타임 구간을 가능한 짧게, 즉 데드타임 구간을 최적화할 필요가 있다.
제1스위칭 소자(310)와 제2스위칭 소자(320)의 스위칭시에 데드타임을 최적화하기 위해서, 본 발명의 실시예에 따른 동기형 DC-DC 컨버터는 클록 신호 생성기(100)에 연결되어 소정양만큼 지연된 제1지연 클록 신호(Vgp) 및/또는 제2지연 클록 신호(Vgn)를 생성하는 게이트 구동부(200)를 포함하여 구성된다.
도2는 도1에 도시된 게이트 구동부(200)의 일 실시예를 나타낸다. 도1에 도시된 바와 같이, 본 발명의 일 실시예에 따르면 게이트 구동부(200)는 제1게이트 구동기(210) 및 제2게이트 구동기(220)를 포함하여 구성될 수 있다. 제1게이트 구동기(210)는 제1스위칭 소자(310)의 제어단, 즉 게이트단에 연결되어 제1스위칭 소자(310)를 구동하기 위한 제1지연 클록 신호(Vgp)를 생성할 수 있다. 제2게이트 구동기(220)는 제2스위칭 소자(320)의 제어단, 즉 게이트단에 연결되어 제2스위칭 소자(320)를 구동하기 위한 제2지연 클럭 신호(Vgn)를 생성할 수 있다.
제1게이트 구동기(210)와 제2게이트 구동기(220)에는 클록 신호 생성기(100)에서 생성된 클록 신호(d)가 입력된다. 이와 더불어, 제어부(400)에서 생성된 제어 신호가 게이트 구동부(200)에 입력된다. 여기서, 제어 신호는 데드타임을 최적화하기 위해서 제1지연 클록 신호(Vgp)가 클록 신호(d)에 대해서 얼마만큼 지연되어야 하는지 및/또는 제2지연 클록 신호(Vgn)가 클록 신호(d)에 대해서 얼마만큼 지연되어야 하는지에 대한 정보를 나타낸다.
본 발명의 실시예에서는 오프 데드타임을 최적화하기 위해서는 제1제어 신호(Vp,k)가 제1게이트 구동기(210)에 입력되고 온 데드타임을 최적화하기 위해서는 제2제어 신호(Vn,k)가 제2게이트 구동기(220)에 입력되는 것을 예시로서 설명한다.
예컨대, 제1게이트 구동기(210)는 제1제어 신호(Vp,k)에 따라 오프 데드타임을 제어하기 위한 제1적응적 지연 유닛(211: tb,k), 제1AND 게이트(212), 제1 오프셋 제어 유닛(213: td) 및 클록 신호(d)에 따라 온/오프가 결정되는 두 개의 스위치(214 및 215)를 포함할 수 있다. 이외에 다수의 논리 게이트들(216, 217, 218)을 포함하여 구성될 수 있다.
또한, 제2게이트 구동기(220)는 제2제어 신호(Vn,k)에 따라 온 데드타임을 제어하기 위한 제2적응적 지연 유닛(221:ta,k), 제2AND 게이트(222), 제2오프셋 제어 유닛(223: tc) 및 클록 신호에 따라 온/오프가 결정되는 두 개의 스위치(224, 225)를 포함할 수 있다. 이외에 다수의 논리 게이트들(226, 227, 228)을 포함하여 구성될 수 있다.
도3은 도2에 도시된 게이트 구동부(200)에서 신호 흐름에 따라 온 데드타임과 오프 데드타임이 결정되는 예를 나타낸다.
도3에 도시된 바와 같이, 클록 신호(d)가 게이트 구동부(200)에 입력될 수 있다. 이때, Va 노드에서 신호는 상승 에지(rising edge)가 클록 신호(d)의 상승 에지보다 ta,k만큼 지연된다. Vb 노드에서 신호는 클록 신호(d)가 반전된 형상을 가지나 상승 에지(falling edge)가 클록 신호(d)의 하강 에지보다 tb,k만큼 지연된다. Vc 노드에서 신호는 Va 노드에서의 신호와 동일하며, 다만 Vc 노드에서의 하강 에지는 Va 노드에서의 하강 에지보다 오프셋(tc)만큼 지연된다. Vd 노드에서 신호는 Vb 노드에서의 신호와 동일하며, 다만 Vd 노드에서의 하강 에지는 Vb 노드에서의 하강 에지보다 오프셋(td)만큼 지연된다. 본 발명의 실시예에서는 오프셋(tc 및 td)이 이용되지만, 이는 슛쓰루가 방지되는 것을 확실히 하기 위한 것이며, 실시예에 따라 생략될 수 있다. 예컨대, 오프셋(tc 및 td)는 데드타임을 검출하는 시간 구간이 너무 짧아 발생할 수 있는 오류를 방지하기 위해서 제공될 수 있다. 도3에서 Va 내지 Vd에서 상승에지는 적응적으로 변할 수 있음이 가로 화살표로 표시되어 있다. 이는 부하단의 변화에 따라 데드타임을 적응적으로 변화시켜 제어할 수 있음을 의미한다.
제1지연 클록 신호(Vgp)는 Vd 노드에서의 신호에 대해서 반전된 형태를 가진다. 제1스위칭 소자(310)인 PMOS 트랜지스터의 경우 음의 전압이 가해질 때 턴온이 되므로, 도3에서 제1지연 클록 신호(Vgp)가 로우(low)일 때 제1스위칭 소자(311)가 온 상태가 되고 하이(high)일 때 오프 상태가 된다. 제2지연 클록 신호(Vgn)는 Vc 노드에서의 신호와 동일한 형태를 가진다. 제2스위칭 소자(320)는 제2지연 클록 신호(Vgn)가 하이일 때 온 상태가 되고 로우일 때 오프 상태가 된다. 도3에서 제1지연 클록 신호(Vgp) 및 제2지연 클록 신호(Vgn)의 상승 및 하강 에지는 경사를 이루도록 도시되며, 이는 해당 신호의 반응을 시간의 함수로 표현하기 위한 것이다. 일반적으로 스위칭 트랜지스터(NMOS 또는 PMOS 트랜지스터)는 매우 크므로 이를 구동하는 신호는 일정한 경사를 가지는바, 이는 스위칭 트랜지스터의 기생 캐패시터(parasitic capacitor)를 충방전하는데 시간이 필요하기 때문이다.
도3의 제2지연 클록 신호(Vgn)의 하단에 표시된 바와 같이, 제2스위칭 소자(320)가 턴오프된 후 제1스위칭 소자(310)가 턴온되기까지의 시간인 오프 데드타임(toff,k)은 제1적응적 지연 유닛(211)의 지연 크기와 오프셋(tc) 값의 차이 값으로 결정될 수 있다. 즉, toff,k = tb,k - tc이다. 또한, 제1스위칭 소자(320)가 턴오프된 후 제2스위칭 소자(310)가 턴온되기까지의 시간인 온 데드타임(ton,k)은 제2적응적 지연 유닛(221)의 지연 크기와 오프셋(td) 값의 차이 값으로 결정될 수 있다. 즉, ton,k = ta,k - td이다.
이상에서 살펴본 바와 같이, 온 데드타임과 오프 데드타임을 최적화 하기 위한 제1지연 클록 신호(Vgp) 및 제2지연 클록 신호(Vgn)를 생성하는데 이용하기 위한 제어 신호(Vp,k, Vn,k)가 제어부(400)에서 생성된다. 도1에 도시된 바와 같이, 본 발명의 실시예에 따른 제어부(400)는 제1스위칭 소자(310)와 제2스위칭 소자(320)의 스위칭시 데드타임 에러(error)를 감지하는 데드타임 에러 감지부(500), 감지된 데드타임 에러를 축적하는 데드타임 에러 축적부(600) 및 데드타임 에러 축적부(600)의 출력 신호에 따라 제어 신호를 생성하는 제어 신호 생성부(700)를 포함하여 구성될 수 있다.
도1 및 이하에서는 온 데드타임을 최적화 하기 위한 제2 제어 신호(Vn,k)를 생성하는 구성으로서 제2 데드타임 에러 감지부(520), 제2데드타임 에러 축적부(620) 및 제2 제어 신호 생성부(720)를, 오프 데드타임을 최적화하기 위한 제1 제어 신호(Vp,k)를 생성하는 구성인 제1 데드타임 에러 감지부(510), 제1 데드타임 에러 축적부(610) 및 제1 제어 신호 생성부(710)와는 별개의 구성으로 예시한다. 하지만, 이는 단지 예시일 뿐이며 본 발명의 실시예에 따른 제어부(400)는 온 데드타임 및 오프 데드타임에 대해서 공통된 데드타임 에러 감지부, 데드타임 에러 축적부 및 제어 신호 생성부를 구비하여 구성될 수 있다.
도4는 도1에 도시된 동기형 DC-DC 컨버터의 제어부(200)의 일 실시예를 나타낸다. 도4에 도시된 제어부(200)는 온 데드타임 에러를 감지하여 제2제어 신호(Vn,k)를 생성하는 제2데드타임 에러 감지부(520), 제2 데드타임 에러 축적부(620) 및 제2 제어 신호 생성부(720)를 포함한다.
제2 데드타임 에러 감지부(520)를 포함한, 본 발명의 실시예에 따른 데드타임 에러 감지부(500)는 제1스위칭 소자(310)의 드레인단과 소스단 사이의 전압 차이를 이용하여 데드타임 에러를 검출 또는 감지한다. 예컨대, 본 발명의 실시예에 따른 데드타임 에러 감지부(500)는 제1스위칭 소자(310)의 드레인단과 소스단 사이의 전압 차이에 따른 전류로부터 데드타임 에러를 감지할 수 있다.
본 발명의 실시예에 따른 제2 데드타임 에러 감지부(520)는 각각의 제어단이 서로 연결되고 제1스위칭 소자(310)의 드레인단과 소스단에 각각 일단이 연결된 제1트랜지스터(521)와 제2트랜지스터(522)를 포함하는 전류 미러(current mirror)를 구비할 수 있다. 전류 미러(520)에서 트랜지스터의 게이트단과 소스단의 전압 차이를 이용한 상기 데드타임 에러가 검출될 수 있다. 도4에서는 제1트랜지스터(521)와 제2트랜지스터(522)로서 MOS 트랜지스터가 예시된다. 또한, 제2 데드타임 에러 감지부(520)는 제1트랜지스터(521)의 타단과 제2 데드타임 에러 축적부(620) 사이에 연결된 스위치(φ2: 523)를 더 포함할 수 있다.
상기 스위치(φ2: 523)는 제1스위칭 소자(310)의 드레인단과 소스단 사이의 전압 차이에 따른 전류(is)를 데드타임 구간 동안에만 제2데드타임 에러 축적부(620)에 전달한다.
도5는 도4에 도시된 제어부(200)에서 이용되는 스위치(φ2: 523)의 온/오프 구간을 예시한다. 즉, 스위치(φ2: 523)는 Vgp로 표시된 제1지연 클록 신호의 상승 에지로부터 Vgn으로 표시된 제2지연 클록 신호의 상승 에지 동안에만 온(on) 상태에 있음을 알 수 있다. 즉, 제1스위칭 소자(310)의 턴오프 후로부터 제2스위칭 소자(320)가 턴온되기 전까지의 시간 구간, 즉 온 데드타임 구간 동안에 스위치(φ2: 523)는 온 상태로서 상기 전류(is)를 제2데드타임 에러 축적부(620)에 전달할 수 있다. 도5에 도시된 제1지연 클록 신호(Vgp) 및 제2지연 클록 신호(Vgn)에 대응하는, 결합 노드(VSW)에서의 신호의 파형이 최상단에 도시된다. 여기서, 결합 노드(VSW)는 제1스위칭 소자(310)와 제2스위칭 소자(320)가 서로 접속된 노드를 일컫는다.
비록 도면에는 도시되지 않앗지만, 스위치(φ2: 523)는 온 데드타임 구간을 나타내는 클록 신호를 게이트 구동부(200) 등으로부터 입력받을 수 있다.
도4에 도시된 바와 같이, 본 발명의 실시예에 따른 제2 데드타임 에러 감지부(520)는 제2트랜지스터(522)의 타단과 접지단 사이에 기준 전류원(I: 524)을 포함할 수 있다. 상기 기준 전류원(I: 524)은 상기 전류 미러(521, 522)의 바이어스(bias) 전류로서 일정하게 전류를 싱크(sink)하는 역할을 한다.
또한, 본 발명의 실시예에 따른 제2데드타임 에러 축적부(620)는 제2데드타임 에러 감지부(520)로부터의 전류(is)를 전달받아 전압을 축적하는 캐패시터(621)를 포함한다. 스위치(φ2: 523)가 온 상태 동안에, 제2데드타임 에러 감지부(520)로부터의 전류(is)는 캐패시터(621)에 전하가 축적되도록 하여 캐패서터(621)에 걸리는 전압을 증가시킨다. 이때, 제2데드타임 에러 축적부(620)에는 캐패시터(621)와 접지단 사이에 병렬로 연결된 방전 전류원(622)을 포함할 수 있다. 스위치(φ2: 523)가 오프 상태인 동안에 캐패시터(621)에 축적된 전하는 전류원(622)을 통해서 방전될 수 있다. 여기서, 전류원(622)은 기준 전류원(524)과 마찬가지로 상기 전류 미러(521, 522)의 바이어스 전류로서 일정하게 전류를 싱크하는 역할을 한다. 또한, 상기 전류원(622)의 크기(I)는 기준 전류원(524)의 크기(I)와 동일할 수 있다. 데드타임 구간이 정상 경우보다 길면, 전류(is)가 전류원(622)의 크기(I)보다 커서 축적되는 전압(Vinteg)이 상승하고, 데드타임 구간이 정상 경우보다 짧으면 전류(is)가 전류원(622)의 크기(I)보다 작아 축적되는 전압(Vinteg)이 하강한다. 이에 따라, 새로운 스위칭 사이클 동안에 캐패시터(621)에는 새롭게 전류(is)로부터 전하의 축적이 개시될 수 있다.
도5에 도시된 바와 같이, 제1스위칭 소자(310)가 온 상태일 때 결합 노드(VSW)에서의 전압은 제2스위칭 소자(320)가 온 상태일 때 보다 높은 값을 갖는다. 이때, 온 데드타임 구간, 즉 스위치(φ2: 523)가 온 상태인 구간에 제1스위칭 소자의 기생 다이오드(311)가 도통되어 제1스위칭 소자(310)에 리버스 전류(reverse current)가 흐르게 된다. 기생 다이오드(311)가 온되는 경우, 온 데드타임 구간 동안에 결합 노드(VSW)에서의 전압은 제1스위칭 소자(310)가 온 상태인 경우보다 더 큰 값을 갖게 된다. 이는 도5에서 결합 노드(VSW)에서의 전압의 파형이 하강 에지 전에 온 데드타임 동안 더 큰 값을 갖는 것으로 도시된다. 이때, 기생 다이오드(311)가 온되는 때의 결합 노드(VSW)의 전압과 제1스위칭 소자(310)가 온 상태인 구간 동안에 결합 노드(VSW)의 전압의 차이값은, 제1스위칭 소자(310)의 소스단과 드레인단 사이에 걸리는 전압의 차이로 나타날 수 있다. 따라서, 본 발명의 실시예에서는 제1스위칭 소자(310)의 소스단과 드레인단 사이에 걸리는 전압을 감지 및/또는 검출함으로써 데드 타임 에러를 감지 및/또는 검출할 수 있다.
도 6은 온 데드타임의 지속 시간에 따라 도4에 도시된 캐패시터(621)에 전달되는 전류(is) 및 캐패시터(621)에 축적되는 전압(Vinteg)의 크기 변화의 예를 나타낸다.
도6에서 온 데드타임이 최적의 온 데드타임(optimum dead-time)을 가지는 경우의 결합 노드(VSW)에서의 전압, 전류(is) 및 캐패시터(621)에 축적되는 전압(Vinteg)의 파형을 나타낸다. 즉, 제1스위칭 소자(310)와 제2스위칭 소자(320)의 스위칭시 슛쓰루가 발생하지 않도록 0이 아닌 최적의 온 데드타임을 가질 때, 전류(is)에 따라 캐패시터(621)에 축적되는 전압(Vinteg)은 축적전의 값과 동일한 값을 가질 수 있다.
온 데드타임 구간이 과도하게 긴 경우는 도6의 좌측에 도시된다. 이 경우, 최적의 온 데드타임을 갖는 경우에 비해 결합 노드(VSW)에서 제1스위칭 소자(310)의 기생 다이오드(320)가 도통되는 시간이 증가한다. 결과적으로 전류(is)에 따라 캐패시터(621)에 축적되는 전압(Vinteg)은 축적전의 값보다 큰 전압 값을 가질 수 있다.
이에 반해, 온 데드타임 구간이 충분하지 못한 경우는 도6의 우측에 도시된다. 이 경우, 최적의 온 데드타임을 갖는 경우에 비해 결합 노드(VSW)에서 전압은 하강 에지가 발생하기 전에 제1스위칭 소자(310)의 기생 다이오드(311)의 도통으로 인한 전압 증가가 관찰되지 않는다. 이 경우, 너무 짧은 온 데드타임 구간으로 인해 슛쓰루가 발생될 위험이 존재하게 된다. 이 경우, 전류(is)에 따라 캐패시터(621)에 축적되는 전압(Vinteg)은 축적전의 값보다 작은 값을 가질 수 있다.
도4에 도시된 바와 같이, 본 발명의 제2제어 신호 생성부(720)는 제2 데드타임 에러 축적부(620)의 출력 신호(Vinteg)를 최적의 데드타임 정보를 나타내는 소정의 기준 신호(Vrn)과 비교하여 제2 제어 신호(Vn,k)를 생성하는 비교기(721)를 포함할 수 있다. 여기서, 제2데드타임 에러 축적부(620)로부터의 출력 신호는 캐패시터(621)에 축적된 전압(Vinteg)일 수 있다. 또한, 상기 소정의 기준 신호(Vrn)는 최적의 온 데드타임을 갖는 경우에 캐패시터(621)에 축적되어야 하는 전압의 값으로 설정될 수 있다.
도7은 도1에 도시된 동기형 DC-DC 컨버터의 제어부(200)의 또 다른 실시예를 나타낸다. 도7에 도시된 제어부(200)는 오프 데드타임 에러를 감지하여 제1제어 신호(Vp,k)를 생성하는 제1데드타임 에러 감지부(510), 제1 데드타임 에러 축적부(610) 및 제1 제어 신호 생성부(710)를 포함한다.
도7에 도시된 제1데드타임 에러 감지부(510), 제1데드타임 에러 축적부(610) 및 제1제어 신호 생성부(710)는 도4에 도시된 제2데드타임 에러 감지부(520), 제2데드타임 에러 축적부(620) 및 제2제어 신호 생성부(720)와 동일하며, 단지 오프 데드타임을 최적화 하기 위한 제1제어 신호(Vp,k)를 생성한다는 점이 다르다. 따라서, 중복된 설명은 이하에서 생략한다.
도7에 도시된 제1데드타임 에러 감지부(510)는 제1트랜지스터(511)와 제1데드타임 에러 축적부(610) 사이에 연결된 스위치(φ4: 513)를 포함할 수 있다. 상기 스위치(φ4: 513)는 제1스위칭 소자(310)의 드레인단과 소스단 사이의 전압 차이에 따른 전류(is)를 데드타임 구간 동안에만 제1데드타임 에러 축적부(610)에 전달한다.
도8는 도7에 도시된 제어부(200)에서 이용되는 스위치(φ4: 513)의 온/오프 구간을 예시한다. 즉, 스위치(φ4: 513)는 Vgn으로 표시된 제2지연 클록 신호의 하강 에지로부터 Vgp로 표시된 제1지연 클록 신호의 하강 에지 동안에만 온(on) 상태에 있다. 다만, 도8에서는 스위치(φ4: 513)의 상승 에지와 제2지연 클록 신호의 하강 에지 사이에 오프셋 지연이 있는 경우를 도시한다. 이러한 오프셋 지연은 전술한 바와 같이 실시예에 따라 삽입 또는 제거 가능하다. 제2스위칭 소자(320)의 턴오프 후로부터 제1스위칭 소자(310)가 턴온되기 전까지의 시간 구간, 즉 오프 데드타임 구간 동안에 스위치(φ4: 513)는 온 상태로서 상기 전류(is)를 제1데드타임 에러 축적부(610)에 전달할 수 있다. 스위치(φ4: 513) 또한 도4에 도시된 스위치(φ2: 523)와 마찬가지로, 필요한 클록 신호를 게이트 구동부(200) 등으로부터 전달받을 수 있다.
도9은 오프 데드타임의 지속 시간에 따라 도7에 도시된 캐패시터(611)에 전달되는 전류(is) 및 캐패시터(611)에 축적되는 전압(Vinteg)의 크기 변화의 예를 나타낸다.
도9에서 오프 데드타임이 최적의 오프 데드타임(optimum dead-time)을 가지는 경우의 결합 노드(VSW)에서의 전압, 전류(is) 및 캐패시터(621)에 축적되는 전압(Vinteg)의 파형을 나타낸다. 즉, 제1스위칭 소자(310)와 제2스위칭 소자(320)의 스위칭시 슛쓰루가 발생하지 않도록 0이 아닌 최적의 오프 데드타임을 가질 때, 전류(is)에 따라 캐패시터(611)에 축적되는 전압(Vinteg)은 축적전의 값과 동일한 값을 가질 수 있다.
오프 데드타임 구간이 과도하게 긴 경우는 도9의 좌측에 도시된다. 이 경우, 최적의 오프 데드타임을 갖는 경우에 비해 결합 노드(VSW)에서 제1스위칭 소자(310)의 기생 다이오드(311)가 도통되는 시간이 증가한다. 결과적으로 전류(is)에 따라 캐패시터(611)에 축적되는 전압(Vinteg)은 축적전의 값보다 큰 전압 값을 가질 수 있다.
이에 반해, 오프 데드타임 구간이 충분하지 못한 경우는 도9의 우측에 도시된다. 이 경우, 최적의 오프 데드타임을 갖는 경우에 비해 결합 노드(VSW)에서 전압은 상승 에지에서 제1스위칭 소자(310)의 기생 다이오드(320)의 도통으로 인한 전압 증가가 관찰되지 않는다. 이 경우, 너무 짧은 오프 데드타임 구간으로 인해 슛쓰루가 발생될 위험이 존재하게 된다. 이때, 전류(is)에 따라 캐패시터(611)에 축적되는 전압(Vinteg)은 축적전의 값보다 작은 값을 가질 수 있다.
도7에 도시된 바와 같이, 본 발명의 제1제어 신호 생성부(710)는 제1 데드타임 에러 축적부(610)의 출력 신호(Vinteg)를 최적의 데드타임 정보를 나타내는 소정의 기준 신호(Vrn)과 비교하여 제1 제어 신호(Vp,k)를 생성하는 비교기(711)를 포함할 수 있다. 여기서, 제1데드타임 에러 축적부(610)로부터의 출력 신호는 캐패시터(611)에 축적된 전압(Vinteg)일 수 있다. 또한, 상기 소정의 기준 신호(Vrn)는 최적의 오프 데드타임을 갖는 경우에 캐패시터(611)에 축적되어야 하는 전압의 값으로 설정될 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 클록 신호 생성기
200: 게이트 구동부
310: 제1스위칭 소자 311: 제1스위칭 소자의 기생 다이오드
320: 제2스위칭 소자 321: 제2스위칭 소자의 기생 다이오드
400: 제어부
500: 데드 타임 에러 감지부
600: 데드 타임 에러 축적부
700: 제어 신호 생성부
800: 비교기

Claims (8)

  1. 클록 신호를 생성하는 클록 신호 생성기;
    상기 클록 신호 생성기에 연결되고 상기 클록 신호에 대해 제1지연 클록 신호 및 제2지연 클록 신호를 출력하는 게이트 구동부;
    상기 게이트 구동부에 연결되고 상기 제1지연 클록 신호 및 상기 제2지연 클록 신호 각각에 따라 상보적으로 스위칭되는 제1스위칭 소자 및 제2스위칭 소자를 포함하는 스위칭부; 및
    상기 스위칭부에 연결되고 상기 제1스위칭 소자와 상기 제2스위칭 소자 사이의 데드타임을 조정하도록 상기 게이트 구동부에서 이용할 수 있는 제어 신호를 생성하는 제어부를 포함하며,
    상기 제어부는:
    상기 데드타임 에러를 감지하는 데드타임 에러 감지부;
    상기 감지된 데드타임 에러를 축적하는 데드타임 에러 축적부; 및
    상기 데드타임 에러 축적부의 출력 신호에 따라 상기 제어 신호를 생성하는 제어 신호 생성부를 포함하는,
    동기형 DC-DC 컨버터.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1지연 클록 신호 및 상기 제2지연 클록 신호는 각각 상기 제1스위칭 소자의 게이트단과 상기 제2스위칭 소자의 게이트단에 인가되며, 상기 제1스위칭 소자의 드레인단과 상기 제2스위칭 소자의 드레인단은 결합 노드에서 서로 접속되며,
    상기 데드타임 에러 감지부는 상기 제1스위칭 소자의 상기 드레인단과 소스단 사이의 전압 차이를 검출하여 상기 데드타임 동안 상기 전압 차이에 따른 전류를 상기 데드타임 에러 축적부에 전달하는, 동기형 DC-DC 컨버터.
  4. 제3항에 있어서,
    상기 데드타임 에러 감지부는: 서로 제어단이 연결되고, 상기 제1스위칭 소자의 상기 드레인단과 상기 소스단에 각각 그 일단이 연결된 제1트랜지스터와 제2트랜지스터로 구성된 전류 미러를 구비하며,
    상기 제1트랜지스터의 타단과 상기 데드타임 에러 축적부 사이에 상기 데드타임 동안에만 상기 전류를 상기 데드타임 에러 축적부에 전달하기 위한 스위치가 연결되고, 상기 제2트랜지스터의 타단과 접지단 사이에 기준 전류원이 연결된, 동기형 DC-DC 컨버터.
  5. 제3항에 있어서,
    상기 데드타임 에러 축적부는 상기 데드타임 에러 감지부로부터의 상기 전류를 전달받아 전압을 축적하는 캐패시터를 포함하며,
    상기 데드타임 에러 축적부로부터의 상기 출력 신호는 상기 캐패시터에 축적된 전압의 크기 신호인, 동기형 DC-DC 컨버터.
  6. 제4항에 있어서,
    상기 데드타임 에러 축적부는 상기 데드타임 에러 감지부로부터의 상기 전류를 전달받아 전압을 축적하는 캐패시터 및 상기 캐패시터와 병렬로 상기 데드타임 에러 감지부와 상기 접지단 사이에 연결된 방전 전류원을 포함하며,
    상기 스위치가 오프일 때 상기 방전 전류원을 통해 상기 캐패시터가 방전되며,
    상기 데드타임 에러 축적부로부터의 상기 출력 신호는 상기 캐패시터에 축적된 전압의 크기 신호인, 동기형 DC-DC 컨버터.
  7. 제5항에 있어서,
    상기 제어 신호 생성부는 기준 신호와 상기 출력 신호를 비교하여 상기 제어 신호를 생성하는 비교기를 포함하는, 동기형 DC-DC 컨버터.
  8. 제1항 또는 제3항 내지 제7항 중 어느 한 항에 있어서,
    상기 게이트 구동부는: 상기 제1지연 클록 신호를 생성하는 제1게이트 구동기 및 상기 제2지연 클록 신호를 생성하는 제2게이트 구동기를 포함하며,
    상기 데드타임이 오프 데드타임인 때 상기 제어 신호는 상기 제1게이트 구동기에 입력되어 상기 제1지연 클록 신호를 생성하는데 이용되고,
    상기 데드타임이 온 데드타임인 때 상기 제어 신호는 상기 제2게이트 구동기에 입력되어 상기 제2지연 클록 신호를 생성하는데 이용되는, 동기형 DC-DC 컨버터.
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