JP2006109535A - Ｄｃ−ｄｃコンバータの制御回路、およびその制御方法 - Google Patents

Abstract

【課題】 同期整流方式のＤＣ−ＤＣコンバータで、電力供給停止時、迅速な出力電圧の低下を低消費電力で実現可能なＤＣ−ＤＣコンバータの制御回路、およびその制御方法を提供すること。
【解決手段】 電力供給停止信号ＳＴＰがローレベルの間は、制御部４０は比較器ＣＯＭＰ２およびフリップフロップ回路ＦＦの出力信号に応じてＮＭＯＳトランジスタＦＥＴ２を制御する。一方、電力供給停止信号ＳＴＰがハイレベルの間は、制御部４０は逆流検知信号ＢＵＤおよびフリップフロップ回路ＦＦの出力信号をマスクして、比較器ＣＯＭＰ３の検出信号ＤＥＴに応じてＮＭＯＳトランジスタＦＥＴ２を制御する。チョークコイル電流が逆流することで、出力電圧ＶＯＵＴが、基準電圧Ｅ２に対応した出力基準電圧ＯＥ２まで低下すると、ＮＭＯＳトランジスタＦＥＴ２は非導通状態とされ、電力は入力端子（ＶＩ）に回生される。
【選択図】 図１

Description

本発明は、ＤＣ−ＤＣコンバータの制御に関するものであり、特に、同期整流方式のＤＣ−ＤＣコンバータにおいて、動作の停止や設定出力電圧の変更に伴う、出力電圧の制御に関するものである。

携帯型電子機器は、電池等のバッテリーを電源として使用されるが、機器稼動に伴う電力消費にしたがい時間と共にバッテリー電力は放電され、バッテリーの出力電圧は低下していく。こうしたバッテリー電圧の経時変化に対して機器電源の電圧値を一定に維持するため、ＤＣ−ＤＣコンバータにより供給電源の定電圧化が図られている。

電子機器によっては、各々電圧値の異なる複数の電圧源が使用される場合があり、それぞれの電圧源に対して個別にＤＣ−ＤＣコンバータが備えられることがある。この場合、電子機器の起動・停止に伴い、各電圧源の起動・停止のシーケンスを考慮して適格な順序で立上げ・立下げを行うことが重要である。起動・停止のシーケンスの順序が適格でないと、電子機器を構成している半導体装置において、ＰＮ接合部に順バイアスが印加された状態が維持され不要電流が流れ続ける、いわゆるラッチアップ現象を招来してしまうおそれがあるからである。ラッチアップ現象が発生すると、電流制限がされない場合には、半導体装置等が焼損してしまうことも考えられる。

これらの不都合を回避するためには、ＤＣ−ＤＣコンバータの停止時に、負荷の軽重に関わらず、出力コンデンサ等の負荷側の容量に蓄積されている電力を効率的に引き抜き、出力電圧を速やかに低下させることが必要である。出力電圧を速やかに低下させることにより、停止時に電圧源が残存して不足の動作が行われてしまうことを防止できると共に、電圧源に残存電圧がない状態で起動動作を行うことができ、電圧源の起動シーケンスを適格に行うことができるからである。

停止時、出力コンデンサ等の負荷側の容量に蓄積されている電力を効率的に引き抜き、出力電圧を速やかに低下させる方策として、ブリーダ抵抗等の容量放電径路を備えることも考えられるが、この径路により常時、電力が消費されてしまい好ましくない。そこで、例えば、特許文献１に開示されているような必要に応じて容量放電径路を形成する技術が提案されている。

図６に示す同期整流方式のＤＣ−ＤＣコンバータでは、動作状態において、メイントランジスタＴｒ１２１の導通によりチョークコイルＬ１２１に蓄積されたエネルギーは、メイントランジスタＴｒ１２１の非導通期間に、同期整流用トランジスタＴｒ１２２の導通により出力側ＶＯに放出される。同期整流用トランジスタＴｒ１２２の導通制御は、同期整流制御回路２５０により行われる。

停止時、オン信号ＯＮはローレベルとなる。このとき、ＤＳＣＨＧ信号がハイレベルであれば、アンド回路ＡＮＤ１０２もハイレベルを出力するため、同期整流制御回路２５０に関わらず、オア回路ＯＲ１０１は常にハイレベルを出力する。ドライブ回路２６０を介して同期整流用トランジスタＴｒ１２２は常に導通状態とされる。オン信号ＯＮのローレベルによりメイントランジスタＴｒ１２１は非導通となると同時に、同期整流用トランジスタＴｒ１２２の導通によって出力側ＶＯをグランド電位に短絡することで、負荷側の容量を強制的に放電する。

尚、その他の関連技術として特許文献２が開示されている。

特開平９−１５４２７５号公報 特開２００４−５６９９２号公報

上記背景技術に示したＤＣ−ＤＣコンバータでは、停止時に負荷側の容量を強制的に放電する際、同期整流用トランジスタＴｒ１２２の導通によりチョークコイルＬ１２１の一端を接地電位に接続する。チョークコイルＬ１２１の他端は出力側ＶＯに接続されており、この時点では出力電圧が残存していると考えられる。特に、軽負荷状態にある場合には動作状態においてレギュレートされていた所定の出力電圧に近い電圧値が残存していることとなり、出力キャパシタＣ１２１等を含む負荷側の容量は出力電圧に応じたエネルギーが蓄積された状態にある。同期整流用トランジスタＴｒ１２２の導通により、放電電流は（チョークコイルの端子間電圧）／（チョークコイルのインダクタンス）に応じた傾きで増加し、電流増加に応じて、出力コンデンサに蓄積されていたエネルギーが順次、チョークコイルＬ１２１に移動することとなる。

特許文献１では、出力キャパシタＣ１２１等に蓄積されていたエネルギーが、放電電流の増加に伴い、接地電位を経て消費されると共に、チョークコイルＬ１２１に蓄積されていくが、最終的には、チョークコイルＬ１２１に蓄積されたエネルギーも放電電流として流れて消費されることとなる。出力側ＶＯに残存しているエネルギーが、ＤＣ−ＤＣコンバータの停止に伴い消費されてしまう。電力を無駄に消費してしまい問題である。

また、チョークコイルＬ１２１への蓄積されるエネルギーの総量は、そのインダクタンス値に応じて限界がある。停止時に同期整流用トランジスタＴｒ１２２を導通し続けることにより、チョークコイルＬ１２１への蓄積エネルギーは増加の一途をたどるが、許容蓄積エネルギーを越えて同期整流用トランジスタＴｒ１２２の導通状態が継続されてしまうと、チョークコイルＬ１２１が磁気飽和してしまうおそれがある。磁気飽和に伴って流れる過大電流が、同期整流用トランジスタＴｒ１２２やその他の構成部品を損傷させてしまうおそれがあり、またチョークコイルＬ１２１自体の特性劣化を招来するおそれもあり、問題である。

更に、電子機器によっては負荷の状況に応じて電源電圧値を変化させたい場合がある。軽負荷状態においてより低い電圧値に変化させる場合、ＤＣ−ＤＣコンバータから供給される出力電圧を速やかに低下させることが望まれる。この場合にも、出力コンデンサ等に蓄積されている過剰エネルギーを速やかに引き抜く必要があるが、特許文献１の方法をもってしては、引き抜き後の出力電圧のレギュレートを行うことが困難であり問題である。

本発明は前記背景技術の課題の少なくとも１つを解消するためになされたものであり、同期整流方式のＤＣ−ＤＣコンバータにおいて、電力供給停止時、負荷の軽重に関わらず、負荷側の容量成分に蓄積されているエネルギーを入力側に回生しながら出力電圧を速やかに低下させることにより、迅速な出力電圧の低下を低消費電力で実現可能なＤＣ−ＤＣコンバータの制御回路、およびその制御方法を提供することを目的とする。

前記目的を達成するために、第１の発明に係るＤＣ−ＤＣコンバータ制御回路は、誘導素子に電力を蓄積する際に導通する第１スイッチング素子と、誘導素子に蓄積された電力の負荷への放出期間に応じて、スイッチング制御されて導通する第２スイッチング素子とを制御するＤＣ−ＤＣコンバータ制御回路であって、電力の負荷への放出と逆方向の電流を検知して逆流検知信号を出力する逆流検知部と、逆流検知信号に応じて第２スイッチング素子を非導通状態とする回路であって、負荷に印加される負荷印加電圧の低下を指示する所定信号に応じて逆流検知信号を無視し、負荷印加電圧に応じて第２スイッチング素子を非導通状態とする制御部と、を備えることを特徴とする。

また、第１の発明に係るＤＣ−ＤＣコンバータの制御方法は、誘導素子に電力を蓄積する際に導通する第１電流径路と、誘導素子に蓄積された電力の負荷への放出期間に応じて導通する第２電流径路とを制御するＤＣ−ＤＣコンバータの制御方法であって、電力の負荷への放出と逆方向の電流を検知して逆流検知信号を出力し、逆流検知信号に応じて第２スイッチング素子を非導通状態とし、負荷に印加される負荷印加電圧の低下を指示する所定信号に応じて逆流検知信号を無視して、負荷印加電圧に応じて第２スイッチング素子を非導通状態にすることを特徴とする。

第１の発明に係るＤＣ−ＤＣコンバータ制御回路または制御方法では、誘導素子に蓄積された電力の負荷への放出期間に応じて、第２スイッチング素子または第２電流径路がスイッチング制御されて導通することにより、誘導素子の端子間電圧が反転して時間に対して負の傾きで電流が流れる、いわゆる同期整流動作が行われる。逆流検知部は、電力の負荷への放出と逆方向に流れる電流を検知する。制御部は、通常のレギュレート動作時においては、逆流検知信号に応じて第２スイッチング素子を非導通状態とする回路である。そして制御部は、負荷に印加される負荷印加電圧を低下させる所定信号に応じて逆流検知信号を無視し、負荷印加電圧に応じて第２スイッチング素子を非導通状態とする。

これにより、誘導素子の蓄積電力を放出するにあたっては、第２スイッチング素子または第２電流径路を導通して、誘導素子の端子間電圧を、電力蓄積時とは逆転させる。この時点で誘導素子に流れている電流に応じて電力が蓄積されている。この電流をピーク電流として、負荷に向かって流れる電流の時間傾きが時間と共に減少することに応じて電力の放出が行われ、電流の電流値がゼロになる時点で電力の放出が完了するところ、その後も第２スイッチング素子または第２電流径路の導通が維持される。このため、第１電流の電流方向が反転して負荷から誘導素子に向かって電流が流れ始める。

従来のＤＣ−ＤＣコンバータ制御回路では、逆流検知部により電力の負荷への放出と逆方向の電流を検知して逆流検知信号を出力することに応じて、第２スイッチング素子が非導通状態とされる。しかし本発明に係るＤＣ−ＤＣコンバータ制御回路の制御部では、負荷に印加される負荷印加電圧の低下を指示する所定信号に応じて逆流検知信号を無視するため、負荷から誘導素子への電流の逆流が開始されても第２スイッチング素子は非導通とされず、電流の逆流が許可される。これに応じて誘導素子には、負荷側の電力が移動して蓄積されることとなる。負荷での消費電力が少ない状態において負荷側に放出される電力が過剰である場合に、誘導素子の電力放出期間を越えて第２スイッチング素子または第２電流径路の導通状態を維持してやれば、過剰電力を誘導素子に戻すことができる。

さらに負荷に印加される負荷印加電圧に応じて、第２スイッチング素子または第２電流径路が非導通とされると、誘導素子に戻された電力が入力側に回生されることにより、過剰電力を入力側に戻すことができる。これにより、負荷側に蓄積されてしまう過剰電力を回生することができ、無駄な電力の消費が避けられるため、ＤＣ−ＤＣコンバータの電力変換効率の向上を図ることができる。これは、誘導素子から入力側に向かって整流機能を有する素子を備えてやれば行うことができる。第１スイッチング素子または第１電流径路としてＭＯＳトランジスタを使用する場合においては、ＭＯＳトランジスタのボディダイオードを利用すれば回生を行うことができる。

またこれにより、負荷側にブリーダ抵抗等の擬似負荷を備える必要はないため、ブリーダ抵抗等に伴う追加の電力消費は伴わず、加えて誘導素子に戻された過剰電力を入力側に回生できることとも相俟って、電力変換効率の改善を図ることができる。

本発明によれば、同期整流方式のＤＣ−ＤＣコンバータにおいて、電力供給動作の停止時に、負荷の軽重に関わらず、負荷側の容量成分に蓄積されているエネルギーを入力側に回生しながら出力電圧を速やかに低下させることにより、迅速な出力電圧の低下を低消費電力で実現可能なＤＣ−ＤＣコンバータの制御回路、およびその制御方法を提供することが可能となる。

以下、本発明のＤＣ−ＤＣコンバータの制御回路、およびその制御方法について具体化した実施形態を図１乃至図５に基づき図面を参照しつつ詳細に説明する。

本発明の第１実施形態を図１および図２を用いて説明する。図１は、第１実施形態に係る同期整流型のスイッチング方式の電流制御型ＤＣ−ＤＣコンバータ１の回路図である。ＤＣ−ＤＣコンバータ１の電力供給動作の停止時に、同期整流スイッチ回路であるＮＭＯＳトランジスタＦＥＴ２をオンオフ制御する手段を設けて、該ＮＭＯＳトランジスタＦＥＴ２を介して負荷側容量に蓄えられた電力をチョークコイルＬ１に逆流させることで入力側に回生させるようにして、ＤＣ−ＤＣコンバータ１の出力電圧ＶＯＵＴを急速に低下させることを特徴とする構成である。

入力電圧ＶＩＮが入力される入力端子（ＶＩ）は、ＮＭＯＳトランジスタＦＥＴ１のドレイン端子に接続されている。ＮＭＯＳトランジスタＦＥＴ１のソース端子は、チョークコイルＬ１の一端子、およびＮＭＯＳトランジスタＦＥＴ２のドレイン端子に接続されている。ＮＭＯＳトランジスタＦＥＴ２のソース端子は接地電位に接続されている。ＮＭＯＳトランジスタＦＥＴ１、ＦＥＴ２のゲート端子は、後述する制御回路１１の出力端子（ＤＨ）、（ＤＬ）に各々接続されている。ＮＭＯＳトランジスタＦＥＴ１は、スイッチング用のメイン・トランジスタであり、制御部４０によりオン／オフの制御が行われる。ＮＭＯＳトランジスタＦＥＴ２は、メイン・トランジスタであるＮＭＯＳトランジスタＦＥＴ１がオフである期間にオン状態とされ、チョークコイルＬ１に蓄えられたエネルギーを放出するための同期整流用スイッチである。

また、ダイオード素子Ｄ１が、アノード端子を接地電位に、カソード端子をチョークコイルＬ１の一端子に接続されて備えられている。ダイオード素子Ｄ１は、チョークコイルＬ１に蓄えられたエネルギーを放出するためのフライ・ホィール・ダイオードである。後述するスイッチング動作により整流作用を有するＮＭＯＳトランジスタＦＥＴ２を補助する目的で備えられている。電圧を変換するためのチョークコイルＬ１の他端子は、センス抵抗Ｒｓを介して出力端子（ＶＯ）に接続されており、入力電圧ＶＩＮが降圧されて出力電圧ＶＯＵＴとして出力される。センス抵抗ＲｓはチョークコイルＬ１に流れる電流を検出するための電流センス抵抗である。出力端子（ＶＯ）と接地電位との間には、出力キャパシタＣ１が接続される。出力キャパシタＣ１では、チョークコイルＬ１を介して供給される電力が蓄積され、出力の平滑化が行われる。

ここで、ＮＭＯＳトランジスタＦＥＴ１、ＦＥＴ２のソース端子には、ＮＭＯＳトランジスタＦＥＴ１、ＦＥＴ２のバックゲート端子が接続されていることが一般的である。バックゲート端子とは、ＭＯＳトランジスタ内部構造におけるウェル部であり、ＮＭＯＳトランジスタにおいてはＰ型導電層である。したがって、ＮＭＯＳトランジスタＦＥＴ１、ＦＥＴ２においては、ソース端子からバックゲート端子を経てドレイン端子に向かい、ＰＮ接合構造が形成されていることが一般的である。いわゆるボディダイオード構造である。ボディダイオードにより通常の電流方向とは逆方向に整流作用を有する。

制御回路１１は、ＮＭＯＳトランジスタＦＥＴ１、ＦＥＴ２を交互に導通制御することにより、入力端子（ＶＩ）から入力される入力電圧ＶＩＮを降圧して出力端子（ＶＯ）に電力供給を行う際、出力電圧ＶＯＵＴを所定電圧値に維持する制御を行う。制御回路１１は、入力端子（ＶＩ）が電源端子（ＶＣＣ）に接続されており、入力電圧ＶＩＮが電源電圧として給電される。図１では、フリップフロップ回路ＦＦ、発振器ＯＳＣ１、比較器ＣＯＭＰ１等を用いてスイッチング動作を行う、電流モード制御によりレギュレート動作が行われる回路構成について例示している。

センス抵抗Ｒｓの両端子が接続される端子（ＣＳ）および端子（ＦＢ）は、増幅器ＡＭＰ１の非反転入力端子および反転入力端子に接続され、センス抵抗Ｒｓの端子間電圧が増幅される。出力端子（ＶＯ）に接続されている端子（ＦＢ）は、更に抵抗素子Ｒ２を介して接地電位に接続されている抵抗素子Ｒ１の一端子である接続点Ｎ３に接続されている。抵抗素子Ｒ１、抵抗素子Ｒ２は、出力電圧ＶＯＵＴを分圧するための電圧分割抵抗であり、出力電圧ＶＯＵＴが規格値のときの分割結果が基準電圧Ｅ１と同じになるように設定されている。誤差増幅器ＥＲＡ１は一つの非反転入力と二つの反転入力を持つ電圧増幅器である。誤差増幅器ＥＲＡ１の非反転入力には、接続点Ｎ３が接続される。誤差増幅器ＥＲＡ１の二つの反転入力の一方には基準電圧Ｅ１が接続され、他方の反転入力には端子（ＳＳ）とスイッチ回路ＳＷが接続される。誤差増幅器ＥＲＡ１は、二つの反転入力のうち、低い方の電圧と非反転入力の電圧の差を増幅する動作を行う。

キャパシタＣ２の一端は接地電位に接続され、他方は端子（ＳＳ）に接続される。キャパシタＣ２は、ソフトスタート用のキャパシタである。端子（ＳＳ）は誤差増幅器ＥＲＡ１の反転入力端子およびスイッチ回路ＳＷに接続される。スイッチ回路ＳＷは、定電流回路ＩＳまたは接地電位の一方を選択可能に構成され、定電流回路ＩＳが選択されることによりキャパシタＣ２は充電され、接地電位が選択されることによりキャパシタＣ２は放電される。ＤＣ−ＤＣコンバータ１が停止しているとき、端子（ＳＳ）は接地電位に接続され、キャパシタＣ２の電荷は放電されてその電位が０Ｖに設定される。端子（ＳＳ）が定電流回路ＩＳに接続されると、キャパシタＣ２が充電され、一定の時間でキャパシタＣ２の電位が上昇する。

比較器ＣＯＭＰ３の反転入力端子には基準電圧Ｅ２が印加される。また非反転入力端子には接続点Ｎ３が接続される。比較器ＣＯＭＰ３の出力端子は、論理積ゲート回路ＡＮＤ２の入力端子に接続される。

増幅器ＡＭＰ１の出力端子、および誤差増幅器ＥＲＡ１の出力端子は、比較器ＣＯＭＰ１の非反転入力端子、および反転入力端子に接続されており、比較器ＣＯＭＰ１の出力端子は、フリップフロップ回路ＦＦのリセット端子（Ｒ）に接続されている。フリップフロップ回路ＦＦのセット端子（Ｓ）は、所定周期で発振する発振器ＯＳＣ１によりトリガされる。フリップフロップ回路ＦＦの出力端子（Ｑ）が制御回路１１の出力端子（ＤＨ）に接続される。またフリップフロップ回路ＦＦの反転出力端子（Ｑ＿）は、論理積ゲート回路ＡＮＤ１に接続される。

比較器ＣＯＭＰ２の反転入力端子は、端子（Ｘ）を介してチョークコイルＬ１の一端子に接続され、非反転入力端子は、接地電位に接続される。比較器ＣＯＭＰ２の出力端子は、論理積ゲート回路ＡＮＤ１の入力端子に接続される。比較器ＣＯＭＰ２からは、コイル電流ＩＬ１の反転状態を検出して、逆流検知信号ＢＵＤが出力される。

電力供給停止信号ＳＴＰが、論理積ゲート回路ＡＮＤ１およびＡＮＤ２に入力される。電力供給停止信号ＳＴＰは、ＤＣ−ＤＣコンバータ１が電力供給動作停止中はハイレベルであり、電力供給動作起動中或いは動作中であるときはローレベルである信号である。比較器ＣＯＭＰ３の出力端子が、論理積ゲート回路ＡＮＤ２の入力端子に接続される。論理和ゲート回路ＯＲ１の入力端子には、論理積ゲート回路ＡＮＤ１および論理積ゲート回路ＡＮＤ２の出力端子がそれぞれ接続される。論理和ゲート回路ＯＲ１の出力端子は、出力端子（ＤＬ）に接続される。なお、誤差増幅器ＥＲＡ１、基準電圧Ｅ１、キャパシタＣ２、スイッチ回路ＳＷ、定電流回路ＩＳ、比較器ＣＯＭＰ３、基準電圧Ｅ２によって、ＤＣ−ＤＣコンバータ１の出力電圧を監視する監視部が構成される。また比較器ＣＯＭＰ３と基準電圧Ｅ２とによって、出力電圧ＶＯＵＴが、後述する出力基準電圧ＯＥ２以下であることを検出する検出部が構成される。また比較器ＣＯＭＰ２によって逆流検知部が構成される。

ＤＣ−ＤＣコンバータ１の電源供給先である負荷が、スタンバイ状態や停止状態等とされ極端な軽負荷状態である場合に、ＤＣ−ＤＣコンバータ１の電力供給を停止させる時の回路動作を図２により説明する。

ＤＣ−ＤＣコンバータ１の電源供給動作が時間Ｔ１０において停止されると、フリップフロップ回路ＦＦの出力が停止され、レギュレート動作が停止される。そして出力端子（Ｑ）の出力レベルはローレベルとされ、電力供給停止信号ＳＴＰはローレベルからハイレベルへ切替えられる。このとき負荷側の動作も停止状態のため、コイル電流ＩＬ１は０（Ａ）とされる。また出力電圧ＶＯＵＴは出力電圧設定値Ｖ１（Ｖ）、駆動信号ＶＤＨ、ＶＤＬは共に不定状態であるとする。制御部４０の論理積ゲート回路ＡＮＤ１回路には、ハイレベルの電力供給停止信号ＳＴＰがローレベルに反転された上で入力され、論理積ゲート回路ＡＮＤ１回路の出力信号はローレベルに確定される。すると比較器ＣＯＭＰ２から出力される逆流検知信号ＢＵＤ、およびフリップフロップ回路ＦＦの反転出力端子（Ｑ＿）の出力信号は、論理積ゲート回路ＡＮＤ１でマスクされる。よって比較器ＣＯＭＰ２およびフリップフロップ回路ＦＦにより、ＮＭＯＳトランジスタＦＥＴ２が制御されることが禁止される。

一方、論理積ゲート回路ＡＮＤ２には、ハイレベルの電力供給停止信号ＳＴＰが入力される。すると論理積ゲート回路ＡＮＤ２回路では、比較器ＣＯＭＰ３の出力信号をそのまま通過させて論理和ゲート回路ＯＲ１に出力する動作が行われるため、比較器ＣＯＭＰ３から出力される検出信号ＤＥＴにより、ＮＭＯＳトランジスタＦＥＴ２が制御される。

すなわち電力供給停止信号ＳＴＰがローレベルの間は、制御部４０は比較器ＣＯＭＰ２およびフリップフロップ回路ＦＦの出力信号に応じてＮＭＯＳトランジスタＦＥＴ２を制御する。一方、電力供給停止信号ＳＴＰがハイレベルの間は、制御部４０は逆流検知信号ＢＵＤおよびフリップフロップ回路ＦＦの出力信号をマスクして、比較器ＣＯＭＰ３の検出信号ＤＥＴに応じてＮＭＯＳトランジスタＦＥＴ２を制御する。

比較器ＣＯＭＰ３は、接続点Ｎ３における出力電圧ＶＯＵＴの分圧値ＤＶＯを基準電圧Ｅ２と比較し、分圧値ＤＶＯが基準電圧Ｅ２よりも高いときはハイレベルの信号を出力し、低いときはローレベルの信号を出力する。そして出力電圧ＶＯＵＴが出力基準電圧ＯＥ２であるときの分割結果が、基準電圧Ｅ２と同じになるように設定されている。時間Ｔ１０においては、負荷側の容量に電力が十分に蓄積されており、分圧値ＤＶＯは基準電圧Ｅ２よりも高くなるため、比較器ＣＯＭＰ３から出力される検出信号ＤＥＴはハイレベル信号とされる。ハイレベルの検出信号ＤＥＴは、制御部４０の論理積ゲート回路ＡＮＤ２に入力され、ＮＭＯＳトランジスタＦＥＴ２は導通状態とされる。

ＮＭＯＳトランジスタＦＥＴ２が導通状態とされると、接地電位からＮＭＯＳトランジスタＦＥＴ２を介して、チョークコイルＬ１に電流経路が形成される。チョークコイルＬ１の入力端子（ＶＩ）側の電圧が略接地電位に等しくなるところ、出力端子（ＶＯ）側の端子には出力電圧ＶＯＵＴが印加されているので、コイル電流ＩＬ１が出力端子（ＶＯ）側からチョークコイルＬ１に向かう方向に流れる（図１、矢印Ｙ３）。これにより、軽負荷状態において負荷が要求する電力以上に供給され、過剰電力として出力キャパシタＣ１に蓄積された電力は、少なくともその一部がチョークコイルＬ１に戻される。このときの傾きは、インダクタンス素子の物理特性により、チョークコイルＬ１のインダクタンスをＬとすると、ｄｉ／ｄｔ＝−ＶＯＵＴ／Ｌとなる（図２中、期間ＰＴ３）。

チョークコイル電流が逆流することで、出力電圧ＶＯＵＴが、基準電圧Ｅ２に対応した出力基準電圧ＯＥ２まで低下すると（時間Ｔ１１）、比較器ＣＯＭＰ３から出力される検出信号ＤＥＴはハイレベルからローレベルへ遷移する（矢印Ａ１０）。よって端子（ＤＬ）から出力される駆動信号ＶＤＬはローレベルとされ（矢印Ａ１１）、同期整流回路であるＮＭＯＳトランジスタＦＥＴ２は非導通状態とされる。

ＮＭＯＳトランジスタＦＥＴ２を非導通状態とさせると、チョークコイルＬ１に流れる電流は流れ続けようとする。このときチョークコイルＬ１は、期間ＰＴ３において出力端子（ＶＯ）側から戻されて蓄積されたエネルギーを期間ＰＴ４において放出する。これにより、期間ＰＴ４において、チョークコイルＬ１に蓄積されている電力は、ＮＭＯＳトランジスタＦＥＴ１のボディダイオードを介して入力端子（ＶＩ）に回生される（図１、矢印Ｙ４）。そして時間Ｔ１２においてコイル電流ＩＬ１、出力電圧ＶＯＵＴは共にゼロとなり、回生動作が終了する。

ここで、期間ＰＴ３、ＰＴ４における、ＮＭＯＳトランジスタＦＥＴ２のスイッチング制御は、ＮＭＯＳトランジスタＦＥＴ１のボディダイオードと相俟って、出力端子（ＶＯ）から入力端子（ＶＩ）に電力供給する昇圧型ＤＣ−ＤＣコンバータを構成している。従って、入力側に回生されるエネルギは、チョークコイルＬ１に蓄えられたエネルギに出力キャパシタＣ１のエネルギを加えたエネルギが入力側に回生されることになる。

ここで、負荷側の電力を全て回生すると共に、共振の発生を防止するため、回生動作の完了時点である時間Ｔ１２において、ちょうど出力電圧ＶＯＵＴおよびコイル電流ＩＬ１が０になるように、基準電圧Ｅ２を設定することが望ましい。そして回生動作の完了時点で出力電圧ＶＯＵＴおよびコイル電流ＩＬ１を０にするには、出力キャパシタＣ１に蓄えられている電力の半分がチョークコイルＬ１に蓄積されたタイミングで、ＮＭＯＳトランジスタＦＥＴ２を非導通状態に遷移させて回生動作に移行するように、基準電圧Ｅ２を設定すればよい。

基準電圧Ｅ２の設定値の算出方法を説明する。ＤＣ−ＤＣコンバータ１の出力電圧の設定値が出力電圧設定値Ｖ１、負荷側の電容量をＣとすれば、電源供給停止時において出力側容量に蓄えられている全エネルギ量ＰＷＣは以下の式で与えられる。
ＰＷＣ＝（１／２）×Ｃ×Ｖ１^２・・・（１）
そして全エネルギ量ＰＷＣの半分がチョークコイルＬ１へ蓄積されるときにおける出力電圧ＶＯＵＴを求めると、以下の式が成り立つ。
（１／２）×Ｃ×ＶＯＵＴ^２＝（１／２）×（１／２）×Ｃ×Ｖ１^２・・・（２）
（２）式を整理すると、（３）式が得られる。
ＶＯＵＴ＝（１／√２）×Ｖ１・・・（３）
よって出力基準電圧ＯＥ２の値が、出力電圧設定値Ｖ１の（１／√２）倍になるように、基準電圧Ｅ２を設定すればよいことが分かる。

以上詳細に説明したとおり、第１実施形態に係る制御回路１１によれば、レギュレート動作の停止と共に、負荷側容量に蓄えられた電力をチョークコイルＬ１に逆流させることで、入力側に電力を回生させながら、ＤＣ−ＤＣコンバータ１の負荷側に蓄積されてしまう過剰電力を急速に低減することができる。また誘導素子に戻された電力は、ＮＭＯＳトランジスタＦＥＴ２が非導通とされた後に入力側に回生してやれば、過剰電力を入力側に戻すことができるため、ＤＣ−ＤＣコンバータの電力変換効率の向上を図ることができる。

また負荷側にブリーダ抵抗等の擬似負荷を備える必要はないため、ブリーダ抵抗等に伴う追加の電力消費は伴わず、加えて誘導素子に戻された過剰電力を入力側に回生できることとも相俟って、電力変換効率の改善を図ることができる。そして出力キャパシタＣ１に蓄えられている電力の半分がチョークコイルＬ１に蓄積されたタイミングで、ＮＭＯＳトランジスタＦＥＴ２を非導通状態に遷移させ、回生動作に移行することにより、負荷側の電力を全て回生すると共に、ＤＣ−ＤＣコンバータ１での共振の発生防止等を図ることができる。

本発明の第２実施形態を図３を用いて説明する。第１実施形態は電流制御型ＤＣ−ＤＣコンバータの実施例であるが、第２実施形態は電圧制御型ＤＣ−ＤＣコンバータに係る実施例である。

図３は、第２実施形態に係る同期整流型のスイッチング方式の電圧制御型ＤＣ−ＤＣコンバータ１ａの回路図である。図３の制御回路１１ａは、図１の制御回路１１におけるフリップフロップ回路ＦＦ、発振器ＯＳＣ１に代えて、ＰＷＭ比較器１６、三角波発振器ＯＳＣ２を備える。また、図１の制御回路１１における増幅器ＡＭＰ１および比較器ＣＯＭＰ１は、図３の制御回路１１ａでは備えられていない。ＰＷＭ比較器１６は、１つの反転入力と１つの非反転入力を持つ電圧比較器で、非反転入力と反転入力とを比較し、非反転入力の電圧が反転入力の電圧よりも高いときにパルスを出力する電圧パルス幅変換器である。ＰＷＭ比較器１６の反転入力には三角波発振器ＯＳＣ２の出力が入力され、非反転入力には誤差増幅器ＥＲＡ１の出力が入力される。また図１のＤＣ−ＤＣコンバータ１に比して、図３のＤＣ−ＤＣコンバータ１ａでは、センス抵抗Ｒｓおよび端子（ＣＳ）は備えられていない。なお、誤差増幅器ＥＲＡ１、基準電圧Ｅ１、キャパシタＣ２、スイッチ回路ＳＷ、定電流回路ＩＳによって、ＤＣ−ＤＣコンバータ１ａの出力電圧を監視する監視部が構成される。なお、その他の回路構成については、第１実施形態に係るＤＣ−ＤＣコンバータ１（図１）と同様であるため、ここでは説明を省略する。

ＤＣ−ＤＣコンバータ１ａの電源供給先がスタンバイ状態や停止状態等とされ、極端な軽負荷状態である場合に、ＤＣ−ＤＣコンバータ１ａの電源供給動作を停止させる時の回路動作を、図３により説明する。ＤＣ−ＤＣコンバータ１ａの電源供給動作が停止動作に入ると、電力供給停止信号ＳＴＰはローレベルからハイレベルへ遷移される。制御回路１１ａの論理積ゲート回路ＡＮＤ１には、ハイレベルの電力供給停止信号ＳＴＰがローレベルに反転された上で入力されるため、ＰＷＭ比較器１６の反転出力は論理積ゲート回路ＡＮＤ１でマスクされる。よって、ＰＷＭ比較器１６によりＮＭＯＳトランジスタＦＥＴ２が制御されることが防止される。一方、論理積ゲート回路ＡＮＤ２には、ハイレベルの電力供給停止信号ＳＴＰが入力されるため、論理積ゲート回路ＡＮＤ２回路は、比較器ＣＯＭＰ３から出力される検出信号ＤＥＴをそのまま通過させる。よって検出信号ＤＥＴにより、ＮＭＯＳトランジスタＦＥＴ２が制御される。すなわち電力供給停止信号ＳＴＰがハイレベル時には、制御部４０は、比較器ＣＯＭＰ３から出力される検出信号ＤＥＴに応じてＮＭＯＳトランジスタＦＥＴ２を制御する。

またＤＣ−ＤＣコンバータ１ａの電源供給動作が停止され、ＰＷＭ比較器１６の出力が停止されると、出力端子（Ｑ）の出力レベルはローレベルに固定され、ＮＭＯＳトランジスタＦＥＴ１が非導通状態とされると共に、電力供給停止信号ＳＴＰは、ローレベルからハイレベルへ切替えられる。

以後、第１実施形態に係るＤＣ−ＤＣコンバータ１と同様の動作が行われる。詳細な動作はここでは説明を省略する。よって負荷側容量に蓄えられた電力をチョークコイルＬ１に逆流させることで、入力側に回生させるようにしながら、ＤＣ−ＤＣコンバータ１ａの出力電圧ＶＯＵＴを急速に低下させることが可能となる。

以上詳細に説明したとおり、第２実施形態に係る制御回路１１ａによれば、電圧制御型ＤＣ−ＤＣコンバータ１ａにおいても、レギュレート動作の停止と共に、負荷側容量に蓄えられた電力をチョークコイルＬ１に逆流させることで、入力側に電力を回生させながら、ＤＣ−ＤＣコンバータ１ａの負荷側に蓄積されてしまう過剰電力を急速に低減することができる。また誘導素子に戻された電力を入力側に回生することができるため、ＤＣ−ＤＣコンバータ１ａの電力変換効率の向上を図ることができる。

本発明の第３実施形態を図４を用いて説明する。第３実施形態に係るＤＣ−ＤＣコンバータ１ｂ（図４）の制御回路１１ｂは、ＤＣ−ＤＣコンバータ１ｂの出力電圧を制御する誤差増幅器ＥＲＡ１の参照電圧を時間に応じて低下させる手段と共に、ＤＣ−ＤＣコンバータ１ｂの電源供給停止後においても、固定周波数でスイッチング動作を強制的に継続させる手段を備える制御回路である。そしてＤＣ−ＤＣコンバータ１ｂの電源供給停止後において、ＮＭＯＳトランジスタＦＥＴ２を使用してＤＣ−ＤＣコンバータの出力電圧を昇圧して入力側に戻しながら、出力電圧ＶＯＵＴを決められた時間で徐々に低下させることが可能な制御回路である。

図４の制御回路１１ｂは、図１の制御回路１１におけるスイッチ回路ＳＷおよび制御部４０に代えて、スイッチ回路ＳＷ２、抵抗素子Ｒ３および制御部４０ｂを備える。制御部４０ｂは論理和ゲート回路ＯＲ２および論理積ゲート回路ＡＮＤ３を備える。論理和ゲート回路ＯＲ２には、比較器ＣＯＭＰ２から出力される逆流検知信号ＢＵＤおよび電力供給停止信号ＳＴＰが入力される。論理積ゲート回路ＡＮＤ３には、論理和ゲート回路ＯＲ２の出力端子およびフリップフロップ回路ＦＦの反転出力端子（Ｑ＿）が接続される。論理積ゲート回路ＡＮＤ３の出力端子は、出力端子（ＤＬ）に接続される。スイッチ回路ＳＷ２には電力供給停止信号ＳＴＰが入力され、また接地電位との間に抵抗素子Ｒ３が備えられる。なおキャパシタＣ２、スイッチ回路ＳＷ２、抵抗素子Ｒ３によって参照電圧部が構成される。またスイッチ回路ＳＷ２、抵抗素子Ｒ３によって、電荷放電経路を形成する放電部が構成される。なお、誤差増幅器ＥＲＡ１、基準電圧Ｅ１、キャパシタＣ２、スイッチ回路ＳＷ２、定電流回路ＩＳ、抵抗素子Ｒ３によって、ＤＣ−ＤＣコンバータ１ｂの出力電圧を監視する監視部が構成される。その他の構成は第１実施形態に係る制御回路１１と同様であるため、ここでは説明を省略する。

ＤＣ−ＤＣコンバータ１ｂが起動中或いは動作中は、ローレベルの電力供給停止信号ＳＴＰが論理和ゲート回路ＯＲ２に入力される。よって論理和ゲート回路ＯＲ２は、比較器ＣＯＭＰ２から出力される逆流検知信号ＢＵＤをそのまま通過させて論理積ゲート回路ＡＮＤ３に出力する動作が行われる。その結果、第１実施形態に係るＤＣ−ＤＣコンバータ１と同様の動作をする。

一方、ＤＣ−ＤＣコンバータ１ｂが電源供給を停止する時の動作について説明する。ＤＣ−ＤＣコンバータ１ｂが停止動作に入ると、電力供給停止信号ＳＴＰはローレベルからハイレベルへ切替えられる。論理和ゲート回路ＯＲ２には、ハイレベルの電力供給停止信号ＳＴＰが入力されるため、論理和ゲート回路ＯＲ２の出力信号はハイレベルに確定される。よって比較器ＣＯＭＰ２から出力される、チョークコイルＬ１への電流の逆流防止制御の逆流検知信号ＢＵＤは、論理和ゲート回路ＯＲ２でマスクされるため、ＮＭＯＳトランジスタＦＥＴ２は、常にフリップフロップ回路ＦＦの反転出力により制御される。また電力供給停止信号ＳＴＰがハイレベルへ遷移した後においても、レギュレート動作が継続されるため、フリップフロップ回路ＦＦは一定の周波数で出力端子（Ｑ）、反転出力端子（Ｑ＿）の出力を継続する。よってＮＭＯＳトランジスタＦＥＴ１、ＮＭＯＳトランジスタＦＥＴ２は一定の周波数でオン／オフ制御される。

スイッチ回路ＳＷ２は、電力供給停止信号ＳＴＰのハイレベルへの遷移に応じて、端子（ＳＳ）を抵抗素子Ｒ３に接続する。よってキャパシタＣ２の電荷は抵抗素子Ｒ３によって放電され、端子（ＳＳ）の電圧が徐々に低下する。誤差増幅器ＥＲＡ１の参照電圧である端子（ＳＳ）の電圧が徐々に低下することに応じて、ＤＣ−ＤＣコンバータ１ｂは出力電圧ＶＯＵＴを低下させようとする。しかし、電力供給停止信号ＳＴＰのハイレベルへの遷移後、端子（ＳＳ）の電圧が低下する初期段階においては、出力キャパシタＣ１により出力電圧が維持され続けるので、フリップフロップ回路ＦＦは、発振器ＯＳＣ１によるセット動作の後、短時間で比較器ＣＯＭＰ１によりリセット動作が行われる。よってＮＭＯＳトランジスタＦＥＴ２のオンデューティが大きくなる結果、コイル電流ＩＬ１はＮＭＯＳトランジスタＦＥＴ２を介してチョークコイルＬ１に逆流を始める。

次周期において、フリップフロップ回路ＦＦのセット端子（Ｓ）が発振器ＯＳＣ１によりトリガされることで、ＮＭＯＳトランジスタＦＥＴ２は非導通状態とされる。ＮＭＯＳトランジスタＦＥＴ２が非導通状態とされると、チョークコイルＬ１に流れる電流は流れ続けようとしてチョークコイルＬ１は蓄積されたエネルギを放出し終わるまで、ＮＭＯＳトランジスタＦＥＴ１のボディ・ダイオードを介して入力ＶＩに回生される。

この回生作用によって、ＤＣ−ＤＣコンバータの出力電圧は端子（ＳＳ）の電圧で決まる電圧を出力するように制御されて徐々に低下して行く。よって電力供給停止信号ＳＴＰがハイレベルへ遷移した後の出力電圧ＶＯＵＴの傾きは、端子（ＳＳ）に接続されるキャパシタの放電時定数で決まり、ＤＣ−ＤＣコンバータの負荷に依存せずに制御することができる。以後同様の動作が所定周波数で繰り返されることで、所定時間経過後において、キャパシタＣ２の電圧ＶＳＴ、出力電圧ＶＯＵＴは共に最終的に０（Ｖ）とされる。

このときＮＭＯＳトランジスタＦＥＴ２は、フリップフロップ回路ＦＦの出力に応じて所定周期で非導通とされるため、負荷側からチョークコイルＬ１に移動する電力量は制限される。よって、負荷側から一時に過度な電力がチョークコイルＬ１に戻されることを防止しながら、所定周期ごとに回生動作を行うことで、電力を除々に入力側に戻すことができる。これにより、負荷側が軽負荷・無負荷状態である場合に、一時に電力が戻ることはなく、所定時間で出力電圧を徐々に低下させることが可能となる。そしてＤＣ−ＤＣコンバータ１ｂの電力供給停止時における出力電圧ＶＯＵＴの低下傾きは、ＤＣ−ＤＣコンバータ１ｂの負荷に依存せず、端子（ＳＳ）に接続されるキャパシタＣ２の放電時定数で決めることができる。

以上詳細に説明したとおり、第３実施形態に係る制御回路１１ｂによれば、ＮＭＯＳトランジスタＦＥＴ２を使用してＤＣ−ＤＣコンバータ１ｂの出力電圧を昇圧して入力側に回生しながら、出力電圧ＶＯＵＴを決められた時間で徐々に低下させることが可能となる。これにより、チョークコイルＬ１に蓄積されるエネルギーの総量の限界を超えるような電力を回生させる場合においても、電力の回生が徐々に行われるため、チョークコイルＬ１の磁気飽和に伴って流れる過大電流がＮＭＯＳトランジスタＦＥＴ２やその他の構成部品を損傷させることを防止でき、またチョークコイルＬ１自体の特性劣化を防止することができる。

本発明の第４実施形態を図５を用いて説明する。図５に示すＤＣ−ＤＣコンバータ１ｃの制御回路１１ｃは、ＤＣ−ＤＣコンバータ１ｃの負荷に依存せずに予め設定された時間で、出力電圧ＶＯＵＴの出力電圧設定値Ｖ１をより低い出力電圧設定値Ｖ２に変更することが可能な回路である。すなわち第３実施形態と同様にして、基準電圧Ｅ１をＥ３に徐々に低下させる事で、出力電圧設定値Ｖ１を除々に出力電圧設定値Ｖ２にすることができる制御回路である。

図５の制御回路１１ｃは、図４の制御回路１１ｂにおける基準電圧Ｅ１に代えて、参照電圧変更部４２を備える。参照電圧変更部４２は、スイッチ回路ＳＷ３、抵抗素子Ｒ０、コンデンサＣ０、基準電圧Ｅ１およびＥ３を備える。誤差増幅器ＥＲＡ１の反転入力端子は、コンデンサＣ０を介して接地電位に接続されると共に、抵抗素子Ｒ０を介してスイッチ回路ＳＷ３に接続される。コンデンサＣ０および抵抗素子Ｒ０によって、基準電圧をＥ１からＥ３に切り換えた時の電圧変化の時定数を決める積分回路が構成される。スイッチ回路ＳＷ３および論理和ゲート回路ＯＲ２には、変更信号ＣＨＧが入力される。なお、誤差増幅器ＥＲＡ１、参照電圧変更部４２、キャパシタＣ２、スイッチ回路ＳＷ、定電流回路ＩＳ、抵抗素子Ｒ３によって、ＤＣ−ＤＣコンバータ１ｃの出力電圧ＶＯＵＴを監視する監視部が構成される。その他の構成は第１実施形態に係るＤＣ−ＤＣコンバータ１と同様であるため、ここでは説明を省略する。

ＤＣ−ＤＣコンバータ１ｃの動作を説明する。ＤＣ−ＤＣコンバータ１ｃの動作中あるいは停止動作時の動作は、第３実施形態に係るＤＣ−ＤＣコンバータ１ｂと同様であるため、ここでは説明を省略する。ＤＣ−ＤＣコンバータが出力電圧設定値の変更動作に入り、出力電圧設定値がＶ１からＶ２に変更される時の動作を説明する。変更動作の開始に応じて、変更信号ＣＨＧがハイレベルとされる。スイッチ回路ＳＷ３では、ハイレベルの変更信号ＣＨＧが入力されることに応じて、誤差増幅器ＥＲＡ１の基準電圧をＥ１からＥ３に切り換える動作が行われる。

また論理和ゲート回路ＯＲ２には、ハイレベルの変更信号ＣＨＧが入力されるため、論理和ゲート回路ＯＲ２の出力信号はハイレベルに確定される。よって比較器ＣＯＭＰ２の逆流検知信号ＢＵＤは論理和ゲート回路ＯＲ２でマスクされ、ＮＭＯＳトランジスタＦＥＴ２は、常にフリップフロップ回路ＦＦの反転出力によって制御される。すなわち制御部４０ｃは、変更信号ＣＨＧがローレベルの間は比較器ＣＯＭＰ２の逆流検知信号ＢＵＤおよびフリップフロップ回路ＦＦの反転出力に応じてＮＭＯＳトランジスタＦＥＴ２を制御する。一方、制御部４０ｃは変更信号ＣＨＧがハイレベルの間は逆流検知信号ＢＵＤをマスクして、フリップフロップ回路ＦＦの反転出力に応じてＮＭＯＳトランジスタＦＥＴ２を制御する。

また変更信号ＣＨＧによる参照電圧変更報知後においても、制御回路１１ｃはレギュレート動作を継続し、フリップフロップ回路ＦＦは一定の周波数で出力端子（Ｑ）、反転出力端子（Ｑ＿）の出力を継続する。よってＮＭＯＳトランジスタＦＥＴ１、ＮＭＯＳトランジスタＦＥＴ２は一定の周波数でオン／オフ制御される。

抵抗素子Ｒ０とコンデンサＣ０は、基準電圧をＥ１からＥ３に切り換えた時の電圧変化の時定数を決める積分回路を構成する。よってスイッチ回路ＳＷ３により誤差増幅器ＥＲＡ１の基準電圧が基準電圧Ｅ３へ切り換えられると、誤差増幅器ＥＲＡ１の基準電圧が徐々にＥ１からＥ３に変化する。誤差増幅器の基準電圧が徐々に下がると、ＤＣ−ＤＣコンバータは出力電圧値を下げようとするが、ＤＣ−ＤＣコンバータ１ｃが無負荷の時は、出力キャパシタＣ１により出力電圧設定値Ｖ１が維持され続けるので、ＮＭＯＳトランジスタＦＥＴ２のオンデューティが大きくなる。その結果、コイル電流ＩＬ１はＮＭＯＳトランジスタＦＥＴ２を介してチョークコイルＬ１に逆流を始めることで、第３実施形態と同様にして電力の回生動作が行われる。

そしてＤＣ−ＤＣコンバータの出力電圧ＶＯＵＴは、抵抗素子Ｒ０とコンデンサＣ０とにより定められる時定数の時間で、出力電圧設定値Ｖ１からＶ２へ急速に変更される。出力電圧の変更動作が完了すると変更信号ＣＨＧはローレベルにされ、ＤＣ−ＤＣコンバータ１ｃは通常の動作モードに戻り、出力電圧設定値Ｖ２を出力するようにレギュレート動作を行う。

以上詳細に説明したとおり、第４実施形態に係る制御回路１１ｃによれば、ＮＭＯＳトランジスタＦＥＴ２を使用してＤＣ−ＤＣコンバータ１ｂの出力電圧を昇圧して入力側に回生しながら、出力電圧ＶＯＵＴの値を決められた時間で変更することが可能となる。そしてＤＣ−ＤＣコンバータ１ｃの出力電圧変更時の出力電圧ＶＯＵＴの傾きは、ＤＣ−ＤＣコンバータ１ｂの負荷に依存せず、誤差増幅器ＥＲＡ１に接続される積分回路の時定数で決めることができる。これにより、出力電圧の変更時に、チョークコイルＬ１に蓄積されるエネルギーの総量の限界を超えるような電力を回生させる場合においても、電力の回生が徐々に行われるため、チョークコイルＬ１の磁気飽和に伴って流れる過大電流がＮＭＯＳトランジスタＦＥＴ２やその他の構成部品を損傷させることを防止でき、またチョークコイルＬ１自体の特性劣化を防止することができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。第１実施形態の比較器ＣＯＭＰ３において、出力電圧を監視して基準電圧Ｅ２と比較するとしたがこの形態に限られず、電流を監視する形態としてもよい。例えば増幅器ＡＭＰ１の出力が反転入力端子に接続され、基準電圧Ｅ２が非反転入力端子に接続され、出力が論理積ゲート回路ＡＮＤ２に入力されるような比較器を備える形態としてもよいことはいうまでもない。

また本実施形態における制御部４０、４０ｂ、４０ｃでは、逆流検知部である比較器ＣＯＭＰ２からＮＭＯＳトランジスタＦＥＴ２への逆流検知信号ＢＵＤの信号伝達を停止する方法として、逆流検知信号ＢＵＤをマスクする方法が用いられているが、この形態に限られない。例えば、マスクする方法に代えて、比較器ＣＯＭＰ２の動作を停止して逆流検知信号ＢＵＤをローレベルに固定する方法等を用いても良いことはいうまでもない。

なお、ＮＭＯＳトランジスタＦＥＴ１は第１スイッチング素子の一例、ＮＭＯＳトランジスタＦＥＴ２は第２スイッチング素子の一例、チョークコイルＬ１は誘導素子の一例、 基準電圧Ｅ１は第１基準電圧設定部の一例、基準電圧Ｅ３は第２基準電圧設定部の一例、スイッチ回路ＳＷ２は第１スイッチ回路の一例、スイッチ回路ＳＷ３は第２スイッチ回路の一例、出力基準電圧ＯＥ２は基準負荷印加電圧の一例、出力電圧ＶＯＵＴは負荷印加電圧の一例である。

ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）誘導素子に電力を蓄積する際に導通する第１スイッチング素子と、誘導素子に蓄積された電力の負荷への放出期間に応じて、スイッチング制御されて導通する第２スイッチング素子とを制御するＤＣ−ＤＣコンバータ制御回路であって、
前記電力の負荷への放出と逆方向の電流を検知して逆流検知信号を出力する逆流検知部と、
前記逆流検知信号に応じて前記第２スイッチング素子を非導通状態とする回路であって、前記負荷に印加される負荷印加電圧の低下を指示する所定信号に応じて前記逆流検知信号を無視し、前記負荷印加電圧に応じて前記第２スイッチング素子を非導通状態とする制御部と、
を備えることを特徴とするＤＣ−ＤＣコンバータ制御回路。
（付記２）前記所定信号は電力供給停止信号であり、
前記負荷印加電圧が基準負荷印加電圧以下であることを検出する検出部を備え、
前記制御部は、前記電力供給停止信号に応じて前記第２スイッチング素子を導通状態とし、前記検出部の検出信号に応じて前記第２スイッチング素子を非導通状態とすることを特徴とする付記１に記載のＤＣ−ＤＣコンバータ制御回路。
（付記３）前記電力供給停止信号に応じてレギュレート動作を停止することを特徴とする付記２に記載のＤＣ−ＤＣコンバータ制御回路。
（付記４）前記制御部は、前記電力供給停止信号に応じて前記逆流検知信号をマスクすることを特徴とする付記２に記載のＤＣ−ＤＣコンバータ制御回路。
（付記５）前記基準負荷印加電圧は、負荷側に蓄積された電力の略半分が前記誘導素子に移動するときの出力電圧であることを特徴とする付記２に記載のＤＣ−ＤＣコンバータの制御回路。
（付記６）前記基準負荷印加電圧は、定常状態における前記負荷印加電圧の（１／√２）倍の電圧値であることを特徴とする付記２に記載のＤＣ−ＤＣコンバータの制御回路。
（付記７）前記所定信号は電力供給停止信号であり、
該電力供給停止信号に応じて電圧が時間と共に低下する参照電圧部と、
該参照電圧部の電圧を基準電圧とする誤差増幅器と
を備えることを特徴とする付記１に記載のＤＣ−ＤＣコンバータ制御回路。
（付記８）前記参照電圧部は、
キャパシタと、
前記電力供給停止信号に応じて電荷放電経路を形成する放電部とを備えることを特徴とする付記７に記載のＤＣ−ＤＣコンバータ制御回路。
（付記９）前記キャパシタは、ソフトスタート用のキャパシタであることを特徴とする付記８に記載のＤＣ−ＤＣコンバータの制御回路。
（付記１０）前記所定信号は変更信号であり、
該変更信号に応じて電圧が変更される参照電圧変更部と、
該参照電圧変更部の電圧を基準電圧とする誤差増幅器と
を備えることを特徴とする付記１に記載のＤＣ−ＤＣコンバータ制御回路。
（付記１１）前記制御部は、前記変更信号に応じて前記逆流検知信号をマスクすることを特徴とする付記１０に記載のＤＣ−ＤＣコンバータ制御回路。
（付記１２）前記参照電圧変更部は、
積分回路と、
該積分回路を介して前記誤差増幅器に接続される第１基準電圧設定部と、
該積分回路を介して前記誤差増幅器に接続される第２基準電圧設定部とを備え、
前記変更信号に応じて前記第１基準電圧設定部または第２基準電圧設定部が選択されることを特徴とする付記１０に記載のＤＣ−ＤＣコンバータ制御回路。
（付記１３）誘導素子に電力を蓄積する際に導通する第１電流径路と、誘導素子に蓄積された電力の負荷への放出期間に応じて導通する第２電流径路とを制御するＤＣ−ＤＣコンバータの制御方法であって、
前記電力の負荷への放出と逆方向の電流を検知して逆流検知信号を出力し、
前記逆流検知信号に応じて前記第２スイッチング素子を非導通状態とし、
前記負荷に印加される負荷印加電圧の低下を指示する所定信号に応じて前記逆流検知信号を無視して、前記負荷印加電圧に応じて前記第２スイッチング素子を非導通状態にすることを特徴とするＤＣ−ＤＣコンバータ制御方法。
（付記１４）前記所定信号は電力供給停止信号であり、
該電力供給停止信号に応じて前記第２スイッチング素子を導通状態とし、
前記負荷印加電圧が基準負荷印加電圧以下であることを検出することに応じて前記第２スイッチング素子を非導通状態とすることを特徴とする付記１３に記載のＤＣ−ＤＣコンバータ制御方法。
（付記１５）前記所定信号は電力供給停止信号であり、
該電力供給停止信号に応じて誤差増幅器の基準電圧が時間と共に低下することを特徴とする付記１３に記載のＤＣ−ＤＣコンバータ制御方法。
（付記１６）前記所定信号は変更信号であり、
該変更信号に応じて誤差増幅器の基準電圧が変更されることを特徴とする付記１３に記載のＤＣ−ＤＣコンバータ制御方法。

第１実施形態に係る電流制御型ＤＣ−ＤＣコンバータ１の回路図である。 ＤＣ−ＤＣコンバータ１の電力供給を停止させる時のタイミング図である。 第２実施形態に係る電圧制御型ＤＣ−ＤＣコンバータ１ａの回路図である。 第３実施形態に係る電流制御型ＤＣ−ＤＣコンバータ１ｂの回路図である。 第４実施形態に係る電流制御型ＤＣ−ＤＣコンバータ１ｃの回路図である。 従来の同期整流方式のＤＣ−ＤＣコンバータの回路図である。

符号の説明

１、１ａ、１ｂ、１ｃ ＤＣ−ＤＣコンバータ
１１、１１ａ、１１ｂ、１１ｃ 制御回路
１６ ＰＷＭ比較器
４０、４０ｂ、４０ｃ 制御部
４２ 参照電圧変更部
Ｃ１ 出力キャパシタ
ＣＯＭＰ１乃至ＣＯＭＰ３ 比較器
ＦＥＴ１、ＦＥＴ２ ＮＭＯＳトランジスタ
ＦＦ フリップフロップ回路
Ｌ１ チョークコイル
ＳＴＰ 電力供給停止信号
ＢＵＤ 逆流検知信号
ＣＨＧ 変更信号
ＤＥＴ 検出信号

Claims (10)

1. 誘導素子に電力を蓄積する際に導通する第１スイッチング素子と、誘導素子に蓄積された電力の負荷への放出期間に応じて、スイッチング制御されて導通する第２スイッチング素子とを制御するＤＣ−ＤＣコンバータ制御回路であって、
   前記電力の負荷への放出と逆方向の電流を検知して逆流検知信号を出力する逆流検知部と、
   前記逆流検知信号に応じて前記第２スイッチング素子を非導通状態とする回路であって、前記負荷に印加される負荷印加電圧の低下を指示する所定信号に応じて前記逆流検知信号を無視し、前記負荷印加電圧に応じて前記第２スイッチング素子を非導通状態とする制御部と、
   を備えることを特徴とするＤＣ−ＤＣコンバータ制御回路。
2. 前記所定信号は電力供給停止信号であり、
   前記負荷印加電圧が基準負荷印加電圧以下であることを検出する検出部を備え、
   前記制御部は、前記電力供給停止信号に応じて前記第２スイッチング素子を導通状態とし、前記検出部の検出信号に応じて前記第２スイッチング素子を非導通状態とすることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ制御回路。
3. 前記電力供給停止信号に応じてレギュレート動作を停止することを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ制御回路。
4. 前記制御部は、前記電力供給停止信号に応じて前記逆流検知信号をマスクすることを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ制御回路。
5. 前記基準負荷印加電圧は、負荷側に蓄積された電力の略半分が前記誘導素子に移動するときの出力電圧であることを特徴とする請求項２に記載のＤＣ−ＤＣコンバータの制御回路。
6. 前記基準負荷印加電圧は、定常状態における前記負荷印加電圧の（１／√２）倍の電圧値であることを特徴とする請求項２に記載のＤＣ−ＤＣコンバータの制御回路。
7. 前記所定信号は電力供給停止信号であり、
   該電力供給停止信号に応じて電圧が時間と共に低下する参照電圧部と、
   該参照電圧部の電圧を基準電圧とする誤差増幅器と
   を備えることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ制御回路。
8. 前記参照電圧部は、
   キャパシタと、
   前記電力供給停止信号に応じて電荷放電経路を形成する放電部とを備えることを特徴とする請求項７に記載のＤＣ−ＤＣコンバータ制御回路。
9. 前記所定信号は変更信号であり、
   該変更信号に応じて電圧が変更される参照電圧変更部と、
   該参照電圧変更部の電圧を基準電圧とする誤差増幅器と
   を備えることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ制御回路。
10. 誘導素子に電力を蓄積する際に導通する第１電流径路と、誘導素子に蓄積された電力の負荷への放出期間に応じて導通する第２電流径路とを制御するＤＣ−ＤＣコンバータの制御方法であって、
    前記電力の負荷への放出と逆方向の電流を検知して逆流検知信号を出力し、
    前記逆流検知信号に応じて前記第２スイッチング素子を非導通状態とし、
    前記負荷に印加される負荷印加電圧の低下を指示する所定信号に応じて前記逆流検知信号を無視して、前記負荷印加電圧に応じて前記第２スイッチング素子を非導通状態にすることを特徴とするＤＣ−ＤＣコンバータ制御方法。

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