KR100893704B1 - 승강압형 ｄｃ-ｄｃ 컨버터, 승강압형 ｄｃ-ｄｃ 컨버터의제어 회로 및 승강압형 ｄｃ-ｄｃ 컨버터의 제어 방법 - Google Patents

승강압형 ｄｃ-ｄｃ 컨버터, 승강압형 ｄｃ-ｄｃ 컨버터의제어 회로 및 승강압형 ｄｃ-ｄｃ 컨버터의 제어 방법 Download PDF

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후지쯔 마이크로일렉트로닉스 가부시키가이샤
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Abstract

본 발명은 고효율화를 도모하는 것이 가능한 승강압형 DC-DC 컨버터의 제어 회로 및 제어 방법을 제공하는 것을 목적으로 한다.
스테이트(1)에서는, 쵸크 코일(L1)의 단자(Tx)는 입력 단자(Tin)에 접속되며, 단자(Ty)는 기준 전위에 접속된다. 스테이트(2)에서는, 단자(Tx)는 기준 전위에 접속되며, 단자(Ty)는 출력 단자(Tout)에 접속된다. 스테이트(3)에서는, 단자(Tx)는 입력 단자(Tin)에 접속되며, 단자(Ty)는 출력 단자(Tout)에 접속된다. 스테이트(1)(2)에 의해 제1 주기 동작(TO1)이 구성되며, 스테이트(1)(3)에 의해 제2 주기 동작(TO2)이 구성된다. 제2 주기 동작(TO2)이 행해지는 제2 주기(T2)는 제1 주기 동작(TO1)이 행해지는 제1 주기(T1)의 n배의 값이 된다. 제2 주기 동작(TO2)에서는, 스테이트(1)로부터 (3)으로 전환이 행해짐으로써 인덕터 전류(IL)의 증가 기울기가 둔화된다.

Description

승강압형 ＤＣ-ＤＣ 컨버터, 승강압형 ＤＣ-ＤＣ 컨버터의 제어 회로 및 승강압형 ＤＣ-ＤＣ 컨버터의 제어 방법{STEP-UP/STEP-DOWN TYPE DC-DC CONVERTER, AND CONTROL CIRCUIT AND CONTROL METHOD OF THE SAME}
도 1은 승강압형 DC-DC 컨버터(1)의 회로도.
도 2는 스테이트(1)의 상태를 도시하는 회로도.
도 3은 스테이트(2)의 상태를 도시하는 회로도.
도 4는 스테이트(3)의 상태를 도시하는 회로도.
도 5는 제1 실시형태의 상태 천이도.
도 6은 제1 실시형태에 있어서의 DC-DC 컨버터(1)의 파형도.
도 7은 종래의 회로 동작을 도시하는 파형도.
도 8은 제2 실시형태의 상태 천이도.
도 9는 제2 실시형태에 있어서의 DC-DC 컨버터(1)의 파형도.
도 10은 DC-DC 컨버터(1b)의 회로도.
도 11은 제3 실시형태에 있어서의 DC-DC 컨버터(1b)의 파형도.
도 12는 종래의 DC-DC 컨버터(100)의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1 : DC-DC 컨버터 11 : 제어 회로
CLK : 클록 신호 COMP1 : 전압 비교기
ERA : 오차 증폭기 Eout : 출력 신호
FET1, FET2, FET3, FET4 : 트랜지스터
IL : 인덕터 전류 Iout : 출력 전류
L1 : 쵸크 코일 OSC : 발진기
SC : 스테이터스 제어 회로 T : 기본 주기
T1, T1a : 제1 주기 T2 : 제2 주기
TO1, TO1a : 제1 주기 동작 TO2 : 제2 주기 동작
Tin : 입력 단자 Tout : 출력 단자
V1 : 출력 신호 Vin : 입력 전압
Vout : 출력 전압 Vs : 전류 센스 신호
관련 출원의 교차 참조
본 출원은, 2006년 6월 16일 출원된 일본 우선권 특허 출원 제2006-167677호 및 2007년 6월 7일 출원된 일본 특허 출원 제2007-151323호 각각으로부터 우선권의 이익에 기초하고 이들을 주장하며, 그 전체 내용이 여기서 참조용으로 사용되었다.
본 발명은 승강압형 DC-DC 컨버터, 승강압형 DC-DC 컨버터의 제어 회로 및 승강압형 DC-DC 컨버터의 제어 방법에 관한 것으로, 특히, 스위칭 소자의 평균 스위칭 주파수를 낮게 할 수 있어, 고효율화를 도모하는 것이 가능한 승강압형 DC-DC 컨버터에 관한 것이다.
승강압형의 DC-DC 컨버터는 스위칭 소자의 온·오프 동작에 의해, 전압 입력 단자, 전압 출력 단자, 기준 전위의 3개의 단자에 인덕터를 접속하며, 입력측으로부터 인덕터에 에너지를 축적하는 스테이트(1)와, 인덕터로부터 출력측으로 에너지를 방출하는 스테이트(2)를 소정의 주파수로 교대로 반복한다.
특허 문헌 1에 개시되어 있는 승강압형 DC-DC 컨버터에서는, 전압 입력 단자와 전압 출력 단자를 인덕터를 통해 접속하며, 에너지를 출력으로 공급하는 스테이트(3)를 더 구비한다. 그리고, 1 클록 사이클 내에 있어서, 스테이트(1)과 스테이트(3)의 전환, 혹은 스테이트(2)와 스테이트(3)의 전환을 행한다.
또한, 도 12에 나타내는 종래의 승압형 DC-DC 컨버터(100)에서는, 트랜지스터(FET101) 내지 트랜지스터(FET103)를 구비한다. DC-DC 컨버터(100)가 정지하고 있을 때에, 트랜지스터(FET103)를 오프 상태로 함으로써, 입력 전압(Vin)으로부터 부하(RL)로 흐르는 암전류를 방지한다.
또한, 상기의 관련 기술로서 특허 문헌 2 내지 7이 개시되어 있다.
[특허 문헌 1] 미국 특허 제6087816호 명세서
[특허 문헌 2] 미국 특허 제6275016호 명세서
[특허 문헌 3] 일본 특허 공개 제2005-192312호 공보
[특허 문헌 4] 일본 특허 공개 소 제55-68877호 공보
[특허 문헌 5] 미국 특허 제5402060호 명세서
[특허 문헌 6] 미국 특허 제4395675호 명세서
[특허 문헌 7] 일본 특허 공개 소 제56-141773호 공보
[특허 문헌 8] 일본 특허 공개 제2000-134943호 공보
최근의 전자기기의 소형·경량화의 요구에 따라, 인덕터의 소형화가 진행되고 있다. 그렇게 하면 인덕터 전류의 피크·투·피크 전류치를 억제할 필요가 있으므로, 스위칭 주파수가 상승하며, 그 결과 스위칭 손실이 증가하는 경향이 있다. 따라서, 스위칭 손실의 저감을 위해서는, 인덕터 전류의 피크·투·피크 전류치를 억제하면서 스위칭 주파수를 저하시킬 필요가 있다. 그러나, 특허 문헌 1에는 그와 같은 스위칭 주파수의 저감에 대해서는 기재가 없어, 스위칭 손실의 저감을 도모할 수 없으므로 문제가 된다.
또한, 도 12에 나타내는 종래의 승압형 DC-DC 컨버터(100)에서는, 정지 상태로부터 기동을 시작할 때, 트랜지스터(FET103)가 온 상태로 되면, 출력 콘덴서(C101)로의 충전 전류가 러시 전류(Ir)로 된다. 그러면 입력 전압(Vin)의 순저가 발생하여, 보호 회로가 동작하는 등의 오동작을 일으킬 우려가 있으므로 문제가 된다. 또한, 러시 전류(Ir)에 의해, 출력 전압(Vout)이 0(V)으로부터 급속하게 입력 전압(Vin)까지 상승하므로 출력 전압(Vout)을 제로로부터 미리 정해진 설정 전압까지 서서히 상승해 가는 소프트 스타트 제어를 행할 수 없다고 하는 문제가 있다. 또한, 러시 전류(Ir)에 의해, 회로를 구성하는 각 소자가 파괴될 우려가 있으므로 문제가 된다.
본 발명은 상기 배경기술의 과제의 적어도 하나를 해소하기 위해 이루어진 것으로, 인덕터 전류의 피크·투·피크 전류치를 억제하면서 스위칭 소자의 단위 시간에 있어서의 스위칭 횟수, 즉 평균 스위칭 주파수를 낮게 할 수 있어 고효율화를 도모하는 것이 가능한 승강압형 DC-DC 컨버터를 제공하는 것을 목적으로 한다. 또한, 두번째로 소프트 스타트 제어와 암전류의 방지의 양쪽을 실현하면서, 승압 동작을 행하는 것이 가능한 승강압형 DC-DC 컨버터를 제공하는 것을 목적으로 한다.
제1 스테이트는 제1 및 제2 스위칭 소자가 온 상태로 되는 스테이트이다. 이 경우, 인덕턴스 소자의 한쪽 단자는 전압 입력 단자에 접속되며, 다른쪽 단자는 기준 전위에 접속된다. 제1 스테이트에서는 전압 입력 단자측으로부터 에너지가 인덕턴스 소자에 축적되며, 인덕터 전류는 시간의 경과와 함께 급준한 일정한 기울기로 증가한다. 증가 기울기는 (입력 전압)/(인덕턴스치)로 결정된다.
제2 스테이트는 제1 및 제2 스위칭 소자가 오프 상태로 되는 스테이트이다. 이 경우, 인덕턴스 소자의 한쪽 단자는 기준 전위에 접속되며, 다른쪽 단자는 전압 출력 단자에 접속된다. 제2 스테이트에서는, 인덕턴스 소자로부터 에너지가 전압 출력 단자측으로 방출되며, 인덕터 전류는 시간의 경과와 함께 급준한 일정한 기울기로 감소한다. 감소 기울기는 -(출력 전압)/(인덕턴스치)로 결정된다.
제3 스테이트는 제1 스위칭 소자가 온 상태로 되며, 제2 스위칭 소자가 오프 상태로 되는 스테이트이다. 이 경우, 인덕턴스 소자의 한쪽 단자는 전압 입력 단자 에 접속되며, 다른쪽 단자는 전압 출력 단자에 접속된다. 제3 스테이트에 있어서, 입력 전압이 출력 전압보다도 높을 때에는, 전압 입력 단자측으로부터의 에너지가 인덕턴스 소자에 축적되는 동시에 전압 출력 단자측에도 공급되어 인덕터 전류는 시간의 경과와 함께 일정한 기울기로 증가한다. 반대로, 입력 전압이 출력 전압보다도 낮을 때는 인덕턴스 소자로부터 에너지가 전압 출력 단자측으로 방출되며, 인덕터 전류는 시간의 경과와 함께 일정한 기울기로 감소한다. 이 때, 제3 스테이트에 있어서의 인덕터 전류의 증가 기울기 또는 감소 기울기는 제1 및 제2 스테이트에 있어서의 증가 기울기 또는 감소 기울기보다도 작아진다. 또한, 입력 전압이 출력 전압과 접근하고 있을 때는 제3 스테이트에 있어서의 인덕터 전류의 증감의 기울기는 거의 제로가 된다. 그리고, 제1, 제2, 제3 스테이트를 실현하도록, 제1 및 제2 스위칭 소자의 도통 제어가 행해진다.
제1 주기 동작은 제2 스테이트를 포함하여 소정의 제1 주기로 행해지는 동작이다. 제1 주기 동작의 제2 스테이트에서는, 인덕터 전류는 급준한 일정한 기울기로 감소한다. 제2 주기 동작은 제1 스테이트 및 제3 스테이트를 포함하여 제1 주기보다도 큰 제2 주기로 행해지는 동작이다. 제2 주기 동작의 제1 스테이트에서는, 인덕터 전류는 급준한 일정한 기울기로 증가한다. 그리고, 제2 주기 동작의 제3 스테이트에서는 인덕터 전류는 제1 스테이트의 증가 기울기보다도 완만한 증가 기울기로 증가하거나, 또는 제2 스테이트의 감소 기울기보다도 완만한 감소 기울기로 감소한다. 그리고, 제1 주기 동작과 제2 주기 동작이 반복된다.
본 발명에서는, 제2 주기 동작에 있어서, 제1 스테이트로부터 제3 스테이트로 전환이 행해짐으로써 인덕터 전류의 증가 기울기가 둔화된다. 따라서, 인덕터의 피크·투·피크 전류치가 커지는 것을 방지할 수 있는 점으로부터, 제1 주기 동작의 제1 주기에 비해, 제2 주기 동작의 제2 주기를 크게 할 수 있다. 이에 따라, 제1 및 제2 스위칭 소자의 평균 스위칭 주파수를 낮게 할 수 있으므로, 스위치의 온/오프시에 발생하는 스위치 구동 손실이나, 온/오프 전환 시의 과도적인 상태에 있어서의 스위치의 도통 손실의 저감을 도모할 수 있다. 따라서, DC-DC 컨버터의 효율을 높이는 것이 가능해진다.
소프트 스타트 제어 회로는 시간과 함께 값이 상승 또는 하강하는 소프트 스타트 신호를 출력한다. 출력 전압을 제로로부터 설정 전압까지 서서히 올라가는 제어를 행하는 경우에는, 소프트 스타트 신호의 값을 상승시킨다. 또한, 출력 전압을 설정 전압으로부터 제로까지 서서히 내려가는 제어를 행하는 경우에는, 소프트 스타트 신호의 값을 하강시킨다. 오차 증폭기는 출력 전압의 설정 전압을 정하는 기준 전압과 소프트 스타트 신호 중 낮은 쪽과 출력 전압과의 오차 증폭을 행한다. 스위칭 제어 회로는 출력 전압과 입력 전압의 대소 관계에 따라, 제1 내지 제4 스위칭 소장의 제어를 전환한다. 또한, 스위칭 제어 회로는 오차 증폭기의 출력에 따라, 제1 내지 제4 스위칭 소자의 스위칭 듀티를 제어한다.
DC-DC 컨버터의 정지시를 설명한다. DC-DC 컨버터의 정지 시에 있어서는 제1 내지 제4 스위칭 소자는 모두 오프 상태로 유지된다. 여기서 전압 입력 단자로부터 전압 출력 단자로의 전류 경로 상에는 제1 스위칭 소자가 존재하지만, 제1 스위칭 소자의 보디 다이오드의 극성은 전압 입력 단자로부터 전압 출력 단자로 향해 역방 향이 된다. 따라서 제1 스위칭 소자에 의해, 전압 입력 단자로부터 전압 출력 단자에의 전류 경로가 차단된다. 이에 따라, DC-DC 컨버터의 정지 시에 전압 입력 단자로부터 전압 출력 단자로 흐르는 암전류의 발생을 방지할 수 있다. 또한, 암전류를 방지함으로써 DC-DC 컨버터의 정지 시에 있어서의 출력 전압을 0(V)으로 유지할 수 있다.
다음으로 DC-DC 컨버터의 동작 시에 있어서, 출력 전압이 입력 전압보다 낮은 기간을 설명한다. 상기 기간에 있어서는 제1 및 제3 스위칭 소자가 온 상태로 되는 제1 스테이트와, 제2 및 제4 스위칭 소자가 온 상태로 되는 제2 스테이트가 스위칭 제어 회로에 의해 교대로 전환된다. 이때 제1 내지 제4 스위칭 소자의 스위칭 듀티는 오차 증폭기의 출력에 따라 정해진다.
제1 스테이트에서는, 인덕턴스 소자의 제1 단자는 전압 입력 단자에 접속되며, 제2 단자는 기준 전위에 접속되므로, 전압 입력 단자측으로부터 에너지가 인덕턴스 소자에 축적된다. 또한, 제2 스테이트에서는, 인덕턴스 소자의 제1 단자는 기준 전위에 접속되며, 제2 단자는 전압 출력 단자에 접속되므로, 인덕턴스 소자로부터 에너지가 전압 출력 단자측으로 방출된다. 이와 같이 제1 스테이트와 제2 스테이트가 교대로 반복되므로, 승강압 동작이 행해진다. 그리고, 승강압 동작이 행해짐으로써 전압 입력 단자와 전압 출력 단자가 직접 도통하지 않으므로, 전압 입력 단자로부터 전압 출력 단자측으로 러시 전류가 흐르는 것이 방지된다. 따라서 출력 전압이 급속하게 입력 전압까지 상승하는 사태는 방지되므로, 소프트 스타트 신호의 상승 또는 하강에 따라 출력 전압을 서서히 상승 또는 하강시키는 소프트 스타 트 동작이 가능해진다.
또한, DC-DC 컨버터의 동작시에 있어서, 출력 전압이 입력 전압보다 높은 기간을 설명한다. 상기 기간에 있어서는, 스위칭 제어 회로는 제1 스위칭 소자를 온 상태로 유지하며 제2 스위칭 소자를 오프 상태로 유지한다. 또한, 스위칭 제어 회로는 제3 스위칭 소자와 제4 스위칭 소자를 교대로 온 상태로 전환한다. 따라서 제3 및 제4 스위칭 소자와 인턴덕스 소자에 의해 승압 컨버터가 형성된다. 또한, 제3 및 제4 스위칭 소자의 스위칭 듀티는 오차 증폭기의 출력에 따라 정해진다.
제3 스위칭 소자가 온 상태, 제4 스위칭 소자가 오프 상태가 되면, 인턴덕스 소자의 제1 단자는 전압 입력 단자에 접속되며, 제2 단자는 기준 전위에 접속되며, 전압 입력 단자측으로부터 에너지가 인턴덕스 소자에 누적된다. 또한, 제3 스위칭 소자가 오프 상태, 제4 스위칭 소자가 온 상태가 되면, 인턴덕스 소자의 제1 단자는 기준 전위에 접속되며, 제2 단자는 전압 출력 단자에 접속되고, 인턴덕스 소자로부터 에너지가 전압 출력 단자측으로 방출된다. 이와 같이, 제3 스위칭 소자와 제4 스위칭 소자가 교대로 온 상태로 되므로, 승압 동작이 행해진다. 그리고, 승강압 동작에서 승압 동작으로 전환됨으로써, 스위칭 동작이 행해지는 트랜지스터의 수를 제1 내지 제4 스위칭 소자의 4개로부터, 제3 및 제4 스위칭 소자의 2개로 감소할 수 있다. 따라서 스위칭 손실을 감소시키는 것이 가능해진다.
제1 내지 제4 스위칭 소자를 오프 상태로 하는 단계에서는, DC-DC 컨버터가 정지 상태가 된다. 이 때 제1 스위칭 소자에 의해 전압 입력 단자로부터 전압 출력 단자에의 전류 경로가 차단된다. 이에 따라, DC-DC 컨버터의 정지 시에 전압 입력 단자로부터 전압 출력 단자로 흐르는 암전류를 방지할 수 있다.
DC-DC 컨버터의 정지 상태에서, 시동 지령에 따라, 제1 스테이트와 제2 스테이트를 교대로 행하는 단계로 이행한다. 제1 스테이트에서는, 전압 입력 단자측으로부터 에너지가 인덕턴스 소자에 축적된다. 또한, 제2 스테이트에서는, 인덕턴스 소자로부터 에너지가 전압 출력 단자측으로 방출된다. 이와 같이, 제1 스테이트와 제2 스테이트가 교대로 반복됨으로써, 승강압 동작이 행해지므로 전압 입력 단자와 전압 출력 단자가 직접 도통하지 않고, 전압 입력 단자로부터 전압 출력 단자측으로 러시 전류가 흐르는 것이 방지된다. 따라서, 소프트 스타트 동작이 가능해진다.
출력 전압이 입력 전압보다 높게 되는 것에 따라, 제1 스위칭 소자를 온 상태로 유지하고 제2 스위칭 소자를 오프 상태로 유지하는 동시에, 오차 증폭기의 출력에 따라 제3 스위칭 소자와 제4 스위칭 소자를 교대로 온 상태로 하는 단계로 이행한다. 상기 단계에서는, 제3 및 제4 스위칭 소자와 인턴덕스 소자에 의해 승압 컨버터가 형성되어 승압 동작이 행해진다. 그리고, 승강압 동작으로부터 승압 동작으로 전환함으로써 스위칭 동작이 행해지는 트랜지스터의 수를, 제1 내지 제4 스위칭 소자의 4개로부터 제3 및 제4 스위칭 소자 2개로 감소할 수 있다. 따라서, 스위칭 손실을 감소시킬 수 있다.
이상으로 본 발명에 있어서의 승강압형 DC-DC 컨버터의 제어 회로, 승강압형 DC-DC 컨버터의 제어 방법 및 승강압형 DC-DC 컨버터에서는, DC-DC 컨버터의 정지 시에는 암전류를 방지할 수 있다. 또한, DC-DC 컨버터의 동작 시에 있어서 출력 전압이 입력 전압보다 낮을 기간에는, 승강압 동작이 행해짐으로써 러시 전류의 발생 방지 및 소프트 스타트 동작이 가능해진다. 또한, DC-DC 컨버터의 동작 시에 있어서 출력 전압이 입력 전압보다 높은 기간에는, 승압 동작이 행해짐으로써, 스위칭 손실을 감소시키는 것이 가능해진다. 이에 따라 소프트 스타트 제어와 암전류의 방지와의 양쪽을 실현하면서, 승압 동작을 행하는 것이 가능한 승강압형 DC-DC 컨버터를 구성하는 것이 가능하다.
이하, 본 발명에 대해 진술한다. 도 1은 본 발명에 따른 승강압형 DC-DC 컨버터(1)의 회로도이다. 이 DC-DC 컨버터는 소위 H 브릿지형 스위칭 레귤레이터의 구성을 갖고 있으며, 쵸크 코일(L1), 트랜지스터(FET1, FET2, FET3, FET4), 출력 콘덴서(C1) 및 제어 회로(11)를 구비한다. 트랜지스터(FET1)의 드레인 단자에는 입력 단자(Tin)가 접속되어, 입력 전압(Vin)이 입력된다. 트랜지스터(FET1)의 소스 단자는 쵸크 코일(L1)의 단자(Tx) 및 트랜지스터(FET2)의 드레인 단자에 접속된다. 트랜지스터(FET2)의 소스 단자는 기준 전위에 접속된다. 트랜지스터(FET1, FET2)의 게이트 단자는 제어 회로(11)의 출력 단자(DH1, DL1)에 각각 접속되어 있다.
트랜지스터(FET4)의 드레인 단자는 출력 단자(Tout)에 접속되어 있어, 입력 전압(Vin)이 승압 또는 강압되어 출력 전압(Vout)으로서 출력된다. 출력 단자(Tout)에는 쵸크 코일(L1)을 통해 공급되는 전력을 축적해 두기 위해, 기준 전위 사이에 출력 콘덴서(C1)가 접속되어 있다. 또한, 출력 단자(Tout)는 제어 회로(11)의 입력 단자(FB)에 접속된다. 트랜지스터(FET4)의 소스 단자는 쵸크 코일(L1)의 단자(Ty) 및 트랜지스터(FET3)의 드레인 단자에 접속된다. 트랜지스터(FET3)의 소스 단자는 기준 전위에 접속된다. 트랜지스터(FET3, FET4)의 게이트 단자는 제어 회로(11)의 출력 단자(DH2, DL2)에 각각 접속되어 있다. 또한, 입력 전압(Vin)이 전원 전압(Vcc)으로서 제어 회로(11)에 공급된다.
제어 회로(11)의 구성을 설명한다. 쵸크 코일(L1)에 흐르는 인덕터 전류(IL)를 검출한 전류 센스 신호(Vs)가 입력 단자(CS)에 입력된다. 입력 단자(FB)는 저항소자(R2)를 통해 기준 전위에 접속되어 있는 저항 소자(R1)의 일 단자에 접속되어 있다. 오차 증폭기(ERA)의 반전 입력 단자에는 저항 소자(R1와 R2)의 접속점이 접속된다. 또한, 오차 증폭기(ERA)의 비반전 입력 단자에는, 기준 전압(e1)이 인가된다. 오차 증폭기(ERA)로부터는 출력 신호(Eout)가 출력된다. 전압 비교기(COMP1)의 비반전 입력 단자에는 오차 증폭기(ERA)의 출력 단자가 접속되어, 출력 신호(Eout)가 입력된다. 또한, 전압 비교기(COMP1)의 반전 입력 단자에는 입력 단자(CS)가 접속되어, 전류 센스 신호(Vs)가 입력된다. 전압 비교기(COMP1)로부터는, 출력 신호(V1)가 출력된다. 또한, 발진기(OSC)로부터는 클록 신호(CLK)가 출력된다. 전압 비교기(COMP1)의 출력 단자 및 발진기(OSC)의 출력 단자는 스테이터스 제어 회로(SC)에 접속된다. 스테이터스 제어 회로(SC)의 출력 단자(Q1 및 Q2)가 출력 단자(DH1 및 DH2)에 접속되는 동안에, 출력 단자(*Q1 및 *Q2)가 출력 단자(DL1 및 DL2)에 접속된다. 출력 단자(Q1, *Q1, Q2, *Q2)로부터는, 각각, 제어 신호(VQ1, *VQ1, VQ2, *VQ2)가 출력된다. 스테이터스 제어 회로(SC)는 클록 신호(CLK)와 출력 신호(V1)에 따라, 제어 신호(VQ1, *VQ1, VQ2, *VQ2)를 제어한다.
DC-DC 컨버터(1)의 동작을 설명한다. DC-DC 컨버터(1)에서는 도 2, 도 3, 도 4에 나타낸 바와 같이, 트랜지스터(FET1, FET2, FET3, FET4)의 온·오프 상태의 조 합에 따라, 스테이트(1), (2), (3)의 상태가 된다.
제어 신호(VQ1 및 VQ2)가 하이 레벨, 제어 신호(*VQ1 및 *VQ2)가 로우 레벨일 때는, 트랜지스터(FET1 및 FET3)가 온, 트랜지스터(FET2 및 FET4)가 오프 상태로 된다. 따라서 도 2에 도시한 바와 같이, 쵸크 코일(L1)의 단자(Tx)는 입력 단자(Tin)에 접속되며, 단자(Ty)는 기준 전위에 접속되고, 스테이트(1)가 된다. 스테이트(1)에서는, 입력 단자(Tin)측으로부터 에너지가 쵸크 코일(L1)로 축적되며, 인덕터 전류(IL)는 시간의 경과와 함께 급준한 일정한 기울기로 증가한다. 이 때 증가 기울기는 쵸크 코일(L1)의 인덕턴스치를 L로 하면, (Vin/L)로 결정되는 값이 된다.
제어 신호(*VQ1 및 *VQ2)가 하이 레벨, 제어 신호(VQ1 및 VQ2)가 로우 레벨일 때는, 트랜지스터(FET1 및 FET3)가 오프, 트랜지스터(FET2 및 FET4)가 온 상태로 된다. 따라서 도 3에 도시한 바와 같이, 쵸크 코일(L1)의 단자(Tx)는 기준 전위에 접속되며, 단자(Ty)는 출력 단자(Tout)에 접속되고, 스테이트(2)가 된다. 스테이트(2)에서는, 쵸크 코일(L1)로부터 에너지가 출력 단자(Tout)측으로 방출되며 인덕터 전류(IL)는 시간의 경과와 함께 급준한 일정한 기울기로 감소한다. 이 때 감소 기울기는 -(Vout/L)로 결정되는 값이 된다.
제어 신호(VQL 및 *VQ2)가 하이 레벨, 제어 신호(*VQ1 및 VQ2)가 로우 레벨일 때는, 트랜지스터(FET1 및 FET4)가 온, 트랜지스터(FET2 및 FET3)가 오프 상태로 된다. 따라서 도 4에 도시한 바와 같이, 쵸크 코일(L1)의 단자(Tx)는 입력 단자(Tin)에 접속되고, 단자(Ty)는 출력 단자(Tout)에 접속되어, 스테이트(3)으로 된 다. 스테이트(3)에 있어서, 입력 전압(Vin)이 출력 전압(Vout)보다도 높을 때는, 입력 단자(Tin)측부터의 에너지가 쵸크 코일(L1)에 축적되는 동시에 출력 단자(Tout)측에도 공급되어, 인덕터 전류(IL)는 시간의 경과와 함께 일정한 기울기로 증가한다. 반대로, 입력 전압(Vin)이 출력 전압(Vout)보다도 낮을 때는, 쵸크 코일(L1)로부터 에너지가 출력 단자(Tout)측으로 방출되어, 인덕터 전류(IL)는 시간의 경과와 함께 일정한 기울기로 감소한다. 이 때, 스테이트(3)에 있어서의 인덕터 전류(IL)의 증가 기울기 또는 감소 기울기는 스테이트(1)의 증가 기울기 또는 스테이트(2)의 감소 기울기보다도 작아진다. 또한, 입력 전압(Vin)이 출력 전압(Vout)에 접근하고 있을 때는, 스테이트(3)에 있어서의 인덕터 전류(IL)의 기울기는 거의 제로가 된다.
제1 실시형태에 있어서의 DC-DC 컨버터(1)의 동작을 도 5 및 도 6을 이용하여 설명한다. 제1 실시형태에서는, 도 5의 상태 천이도에 도시한 바와 같이, 스테이트(1) 및 스테이트(2)에 의해 제1 주기 동작(TO1)이 구성되며, 스테이트(1) 및 스테이트(3)에 의해 제2 주기 동작(TO2)이 구성된다. 그리고, 스테이트(1)⇒(2)⇒(1)⇒(3)⇒(1)…의 순서로 스테이트가 천이됨으로써, 제1 주기 동작(TO1)과 제2 주기 동작(TO2)이 교대로 반복된다.
제1 실시형태에 있어서의 DC-DC 컨버터(1)의 동작을 도 6의 파형도를 이용하여 설명한다. 클록 신호(CLK)는 기본 주기(T)의 클록 펄스로 이루어지는 신호이다. 또한, 출력 전류(Iout)는 인덕터 전류(IL)의 평균치이다. 여기서, 제1 주기 동작(TO1)이 행해지는 주기를 제1 주기(T1)로 하며, 제2 주기 동작(TO2)이 행해지는 주기를 제2 주기(T2)로 한다. 제1 주기(T1)는 클록 신호(CLK)의 기본 주기(T)와 동일하게 되며, 제2 주기(T2)는 제1 주기(T1)의 n배의 값이 된다. 여기서 n의 값은 2 이상의 자연수이며, 예컨대 부하의 변동이나, 입력 전압(Vin)과 출력 전압(Vout)의 관계에 따라, 소정값으로 정해진다. 본 실시형태에서는, n= 4의 경우를 설명한다. 또한, 본 실시형태에서는, 입력 전압(Vin)이 출력 전압(Vout)과 거의 동일한 값으로 접근하고 있어, 스테이트(3)에 있어서의 전류 센스 신호(Vs)의 기울기가 거의 제로 인 경우의 동작을 설명한다.
제1 주기 동작(TO1)을 설명한다. 시각 t1(도 6)에 있어서, 클록 신호(CLK)의 클록 펄스의 수직 상승 엣지에 따라, 스테이터스 제어 회로(SC)는 제어 신호(VQ2)를 하이 레벨로 천이시키고, 제어 신호(*VQ2)를 로우 레벨로 천이시킨다. 따라서 스테이트(1)가 설정되어, 제1 주기 동작(TO1)이 시작된다. 스테이트(1)에서는 쵸크 코일(L1)이 출력측으로부터 차단된 상태로 입력측으로부터 에너지를 수취하기 위해, 전류 센스 신호(Vs)는 급준한 기울기로 증가한다.
시각 t2에 있어서, 전류 센스 신호(Vs)가 출력 신호(Eout)에 도달하면, 전압 비교기(C0MP1)의 출력 신호(V1)가 로우 레벨로부터 하이 레벨로 천이한다. 스테이터스 제어 회로(SC)는 하이 레벨의 출력 신호(V1)가 입력되는 것에 따라, 제어 신호(VQ1 및 VQ2)를 로우 레벨로 천이시키고, 제어 신호(*VQ1 및 *VQ2)를 하이 레벨로 천이시킨다. 따라서 스테이트(1)로부터 스테이트(2)로 전환한다. 스테이트(2)에서는 쵸크 코일(L1)이 입력측으로부터 차단되는 동시에 출력측으로 접속되기 위해, 전류 센스 신호(Vs)는 급준한 기울기로 감소한다. 그리고, 다음 클록 신호(CLK)가 입력될 때까지, 스테이트(2)가 유지된다.
다음으로, 제2 주기 동작(TO2)을 설명한다. 시각 t3에 있어서, 클록 신호(CLK)의 클록 펄스의 수직 상승 엣지에 따라, 스테이터스 제어 회로(SC)는 제어 신호(VQ1 및 VQ2)를 하이 레벨로 천이시키고, 제어 신호(*VQ1 및 *VQ2)를 로우 레벨로 천이시킨다. 따라서 스테이트(2)로부터 스테이트(1)로 전환한다. 이에 따라, 제1 주기 동작(TO1)이 종료하고, 제2 주기 동작(TO2)이 시작된다. 스테이트(1)에서는, 전류 센스 신호(Vs)는 급준한 기울기로 증가한다.
시각 t4에 있어서, 전류 센스 신호(Vs)가 출력 신호(Eout)에 도달하면, 전압 비교기(COMP1)의 출력 신호(V1)가 로우 레벨로부터 하이 레벨로 천이한다. 스테이터스 제어 회로(SC)는 하이 레벨의 출력 신호(V1)가 입력되는 것에 따라, 제어 신호(VQ2)를 로우 레벨로 천이시키고, 제어 신호(*VQ2)를 하이 레벨로 천이시킨다. 따라서 스테이트(1)로부터 스테이트(3)로 전환한다.
그리고, 제2 주기(T2)가 경과할 때까지 스테이트(3)가 유지된다. 스테이트(3)에 있어서는, 입력 전압(Vin)이 출력 전압(Vout)에 접근하고 있으므로, 도 6에 도시한 바와 같이, 전류 센스 신호(Vs)의 기울기는 거의 제로이다. 따라서 전류 센스 신호(Vs)는 시각 t4에 있어서의 값을 거의 일정하게 유지한다. 이렇게 해서, 스테이트(3)의 기간 동안은 쵸크 코일(L1)에서 거의 극대의 전류가 유지된다.
시각 t8에 있어서, 제2 주기(T2)가 종료한다. 그리고, 클록 신호(CLK)의 수직 상승 엣지에 따라, 스테이터스 제어 회로(SC)는 제어 신호(VQ2)를 하이 레벨로 천이시키고, 제어 신호(*VQ2)를 로우 레벨로 천이시킨다. 따라서 스테이트(3)로부 터 스테이트(1)로 전환한다. 이에 따라, 제2 주기 동작(TO2)이 종료하여, 제1 주기 동작(TO1)이 시작된다.
제1 주기 동작(TO1)의 스테이트(1)에서는, 전류 센스 신호(Vs)는 급준한 기울기로 증가한다. 여기서, 직전의 제2 주기(T2)에 있어서의 스테이트(3)의 기간 동안에 있어서는 극대의 전류 센스 신호(Vs)가 유지되고 있다. 따라서, 시각 t8의 시점에서 전류 센스 신호(Vs)는 출력 신호(Eout)에 도달하고 있으므로, 최소 온 펄스 기간 경과 후의 시각 t9에 있어서, 스테이트(1)로부터 (2)로 이행한다.
이와 같이, 스테이트(1)⇒(2)⇒(1)⇒(3)⇒(1)…의 순서로, 각 스테이트가 반복됨으로써, 제1 주기 동작(TO1)과 제2 주기 동작(TO2)이 교대로 반복된다. 그리고, 도 6의 사선부에서 도시하는 영역에 있어서, 에너지가 출력 단자(Tout)측으로 공급됨으로써, 부하에 출력 전류(Iout)가 공급된다.
또한, 단위 시간 당 스위칭 횟수에 대해, 도 6을 이용하여 설명한다. 여기서, 본 실시형태에 있어서 스위칭이란 트랜지스터(FET1, FET2, FET3, FET4)가 오프⇒ 온⇒ 오프의 상태로 되는 횟수, 또는 온⇒ 오프⇒ 온의 상태로 되는 횟수라고 정의한다. 따라서, 한 번의 스위칭에 있어서, 2회의 도통 상태의 천이가 존재한다. 제1 실시형태에 따른 도 6의 동작에서는, 트랜지스터(FET1 및 FET2)는 제1 주기(T1)와 제2 주기(T2)를 맞춘 주기(=(n+ 1)× T)에 있어서, 스위칭이 한 번 행해진다. 따라서, 트랜지스터(FET1 및 FET2)의 단위 시간 당 스위칭 횟수(SC1)는 하기식으로 나타낸다.
SC1= 1/((n+ 1)× T)(회/sec) …식(1)
동일하게 하여, 트랜지스터(FET3 및 FET4)는 제1 주기(T1)와 제2 주기(T2)를 맞춘 주기(=(n+ 1)× T)에 있어서, 스위칭이 2회 행해진다. 따라서 트랜지스터(FET3 및 FET4)의 단위 시간 당 스위칭 횟수(SC2)는 하기식으로 나타낸다.
SC2= 2/((n+ 1)× T)(회/sec) …식(2)
그렇게 하면, 트랜지스터 하나 당 평균 스위칭 횟수(ASC)는 하기식으로 된다.
ASC= 1.5/((n+ 1)× T)(회/sec) …식(3)
한편, 종래의 회로 동작의 일례를 도 7에 도시한다. 종래의 회로 동작에서는 트랜지스터(FET1, FET2, FET3, FET4)는 두 종류의 주기가 아닌, 전부 동일한 기본 주기(T)에서 동작한다. 따라서, 클록 신호(CLK)의 복수의 클록 사이클에 걸쳐 제어되지 않는다. 이 경우, 트랜지스터(FET1, FET2, FET3, FET4)는 2주기(= 2× T)에 한 번 스위칭이 행해진다. 따라서, 트랜지스터(FET1, FET2, FET3, FET4)의 단위 시간 당 스위칭 횟수(PSC)는 하기식으로 나타낸다.
PSC= 1/(2× T)(회/sec) …식(4)
그렇게 하면, 식(3), (4)에서, n≥ 3일 때에, 종래의 스위칭 횟수(PSC)에 비해, 제1 실시형태의 평균 스위칭 횟수(ASC)가 적어지는 것을 알 수 있다.
이상 상세하게 설명한 대로, 제1 실시형태에 따른 DC-DC 컨버터(1)에서는, 제2 주기 동작(TO2)에 있어서, 스테이트(1)로부터 스테이트(3)로 전환이 행해짐으로써 인덕터 전류(IL)의 증가 기울기가 둔화된다. 따라서, 제2 주기 동작(TO2)의 제2 주기(T2)의 크기에 관계없이, 인덕터 전류(IL)의 피크·투·피크 전류치가 커지는 것을 방지할 수 있는 점으로부터, 제1 주기 동작(TO1)의 제1 주기(T1)에 비해, 제2 주기 동작(TO2)의 제2 주기(T2)를 크게할 수 있다. 여기서, 제1 주기(T1)는 클록 신호(CLK)의 1 클록 사이클이라고 되어 있으므로, 제1 주기(T1)보다도 제2 주기(T2)를 크게함으로써 클록 신호(CLK)의 복수의 클록 사이클에 걸쳐 제어하여, 멀티 클록 제어를 하는 것이 가능해진다. 이에 따라, 트랜지스터(FET1, FET2, FET3, FET4)의 평균 스위칭 주파수를 낮게 할 수 있으므로, 스위치의 온/오프 시에 발생하는 스위치 구동 손실이나, 온/오프 전환 시의 과도적인 상태에 있어서의 스위치의 도통 손실의 저감을 도모할 수 있다. 따라서, DC-DC 컨버터의 효율을 높이는 것이 가능해진다.
제2 실시형태에 있어서의 DC-DC 컨버터(1)의 동작을 도 8 및 도 9를 이용하여 설명한다. 제2 실시형태는 제1 실시형태의 제1 주기 동작(TO1) 대신에, 제1 주기 동작(TO1a)을 이용하는 형태이다. 도 8의 상태 천이도에 도시한 바와 같이, 스테이트(2)에 의해 제1 주기 동작(TO1a)이 구성되며, 스테이트(1) 및 스테이트(3)에 의해 제2 주기 동작(TO2)이 구성된다. 그리고, 스테이트(1)⇒(3)⇒(2)⇒(1)…의 순서로 스테이트가 천이됨으로써, 제1 주기 동작(TO1a)과 제2 주기 동작(TO2)이 교대로 반복된다.
제2 실시형태에 있어서의 DC-DC 컨버터(1)의 동작을 도 9의 파형도를 이용하여 설명한다. 여기서, 제1 주기 동작(TO1a)이 행해지는 주기를 제1 주기(T1a)로 한다. 제1 주기(T1a)는 클록 신호(CLK)의 기본 주기(T)와 동일하게 된다. 또한, 그 외의 구성에 대해서는 제1 실시형태와 동일하므로, 여기서는 상세한 설명은 생략한 다.
제1 주기 동작(TO1a)을 설명한다. 시각 t11에 있어서, 클록 신호(CLK)의 클록 펄스의 수직 상승 엣지에 따라, 스테이터스 제어 회로(SC)는 제어 신호(VQ1)를 로우 레벨로 천이시키고, 제어 신호(*VQ1)를 하이 레벨로 천이시킨다. 따라서 스테이트(2)가 설정되며, 제1 주기 동작(TO1a)이 시작된다. 스테이트(2)에서는, 전류 센스 신호(Vs)는 급준한 기울기로 감소한다. 그리고, 다음 클록 신호(CLK)가 입력될 때까지, 스테이트(2)가 유지된다. 이에 따라 제1 주기(Tla)에서는, 스테이트(2)의 기간이 소정의 기본 주기(T)에 고정된다.
다음으로, 제2 주기 동작(TO2)을 설명한다. 시각 t13에 있어서, 클록 신호(CLK)의 클록 펄스의 수직 상승 엣지에 따라, 스테이터스 제어 회로(SC)는 제어 신호(VQ1 및 VQ2)를 하이 레벨로 천이시키고, 제어 신호(*VQ1 및 *VQ2)를 로우 레벨로 천이시킨다. 따라서 스테이트(2)로부터 스테이트(1)로 전환한다. 이에 따라, 제1 주기 동작(TO1a)이 종료하며, 제2 주기 동작(TO2)이 시작된다. 스테이트(1)에서는 전류 센스 신호(Vs)는 급준한 기울기로 증가한다.
시각 t14에 있어서, 전류 센스 신호(Vs)가 출력 신호(Eout)에 도달하면, 스테이터스 제어 회로(SC)는 하이 레벨의 출력 신호(V1)가 입력되는 것에 따라, 제어 신호(VQ2)를 로우 레벨로 천이시키고, 제어 신호(*VQ2)를 하이 레벨로 천이시킨다. 따라서 스테이트(1)로부터 스테이트(3)로 전환한다. 그리고, 제2 주기(T2)가 경과할 때까지 스테이트(3)가 유지된다. 스테이트(3)에 있어서는, 입력 전압(Vin)이 출력 전압(Vout)에 접근하고 있으므로, 도 9에 도시한 바와 같이, 전류 센스 신 호(Vs)의 기울기는 거의 제로이다.
시각 t18에 있어서, 제2 주기(T2)가 종료한다. 그리고, 클록 신호(CLK)의 수직 상승 엣지에 따라, 스테이터스 제어 회로(SC)는 제어 신호(VQ1)를 로우 레벨로 천이시키고, 제어 신호(*VQ1)를 하이 레벨로 천이시킨다. 따라서 스테이트(3)로부터 스테이트(2)로 전환한다. 이에 따라, 제2 주기 동작(TO2)이 종료하며, 제1 주기 동작(TO1a)이 시작된다.
이와 같이, 스테이트(2)⇒(1)⇒(3)⇒(2)…의 순서로, 각 스테이트가 반복됨으로써, 제1 주기 동작(TO1a)과 제2 주기 동작(TO2)이 교대로 반복된다. 그리고, 도 9의 사선부로 도시하는 영역에 있어서, 에너지가 출력 단자(Tout)측으로 공급됨으로써, 부하에 출력 전류(Iout)를 공급할 수 있다.
또한, 단위 시간 당 스위칭 횟수에 대해, 도 9를 이용하여 설명한다. 제2 실시형태에 따른 도 9의 동작에서는, 트랜지스터(FET1, FET2, FET3, FET4)는 제1 주기(T1)와 제2 주기(T2)를 맞춘 주기(=(n+ 1)× T)에 있어서, 스위칭이 한 번 행해진다. 따라서 트랜지스터(FET1, FET2, FET3, FET4)의 단위 시간 당 스위칭 횟수(SCa)는 하기식으로 나타낸다.
SCa= 1/((n+ 1)× T)(회/sec) …식(5)
그렇게 하면, 식(3), (5)에서, n≥ 2일 때에, 종래의 스위칭 횟수(PSC)에 비해, 스위칭 횟수(SCa)가 적어지는 것을 알 수 있다.
이상 상세하게 설명한 대로, 제2 실시형태에 따른 DC-DC 컨버터(1)에서는, 제1 주기 동작(TO1a)은 스테이트(2)에 의해서만 구성되며, 기본 주기(T)의 동안에 는 스테이트(2)의 상태가 유지된다. 또한, 제2 주기 동작(TO2)은 스테이트(1)로부터스테이트(3)로 전환이 행해짐으로써 인덕터 전류(IL)의 증가 기울기가 둔화된다. 이에 따라, 인덕터 전류(IL)의 피크·투·피크 전류치가 커지는 것을 방지하면서, FET3 및 FET4의 스위칭 횟수를 더욱 감소하는 것이 가능해진다. 따라서, DC-DC 컨버터의 효율을 높이는 것이 가능해진다.
제3 실시형태에 있어서의 DC-DC 컨버터(1b)의 동작을 도 10 및 도 11을 이용하여 설명한다. 도 10에, 제3 실시형태에 따른 DC-DC 컨버터(1b)의 회로도를 나타낸다. DC-DC 컨버터(1b)는, 예컨대 H브릿지형 스위칭 레귤레이터의 구성을 갖고 있으며, P형 트랜지스터(FET1b 및 FET4b), N형 트랜지스터(FET2b 및 FET3b)를 구비한다. 트랜지스터(FET1b 내지 FET4b)는, 각각 보디 다이오드(BD1 내지 BD4)를 구비한다. 보디 다이오드(BD1)는 단자(Tx)로부터 입력 단자(Tin)의 방향을 순방향으로 하며, 보디 다이오드(BD2)는 기준 전위로부터 단자(Tx)의 방향을 순방향으로 하고, 보디 다이오드(BD3)는 기준 전위로부터 단자(Ty)의 방향을 순방향으로 하며, 보디 다이오드(BD4)는 단자(Ty)로부터 출력 단자(Tout)의 방향을 순방향으로 한다. 또한, 부하(RL)의 일단이 출력 단자(Tout)에 접속되며, 타단이 기준 전위로 접속된다.
제어 회로(11b)는 제어 소자(R1 및 R2), 소프트 스타트 제어 회로(SS), 오차 증폭기(ERA2), 스위칭 제어 회로(12)를 구비한다. 소프트 스타트 제어 회로(SS)에는 입력 단자(TS)를 통해 동작 제어 신호(CNT)가 입력되며, 소프트 스타트 신호(VCS)가 출력된다. 오차 증폭기(ERA2)의 반전 입력 단자에는, 저항 소자(R1과 R2)의 접촉점이 접속되며 분압 전압(VN1)이 입력된다. 또한, 오차 증폭기(ERA2)의 제1 비반전 입력 단자에는 기준 전위(e1b)가 입력되며, 제2 비반전 입력 단자에는 소프트 스타트 신호(VCS)가 입력된다. 오차 증폭기(ERA2)는 기준 전위(e1b)와 소프트 스타트 신호(VCS) 중 작은 쪽과, 분압 전압(VN1)과 오차 증폭을 행하여 출력 신호(Eout2)를 출력한다.
스위칭 제어 회로(12)는 PWM 제어 회로(PWM1), 전압 비교기(COMP2), 인버터(INV1), 앤드 회로(AND1)를 구비한다. 전압 비교기(COMP2)의 반전 입력 단자에는 출력 전압(Vout)이 입력되며, 비반전 입력 단자에는 입력 단자(TI)를 통해 입력 전압(Vin)이 입력된다. 그리고, 전압 비교기(COMP2)로부터 출력되는 출력 신호(V2)는, 앤드 회로(AND1)에 입력된다. 또한, PMW 제어 회로(PMW1)에는 출력 신호(Eout2)가 입력된다. PMW 제어 회로(PMW1)로부터 출력되는 제어 신호(VQ1b)는 출력 단자(D2)를 통해 트랜지스터(FET3b 및 FET4b)의 게이트 단자에 입력되는 동시에, 인버터(INV1)로 반전되어 앤드 회로(AND1)에 입력된다. 앤드 회로(AND1)로부터 출력되는 제어 신호(VQ2b)는 출력 단자(D1)를 통해 트랜지스터(FET1b 및 FET2b)의 게이트 단자로 입력된다. 또한, 그 외의 구성은 제1 실시형태의 DC-DC 컨버터(1)와 동일하므로 여기서는 상세한 설명은 생략한다.
도 11의 동작 파형도를 이용하여, DC-DC 컨버터(1b)의 동작을 설명한다. 제어 회로(11b)는 도시하지 않은 CPU 등으로부터 입력되는 동작 제어 신호(CNT)가 하이 레벨이 됨에 따라, DC-DC 컨버터(1b)의 소프트 스타트 동작을 시작하고, 로우 레벨이 됨에 따라, DC-DC 컨버터(1b)를 정지시킨다. 여기서 소프트 스타트 동작은 DC-DC 컨버터(1b)를 정지시킬 때에, 출력 전압(Vout)을 제로로부터 미리 정해진 설정 전압까지 서서히 올라가는 동작을 말한다.
시각 t21 이전에 있어서의 DC-DC 컨버터(1b)의 정지 시를 설명한다. 입력 단자(Tin)로부터 출력 단자(Tout)에의 전류 경로 상에는, 트랜지스터(FET1b 및 FET4b)가 존재한다. 그리고, DC-DC 컨버터의 정지 시에 있어서는, 트랜지스터(FET1b 및 FET4b)는 모두 오프 상태로 유지된다. 또한, 트랜지스터(FET1b)의 보디 다이오드(BD1)의 극성은 입력 단자(Tin)로부터 출력 단자(Tout)를 향해 역방향이 된다. 따라서 트랜지스터(FET1b)에 의해, 입력 단자(Tin)로부터 출력 단자(Tout)로의 전류 경로가 차단된다. 이에 따라 DC-DC 컨버터(1b)의 정지 시에 있어서, 입력 단자(Tin)로부터 출력 단자(Tout)로 흐르는 암전류의 발생을 방지할 수 있다. 또한, 암전류를 방지함으로써, DC-DC 컨버터(1b)의 정지 시에 있어서의 출력 전압(Vout)을 0(V)으로 유지할 수 있다.
DC-DC 컨버터(1b)의 기동 시의 동작을 설명한다. 시간 t21에 있어서 동작 제어 신호(CNT)가 로우 레벨로부터 하이 레벨로 천이되면, DC-DC 컨버터(1b)가 기동된다. 동작 제어 신호(CNT)가 하이 레벨로 되는 것에 따라, 소프트 스타트 제어 회로(SS)로부터 출력되는 소프트 스타트 신호(VCS)는 0(V)으로부터 서서히 상승한다(화살표 A1). 시각 t21로부터 시각 t23까지의 기간에 있어서는, 소프트 스타트 신호(VCS)의 쪽이 기준 전압(e1b)보다도 낮으므로, 오차 증폭기(ERA2)에서는 소프트 스타트 신호(VCS)와 분압 전압(VN1)의 차를 증폭한다.
PMW 제어 회로(PMW1)는 내부에서 발생되는 삼각파와 출력 신호(Eout2)를 비 교하여, 출력 신호(Eout2)가 삼각파보다도 높을 때에 하이 레벨의 제어 신호(VQ1b)를 출력한다. 따라서, PMW 제어 회로(PMW1)는 출력 신호(Eout2)의 크기에 따른 펄스폭의 펄스를 출력하는 출력 전압 펄스 폭 변환기의 동작을 행한다.
출력 전압(Vout)이 입력 전압(Vin)보다도 낮은 기간인, 시각 t21로부터 시각 t22까지의 기간에 있어서의 동작을 설명한다. 이 기간에는 전압 비교기(COMP2)로부터는 하이 레벨의 출력 신호(V2)가 출력되며, 앤드 회로(AND1)에 입력된다. 그렇게 하면 앤드 회로(AND1)는 인버터(INV1)의 출력 신호를 통과시켜, 제어 신호(VQ2b)로서 출력한다.(화살표 A2)
제어 신호(VQ1b)가 하이 레벨 또는 제어 신호(VQ2b)가 로우 레벨인 동안에는 트랜지스터(FET1b 및 FET3b)가 온, 트랜지스터(FET2b 및 FET4b)가 오프 상태가 된다. 따라서 도 2에 도시한 바와 같이, 쵸크 코일(L1)의 단자(Tx)는 입력 단자(Tin)로 접속되며, 단자(Ty)는 기준 전위로 접속되어 스테이트(1)로 된다. 스테이트(1)에서는 입력 단자(Tin)측으로부터 에너지가 쵸크 코일(L1)에 축적된다.
한편, 제어 신호(VQ1b)가 로우 레벨이면서 제어 신호(VQ2b)가 하이 레벨인 동안, 트랜지스터(FET1b 및 FET3b)가 오프, 트랜지스터(FET2b 및 FET4b)가 온 상태로 된다. 따라서 도 3에 도시하는 바와 같이, 쵸크 코일(L1)의 단자(Tx)는 기준 전위에 접속되며, 단자(Ty)는 출력 단자(Tout)로 접속되어, 스테이트(2)로 된다. 스테이트(2)에서는, 쵸크 코일(L1)로부터 에너지가 출력 단자(Tout)측으로 방출된다.
따라서, 시각 t21로부터 시각 t22까지의 기간에서는, 스테이트(1)와 스테이트(2)가 교대로 반복됨으로써, 승강압 동작이 행해진다. 그리고, 승강압 동작이 행 해짐으로써, 트랜지스터(FET1b 및 FET4b)가 동시에 도통하지 않으므로 입력 전압(Vin)과 출력 전압(Vout)이 직접 도통하는 것이 방지되며, 그 결과 입력 전압(Vin)으로부터 출력 콘덴서(C1)로 러시 전류가 흐르는 것이 방지된다. 따라서, 출력 전압(Vout)이 급격하게 입력 전압(Vin)까지 상승하는 사태가 방지되므로, 출력 전압(Vout)은 소프트 스타트 신호(VCS)의 상승에 수반하여 서서히 상승한다. 즉, DC-DC 컨버터(1b)에 있어서 소프트 스타트 동작이 가능해진다.
다음으로, 출력 전압(Vout)이 입력 전압(Vin)보다 높은 기간인 시각 t22 이상의 기간에 있어서의 동작을 설명한다. 시각 t22에 있어서, 출력 전압(Vout)이 입력 전압(Vin)에 도달하면, 전압 비교기(COMP2)에 있어서 출력 신호(V2)가 하이 레벨로부터 로우 레벨로 반전한다(화살표 A3). 앤드 회로(AND1)는 로우 레벨의 출력 신호(V2)가 입력되는 것에 따라 인버터(INV1)의 출력 신호를 마스크하므로, 앤드 회로(AND1)의 제어 신호(VQ2b)는 로우 레벨로 고정된다(화살표 A4). 따라서 트랜지스터(FET1b)가 온 상태로 고정되며, 트랜지스터(FET2b)가 오프 상태로 고정되므로, 쵸크 코일(L1)의 단자(Tx)가 입력 단자(Tin)로 접속된 상태로 고정된다.
제어 신호(VQ1b)가 하이 레벨일 동안은 트랜지스터(FET3b)가 온, 트랜지스터(FET4b)가 오프 상태로 되므로, 단자(Ty)는 기준 전위로 접속되며, 입력 단자(Tin)측으로부터 에너지가 쵸크 코일(L1)로 축적된다. 한편, 제어 신호(VQ1b)가 로우 레벨인 동안은 트랜지스터(FET3b)가 오프, 트랜지스터(FET4b)가 온 상태로 되므로, 단자(Ty)는 출력 단자(Tout)로 접속되며, 쵸크 코일(L1)로부터 에너지가 출력 단자(Tout)측으로 방출된다. 따라서 시각 t22 이후의 기간에는, 트랜지스 터(FET3b 및 FET4b)와 쵸크 코일(L1)에 의해 승압 컨버터가 형성되어, 승압 동작이 행해진다. 또한, 트랜지스터(FET3b 및 FET4b)의 스위칭 듀티는 오차 증폭기(ERA2)의 출력 신호(Eout2)에 따라 정해진다.
승압 동작에서는 제어 신호(VQ1b)가 로우 레벨일 때, 트랜지스터(FET1b 와 FET4b)가 동시에 도통하며, 입력 전압(Vin)과 출력 전압(Vout)이 직접 도통된다. 그리고, 입력 전압(Vin)으로부터 트랜지스터(FET1b), 쵸크 코일(L1), 트랜지스터(FET4b)를 통해 출력 콘덴서(C1)에 달하는 전류 경로가 형성된다. 따라서, 출력 전압(Vout)이 입력 전압(Vin)보다도 낮은 기간에 있어서 승압 동작을 행하면, 입력 전압(Vin)으로부터 출력 콘덴서(C1)로 러시 전류가 흐른다. 그러나, 제3 실시형태에 따른 DC-DC 컨버터(1b)에서는, 출력 전압(Vout)이 입력 전압(Vin)보다도 낮은 기간에 있어서는 승압 동작이 아닌 승강압 동작을 행한다. 그러면 승강압 동작에서는 입력 전압(Vin)으로부터 출력 콘덴서(C1)에 달하는 전류 경로가 형성되지 않으므로, 러시 전류가 흐르는 것이 방지된다. 따라서, 출력 전압(Vout)이 급속히 입력 전압(Vin)까지 상승하는 사태가 방지되므로, 소프트 스타트 동작을 행하는 것이 가능해진다.
또한, 제3 실시형태에 따른 DC-DC 컨버터(1b)에서는, 출력 전압(Vout)이 입력 전압(Vin)보다도 높게 되는 시각 t22의 경과 후에 있어서, 승강압 동작으로부터 승압 동작으로 전환된다. 따라서 러시 전류를 방지하면서, 스위칭 동작이 행해지는 트랜지스터를 4개에서 2개로 감소시킬 수 있으므로, 스위칭 손실을 감소시키는 것이 가능해진다.
이상으로부터 본 발명에 있어서의 DC-DC 컨버터(1b)에서는, 정지 시에는 암전류의 발생이 방지된다. 또한, 기동 시에 있어서, 출력 전압이 입력 전압보다 낮은 기간에서는, 승강압 동작이 행해짐으로써, 소프트 스타트 동작이 가능해진다. 또한, 기동 시에 있어서, 출력 전압이 입력 전압보다 높은 기간에는, 승압 동작이 행해짐으로써, 스위칭 손실을 감소시키는 것이 가능해진다. 이에 따라, 러시 전류 방지와 출력 램프 제어를 실현하는 것이 가능한, 암전류 방지 기능이 있는 DC-DC 컨버터를 실현하는 것이 가능해진다.
또한, 본 발명은 상기 실시형태에 한정되지 않고, 본 발명의 취지를 일탈하지 않는 범위 내에서 여러 가지의 개량, 변형이 가능한 것은 물론이다. 제1 실시형태에서는, 입력 전압(Vin)과 출력 전압(Vout)이 근접하고 있으며, 스테이트(3)에서의 전류 센스 신호(Vs)의 기울기가 거의 제로의 경우를 설명했지만, 이 형태에 한정되지 않는다. 입력 전압(Vin)이 출력 전압(Vout)보다도 높을 때는, 스테이트(3)에 있어서, 전류 센스 신호(Vs)는 일정한 기울기로 증가한다. 그리고, 제2 주기(T2)의 종료 시점에 있어서 전류 센스 신호(Vs)가 출력 신호(Eout)에 도달하고 있음으로써, 제2 주기(T2)에 이어지는 제1 주기(T1)에 있어서의 스테이트(1)의 기간은 최소 온 펄스 기간이 된다. 한편, 입력 전압(Vin)이 출력 전압(Vout)보다도 낮을 때에는, 스테이트(3)에 있어서, 전류 센스 신호(Vs)는 일정한 기울기로 감소한다. 그리고, 제2 주기(T2)의 종료 시점에 있어서 전류 센스 신호(Vs)가 출력 신호(Eout)보다도 낮은 점으로부터, 제2 주기(T2)에 이어지는 제1 주기(T1)에 있어서의 스테이트(1)의 기간은 전류 센스 신호(Vs)가 출력 신호(Eout)에 도달하기까지의 기간이 된다. 따라서, 어느 쪽의 경우도 제1 실시형태의 동작이 가능하다. 또한, 제2 실시형태에 있어서도 동일하게, 입력 전압(Vin)이 출력 전압(Vout)보다도 높을 때 및 입력 전압(Vin)이 출력 전압(Vout)보다도 낮을 때의 어느 쪽이라도 본 발명의 동작이 가능한 것은 물론이다.
또한, 본 실시형태에 있어서, 제1 주기(T1)를 기본 주기(T)와 동일하게 했지만, 제1 주기(T1)는 기본 주기(T)와 상이한 경우도 포함되는 것은 물론이다.
또한, 본 실시형태에서는, 제2 주기(T2)는 제1 주기(T1)의 n배이며, n의 값은 2 이상의 자연수라고 했지만, 이 형태에 한정되지 않는다. n은 1 보다 큰 실수이면 되는 것은 물론이다. 예컨대, 기본 주기(T)를 분주하여 제1 주기(T1)를 얻는 구성으로 하는 경우에는 n을 실수로 할 수 있다. 이 경우, 기본 주기(T)를 2 분주하여 제1 주기(T1)를 얻을 수 있으며, 기본 주기(T)를 5 분주하여 제2 주기(T2)를 얻을 수 있는 경우를 예로 들어 생각하면, 제2 주기(T2)는 제1 주기(T1)의 2.5배가 된다. 또한, 클록 신호(CLK)의 주기 자체를 제1 주기(T1)와 제2 주기(T2) 사이에서 변조하는 구성으로 하더라도, n을 실수로 할 수 있는 것은 물론이다.
또한, 본 실시형태에서는, 전류 센스 신호(Vs) 및 출력 신호(Eout)에 대해, 제어 안정화를 위한 보상 신호가 가해진 것이라도 좋은 것은 물론이다.
또한, 본 실시형태에서는, 제2 주기(T2)는 제1 주기(T1)의 4배의 주기를 갖는 고정치라고 했지만, 이 형태에 한정되지 않는다. 제2 주기(T2)는 입력 전압과 출력 전압의 관계 및 출력 부하의 변화에 대해 동적으로 가변 제어가 가능한 것은 물론이다. 예컨대, 출력 부하의 변화가 발생함으로써 제2 주기(T2)를 작게 하도록 가변제어하면, 스테이트(3)의 기간을 감소할 수 있으므로, DC-DC 컨버터의 추종성을 높이는 것이 가능해진다. 또한, 입력 전압(Vin)과 출력 전압(Vout)의 차전압이 작아지는 것에 따라 제2 주기(T2)를 크게 하며, 차전압이 커지는 것에 따라 제2 주기(T2)를 작게 하도록 동적으로 가변 제어하면, 보다 스위칭 횟수를 감소하는 것이 가능해진다.
또한, 제1 실시형태에서는, 제1 주기 동작(TO1)과 제2 주기 동작(TO2)의 존재비율을 1:1로 하고 있지만, 이 형태에 한정되지 않고, 존재 비율은 임의의 값으로 정할 수 있는 것은 물론이다. 그리고, 제1 주기 동작(TO1)과 제2 주기 동작(TO2)의 존재 비율을 가변으로 제어함으로써, 스테이트(3)가 전체의 스테이트에 차지하는 시간 비율을 조정할 수 있다. 예컨대, 제1 주기 동작(TO1)과 제2 주기 동작(TO2)을, TO1, TO1, TO2, TO1…등의 순서로 반복함으로써, 제2 주기 동작(TO2)의 존재 비율을 낮추면, 스테이트(3)의 주기를 짧게 하는 것과 동일한 효과를 얻을 수 있다.
또한, 본 실시형태에서는, 동기 정류 소자로서 트랜지스터(FET2 및 FET4)를 이용한다고 했지만, 이 형태에 한정되지 않고, 다이오드 소자를 이용하여 정류하는 형태이더라도 좋다. 예컨대, 트랜지스터(FET2 및 FET4)의 적어도 한쪽을 다이오드로 치환하는 구성이나, 트랜지스터(FET2 및 FET4)의 적어도 한쪽에 병렬로 다이오드를 구비하는 구성이더라도 좋은 것은 물론이다.
또한, 본 실시형태에서는, 도 1에 있어서, FET1, FET2, FET3, FET4를 N형 FET으로 하고 있지만, 이 형태에 한정되지 않고, FET1, FET2, FET3, FET4 중 어느 하나, 혹은 모두를 P형 FET으로 치환한 구성이더라도 좋은 것은 물론이다.
또한, 전류 센스 신호(Vs)는 쵸크 코일(L1)에 흐르는 인덕터 전류(IL)를 검출하는 형태에 한정되지 않고, 트랜지스터(FET1와 FET3)의 적어도 어느 하나에 흐르는 전류를 검출하는 형태이더라도 좋은 것은 물론이다.
또한, 제1 및 제2 실시형태에서는, 제2 주기 동작(TO2)에 있어서, 스테이트(1)로부터 스테이트(3)으로 전환이 행해짐으로써 인덕터 전류(IL)의 증가 기울기가 둔화되어, 피크·투·피크 전류치가 커지는 것을 방지할 수 있다고 했지만, 이 형태에 한정되지 않는다. 스테이트(2)로부터 스테이트(3)으로 전환이 행해짐으로써 인덕터 전류(IL)의 감소 기울기가 둔화된다고 하더라도 좋다. 이에 따라, 인덕터 전류(IL)의 바텀(bottom) 전류치가 커지는 것을 방지할 수 있으므로, 제1 주기(T1)에 비해 제2 주기(T2)를 크게 할 수 있다.
또한, 제1 및 제2 실시형태에서는, 클록 신호(CLK)는 승강압형 DC-DC 컨버터에 대해 사용된다고 했지만, 이 형태에 한정되지 않는다. DC-DC 컨버터가 입력 전압(Vin)이 출력 전압(Vout)보다도 높을 때는 강압형 DC-DC 컨버터로 전환되고, 입력 전압(Vin)이 출력 전압(Vout)보다도 낮을 때는 승압형 DC-DC 컨버터로 전환되는 구성을 구비하는 경우에는, 이들의 DC-DC 컨버터에 있어서도 공통으로 클록 신호(CLK)를 사용 가능한 것은 물론이다.
또한, 본 실시형태의 제어 회로(11 및 11b)는 단일 또는 복수의 반도체칩 등에 의해 구성하더라도 좋다. 또한, DC-DC 컨버터(1)를 단일 또는 복수의 반도체칩에 의해 구성하더라도 좋고, 또한, 모듈로서 구성하더라도 좋은 것은 물론이다.
또한, 제3 실시형태의 DC-DC 컨버터(1b)는 전압 모드 제어되지만, 이 형태에 한정되지 않는다. 제3 실시형태에 따른 발명의 포인트는 출력 전압과 입력 전압과의 비교 결과에 따라 승강압 동작과 승압 동작을 전환하는 것이다. 따라서 전류 모드 제어되는 형태이더라도 좋은 것은 물론이다.
또한, 제3 실시형태에서는, 트랜지스터(FET1b 와 FET4b)는 P형 트랜지스터로 했지만, 이 형태에 한정되지 않는다. 트랜지스터(FET1b)의 보디 다이오드의 극성이, 단자(Tx)로부터 입력 단자(Tin)의 방향에 순방향으로 되어있으면 좋으므로, N형 트랜지스터이더라도 좋은 것은 물론이다.
또한, 제3 실시형태에서는, DC-DC 컨버터(1b)의 기동 시에 있어서의 소프트 스타트 동작에 대해 설명했지만, 이 형태에 한정되지 않는다. DC-DC 컨버터(1b)의 종료 시에 있어서의, 출력 전압(Vout)을 미리 정해진 설정 전압으로부터 제로까지 서서히 저하시키는 소프트 스타트 제어를 행할 수 있는 것은 물론이다. 이 경우에는 출력 전압이 전압보다 높은 기간에는 승압 동작을 행하며, 출력 전압이 출력 전압보다 낮게 되는 것에 따라서 승압 동작으로부터 승강압 동작으로 전환되면 좋다.
또한, 트랜지스터(FET1)는 제1 스위칭 소자의 일례, 트랜지스터(FET2)는 제1 정류 소자의 일례, 트랜지스터(FET4)는 제2 정류 소자의 일례, 트랜지스터(FET3)는 제2 스위칭 소자의 일례, 쵸크 코일(L1)은 인덕턴스 소자의 일례, 제어 회로(11)는 제어부의 각각 일례이다. 또한, 트랜지스터(FET1b)는 제1 스위칭 소자의 일례, 트랜지스터(FET2b)는 제2 스위칭 소자의 일례, 트랜지스터(FET3b)는 제3 스위칭 소자의 일례, 트랜지스터(FET4b)는 제4 스위칭 소자의 일례, PMW 제어 회로(PMW1)는 제 어 신호 생성 회로의 일례, 전압 비교기(COMP2)는 비교기의 일례, 앤드 회로(AND1)는 마스크 회로의 각각의 일례이다.
본 발명의 승강압형 DC-DC 컨버터, 승강압형 DC-DC 컨버터의 제어 회로 및 승강압형 DC-DC 컨버터의 제어 방법에 따르면, 첫 번째로, 인덕터 전류의 피크·투·피크 전류치를 억제하면서 스위칭 소자의 평균 스위칭 주파수를 낮게 할 수 있어, 고효율화를 도모하는 것이 가능한 승강압형 DC-DC 컨버터를 제공하는 것이 가능해진다. 또한, 두 번째로 소프트 스타트 제어와 암전류의 방지의 양쪽을 실현하면서, 승압 동작을 행하는 것이 가능한 승강압형 DC-DC 컨버터를 제공하는 것이 가능해진다.

Claims (18)

  1. 전압 입력 단자와 인덕턴스 소자의 한쪽 단자와의 사이에 접속된 제1 스위칭 소자와,
    기준 전위와 상기 인덕턴스 소자의 한쪽 단자와의 사이에 접속된 제1 정류 소자와,
    전압 출력 단자와 상기 인덕턴스 소자의 다른쪽 단자와의 사이에 접속된 제2 정류 소자와,
    상기 기준 전위와 상기 인덕턴스 소자의 다른쪽 단자와의 사이에 접속된 제2 스위칭 소자
    를 구비하는 승강압형 DC-DC 컨버터의 제어 방법에 있어서,
    상기 제1 및 상기 제2 스위칭 소자가 온 상태로 되는 제1 스테이트, 상기 제1 및 상기 제2 스위칭 소자가 오프 상태로 되는 제2 스테이트, 및 상기 제1 스위칭 소자가 온 상태로 되며 상기 제2 스위칭 소자가 오프 상태로 되는 제3 스테이트의 각각을 포함하며,
    상기 제2 스테이트를 포함하며 소정의 제1 주기로 행해지는 제1 주기 동작과, 상기 제1 스테이트 및 상기 제3 스테이트를 포함하며 상기 제1 주기보다도 큰 제2 주기로 행해지는 제2 주기 동작을 포함하고, 상기 제1 주기 동작이 먼저 행해지고, 그 후 상기 제2 주기 동작이 행해지며, 상기 제1 주기 동작과 상기 제2 주기 동작은 교대로 반복되는 것을 특징으로 하는 승강압형 DC-DC 컨버터의 제어 방법.
  2. 제1항에 있어서, 상기 제1 주기 동작은,
    상기 제1 스테이트에 설정됨으로써 상기 제1 주기 동작을 시작하는 단계와,
    상기 인덕턴스 소자의 전류가 소정치에 도달하는 것에 따라 상기 제1 스테이트로부터 상기 제2 스테이트로 전환하는 단계
    를 포함하는 것을 특징으로 하는 승강압형 DC-DC 컨버터의 제어 방법.
  3. 제1항에 있어서, 상기 제1 주기 동작은 상기 제2 스테이트에 설정됨으로써 상기 제1 주기 동작을 시작하는 단계를 포함하는 것을 특징으로 하는 승강압형 DC-DC 컨버터의 제어 방법.
  4. 제1항에 있어서, 상기 제2 주기 동작은,
    상기 제1 스테이트에 설정됨으로써 상기 제2 주기 동작을 시작하는 단계와,
    상기 인덕턴스 소자의 전류가 소정치에 도달하는 것에 따라 상기 제1 스테이트로부터 상기 제3 스테이트로 전환하는 단계
    를 포함하는 것을 특징으로 하는 승강압형 DC-DC 컨버터의 제어 방법.
  5. 제4항에 있어서, 상기 제2 주기는 상기 제1 주기의 n배(n은 1보다 큰 실수)의 기간인 것을 특징으로 하는 승강압형 DC-DC 컨버터의 제어 방법.
  6. 제5항에 있어서, 상기 n은 2 이상의 자연수인 것을 특징으로 하는 승강압형 DC-DC 컨버터의 제어 방법.
  7. 제1항에 있어서, 상기 제1 정류 소자는 제3 스위칭 소자이며,
    상기 제2 정류 소자는 제4 스위칭 소자이고,
    상기 제1 스테이트에서는 상기 제3 및 제4 스위칭 소자를 오프 상태로 하며,
    상기 제2 스테이트에서는 상기 제3 및 제4 스위칭 소자를 온 상태로 하고,
    상기 제3 스테이트에서는 상기 제4 스위칭 소자를 온 상태, 상기 제3 스위칭 소자를 오프 상태로 하는 것을 특징으로 하는 승강압형 DC-DC 컨버터의 제어 방법.
  8. 전압 입력 단자와 인덕턴스 소자의 한쪽 단자와의 사이에 접속된 제1 스위칭 소자와,
    기준 전위와 상기 인덕턴스 소자의 한쪽 단자와의 사이에 접속된 제1 정류 소자와,
    전압 출력 단자와 상기 인덕턴스 소자의 다른쪽 단자와의 사이에 접속된 제2 정류 소자와,
    상기 기준 전위와 상기 인덕턴스 소자의 다른쪽 단자와의 사이에 접속된 제2 스위칭 소자와,
    상기 제1 및 상기 제2 스위칭 소자가 온 상태로 되는 제1 스테이트, 상기 제1 및 상기 제2 스위칭 소자가 오프 상태로 되는 제2 스테이트, 및 상기 제1 스위칭 소자가 온 상태로 되며 상기 제2 스위칭 소자가 오프 상태로 되는 제3 스테이트의 각각을 제어하는 제어부
    를 포함하며,
    상기 제2 스테이트를 포함하며 소정의 제1 주기로 행해지는 제1 주기 동작과, 상기 제1 스테이트 및 상기 제3 스테이트를 포함하며 상기 제1 주기보다도 큰 제2 주기로 행해지는 제2 주기 동작을 포함하는 것을 특징으로 하는 승강압형 DC-DC 컨버터의 제어 회로.
  9. 제8항에 있어서, 상기 제1 정류 소자로서 제3 스위칭 소자를 구비하며,
    상기 제2 정류 소자로서 제4 스위칭 소자를 구비하고,
    상기 제어부는,
    상기 제1 스테이트에서는 상기 제3 및 제4 스위칭 소자를 오프 상태로 하며,
    상기 제2 스테이트에서는 상기 제3 및 제4 스위칭 소자를 온 상태로 하고,
    상기 제3 스테이트에서는 상기 제4 스위칭 소자를 온 상태, 상기 제3 스위칭 소자를 오프 상태로 하는 것을 특징으로 하는 승강압형 DC-DC 컨버터의 제어 회로.
  10. 전압 입력 단자와 인덕턴스 소자의 한쪽 단자와의 사이에 접속된 제1 스위칭 소자와,
    기준 전위와 상기 인덕턴스 소자의 한쪽 단자와의 사이에 접속된 제1 정류 소자와,
    전압 출력 단자와 상기 인덕턴스 소자의 다른쪽 단자와의 사이에 접속된 제2 정류 소자와,
    상기 기준 전위와 상기 인덕턴스 소자의 다른쪽 단자와의 사이에 접속된 제2 스위칭 소자와,
    상기 제1 및 상기 제2 스위칭 소자가 온 상태로 되는 제1 스테이트, 상기 제1 및 상기 제2 스위칭 소자가 오프 상태로 되는 제2 스테이트, 및 상기 제1 스위칭 소자가 온 상태로 되며 상기 제2 스위칭 소자가 오프 상태로 되는 제3 스테이트의 각각을 제어하는 제어부
    를 포함하며,
    상기 제2 스테이트를 포함하며 소정의 제1 주기로 행해지는 제1 주기 동작과, 상기 제1 스테이트 및 상기 제3 스테이트를 포함하며 상기 제1 주기보다도 큰 제2 주기로 행해지는 제2 주기 동작을 포함하는 것을 특징으로 하는 승강압형 DC-DC 컨버터.
  11. 전압 입력 단자와 인덕턴스 소자의 제1 단자와의 사이에 접속되며, 상기 인덕턴스 소자의 상기 제1 단자로부터 상기 전압 입력 단자의 방향으로 도통하는 역병렬 다이오드를 구비한 제1 스위칭 소자와,
    기준 전위와 상기 인덕턴스 소자의 상기 제1 단자와의 사이에 접속된 제2 스위칭 소자와,
    상기 기준 전위와 상기 인덕턴스 소자의 제2 단자와의 사이에 접속된 제3 스위칭 소자와,
    전압 출력 단자와 상기 인덕턴스 소자의 제2 단자와의 사이에 접속된 제4 스위칭 소자와,
    시간과 함께 값이 상승 또는 하강하는 소프트 스타트 신호를 출력하는 소프트 스타트 제어 회로와,
    출력 전압의 설정 전압을 정하는 기준 전압과 상기 소프트 스타트 신호 중의 낮은 쪽과 상기 출력 전압과의 오차 증폭을 행하는 오차 증폭기와,
    상기 출력 전압이 입력 전압보다 낮은 기간에 있어서는, 상기 제1 및 상기 제3 스위칭 소자가 온 상태로 되는 제1 스테이트와, 상기 제2 및 상기 제4 스위칭 소자가 온 상태로 되는 제2 스테이트를 상기 오차 증폭기의 출력에 따라 교대로 전환하며,
    상기 출력 전압이 상기 입력 전압보다 높은 기간에 있어서는, 상기 제1 스위칭 소자를 온 상태로 유지하고, 상기 제2 스위칭 소자를 오프 상태로 유지하며, 상기 제3 스위칭 소자와 상기 제4 스위칭 소자를 상기 오차 증폭기의 출력에 따라 교대로 온 상태로 전환하는 스위칭 제어 회로
    를 포함하는 것을 특징으로 하는 승강압형 DC-DC 컨버터의 제어 회로.
  12. 제11항에 있어서, 상기 스위칭 제어 회로는,
    상기 오차 증폭기의 출력 신호의 크기에 따라 펄스폭을 갖는 제어 신호를 출력하는 제어 신호 생성 회로와,
    상기 출력 전압과 상기 입력 전압을 비교하는 비교기와,
    상기 비교기의 결과에 따라, 상기 출력 전압이 상기 입력 전압보다 낮은 기간에 있어서는 상기 제어 신호를 통과시키고, 상기 출력 전압이 상기 입력 전압보다 높은 기간에 있어서는 상기 제어 신호를 마스크하는 마스크 회로
    를 포함하는 것을 특징으로 하는 승강압형 DC-DC 컨버터의 제어 회로.
  13. 제12항에 있어서, 상기 비교기의 출력은 상기 출력 전압이 상기 입력 전압보다 높은 기간에 있어서는 로우 레벨이 되며,
    상기 마스크 회로는 논리곱 회로인 것을 특징으로 하는 승강압형 DC-DC 컨버터의 제어 회로.
  14. 제11항에 있어서, 상기 오차 증폭기는,
    제1 극성을 가지며, 상기 출력 전압이 입력되는 제1 단자와,
    제2 극성을 가지고, 상기 기준 전압이 입력되는 제2 단자와,
    제2 극성을 가지며, 상기 소프트 스타트 신호가 입력되는 제3 단자
    를 포함하는 것을 특징으로 하는 승강압형 DC-DC 컨버터의 제어 회로.
  15. 제12항에 있어서, 상기 오차 증폭기는,
    제1 극성을 가지며, 상기 출력 전압이 입력되는 제1 단자와,
    제2 극성을 가지고, 상기 기준 전압이 입력되는 제2 단자와,
    제2 극성을 가지며, 상기 소프트 스타트 신호가 입력되는 제3 단자
    를 포함하는 것을 특징으로 하는 승강압형 DC-DC 컨버터의 제어 회로.
  16. 제13항에 있어서, 상기 오차 증폭기는,
    제1 극성을 가지며, 상기 출력 전압이 입력되는 제1 단자와,
    제2 극성을 가지고, 상기 기준 전압이 입력되는 제2 단자
    를 포함하는 것을 특징으로 하는 승강압형 DC-DC 컨버터의 제어 회로.
  17. 전압 입력 단자와 인덕턴스 소자의 제1 단자와의 사이에 접속된 제1 스위칭 소자와,
    기준 전위와 상기 인턴덕스 소자의 제1 단자와의 사이에 접속된 제2 스위칭 소자와,
    상기 기준 전위와 상기 인턴덕스 소자의 제2 단자와의 사이에 접속된 제3 스위칭 소자와,
    전압 출력 단자와 상기 인덕턴스 소자의 제2 단자와의 사이에 접속된 제4 스위칭 소자
    를 포함하는 승강압형 DC-DC 컨버터의 제어 방법에 있어서,
    제1 내지 제4 스위칭 소자를 오프 상태로 하는 단계와,
    기동 지령에 따라, 상기 제1 및 상기 제3 스위칭 소자가 온 상태로 되는 제1 스테이트와, 상기 제2 및 상기 제4 스위칭 소자가 온 상태로 되는 제2 스테이트를 교대로 행하는 단계와,
    출력 전압이 입력 전압보다 높게 되는 것에 따라, 상기 제1 스위칭 소자를 온 상태로 유지하며 상기 제2 스위칭 소자를 오프 상태로 유지하고, 오차 증폭기의 출력에 따라 상기 제3 스위칭 소자와 상기 제4 스위칭 소자를 교대로 온 상태로 하는 단계
    를 포함하는 것을 특징으로 하는 승강압형 DC-DC 컨버터의 제어 방법.
  18. 전압 입력 단자와 인덕턴스 소자의 제1 단자와의 사이에 접속되며, 상기 인턴덕스 소자의 상기 제1 단자로부터 상기 전압 입력 단자의 방향으로 도통하는 역병렬 다이오드를 구비한 제1 스위칭 소자와,
    기준 전위와 상기 인턴덕스 소자의 상기 제1 단자와의 사이에 접속된 제2 스위칭 소자와,
    상기 기준 전위와 상기 인턴덕스 소자의 제2 단자와의 사이에 접속된 제3 스위칭 소자와,
    전압 출력 단자와 상기 인덕턴스 소자의 제2 단자와의 사이에 접속된 제4 스위칭 소자와,
    시간과 함께 값이 상승 또는 하강하는 소프트 스타트 신호를 출력하는 소프트 스타트 제어 회로와,
    출력 전압의 설정 전압을 결정하는 기준 전압과 상기 소프트 스타트 신호 중의 낮은 쪽과 상기 출력 전압과의 오차 증폭을 행하는 오차 증폭기와,
    상기 출력 전압이 입력 전압보다 낮은 기간에 있어서는, 상기 제1 및 상기 제3 스위칭 소자가 온 상태로 되는 제1 스테이트와, 상기 제2 및 상기 제4 스위칭 소자가 온 상태로 되는 제2 스테이트를 상기 오차 증폭기의 출력에 따라 교대로 전환하며,
    상기 출력 전압이 상기 입력 전압보다 높은 기간에 있어서는, 상기 제1 스위칭 소자를 온 상태로 유지하고, 상기 제2 스위칭 소자를 오프 상태로 유지하며, 상기 제3 스위칭 소자와 상기 제4 스위칭 소자를 상기 오차 증폭기의 출력에 따라 교대로 온 상태로 전환하는 스위칭 제어 회로
    를 포함하는 것을 특징으로 하는 승강압형 DC-DC 컨버터.
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