KR100927882B1

KR100927882B1 - Ｄｃ-ｄｃ 컨버터 및 ｄｃ-ｄｃ 컨버터의 제어 방법

Info

Publication number: KR100927882B1
Application number: KR1020070092078A
Authority: KR
Inventors: 도시히코 가사이; 마사토시 고쿠번; 겐지 가토
Original assignee: 후지쯔 마이크로일렉트로닉스 가부시키가이샤
Priority date: 2006-09-15
Filing date: 2007-09-11
Publication date: 2009-11-23
Also published as: JP4997891B2; US20080067989A1; CN100585996C; JP2008072873A; CN101145733A; KR20080025314A; TWI338995B; TW200822508A; US7696738B2

Abstract

본 발명은 부하가 경감하였을 때의 역류 전류가 적고 출력 전압의 응답 속도가 개선된 DC-DC 컨버터를 제공하는 것을 목적으로 한다.

콤퍼레이터(28)는, 부하의 급감에 따라서 설정된 제2 기준 전압(Vr2)과 오차 신호(S1)를 비교하여 검출 신호(S4)를 생성한다. NAND 회로(29)는, 검출 신호(S4)에 기초하여, 제1 상태일 때에는 일정 레벨의 구동 제어 신호(S5)를 출력하고, 제2 상태일 때에는 소정의 펄스폭을 갖는 구동 제어 신호(S5)를 출력한다. 제2 드라이버 회로(27)는, 구동 제어 신호(S5)와 FF 회로(24)로부터 출력되는 신호(S3)에 기초하여, 구동 제어 신호(S5)가 일정 레벨인 경우에는 신호(S3)에 기초하여 제2 구동 신호(DL)를 생성하고 제2 트랜지스터(T2)를 제1 트랜지스터(T1)와 상보적으로 온/오프하며, 구동 제어 신호(S5)가 펄스형인 경우에는 이 구동 제어 신호(S5)와 신호(S3)와 합성하여 제2 트랜지스터(T2)의 온 시간을 통상 시간보다 짧게 한다.

Description

ＤＣ-ＤＣ 컨버터 및 ＤＣ-ＤＣ 컨버터의 제어 방법{METHOD AND CIRCUIT FOR CONTROLLING DC-DC CONVERTER}

본 발명은, 동기 정류 DC-DC 컨버터의 제어 방법에 관한 것이다.

최근, 휴대형 전자기기가 많이 이용되고 있다. 휴대기기는, 구동 전원으로서 전지가 탑재되어 있다. 전지의 출력 전압은 기기의 사용이나 방전에 의해 저하되기 때문에, 전자기기에는 전지의 전압을 일정 전압으로 변환하는 직류 전압 변환 회로(DC-DC 컨버터)가 설치되어 있다. DC-DC 컨버터의 부하가 변동한 경우, 그 변동에 따라서 출력 전압을 응답시켜야 하고, 이 응답 속도를 개선하는 것이 요구되고 있다.

종래, 휴대형 전자기기는, 구동 전원으로서 전지가 탑재되어 있다. 전지의 출력 전압은 기기의 사용이나 방전에 의해 저하되기 때문에, 전자기기에는 전지의 전압을 일정 전압으로 변환하는 직류 전압 변환 회로(DC-DC 컨버터)가 설치되어 있다. 휴대형 전자기기에는, 소형으로 변환 효율이 좋은 스위칭 방식의 DC-DC 컨버터(이하, 스위칭 레귤레이터라고 함)가 이용되고 있다. 스위칭 레귤레이터는 PWM(펄스폭 변조: pulse width modulation) 방식의 조절기이며, 메인 스위칭 트랜 지스터와 동기용 트랜지스터를 구비하고, 양 트랜지스터를 교대로 온 오프 제어한다. 메인 스위칭 레귤레이터를 온하여 입력측으로부터 출력측에 에너지를 공급하고, 동 트랜지스터를 오프하여 인덕터에 축적한 에너지를 방출한다. 그리고 메인 스위칭 트랜지스터를 구동하는 펄스 신호의 펄스폭을, 출력 전압 또는 출력 전류에 따라 제어함으로써, 출력 전압을 거의 일정하게 유지한다.

저부하시, 메인 스위칭 트랜지스터를 오프하면 부하로부터 동기용 트랜지스터를 통해 그라운드에 전류가 흐르고, 에너지의 손실이 발생한다. 이 때문에 동기용 트랜지스터와 병렬로 전류 다이오드를 구비하고, 부하에 따라 동기용 트랜지스터를 오프로 하여 다이오드 정류 방식으로 전환하는 방법이 개시되어 있다(예컨대, 특허 문헌 1 참조). 또한, 역류하는 전류를 검출하여 동기용 트랜지스터를 오프하는 DC-DC 컨버터가 개시되어 있다(예컨대, 특허 문헌 2 참조). 또한, 코일에 흐르는 전류를 추정하고, 이 전류를 따라 동기용 트랜지스터를 오프하는 DC-DC 컨버터가 개시되어 있다(예컨대, 특허 문헌 3 참조).

[특허 문헌 1] 일본 특허 공개 제2006-166667호 공보

[특허 문헌 2] 일본 특허 공개 제2002-281743호 공보

[특허 문헌 3] 일본 특허 공개 제2002-354787호 공보

그런데, 부하의 변화에 의해 출력 전류(Iout)가 급감하는 경우, 도 6에 도시하는 바와 같이, 상기 각 특허 문헌 1 내지 3에 개시된 DC-DC 컨버터에서는, 출력 전압(Vo)이 원하는 전압으로 안정될 때까지 시간이 걸린다. 상기 종래예의 동기용 트랜지스터를 오프하지 않는(역류를 허용한) DC-DC 컨버터에서는, 출력 전압이 단시간으로 안정화되지만, 코일에 역방향으로 흐르는 전류(ILX)가 규정값 이상으로 많아져 버린다고 하는 문제가 있다.

본 발명은 상기 문제점을 해결하기 위해 이루어진 것으로서, 그 목적은 부하가 경감했을 때의 역류 전류가 적고 출력 전압의 응답 속도가 개선된 DC-DC 컨버터 및 DC-DC 컨버터의 제어 방법을 제공하는 것에 있다. 또한, 역류 전류를 방지하고, 부하가 경감했을 때의 출력 전압의 응답 속도가 개선된 DC-DC 컨버터 및 DC-DC 컨버터의 제어 방법을 제공하는 것에 있다.

상기 목적을 달성하기 위해, 청구항 1에 기재한 발명은, 입력 전압을 변환하여 부하에 공급하는 출력 전압을 생성하는 DC-DC 컨버터로서, 상기 입력 전압이 공급되는 제1 트랜지스터와, 상기 제1 트랜지스터와 저전위 전원 사이에 접속된 제2 트랜지스터와, 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이의 접속점에 접속된 초크 코일과, 출력 전압 또는 이 출력 전압의 분압 전압과, 부하에 공급하는 출력 전압을 따라 설정된 제1 기준 전압을 비교하여 오차 신호를 생성하는 오차 증폭 회로와, 상기 오차 신호에 따른 펄스폭을 갖는 펄스 신호를 생성하는 펄스 신호 생성 회로와, 상기 펄스 신호에 기초하여 상기 제1 트랜지스터와 상기 제2 트랜지스터를 상보적으로 온/오프 제어하는 제1 구동 신호 및 제2 구동 신호를 생성하는 출력 회로와, 소정의 제2 기준 전압과 상기 오차 신호를 비교하여 검출 신호를 생성 하는 비교 회로와, 상기 검출 신호에 기초하여, 제1 상태일 때에는 일정 레벨의 구동 제어 신호를 출력하고, 제2 상태일 때에는 소정의 펄스폭을 갖는 구동 제어 신호를 출력하는 구동 신호 생성 회로를 포함하며, 상기 출력 회로는, 상기 구동 제어 신호와 상기 펄스 신호에 기초하여, 상기 구동 제어 신호가 일정 레벨인 경우에는 상기 펄스 신호에 기초하여 상기 제2 구동 신호를 생성하고 상기 제2 트랜지스터를 상기 제1 트랜지스터와 상보적으로 온/오프하며, 상기 구동 제어 신호가 펄스형인 경우에는 이 구동 제어 신호와 상기 펄스 신호를 합성하여 상기 제2 트랜지스터의 온 시간을 상기 제1 상태일 때보다 짧게 하도록 하였다.

이 구성에 의하면, 출력 전압과 제1 기준 전압을 비교한 결과의 오차 신호에 의해, 부하의 상태가 검출된다. 제1 트랜지스터와 제2 트랜지스터는 상보적으로 온/오프되어 출력 전압이 안정화되고, 제1 상태일 때에 있어서 제2 트랜지스터에 역류 전류가 흐른다. 따라서, 역류 전류를 흘리지 않도록 제2 트랜지스터를 제어하는 DC-DC 컨버터와 비교하여, 제2 상태일 때에 출력 전압이 단시간으로 안정화된다. 그리고 제2 상태일 때에, 제1 상태일 때와 비교하여 제2 트랜지스터의 온 시간이 짧아지기 때문에, 제2 상태일 때의 역류 전류가 제한되고, 그 역류 전류가 규정값을 넘지 않는다.

청구항 2에 기재한 발명은, 청구항 1 기재의 DC-DC 컨버터에 있어서, 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 접속되고, 그 접속점의 전압에 기초하여 상기 초크 코일에 흐르는 전류를 검출하는 전류 검출 회로를 포함하며, 상기 펄스 신호 생성 회로는, 상기 전류 검출 회로의 출력 신호가 비반전 입력 단자에 입력되고, 상기 오차 신호가 반전 입력 단자에 입력되는 전류 비교기와, 클록 신호와, 소정의 펄스폭을 갖는 동기 제어 신호를 생성하는 발진기와, 상기 전류 비교기의 출력 신호가 세트 단자에 입력되며, 상기 클록 신호가 리셋 단자에 입력되는 플립플롭 회로로 구성되고, 상기 구동 신호 생성 회로는, 상기 검출 신호와 상기 동기 제어 신호에 기초하여, 상기 부하의 급감시에는 상기 동기 제어 신호를 반전하여 상기 구동 제어 신호로서 출력한다.

이 구성에 의하면, 하나의 발진기로서 생성된 클록 신호와 동기 제어 신호에 의해 펄스 신호와 구동 제어 신호가 생성되고, 제2 트랜지스터를 구동하는 제2 구동 신호가 정밀도 좋게 생성된다.

청구항 3에 기재한 발명은, 청구항 1 또는 청구항 2 기재의 DC-DC 컨버터에 있어서, 상기 제2 트랜지스터에 있어서 상기 초크 코일로부터 상기 저전위 전원을 향해 흐르는 역류 전류를 검출하는 역류 검출 회로와, 역류 검출 회로의 검출 결과와 상기 검출 신호에 기초하여, 상기 제1 상태일 때에는 상기 제2 트랜지스터에 있어서의 역류를 방지하고, 상기 부하가 급감하였을 때에는 상기 제2 트랜지스터에 있어서의 역류를 허용하는 역류 제어 회로를 포함하였다.

이 구성에 의하면, 제1 상태일 때에 역류 전류가 흐르지 않기 때문에, 제1 트랜지스터가 오프되었을 때, 초크 코일에 축적한 에너지의 손실이 저감되고, 저출력 전압시에 있어서의 효율 저하가 방지된다. 또한 제2 상태일 때에는, 역류 전류가 허용되는 동시에 그 역류 전류가 제한되기 때문에, 출력 전압이 단시간으로 안정화되는 동시에, 그 역류 전류가 규정값을 넘지 않는다.

청구항 4에 기재한 발명은, 청구항 3 기재의 DC-DC 컨버터에 있어서, 상기 역류 검출 회로는, 상기 제2 트랜지스터의 양 단자에 있어서의 전위차에 의해 상기 제2 트랜지스터에 흐르는 전류를 검출하여 이 제2 트랜지스터를 온/오프 제어하는 검출 신호를 생성하는 콤퍼레이터에 의해 구성되고, 상기 역류 제어 회로는, 상기 콤퍼레이터의 검출 신호와 상기 비교 회로의 검출 신호가 입력되며, 이 비교 회로의 검출 신호에 기초하여, 제1 상태일 때에는 상기 콤퍼레이터의 검출 신호를 따라 구동 제어 신호를 출력하고, 제2 상태일 때에는 상기 구동 제어 신호를 일정 레벨로써 출력하는 논리 회로에 의해 구성되며, 상기 출력 회로는, 상기 펄스 신호와 상기 구동 제어 신호에 기초하여, 상기 제2 트랜지스터에 공급하는 제2 구동 신호를 생성하도록 하였다.

이 구성에 의하면, 제2 트랜지스터와 이 제2 트랜지스터의 양 단자에 있어서의 전위차에 의해 이 제2 트랜지스터에 흐르는 전류를 검출하여 제2 트랜지스터를 제어하는 콤퍼레이터는, 이상 다이오드를 구성한다. 이상 다이오드는, 순방향에 있어서 순방향 전압이 제로로 전류가 흐르고, 역방향으로 무한대의 임피던스를 갖고 전류가 흐르지 않는 것이며, 이상적인 정류 특성를 얻을 수 있다. 따라서, 이상 다이오드는 제2 트랜지스터에 있어서의 역류 전류(출력 단자로부터 그라운드를 향해 흐르는 전류)를 방지하고, 순방향 전압 강하가 없기 때문에, 제1 트랜지스터가 오프되었을 때에, 초크 코일(L1)에 축적한 에너지의 손실이 저감되며, 저출력 전압시에 있어서의 효율 저하가 방지된다.

청구항 5에 기재한 발명은, 청구항 1 내지 4 중 어느 한 항에 기재한 DC-DC 컨버터에 있어서, 상기 초크 코일에는 병렬로 스터버 회로가 접속되어 이루어진다.

이 구성에 의하면, 제1 트랜지스터 및 제2 트랜지스터가 오프되었을 때의 공진이 억제된다.

청구항 6에 기재한 발명은, 입력 전압을 변환하여 부하에 공급하는 출력 전압을 생성하는 DC-DC 컨버터의 제어 방법으로서, 상기 입력 전압이 공급되는 제1 트랜지스터와, 상기 제1 트랜지스터와 저전위 전원 사이에 접속된 제2 트랜지스터와, 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이의 접속점에 접속된 초크 코일을 포함하고, 출력 전압 또는 이 출력 전압의 분압 전압과, 부하에 공급하는 출력 전압을 따라서 설정된 제1 기준 전압을 비교하여 오차 신호를 생성하며, 상기 오차 신호에 따른 펄스폭을 갖는 펄스 신호를 생성하고, 상기 펄스 신호에 기초하여 상기 제1 트랜지스터와 상기 제2 트랜지스터를 상보적으로 온/오프 제어하는 제1 구동 신호 및 제2 구동 신호를 생성하며, 소정의 제2 기준 전압과 상기 오차 신호를 비교하여 검출 신호를 생성하고, 상기 검출 신호에 기초하여, 제1 상태일 때에는 일정 레벨의 구동 제어 신호를 출력하며, 제2 상태일 때에는 소정의 펄스폭을 갖는 구동 제어 신호를 출력하고, 상기 구동 제어 신호와 상기 펄스 신호에 기초하여, 상기 구동 제어 신호가 일정 레벨인 경우에는 상기 펄스 신호에 기초하여 상기 제2 구동 신호를 생성하며 상기 제2 트랜지스터를 상기 제1 트랜지스터와 상보적으로 온/오프하고, 상기 구동 제어 신호가 펄스형인 경우에는 이 구동 제어 신호와 상기 펄스 신호를 합성하여 상기 제2 트랜지스터의 온 시간을 상기 제1 상태일 때보다 짧게 하도록 하였다.

이 구성에 의하면, 출력 신호의 전압과 제1 기준 전압을 비교한 결과의 오차 신호에 의해, 부하의 상태가 검출된다. 제1 트랜지스터와 제2 트랜지스터는 상보적으로 온/오프되어 출력 전압이 안정화되고, 제1 상태일 때에 있어서 제2 트랜지스터에 역류 전류가 흐른다. 따라서 역류 전류를 흘리지 않도록 제2 트랜지스터를 제어하는 DC-DC 컨버터와 비교하여, 제2 상태일 때에 출력 전압이 단시간으로 안정화된다. 그리고 제2 상태일 때에, 제1 상태일 때와 비교하여 제2 트랜지스터의 온 시간이 짧아지기 때문에, 제2 상태일 때의 역류 전류가 제한되고, 그 역류 전류가 규정값을 넘지 않는다.

청구항 7에 기재한 발명은, 청구항 6 기재의 DC-DC 컨버터의 제어 방법에 있어서, 상기 제2 트랜지스터에 있어서 상기 초크 코일로부터 상기 저전위 전원을 향해 흐르는 역류 전류를 검출하는 역류 검출 회로를 포함하고, 역류 검출 회로의 검출 결과와 상기 검출 신호에 기초하여, 상기 제1 상태일 때에는 상기 제2 트랜지스터에 있어서의 역류를 방지하며, 상기 부하가 급감했을 때에는 상기 제2 트랜지스터에 있어서의 역류를 허용하도록 하였다.

본 발명에 의하면, 부하가 경감하였을 때의 역류 전류가 적고 출력 전압의 응답 속도가 개선된 DC-DC 컨버터 및 DC-DC 컨버터의 제어 방법을 제공할 수 있다. 또한 역류 전류를 방지하고, 부하가 경감하였을 때의 출력 전압의 응답 속도가 개선된 DC-DC 컨버터 및 DC-DC 컨버터의 제어 방법을 제공할 수 있다.

(제1 실시예)

이하, 본 발명을 구체화한 제1 실시예를 도 1 내지 도 3을 따라 설명한다.

도 1은 DC-DC 컨버터의 블록 회로도이다.

DC-DC 컨버터(10)는, 제1 전압으로서의 입력 전압(VDD)을 강압 변환하여 출력 전압(Vo)을 생성한다.

이 DC-DC 컨버터(10)는 전류 제어형 DC-DC 컨버터이며, 제어 회로(11)와, 초크 코일(L1)과, 평활용 콘덴서(C1)와, 스너버 회로(12)를 구비하고 있다. DC-DC 컨버터(10)는 전류 모드 동작에 의해 출력 전압(Vo)을 안정화시키도록 구성되어 있다. 전류 모드 동작은, 기준 전압과 출력 전압(Vo)의 차를 오차 증폭기에 의해 증폭하고, 그 증폭 전압과 초크 코일(L1)에 흐르는 전류에 비례하는 전압을 전류 비교기에 의해 비교하며, 초크 코일(L1)의 피크 전류를 제어하여 출력 전압(Vo)을 안정화시킨다.

제어 회로(11)의 출력 단자에는 초크 코일(L1)의 제1 단자가 접속되고, 이 초크 코일(L1)의 제2 단자는 부하로서의 반도체 집적 회로 장치(도시 생략)에 접속되어 있다. 제어 회로(11)는, 초크 코일(L1)을 통해 부하에 출력 전압(Vo)을 공급 한다. 초크 코일(L1)의 제2 단자에는 평활용 콘덴서(C1)가 접속되고, 이 콘덴서(C1)는 출력 전압(Vo)을 평활화한다. 출력 전압(Vo)은 귀환 신호(FB)로서 제어 회로(11)에 입력된다.

초크 코일(L1)에는 스너버 회로(12)가 병렬로 접속되어 있다. 스너버 회로(12)는, 예컨대 직렬 접속된 저항 및 콘덴서로 이루어지고, 후술하는 제1 트랜지스터(T1)와 제2 트랜지스터(T2)가 모두 오프되었을 때의 공진을 억제하는, 즉 링잉 대책을 실시할 수 있다.

귀환 신호(FB)는, 제어 회로(11)의 저항(R1)의 제1 단자에 입력되고, 그 저항(R1)의 제2 단자는 저항(R2)의 제1 단자에 접속되며, 저항(R2)의 제2 단자는 그라운드에 접속되어 있다. 따라서, 저항(R1, R2)은 분압 회로를 구성하고, 귀환 신호(FB), 즉 출력 전압(Vo)을 저항(R1, R2)에 의해 분압한 분압 전압(V1)을 생성한다. 이 분압 전압(V1)은, 오차 증폭 회로로서의 오차 증폭기(21)의 반전 입력 단자에 입력되고, 오차 증폭기(21)의 비반전 입력 단자에는 기준 전원(e1)의 기준 전압(Vr1)이 입력된다. 오차 증폭기(21)는, 분압 전압(V1), 즉 출력 전압(Vo)에 비례한 전압과 기준 전압(Vr1)의 차전압을 증폭한 오차 신호(S1)를 펄스 신호 생성 회로를 구성하는 전류 비교기(22)에 출력한다.

전류 비교기(22)는, 반전 입력 단자에 오차 증폭기(21)로부터 출력되는 오차 신호(S1)가 입력되고, 비반전 입력 단자에 전류 검출 회로(23)의 출력 신호(S8)가 입력된다. 전류 비교기(22)는 신호(S1, S8)를 비교한 결과에 따라 H 레벨 또는 L 레벨의 신호(S2)를 펄스 신호 생성 회로를 구성하는 플립플롭 회로(FF 회로)(24)에 출력한다.

FF 회로(24)는 RS-플립플롭 회로이며, 세트 단자(S)에 신호(S2)가 입력되고, 리셋 단자(R)에 발진기(OSC)(25)에 의해 생성된 클록 신호(CK)가 입력된다. 펄스 신호 발생 회로를 구성하는 발진기(25)는, 소정 주파수이면서, 소정 기간 H 레벨이 되는 클록 신호(CK)를 생성한다. 이 클록 신호(CK)가 H 레벨이 되는 기간은, 예컨대 FF 회로(24)의 출력 신호를 리셋하는 데 요구되는 시간으로 설정되어 있다.

FF 회로(24)는, 세트 단자(S)에 입력되는 H 레벨의 신호(S2)에 응답하여 신호(S3)를 세트, 즉 H 레벨의 신호(S3)를 출력 단자(Q)로부터 출력 회로로서의 제1 드라이버 회로(26) 및 제2 드라이버 회로(27)에 출력하고, 리셋 단자(R)에 입력되는 H 레벨의 클록 신호(CK)에 응답하여 신호(S3)를 리셋, 즉 L 레벨의 신호(S3)를 출력한다.

상기한 오차 증폭기(21)로부터 출력되는 오차 신호(S1)는, 비교 회로로서의 콤퍼레이터(28)에 입력된다. 콤퍼레이터(28)는, 반전 입력 단자에 오차 신호(S1)가 입력되고, 비반전 입력 단자에 기준 전원(e2)의 기준 전압(Vr2)이 입력된다. 이 기준 전압(Vr2)은 부하에 의해 변화하는 출력 전압(Vo), 즉 오차 증폭기(21)로부터 출력되는 오차 신호(S1)에 따라 설정되어 있다.

도 3에 도시하는 바와 같이, 부하에 공급하는 전류(부하 전류)가 급증한 경우, 출력 전압(Vo)은 일시적으로 하강하고, 부하 전류가 급감한 경부하 상태인 경우, 출력 전압(Vo)은 일시적으로 상승한다. 제어 회로(11)는, 분압 전압(V1)과 제1 기준 전압(Vr1)이 일치하도록, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 온/ 오프 제어한다. 따라서 출력 전압(Vo)이 안정되어 있을 때, 오차 신호(S1)는 출력 범위의 중간 값으로 안정되어 있다. 그리고 오차 증폭기(21)의 오차 신호(S1)는, 출력 전압(Vo)이 저하된 경우에 상승하고, 출력 전압(Vo)이 상승한 경우에 저하된다. 이 때문에, 제2 기준 전압(Vr2)은, 이 저하되는 오차 신호(S1)를 검출하도록, 출력 전압(Vo)이 안정되어 있을 때의 최소값보다 낮게 설정되고, 본 실시예에서는 0.1 V(볼트)로 설정되어 있다.

콤퍼레이터(28)는, 오차 신호(S1)의 전압이 기준 전압(Vr2)보다 낮은 경우에 H 레벨의 검출 신호(S4)를 구동 신호 생성 회로로서의 NAND 회로(29)에 출력하고, 오차 신호(S1)의 전압이 기준 전압(Vr2)보다 높은 경우에 L 레벨의 검출 신호(S4)를 NAND 회로(29)에 출력한다. 또한, 상기 발진기(25)는, 클록 신호(CK)와 동기하고, 소정 듀티비(예컨대 50 퍼센트)의 동기 제어 신호(SYC)를 생성하며, 이 동기 제어 신호(SYC)를 NAND 회로(29)에 출력한다.

NAND 회로(29)에는, 상기 검출 신호(S4)와 동기 제어 신호(SYC)와 제어 허가 신호(ENB)가 입력된다. 제어 허가 신호(ENB)는, 후술하는 역류시의 제어를 행할지의 여부를 제어하기 위한 신호이다. NAND 회로(29)는, 검출 신호(S4) 및 제어 허가 신호(ENB)가 H 레벨인 경우에 동기 제어 신호(SYC)를 논리 반전한 파형의 구동 제어 신호(S5)를 출력하고, 검출 신호(S4) 및 제어 허가 신호(ENB)의 적어도 한 쪽이 L 레벨인 경우에 H 레벨의 구동 제어 신호(S5)를 출력한다.

제1 드라이버 회로(26)는 OR 회로이며, FF 회로(24)의 출력 신호(S3)와 제2 드라이버 회로(27)로부터 출력되는 제2 구동 신호(DL)가 입력된다. 제1 드라이버 회로(26)는, 신호(S3)와 제2 구동 신호(DL)를 논리합 연산한 결과에 의한 제1 구동 신호(DH)를 메인 스위칭 트랜지스터로서의 제1 트랜지스터(T1)에 출력한다. 제2 드라이버 회로(27)는 AND 회로이며, FF 회로(24)의 출력 신호(S3)와 제1 드라이버 회로(26)로부터 출력되는 제1 구동 신호(DH)와 구동 제어 신호(S5)가 입력된다. 제2 드라이버 회로(27)는, 신호(S3)와 제1 구동 신호(DH)와 구동 제어 신호(S5)를 논리곱 연산한 결과에 따른 제2 구동 신호(DL)를 동기용 트랜지스터로서의 제2 트랜지스터(T2)에 출력한다.

제1 트랜지스터(T1)는, 본 실시예에서는 P 채널 MOS 트랜지스터이고, 게이트(제어 단자)에 제1 구동 신호(DH)가 공급되며, 소스에 입력 전압(VDD)이 공급되고, 드레인이 제2 트랜지스터(T2)에 접속되어 있다. 제2 트랜지스터(T2)는, 본 실시예에서는 N 채널 MOS 트랜지스터이며, 게이트(제어 단자)에 제2 구동 신호(DL)가 공급되고, 드레인이 제1 트랜지스터(T1)에 접속되며, 소스가 제2 전압으로서의 그라운드에 접속되어 있다. 제1 트랜지스터(T1)는, L 레벨의 제1 구동 신호(DH)에 응답하여 온하고, H 레벨의 제1 구동 신호(DH)에 응답하여 오프한다. 제2 트랜지스터(T2)는, L 레벨의 제2 구동 신호(DL)에 응답하여 오프하고, H 레벨의 제2 구동 신호(DL)에 응답하여 온한다.

제1 트랜지스터(T1)와 제2 트랜지스터(T2) 사이의 접속점(노드 N1)은 초크 코일(L1)을 통해 출력 단자에 접속되어 있다. 또한, 제1 트랜지스터(T1)와 제2 트랜지스터(T2) 사이의 접속점은 전류 검출 회로(23)에 접속되어 있다. 전류 검출 회로(23)는, 출력 노드(N1)의 전위에 기초하여 초크 코일(L1)에 흐르는 전류를 검 출하고, 이 전류와 비례하는 전압을 갖는 신호(S8)를 출력한다.

다음에, 상기와 같이 구성된 DC-DC 컨버터(10)의 동작을 설명한다.

우선, 제1 상태일 때의 동작에 대해서 설명한다. 이 제1 상태일 때의 동작에 있어서, 오차 신호(S1)의 전압이 제2 기준 전압(Vr2)보다 높기 때문에, 콤퍼레이터(28)는 L 레벨의 검출 신호(S4)를 출력하고, NAND 회로(29)는 H 레벨의 구동 제어 신호(S5)를 출력한다. 또한, 제어 허가 신호(ENB)는 H 레벨이다.

지금, 제어 회로(11)는 L 레벨의 제1 구동 신호(DH)와 L 레벨의 제2 구동 신호(DL)를 출력한다. 제1 트랜지스터(T1)는, L 레벨의 제1 구동 신호(DH)에 응답하여 온하고, 제2 트랜지스터(T2)는 L 레벨의 제2 구동 신호(DL)에 응답하여 오프한다.

제1 트랜지스터(T1)가 온 되면, 초크 코일(L1)에 흐르는 전류가 증대하여 전류 검출 회로(23)의 출력 전압이 상승한다. 그리고 전류 검출 회로(23)의 출력 신호(S8)가 오차 증폭기(21)로부터 출력되는 오차 신호(S1)보다 높아지면, FF 회로(24)의 세트 단자(S)에 H 레벨의 신호(S2)가 출력되어 그 FF 회로(24)의 출력 신호(S3)가 H 레벨이 되기 때문에, 제1 트랜지스터(T1)는 H 레벨의 제1 구동 신호(DH)가 공급되어 오프한다. H 레벨의 제1 구동 신호(DH)가 제1 드라이버 회로(26)로부터 출력되면, 제2 드라이버 회로(27)는 H 레벨의 제2 구동 신호(DL)를 출력하고, 그 제2 구동 신호(DL)에 의해 제2 트랜지스터(T2)가 온 한다. 제1 트랜지스터(T1)가 오프하고 제2 트랜지스터(T2)가 온함으로써, 초크 코일(L1)에 축적된 에너지가 방출된다.

발진기(25)로부터 출력되는 클록 신호(CK)에 의해 FF 회로(24)가 리셋되면, 이 FF 회로(24)는 L 레벨의 신호(S3)를 출력한다. 그러면, 제2 드라이버 회로(27)는 L 레벨의 제2 구동 신호(DL)를 출력하고, 제2 트랜지스터(T2)는 L 레벨의 제2 구동 신호(DL)에 응답하여 오프한다. L 레벨의 제2 구동 신호(DL)가 제2 드라이버 회로(27)로부터 출력되면, 제1 드라이버 회로(26)는 L 레벨의 제1 구동 신호(DH)를 출력하고, 그 제1 구동 신호(DH)에 의해 제1 트랜지스터(T1)가 온 한다.

즉, 제1 트랜지스터(T1)가 오프한 후에 제2 트랜지스터(T2)가 온하고, 제2 트랜지스터(T2)가 오프한 후에 제1 트랜지스터(T1)가 온 한다. 즉, 도 2에 도시하는 바와 같이, 제1 드라이버 회로(26) 및 제2 드라이버 회로(27)는, 신호(S3)에 기초하여, 제1 트랜지스터(T1)와 제2 트랜지스터(T2)가 동시에 온하지 않도록 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 상보적으로 온/오프하도록 제1 구동 신호(DH) 및 제2 구동 신호(DL)를 생성한다.

상기와 같은 출력용 제1 트랜지스터(T1)의 온 오프 동작시에, 출력 전압(Vo)이 낮아지면, 오차 증폭기(21)의 출력 전압이 높아지고, 전류 비교기(22)의 출력 신호(S2)가 H 레벨이 되기까지의 시간이 길어지기 때문에, 출력용 제1 트랜지스터(T1)의 온 시간이 길어진다. 또한, 출력 전압(Vo)이 높아지면 오차 증폭기(21)의 출력 전압이 낮아지고, 전류 비교기(22)의 출력 신호가 H 레벨이 되기까지의 시간이 짧아지기 때문에, 제1 트랜지스터(T1)의 온 시간이 짧아진다. 이러한 동작에 의해, 제1 트랜지스터(T1)는 발진기(25)의 출력 신호 주파수에 기초하여 소정 주기로 온 되고, 제1 트랜지스터(T1)가 오프되는 타이밍은, 출력 전류(IL)에 기초하여 결정된다. 그리고 출력 전압(Vo)의 고저에 기초하여 그 타이밍이 변화되고, 출력 전압(Vo)이 일정하게 유지된다.

다음에, 제2 상태일 때의 동작을 설명한다.

도 3에 도시하는 바와 같이, 부하 전류가 급감하면, 출력 전압(Vo)이 급격히 상승한다. 이 출력 전압(Vo)의 상승에 의해, 도 1에 도시하는 오차 신호(S1)가 제2 기준 전압(Vr2)보다 낮아지고, 콤퍼레이터(28)는 H 레벨의 검출 신호(S4)를 출력한다. NAND 회로(29)는, 발진기(25)로부터 출력되는 동기 제어 신호(SYC)를 논리 반전한 구동 제어 신호(S5)를 출력하고, 제2 드라이버 회로(27)는, 그 구동 제어 신호(S5)와 FF 회로(24)로부터 출력되는 신호(S3)를 합성(논리곱 연산)하여 제2 구동 신호(DL)을 생성한다. 제2 트랜지스터(T2)는, 이 제2 구동 신호(DL)에 응답하여 온하기 때문에, 초크 코일(L1)에 역류 전류가 흐른다. 따라서, 제2 트랜지스터(T2)를 오프하여 역류 전류를 방지하는 DC-DC 컨버터의 출력 전류(1점 쇄선으로 도시함)에 비해 단시간으로 안정된다.

또한, 이 때의 제2 구동 신호(DL)는, 동기 제어 신호(SYC)의 듀티비에 따라, 제1 상태일 때에 비해, H 레벨인 기간, 즉 제2 트랜지스터(T2)가 온 하는 기간이 짧아진다. 이 때문에 초크 코일(L1)에 흐르는 전류(IL)는, 도 3에 도시하는 바와 같이, 종래의 전류(IL1)에 비해 역류 전류가 적어지고, 규정값을 넘지 않는다.

이상 기술한 바와 같이, 본 실시예에 의하면, 이하의 효과를 나타낸다.

(1) 콤퍼레이터(28)는, 부하의 급감에 따라 설정된 제2 기준 전압(Vr2)과 오차 신호(S1)를 비교하여 검출 신호(S4)를 생성한다. NAND 회로(29)는 검출 신 호(S4)에 기초하여, 제1 상태일 때에는 일정 레벨의 구동 제어 신호(S5)를 출력하고, 제2 상태일 때에는 소정의 펄스폭을 갖는 구동 제어 신호(S5)를 출력한다. 제2 드라이버 회로(27)는, 구동 제어 신호(S5)와 FF 회로(24)로부터 출력되는 신호(S3)에 기초하여, 구동 제어 신호(S5)가 일정 레벨인 경우에는 신호(S3)에 기초하여 제2 구동 신호(DL)를 생성하고 제2 트랜지스터(T2)를 제1 트랜지스터(T1)와 상보적으로 온/오프하며, 구동 제어 신호(S5)가 펄스형인 경우에는 이 구동 제어 신호(S5)와 신호(S3)를 합성하여 제2 트랜지스터(T2)의 온 시간을 제1 상태일 때보다 짧게 하도록 하였다.

이 결과, 출력 전압(Vo)의 분압 전압(V1)과 제1 기준 전압을 비교한 결과의 오차 신호(S1)에 의해, 부하의 상태가 검출된다. 제1 트랜지스터(T1)와 제2 트랜지스터(T2)는 상보적으로 온/오프되어 출력 전압이 안정화되고, 제1 상태일 때에 있어서 제2 트랜지스터(T2)에 역류 전류가 흐른다. 따라서, 역류 전류를 흘리지 않도록 제2 트랜지스터를 제어하는 DC-DC 컨버터와 비교하여, 제2 상태일 때에 출력 전압을 단시간으로 안정화할 수 있다. 그리고 제2 상태일 때에, 제1 상태일 때와 비교하여 제2 트랜지스터(T2)의 온 시간이 짧아지기 때문에, 제2 상태일 때의 역류 전류가 제한되고, 그 역류 전류가 규정값을 넘는 것을 방지할 수 있다.

(제2 실시예)

이하, 본 발명을 구체화한 제2 실시예를 도 4 및 도 5에 따라 설명한다.

또한, 제1 실시예와 동일한 부분에 대해서는 동일한 부호를 붙이고 설명의 일부를 생략한다.

도 4는, 본 실시예의 DC-DC 컨버터의 블록 회로도이다.

이 DC-DC 컨버터(40)는, 전류 제어형 DC-DC 컨버터이고, 제어 회로(41)와, 초크 코일(L1)과, 스너버 회로(12)를 구비하고 있다.

제어 회로(41)의 동기용 트랜지스터로서의 제2 트랜지스터(T2)의 양 단자는 역류 검출 회로로서의 콤퍼레이터(51)에 접속되어 있다. 자세히는, 콤퍼레이터(51)의 반전 입력 단자는 제2 트랜지스터(T2)의 드레인에 접속되고, 콤퍼레이터(51)의 비반전 입력 단자는 제2 트랜지스터(T2)의 소스에 접속되어 있다. 콤퍼레이터(51)는, 제2 트랜지스터(T2)의 소스와 드레인의 전위에 기초하여, 초크 코일(L1)에 흐르는 전류를 검출하고, 이 검출 결과에 따라 H 레벨 또는 L 레벨의 검출 신호(S11)를 출력한다. 본 실시예에 있어서, 콤퍼레이터(51)는, 그라운드로부터 출력 단자(부하)를 향해 전류가 흐를 때에 H 레벨의 검출 신호(S11)를 출력하고, 출력 단자로부터 그라운드를 향해 전류가 흐를 때에 L 레벨의 검출 신호(S11)를 출력한다.

콤퍼레이터(51)로부터 출력되는 검출 신호(S11)는, 역류 제어 회로로서의 논리 회로(52)에 입력된다. 논리 회로(52)에는, 콤퍼레이터(28)로부터 출력되는 검출 신호(S4)가 입력된다. 논리 회로(52)는, L 레벨의 검출 신호(S4)에 응답하여 검출 신호(S11)와 실질적으로 동일한 레벨의 구동 제어 신호(S12)를 출력하고, H 레벨의 검출 신호(S4)에 응답하여 H 레벨의 구동 제어 신호(S12)를 출력하도록 구성되어 있다. 이 구동 제어 신호(S12)는, 제2 드라이버 회로(53)에 입력된다. 예컨대 논리 회로(52)는, 검출 신호(S11)의 반전 레벨과 검출 신호(S4)의 반전 레벨 을 논리곱 연산한 결과의 반전 레벨을 갖는 구동 제어 신호(S12)를 생성한다. 이 논리 회로(52)는, 검출 신호(S4)와 검출 신호(S11)가 각각 입력되는 2개의 인버터 회로와, 이들 인버터 회로의 출력 단자가 접속된 AND 회로와, AND 회로의 출력 단자에 접속된 인버터 회로에 의해 구성할 수 있다.

제2 드라이버 회로(53)에는, AND 회로(27)(제1 실시예에 있어서 제2 드라이버 회로)의 출력 신호(S13)가 입력된다. 제2 드라이버 회로(53)는, 구동 제어 신호(S12)와 AND 회로(27)의 출력 신호(S13)를 합성(논리곱 연산)하여 제2 구동 신호(DL)를 생성한다. 이 제2 구동 신호(DL)가 제2 트랜지스터(T2)의 게이트(제어 단자)에 공급된다. 제2 트랜지스터(T2)는 H 레벨의 제2 구동 신호(DL)에 응답하여 온하고, L 레벨의 제2 구동 신호(DL)에 응답하여 오프한다.

콤퍼레이터(51)의 검출 신호(S11)가 입력되는 논리 회로(52)는, 콤퍼레이터(28)로부터 출력되는 검출 신호(S4)가 L 레벨일 때에 이 검출 신호(S11)와 실질적으로 동일한 레벨의 구동 제어 신호(S12)를 출력하고, 검출 신호(S4)가 H 레벨일 때에 H 레벨의 구동 제어 신호(S12)를 출력한다. 콤퍼레이터(28)는, 부하의 변동이 완만한 통상 동작에 있어서 L 레벨의 검출 신호(S4)를 출력하고, 제2 상태인 경우에 H 레벨의 검출 신호(S4)를 출력한다. 따라서 논리 회로(52)는, 통상 동작에 있어서 검출 신호(S11)에 따른 (동상의) 구동 제어 신호(S12)를 출력하고, 제2 상태인 경우에 H 레벨의 구동 제어 신호(S12)를 출력한다.

제2 드라이버 회로(53)는, H 레벨의 구동 제어 신호(S12)에 응답하여 신호(S13)와 실질적으로 동일한 레벨의 제2 구동 신호(DL)를 제2 트랜지스터(T2)에 공급하고, L 레벨의 구동 제어 신호(S12)에 응답하여 L 레벨의 제2 구동 신호(DL)를 제2 트랜지스터(T2)에 공급한다.

상기와 같이 접속된 제2 트랜지스터(T2)와 콤퍼레이터(51)는, 콤퍼레이터(51)의 검출 신호(S11)에 따른 제2 구동 신호(DL)가 제2 트랜지스터(T2)에 공급됨으로써 이상 다이오드(ID)를 구성한다. 이상 다이오드(ID)는, 순방향에 있어서 순방향 전압이 제로로 전류가 흐르고, 역방향으로 무한대의 임피던스를 가지고 전류가 흐르지 않는 것이며, 이상적인 정류 특성을 얻을 수 있다. 따라서 이상 다이오드(ID)는, 제2 트랜지스터(T2)에 있어서의 역류 전류(출력 단자로부터 그라운드를 향해 흐르는 전류)를 방지하고, 순방향 전압 강하가 없기 때문에, 제1 트랜지스터(T1)가 오프되었을 때에, 초크 코일(L1)에 축적한 에너지의 손실이 저감되며, 저출력 전압시에 있어서의 효율 저하가 방지된다.

그리고, 논리 회로(52)는, L 레벨의 검출 신호(S4)가 입력되는 통상 동작에 있어서, 제2 트랜지스터(T2) 및 콤퍼레이터(51)를 이상 다이오드로서 동작시켜 역류를 방지한다. 그리고 논리 회로(52)는, H 레벨의 검출 신호(S4)가 입력되는 경부하 동작에 있어서, 제2 트랜지스터(T2) 및 콤퍼레이터(51)를 이상 다이오드로서 동작시키지 않는, 즉 역류를 허용한다.

제2 드라이버 회로(53)에는, AND 회로(27)로부터 출력되는 신호(S13)와 논리 회로(52)로부터 출력되는 구동 제어 신호(S12)가 입력된다. 이 신호(S13)는, 제1 실시예에 있어서 제2 구동 신호(DL)로서 제2 트랜지스터(T2)에 공급되어 있는 것이다. 상기한 바와 같이, 콤퍼레이터(28)는, 통상 상태에 있어서 L 레벨의 검출 신 호(S4)를 출력하고, 제2 상태일 때에 H 레벨의 검출 신호(S4)를 출력한다. NAND 회로(29)는 H 레벨의 검출 신호(S4)에 응답하여 발진기(25)로부터 출력되는 동기 제어 신호(SYC)를 반전한 신호(S5)를 출력하고, AND 회로(27)는 FF 회로(24)로부터 출력되는 신호(S3)와 동기 제어 신호(SYC)를 합성하여 제2 트랜지스터(T2)의 온 기간을 짧게 하도록 생성한 신호(S13)를 출력한다. 논리 회로(52)는, H 레벨의 검출 신호(S4)에 응답하여 H 레벨의 구동 제어 신호(S12)를 출력한다.

그리고, 제2 드라이버 회로(53)는 H 레벨의 구동 제어 신호(S12)에 응답하여 신호(S13)와 실질적으로 동일한 레벨의 제2 구동 신호(DL)를 제2 트랜지스터(T2)에 공급한다. 따라서, 본 실시예에 있어서, 도 5에 도시한 바와 같이, 제2 상태일 때, 제어 회로(41)는, 제2 트랜지스터(T2)에 있어서의 역류를 허용하는 동시에, 그 제2 트랜지스터(T2)의 온 기간을 짧게 하여 역류 전류를 제한한다.

그 결과, 역류를 허용하지 않는 DC-DC 컨버터(도 5에 있어서 초크 코일에 흘리는 전류를 IL2와 같이 제어하는 DC-DC 컨버터)에 비해, 초크 코일(L1)에 흘리는 전류(IL)를 제어함으로써, 조속히 출력 전압(Vo)을 원하는 전압에 안정화할 수 있다. 또한, 동기용 트랜지스터를 제어하지 않는 DC-DC 컨버터에 비해, 제2 트랜지스터(T2)의 온 기간을 짧게함으로써 초크 코일(L1)에 흐르는 전류(IL)는, 도 5에 도시하는 바와 같이, 종래의 전류(IL1)에 비해 역류 전류가 적어지고, 규정값을 넘지 않는다.

(1) 콤퍼레이터(51)는, 제2 트랜지스터(T2)에 있어서 초크 코일(L1)로부터 저전위 전원을 향해 흐르는 역류 전류를 검출한다. 논리 회로(52)는, 콤퍼레이터(51)의 검출 신호(S11)와 검출 신호(S4)에 기초하여, 제1 상태일 때에는 제2 트랜지스터(T2)에 있어서의 역류를 방지하고, 부하가 급감하였을 때에는 제2 트랜지스터(T2)에 있어서의 역류를 허용하도록 하였다.

그 결과, 제1 상태일 때에 역류 전류가 흐르지 않기 때문에, 제1 트랜지스터(T1)가 오프되었을 때에, 초크 코일(L1)에 축적한 에너지의 손실이 저감되고, 저출력 전압시에 있어서의 효율 저하가 방지된다. 또한 제2 상태일 때에는, 역류 전류가 허용되는 동시에 그 역류 전류가 제한되기 때문에, 출력 전압(Vo)을 단시간으로 안정화시킬 수 있고, 역류 전류가 규정값을 넘는 것을 막을 수 있다.

또한, 상기 각 실시예는, 이하의 형태로 실시하여도 좋다.

ㆍ 상기 각 실시예에서는, 제어 회로(11, 41)에 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 구비하였지만, 제어 회로에 대하여 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)를 외부 부착한 DC-DC 컨버터로 구체화하여도 좋다.

ㆍ 상기 각 실시예에서는, 제1 트랜지스터(T1)를 P 채널 MOS 트랜지스터로 하고, 제2 트랜지스터(T2)를 N 채널 MOS 트랜지스터로 하였지만, 제1 및 제2 트랜지스터를 N 채널 MOS 트랜지스터로 하여도 좋다. 또한, 제1 및 제2 트랜지스터를 P 채널 MOS 트랜지스터로 하여도 좋다. 또한, 트랜지스터의 도전형에 따라 제1 드라이버 회로(26)와 제2 드라이버 회로[27(53)]의 출력 레벨을 변경해야 한다.

ㆍ 상기 각 실시예에 있어서, 발진기(25)가 생성하는 동기 제어 신호(SYC)의 듀티비를, 출력 전압(Vo)을 안정시킬 때까지의 기간(응답 속도)이나 역류 전류의 허용값에 따라 변경하여도 좋다. 동기 제어 신호(SYC)의 듀티비를 변경함으로써 제2 트랜지스터(T2)가 온하는 기간이 변경되고, 출력 전압(Vo)을 변화시키는 응답 속도나 역류하는 전류량이 변경된다.

ㆍ 상기 각 실시예에 있어서, 발진기(25)는 클록 신호(CK)와 동기하여, 클록 신호(CK)의 각 펄스에 대응하여 동기 제어 신호(SYC)의 펄스를 생성하도록 하였지만, 복수의 펄스마다 동기 제어 신호(SYC)의 펄스를 생성하지 않도록 하여도 좋다.

ㆍ 상기 제2 실시예에서는, 제2 트랜지스터(T2)에 콤퍼레이터(51)를 접속하여 이상 다이오드를 구성하고 이 제2 트랜지스터(T2)에 있어서의 역류 전류를 방지하였지만, 그 외의 구성에 의해 역류 전류를 방지하는 구성으로 하여도 좋다. 예컨대 제2 트랜지스터(T2)와 그라운드 사이에 저항을 접속하고, 이 저항의 양 단자에 콤퍼레이터를 접속하며, 저항의 양 단자간의 전위차에 기초하여 역류 전류를 검출하여 제2 트랜지스터(T2)를 오프하여도 좋다. 그리고, 저항에 접속한 콤퍼레이터의 출력 신호를 도 4의 논리 회로(52)에 입력하고, 통상 동작에 있어서는 역류를 방지하며, 경부하시 역류를 허용하여도 좋다.

ㆍ 제2 실시예에 있어서, NAND 회로(29)에 제어 허가 신호(ENB)를 입력하여도 좋다. 또한, 제1 실시예에 있어서, NAND 회로(29)에 제어 허가 신호(ENB)를 입력하지 않도록 하여도 좋다.

ㆍ 상기 각 실시예에서는, RS-플립플롭 회로(FF 회로)(24)를 이용한 DC-DC 컨버터로 구체화하였지만, PWM 비교기를 이용한 DC-DC 컨버터로 구체화하여도 좋다.

ㆍ 상기 각 실시예에서는, 출력 전압(Vo)[귀환 신호(FB)]을 저항(R1, R2)에 의해 분압한 분압 전압과 기준 전압(Vr1)을 오차 증폭기(21)에 의해 비교하도록 하였지만, 출력 전압(Vo)과 기준 전압을 비교하여도 좋다.

도 1은 제1 실시예의 DC-DC 컨버터의 블록 회로도.

도 2의 (a) (b)는 제1 실시예의 DC-DC 컨버터의 동작 파형도.

도 3은 제1 실시예의 DC-DC 컨버터의 동작 파형도.

도 4는 제2 실시예의 DC-DC 컨버터의 블록 회로도.

도 5는 제2 실시예의 DC-DC 컨버터의 동작 파형도.

도 6은 종래의 DC-DC 컨버터의 동작 파형도.

<도면의 주요 부분에 대한 부호의 설명>

12: 스너버 회로 21: 오차 증폭기

22: 전류 비교기 23: 전류 검출 회로

24: 플립플롭 회로 25: 발진기

26: 제1 드라이버 회로 27: 제2 드라이버 회로

28: 콤퍼레이터 29: NAND 회로

51: 콤퍼레이터 52: 논리 회로

CK: 클록 신호 SYC: 동기 제어 신호

S4: 검출 신호 S5: 구동 제어 신호

S11: 검출 신호 L1: 초크 코일

T1: 제1 트랜지스터 T2: 제2 트랜지스터

DH: 제1 구동 신호 DL: 제2 구동 신호

Vo: 출력 전압

Claims

입력 전압(VDD)을 변환하여 부하에 공급하는 출력 전압(Vo)을 생성하는 DC-DC 컨버터(10)로서,

상기 입력 전압이 공급되는 제1 트랜지스터(T1)와,

상기 제1 트랜지스터와 저전위 전원 사이에 접속된 제2 트랜지스터(T2)와,

상기 제1 트랜지스터와 상기 제2 트랜지스터 사이의 접속점(N1)에 접속된 초크 코일(L1)과,

출력 전압 또는 상기 출력 전압의 분압 전압과, 부하에 공급하는 출력 전압에 따라 설정된 제1 기준 전압(Vr1)을 비교하여 오차 신호(S1)를 생성하는 오차 증폭 회로(21)와,

상기 오차 신호 따른 펄스폭을 갖는 펄스 신호(S3)를 생성하는 펄스 신호 생성 회로와,

상기 펄스 신호에 기초하여 상기 제1 트랜지스터와 상기 제2 트랜지스터를 상보적으로 온 오프 제어하는 제1 구동 신호(DH) 및 제2 구동 신호(DL)를 생성하는 출력 회로와,

소정의 제2 기준 전압(Vr2)과 상기 오차 신호를 비교하여 검출 신호(S4)를 생성하는 비교 회로(28)와,

상기 검출 신호에 기초하여, 상기 오차 신호가 상기 제2 기준 전압보다 높은 제1 상태일 때에는 일정 레벨의 구동 제어 신호를 출력하고, 상기 오차 신호가 상기 제2 기준 전압보다 낮은 제2 상태일 때에는 소정의 펄스폭을 갖는 구동 제어 신호를 출력하는 구동 신호 생성 회로(29)를 포함하며,

상기 출력 회로는, 상기 구동 제어 신호와 상기 펄스 신호에 기초하여, 상기 구동 제어 신호가 일정 레벨로 되는 상기 제1 상태인 경우에는 상기 펄스 신호에 기초하여 상기 제2 구동 신호를 생성하고 상기 제2 트랜지스터를 상기 제1 트랜지스터와 상보적으로 온 오프하며, 상기 구동 제어 신호가 펄스형으로 되는 상기 제2 상태인 경우에는 상기 구동 제어 신호와 상기 펄스 신호를 합성하여 상기 제1 트랜지스터의 오프 기간에 있어서 상기 제2 트랜지스터의 온 시간을 상기 제1 상태일 때보다 짧게 하도록 한 것을 특징으로 하는 DC-DC 컨버터.
제1항에 있어서, 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 접속되고, 그 접속점의 전압에 기초하여 상기 초크 코일에 흐르는 전류(IL)를 검출하는 전류 검출 회로(23)를 포함하며,

상기 펄스 신호 생성 회로는,

상기 전류 검출 회로의 출력 신호가 비반전 입력 단자에 입력되고, 상기 오차 신호가 반전 입력 단자에 입력되는 전류 비교기(22)와,

클록 신호(CK)와, 소정의 펄스폭을 갖는 동기 제어 신호(SYC)를 생성하는 발진기(25)와,

상기 전류 비교기의 출력 신호가 세트 단자에 입력되며, 상기 클록 신호가 리셋 단자에 입력되는 플립플롭 회로(24)로 구성되고,

상기 구동 신호 생성 회로는, 상기 검출 신호와 상기 동기 제어 신호에 기초하여, 상기 제2 상태일 때에는 상기 동기 제어 신호를 반전하여 상기 구동 제어 신 호로서 출력하는 것을 특징으로 하는 DC-DC 컨버터.
제1항에 있어서, 상기 제2 트랜지스터에 있어서 상기 초크 코일로부터 상기 저전위 전원을 향해 흐르는 역류 전류를 검출하는 역류 검출 회로(51)와,

역류 검출 회로의 검출 결과와 상기 검출 신호에 기초하여, 상기 제1 상태일 때에는 상기 제2 트랜지스터에 있어서의 역류를 방지하고, 상기 제2 상태일 때에는 상기 제2 트랜지스터에 있어서의 역류를 허용하는 역류 제어 회로(52)를 포함한 것을 특징으로 하는 DC-DC 컨버터.
제3항에 있어서, 상기 역류 검출 회로는, 상기 제2 트랜지스터의 양 단자에 있어서의 전위 차에 의해 상기 제2 트랜지스터에 흐르는 전류를 검출하여 상기 제2 트랜지스터를 온 오프 제어하는 검출 신호(S11)를 생성하는 콤퍼레이터에 의해 구성되고,

상기 역류 제어 회로는, 상기 콤퍼레이터의 검출 신호와 상기 비교 회로의 검출 신호가 입력되며, 상기 비교 회로의 검출 신호에 기초하여, 상기 제1 상태일 때에는 상기 콤퍼레이터의 검출 신호에 따라 구동 제어 신호(S12)를 출력하고, 상기 제2 상태일 때에는 상기 구동 제어 신호를 일정 레벨로써 출력하는 논리 회로에 의해 구성되며,

상기 출력 회로는, 상기 펄스 신호와 상기 구동 제어 신호에 기초하여, 상기 제2 트랜지스터에 공급하는 제2 구동 신호를 생성하는 것을 특징으로 하는 DC-DC 컨버터.
제1항 내지 제4항 중 어느 한 항에 있어서, 상기 초크 코일에는 병렬로 스너버 회로(12)가 접속된 것을 특징으로 하는 DC-DC 컨버터.
입력 전압(VDD)을 변환하여 부하에 공급하는 출력 전압(Vo)을 생성하는 DC-D 컨버터(10)의 제어 방법으로서,

상기 입력 전압이 공급되는 제1 트랜지스터와(T1)와,

상기 제1 트랜지스터와 저전위 전원 사이에 접속된 제2 트랜지스터(T2)와,

상기 제1 트랜지스터와 상기 제2 트랜지스터 사이의 접속점(N1)에 접속된 초크 코일(L1)

을 포함하고,

출력 전압 또는 이 출력 전압의 분압 전압과, 부하에 공급하는 출력 전압에 따라 설정된 제1 기준 전압(Vr1)을 비교하여 오차 신호(S1)를 생성하며,

상기 오차 신호에 따른 펄스폭을 갖는 펄스 신호(S3)를 생성하고,

상기 펄스 신호에 기초하여 상기 제1 트랜지스터와 상기 제2 트랜지스터를 상보적으로 온 오프 제어하는 제1 구동 신호 및 제2 구동 신호(DH, DL)를 생성하며,

소정의 제2 기준 전압(Vr2)과 상기 오차 신호를 비교하여 검출 신호(S4)를 생성하고,

상기 검출 신호에 기초하여, 상기 오차 신호가 상기 제2 기준 전압보다 높은 제1 상태일 때에는 일정 레벨의 구동 제어 신호(S5)를 출력하며, 상기 오차 신호가 상기 제2 기준 전압보다 낮은 제2 상태일 때에는 소정의 펄스폭을 갖는 구동 제어 신호를 출력하고,

상기 구동 제어 신호와 상기 펄스 신호에 기초하여, 상기 구동 제어 신호가 일정 레벨로 되는 상기 제1 상태인 경우에는 상기 펄스 신호에 기초하여 상기 제2 구동 신호를 생성하며 상기 제2 트랜지스터를 상기 제1 트랜지스터와 상보적으로 온/오프하고, 상기 구동 제어 신호가 펄스형으로 되는 상기 제2 상태인 경우에는 상기 구동 제어 신호와 상기 펄스 신호를 합성하여 상기 제1 트랜지스터의 오프 기간에 있어서 상기 제2 트랜지스터의 온 시간을 상기 제1 상태일 때보다 짧게 하도록 한 것을 특징으로 하는 DC-DC 컨버터의 제어 방법.
제6항에 있어서, 상기 제2 트랜지스터에 있어서 상기 초크 코일로부터 상기 저전위 전원을 향해 흐르는 역류 전류를 검출하는 역류 검출 회로(51)를 포함하고,

역류 검출 회로의 검출 결과와 상기 검출 신호에 기초하여, 상기 제1 상태일 때에는 상기 제2 트랜지스터에 있어서의 역류를 방지하며, 상기 부하가 급감하였을 때에는 상기 제2 트랜지스터에 있어서의 역류를 허용하는 것을 특징으로 하는 DC-DC 컨버터의 제어 방법.