JP2011172320A - スイッチング制御回路 - Google Patents

Abstract

【課題】過電流によりパワートランジスタが破壊されることを抑制可能なスイッチング制御回路を提供する。
【解決手段】入力電圧から目的レベルの出力電圧を生成すべく、入力電圧が入力電極に印加されたトランジスタのスイッチングを制御するとともに、トランジスタからの出力電流が基準電流よりも大きい場合にトランジスタをオフするスイッチング制御回路において、出力電圧の低下に応じて基準電流が小さくなることに対応した第１基準電圧を生成する基準電圧生成回路と、出力電流に応じた電圧と第１基準電圧とを比較する比較回路と、比較回路によって出力電流が基準電流よりも小さいと判別された場合、出力電圧に応じた帰還電圧と目的レベルに応じた第２基準電圧とに基づいて出力電圧のレベルが目的レベルとなるようトランジスタをオンオフし、比較回路によって出力電流が基準電流よりも大きいと判別された場合、トランジスタをオフする駆動回路と、を備えることを特徴とするスイッチング制御回路。
【選択図】図１

Description

本発明は、スイッチング制御回路に関する。

一般的なスイッチング電源回路には、負荷を駆動するパワートランジスタに、所定以上の電流が流れることを防ぐための過電流保護回路が設けられている。過電流保護回路としては、例えば、スイッチングの周期毎にパワートランジスタに流れる電流が所定以上となるか否か、すなわち、過電流となるか否かを検出し、過電流となるとパワートランジスタをオフするパルスバイパルス方式の過電流保護回路が知られている（例えば、特許文献１参照）。

特開２００９−２６１１００号公報

ところで、パルスバイパルス方式の過電流保護回路が用いられるスイッチング電源回路において、負荷が短絡している場合には、パワートランジスタにはスイッチング周期毎に過電流が流れることになる。このため、負荷短絡が長時間継続されると、パワートランジスタ等が破壊されることがある。

本発明は上記課題を鑑みてなされたものであり、過電流によりパワートランジスタが破壊されることを抑制可能なスイッチング制御回路を提供することを目的とする。

上記目的を達成するため、本発明の一つの側面に係るスイッチング制御回路は、入力電圧から目的レベルの出力電圧を生成すべく、前記入力電圧が入力電極に印加されたトランジスタのスイッチングを制御するとともに、前記トランジスタからの出力電流が基準電流よりも大きい場合に前記トランジスタをオフするスイッチング制御回路において、前記出力電圧の低下に応じて前記基準電流が小さくなることに対応した第１基準電圧を生成する基準電圧生成回路と、前記出力電流に応じた電圧と前記第１基準電圧とを比較する比較回路と、前記比較回路によって前記出力電流が前記基準電流よりも小さいと判別された場合、前記出力電圧に応じた帰還電圧と前記目的レベルに応じた第２基準電圧とに基づいて前記出力電圧のレベルが前記目的レベルとなるよう前記トランジスタをオンオフし、前記比較回路によって前記出力電流が前記基準電流よりも大きいと判別された場合、前記トランジスタをオフする駆動回路と、を備える。

過電流によりパワートランジスタが破壊されることを抑制可能なスイッチング制御回路を提供できる。

本発明の一実施形態であるスイッチング電源回路１０の構成を示す図である。 基準電圧回路６０の構成を示す図である。 基準電圧回路６０の動作を説明するための図である。 負荷短絡が発生していない場合のスイッチング電源回路１０の動作を説明するための図である。 負荷短絡が発生している場合のスイッチング電源回路１０の動作を説明するための図である。 負荷短絡が発生している場合の出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔとの関係を示す図である。

本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。

図１は、本発明の一実施形態であるスイッチング電源回路１０の構成を示す図である。スイッチング電源回路１０は、例えば、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成する回路であり、電源ＩＣ２０、ダイオード３０、インダクタ３１、コンデンサ３２，３３、抵抗３５〜３７を含んで構成されている。

負荷１１は、例えばＣＰＵ（Central Processing Unit）等の集積回路であり、出力電圧Ｖｏｕｔを電源電圧として動作する。

電源ＩＣ２０（スイッチング制御回路）は、端子ＩＮ，ＯＵＴ，ＲＣ，ＦＢを備える集積回路である。端子ＩＮには、入力電圧Ｖｉｎが印加され、端子ＯＵＴには、ダイオード３０及びインダクタ３１が接続される。ダイオード３０は、後述するＰＭＯＳトランジスタ５０がオフの際に、インダクタ３１に電流を流すための素子である。

インダクタ３１及びコンデンサ３２は、端子ＯＵＴの電圧の高周波成分を減衰するローパスフィルタを構成する。このため、コンデンサ３２には、直流レベルの出力電圧Ｖｏｕｔが生成される。

端子ＦＢには、出力電圧Ｖｏｕｔを抵抗３６，３７で分圧した電圧である帰還電圧Ｖｆｂが印加される。また、端子ＲＣには、出力電圧Ｖｏｕｔの発振を防ぐための、いわゆる位相補償用の抵抗３３及びコンデンサ３５が接続されている。

また、電源ＩＣ２０は、ヒステリシスコンパレータ４０、発振回路４１、クロック生成回路４２、誤差増幅回路４３、コンパレータ４４、ＡＮＤ回路４５、Ｄフリップフロップ４６、駆動回路４７、過電流検出回路４８、ＰＭＯＳトランジスタ５０、及び抵抗５１を含んで構成される。なお、ヒステリシスコンパレータ４０、発振回路４１、クロック生成回路４２、誤差増幅回路４３、コンパレータ４４、ＡＮＤ回路４５、Ｄフリップフロップ４６、及び駆動回路４７は駆動回路に相当し、コンパレータ４４、ＡＮＤ回路４５、Ｄフリップフロップ４６、駆動回路４７は制御回路に相当する。

ヒステリシスコンパレータ４０は、所定の基準電圧Ｖｒｅｆ１に基づいて定まるヒステリシス電圧（Ｖｂ１，Ｖｂ２）と、端子ＦＢに印加される帰還電圧Ｖｆｂとを比較し、出力電圧Ｖｏ１を変化させる。ヒステリシスコンパレータ４０は、帰還電圧Ｖｆｂが電圧Ｖｂ１より高くなると、出力電圧Ｖｏ１を例えば、ハイレベル（以下、Ｈレベル）に変化させ、帰還電圧が電圧Ｖｂ２（電圧Ｖｂ１＞電圧Ｖｂ２）より低くなると、出力電圧Ｖｏ１を例えばローレベル（以下、Ｌレベル）に変化させる。なお、電圧Ｖｂ２のレベルが第２レベルに相当する。

発振回路４１は、出力電圧Ｖｏ１がＨレベル場合、周波数ｆ１の鋸歯状の発振信号Ｖｏｓｃを出力し、出力電圧Ｖｏ１がＬレベルの場合、周波数ｆ１より低い周波数ｆ２の鋸歯状の発振信号Ｖｏｓｃを出力する。

クロック生成回路４２は、発振信号Ｖｏｓｃが立下りから立ち上がりに変化するタイミングで、Ｈレベルとなるクロック信号Ｖｃｋを出力する。

誤差増幅回路４３は、端子ＦＢに印加される帰還電圧Ｖｆｂと、所定の基準電圧Ｖｒｅｆ２との誤差を増幅する回路である。なお、基準電圧Ｖｒｅｆ２（第２基準電圧）は、所望の出力電圧Ｖｏｕｔに応じて定められる電圧である。また、誤差増幅回路４３の出力とグランドＧＮＤとの間には、端子ＲＣを介して、位相補償用のコンデンサ３３及び抵抗３５が接続されている。なお、誤差増幅回路４３の出力と端子ＲＣとが接続されたノードの電圧を、電圧Ｖｅとする。

コンパレータ４４は、電圧Ｖｅと発振信号Ｖｏｓｃとの大小を比較して、出力される電圧Ｖｃを変化させる。ここでは、電圧Ｖｅがコンパレータ４４の非反転入力端子に印加され、発振信号Ｖｏｓｃがコンパレータ４４の反転入力端子に印加されている。このため、発振信号Ｖｏｓｃのレベルが電圧Ｖｅのレベルより低くなると電圧ＶｃはＨレベルとなり、発振信号Ｖｏｓｃのレベルが電圧Ｖｅのレベルより高くなると電圧ＶｃはＬレベルとなる。

ＡＮＤ回路４５は、電圧Ｖｃと後述する過電流検出回路４８からの出力との論理積を演算し、Ｄフリップフロップ４６に出力する。

Ｄフリップフロップ４６のＤ入力には電圧Ｖｃが入力され、Ｃ入力にはクロック信号Ｖｃｋが入力され、Ｒ入力にはＡＮＤ回路４５の出力が入力される。このため、ＡＮＤ回路４５から出力がＨレベルの場合、クロック信号ＶｃｋがＨレベルとなる際の電圧Ｖｃの論理レベルがＱ出力から出力される。一方、ＡＮＤ回路４５から出力がＬレベルの場合、Ｄフリップフロップ４６はリセットされ、Ｑ出力はＬレベルとなる。

駆動回路４７は、Ｄフリップフロップ４６のＱ出力の電圧Ｖｑに基づいて、ＰＭＯＳトランジスタ５０をスイッチングする。具体的には、電圧ＶｑがＨレベルとなると、ＰＭＯＳトランジスタ５０をオンする。一方、電圧ＶｑがＬレベルとなると、ＰＭＯＳトランジスタ５０をオフする。

過電流検出回路４８は、ＰＭＯＳトランジスタ５０からの電流Ｉｏｕｔが、過電流であるか否か、すなわち、電流Ｉｏｕｔが過電流であることを示す基準電流以上であるか否かを検出する。過電流検出回路４８は、基準電圧回路６０及びコンパレータ６１を含んで構成される。なお、過電流検出回路４８は、電流Ｉｏｕｔが基準電流より大きい場合に、電流Ｉｏｕｔが過電流であることを検出する。

ＰＭＯＳトランジスタ５０は、負荷１１を駆動するためのパワートランジスタであり、ソース電極（入力電極）には、抵抗５１を介して入力電圧Ｖｉｎが印加されている。

抵抗５１は、出力電流Ｉｏｕｔを検出するための検出抵抗である。なお、抵抗５１とＰＭＯＳトランジスタ５０のソース電極とが接続されるノードの電圧を電圧Ｖ１とする。例えば、抵抗５１の抵抗値をＲ１とすると、電圧Ｖ１は、Ｖ１＝Ｖｉｎ−Ｒ１×Ｉｏｕｔとなる。したがって、出力電流Ｉｏｕｔが大きくなると電圧Ｖ１は低下する。

基準電圧回路６０（基準電圧生成回路）は、基準電流に対応した基準電圧Ｖｒｅｆ３（第１基準電圧）を出力する回路である。また、基準電圧回路６０は、基準電圧Ｖｒｅｆ３のレベルを、帰還電圧Ｖｆｂのレベルに応じて変化させる。このため、過電流であるか否かを判定する基準となる基準電流は、帰還電圧Ｖｆｂに応じて変化することになる。なお、基準電圧回路６０の詳細については後述する。

コンパレータ６１は、出力電流Ｉｏｕｔが過電流か否かを判別すべく、電圧Ｖ１と基準電圧Ｖｒｅ３とを比較する回路である。前述のように、出力電流Ｉｏｕｔが大きくなると電圧Ｖ１は低下する。コンパレータ６１は、電圧Ｖ１が基準電圧Ｖｒｅｆ３より高い場合、出力電流Ｉｏｕｔが過電流で無いことを示すＨレベルの電圧Ｖｏ２を出力する。一方、電圧Ｖ１が基準電圧Ｖｒｅｆ３より低い場合、出力電流Ｉｏｕｔが過電流であることを示すＬレベルの電圧Ｖｏ２を出力する。

＝＝基準電圧回路６０の詳細＝＝
基準電圧回路６０は、図２に示すように、ＰＭＯＳトランジスタ７０，７１、バイアス電流源７２，７３、及び抵抗７４，７５を含んで構成される。なお、ＰＭＯＳトランジスタ７０，７１、バイアス電流源７２，７３、及び抵抗７４は、バイアス電流回路に相当する。

ＰＭＯＳトランジスタ７０のソース電極は、抵抗７４を介してＰＭＯＳトランジスタ７１のソース電極に接続されている。また、ＰＭＯＳトランジスタ７０のソース電極と、抵抗７４とが接続されるノードには、バイアス電流源７２からの所定のバイアス電流Ｉｂ１が供給される。このため、ＰＭＯＳトランジスタ７０，７１、バイアス電流源７２、及び抵抗７４は、差動回路を構成する。なお、抵抗７４は、ＰＭＯＳトランジスタ７１のいわゆるソース抵抗である。

また、ここでは、ＰＭＯＳトランジスタ７０のゲート電極には、所定レベルの電圧Ｖｂ３が印加されており、ＰＭＯＳトランジスタ７１のゲート電極には、帰還電圧Ｖｆｂが印加されている。このため、帰還電圧Ｖｆｂが電圧Ｖｂ３より高い場合、ＰＭＯＳトランジスタ７０はオンし、ＰＭＯＳトランジスタ７１はオフする。したがって、この場合、バイアス電流Ｉｂ１は、ＰＭＯＳトランジスタ７０へと供給される。一方、帰還電圧Ｖｆｂが低下して電圧Ｖｂ３より低くなると、帰還電圧Ｖｆｂが低下するにつれてＰＭＯＳトランジスタ７０に流れる電流は徐々に減少し、ＰＭＯＳトランジスタ７１に流れる電流は徐々に増加する。なお、本実施形態では、例えば、帰還電圧Ｖｆｂが低下して電圧Ｖｂ３より低い電圧Ｖｂ４となると、バイアス電流Ｉｂ１の全てがＰＭＯＳトランジスタ７１に流れるようにＰＭＯＳトランジスタ７０，７１は設計されていることとする。

バイアス電流源７３は、バイアス電流Ｉｂ１より大きいバイアス電流Ｉｂ２を生成する。また、バイアス電流源７３の一端は、抵抗７５の一端と、ＰＭＯＳトランジスタ７１のドレイン電極とに接続される。本実施形態では、バイアス電流源７３と抵抗７５とが接続されるノードに発生する電圧を基準電圧Ｖｒｅｆ３とし、抵抗７５の抵抗値をＲ２とする。

ここで、図３を参照しつつ、基準電圧回路６０の動作について説明する。まず、電圧Ｖｆｂ＞電圧Ｖｂ３の範囲においては、ＰＭＯＳトランジスタ７１がオフし、ＰＭＯＳトランジスタ７１に流れる電流がゼロとなるため、抵抗７５にはバイアス電流Ｉｂ２の全てが流れる。このため、基準電圧Ｖｒｅｆ３は、Ｖｒｅｆ３＝Ｖｉｎ−Ｉｂ２×Ｒ２となる。

つぎに、電圧Ｖｆｂが電圧Ｖｂ３より低くなると、前述の様に、ＰＭＯＳトランジスタ７１に流れる電流は徐々に増加する。ここで、バイアス電流源７３のバイアス電流Ｉｂ２は一定であるため、結果として抵抗７５に流れる電流は減少する。このため、基準電圧Ｖｒｅｆ３は、帰還電圧Ｖｆｂの低下に応じて高くなる。そして、帰還電圧Ｖｆｂが低下して電圧Ｖｂ４となると、ＰＭＯＳトランジスタ７１にはバイアス電流Ｉｂ１の全てが流れることになるため、抵抗７５に流れる電流は、Ｉｂ２−Ｉｂ１となる。つまり、電圧Ｖｆｂ＜電圧Ｖｂ４の範囲においては、Ｖｒｅｆ３＝Ｖｉｎ−（Ｉｂ２−Ｉｂ１）×Ｒ２となる。このように、基準電圧回路６０は、帰還電圧Ｖｆｂの低下に応じて高くなる基準電圧Ｖｒｅｆ３を出力する。なお、前述のように、基準電圧Ｖｒｅｆ３は、出力電流Ｉｏｕｔが過電流か否かを判定するための基準となる電圧である。また、基準電圧Ｖｒｅｆ３と比較される電圧Ｖ１は、出力電流Ｉｏｕｔの増加に応じて低くなる。このため、基準電圧Ｖｒｅｆ３のレベルが高くなると、コンパレータ６１が過電流と判定する基準電流は小さくなる。このように、基準電圧回路６０は、帰還電圧Ｖｆｂの低下に応じて、出力電流Ｉｏｕｔが過電流であると判定する際の基準電流を上昇させる。なお、電圧Ｖｂ３のレベルは、第１レベルに相当する。

＝＝負荷短絡が発生していない場合のスイッチング電源回路１０の動作＝＝
ここで、図４を参照しつつ、負荷短絡が発生していない場合におけるスイッチング電源回路１０の動作の一例を説明する。なお、ここでは、スイッチング電源回路１０は、所望のレベルの出力電圧Ｖｏｕｔを生成し、負荷１１に流れる負荷電流ＩＬの平均値は、電流ＩＡであることとする。また、所望のレベルの出力電圧Ｖｏｕｔが生成されている際の帰還電圧Ｖｆｂは、ヒステリシスコンパレータ４０の電圧Ｖｂ１よりも高くなるように抵抗３６，３７は選択されている。このため、ヒステリシスコンパレータ４０からの出力電圧Ｖｏ１はＨレベルであり、発信信号Ｖｏｓｃの周波数はｆ１である。さらに、上記の条件で負荷１１が駆動される際には、電圧Ｖ１の最小レベルが、電圧Ｖｒｅｆ３より高くなるように基準電圧回路６０は設計されている。

まず、時刻ｔ０において、電圧Ｖｅのレベルより発振信号Ｖｏｓｃのレベルが低くなると、電圧ＶｃはＨレベルとなる。そして、発振信号Ｖｏｓｃの立ち上がる時刻ｔ１にクロック信号ＶｃｋがＨレベルとなると、電圧ＶｑはＨレベルとなる。このため、ＰＭＯＳトランジスタ５０はオンされる。ＰＭＯＳトランジスタ５０がオンされると、出力電流Ｉｏｕｔが流れるため、電圧Ｖ１のレベルは、ＶｉｎからＩｏｕｔ×Ｒ１だけ低下する。前述のように、負荷電流ＩＬが電流ＩＡとなる際における電圧Ｖ１の最小レベルは、基準電圧Ｖｒｅｆ３より高いため、電圧Ｖｏ２は常にＨレベルとなる。このため、ＡＮＤ回路４５の出力もＨレベルとなる。

つぎに、時刻ｔ２に発振信号Ｖｏｓｃのレベルが電圧Ｖｅより高くなると、電圧ＶｃはＬレベルとなる。この結果、ＡＮＤ回路の出力はＬレベルとなり、Ｄフリップフロップ４６はリセットされる。したがって、電圧ＶｑはＬレベルとなり、ＰＭＯＳトランジスタ５０はオフされる。また、時刻ｔ３において発振信号Ｖｏｓｃのレベルが電圧Ｖｅより低くなると、時刻ｔ０と同様に、電圧ＶｃがＨレベルとなる。時刻ｔ３以降、時刻ｔ０〜ｔ３までの動作が繰り返される。

ここで、例えば、出力電圧Ｖｏｕｔが上昇した場合、帰還電圧Ｖｆｂも上昇する。帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ２より高くなると電圧Ｖｅは低下する。このため、電圧ＶｑがＨレベルとなる期間、すなわち、ＰＭＯＳトランジスタ５０がオンとなる期間は短くなり、出力電圧Ｖｏｕｔは低下する。したがって、上昇した出力電圧Ｖｏｕｔ及び帰還電圧Ｖｆｂは低下することになる。一方、出力電圧Ｖｏｕｔが低下した場合、帰還電圧Ｖｆｂも低下する。そして、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆ２より低くなると、電圧Ｖｅは上昇する。このため、電圧ＶｑがＨレベルとなる期間、すなわち、ＰＭＯＳトランジスタ５０がオフする期間は長くなる。したがって、低下した出力電圧Ｖｏｕｔ及び帰還電圧Ｖｆｂは上昇することになる。このように、帰還電圧Ｖｆｂは、基準電圧Ｖｒｅｆに一致するようフィードバック制御され、電源ＩＣ２０は所望の電圧Ｖｏｕｔを生成し続ける。

＝＝負荷短絡が発生している場合のスイッチング電源回路１０の動作＝＝
つぎに、図５を参照しつつ、事故等により負荷短絡が発生した場合におけるスイッチング電源回路１０の動作の一例を説明する。負荷短絡が発生すると、端子ＯＵＴとグランドとの間が電気的にほぼ短絡された状態となる。このため、出力電圧Ｖｏｕｔは所望のレベルから０Ｖへと低下する。また、このような状態でＰＭＯＳトランジスタ５０がオンされると、入力電圧Ｖｉｎを生成する電源からの電流は、抵抗５１及びＰＭＯＳトランジスタ５０のオン抵抗を介してグランドに流れる。本実施形態では、負荷短絡の際にＰＭＯＳトランジスタ５０がオンされて生成される電圧Ｖ１は、基準電圧Ｖｒｅｆ３（＝Ｖｉｎ−Ｉｂ２×Ｒ２）より低くなるよう、基準電圧Ｖｒｅｆ３のレベルが設定されていることとする。また、本実施形態では、電圧Ｖｂ１は、例えば、電圧Ｖｂ４と同じレベルとなるようヒステリシスコンパレータ４０は設計されていることとする。

まず、時刻ｔ１０に負荷短絡が発生すると、出力電圧Ｖｏｕｔは所望のレベルから低下する。前述のように、駆動回路４７は、出力電圧Ｖｏｕｔが所望のレベルから低下すると、出力電圧Ｖｏｕｔが上昇するようにＰＭＯＳトランジスタ５０を駆動する。なお、この際には、帰還電圧Ｖｆｂのレベルは、ヒステリシスコンパレータ４０の電圧Ｖｂ１より高いため、ＰＭＯＳトランジスタ５０は、周波数ｆ１でスイッチングされる。そして、時刻ｔ１１に、電圧ＶｑがＨレベルとなると、ＰＭＯＳトランジスタ５０はオンとなるため、出力電流Ｉｏｕｔはゼロから増加し、電圧Ｖ１は低下する。前述のように、負荷短絡時には、ＰＭＯＳトランジスタ５０がオンされた際の電圧Ｖ１は、基準電圧Ｖｒｅｆ３（＝Ｖｉｎ−Ｉｂ２×Ｒ２）より低くなる。このため、出力電流Ｉｏｕｔは過電流であると検出され、コンパレータ６１からは、出力電流Ｉｏｕｔが過電流であることを示すＬレベルの電圧Ｖｏ２が出力される。電圧Ｖｏ２がＬレベルとなると、Ｄフリップフロップ４６はリセットされるため、電圧ＶｑはＬレベルとなり、ＰＭＯＳトランジスタ５０はオフされる。つまり、負荷短絡時において、過電流検出回路４８が、出力電流Ｉｏｕｔが過電流であることを検出すると、ＰＭＯＳトランジスタ５０は強制的にオフされる。

つぎに、時刻ｔ１３に、出力電圧Ｖｏｕｔの低下に応じて帰還電圧Ｖｆｂが電圧Ｖｂ３となると、基準電圧回路６０は、基準電圧Ｖｒｅｆ３のレベルを帰還電圧Ｖｆｂの低下に応じて上昇させる。そして、時刻ｔ１１から発振信号Ｖｏｓｃの１周期後の時刻ｔ１４となると、電圧ＶｑがＨレベルとなり、ＰＭＯＳトランジスタ５０はオンされため、電圧Ｖ１は低下する。そして、時刻ｔ１５に、電圧Ｖ１が基準電圧Ｖｒｅｆ３より低くなると、ＰＭＯＳトランジスタ５０はオフされる。このように、時刻ｔ１３以降において基準電圧Ｖｒｅｆ３が高くなると、ＰＭＯＳトランジスタ５０がオンされてから、オフされるまでの時間が短くなる。このため、発振信号Ｖｏｓｃの１周期あたりの出力電流Ｉｏｕｔの平均値は減少する。

また、時刻ｔ１６に、出力電圧Ｖｏｕｔの低下に応じて帰還電圧Ｖｆｂが電圧Ｖｂ４となると、基準電圧Ｖｒｅｆ３のレベルは所定レベル（Ｖｉｎ−（Ｉｂ２−Ｉｂ１）×Ｒ２）となる。そして、時刻ｔ１７となると、ＰＭＯＳトランジスタ５０はオンされ、時刻ｔ１８に、電圧Ｖ１が基準電圧Ｖｒｅｆ３より低くなると、ＰＭＯＳトランジスタ５０はオフされる。前述のように、基準電圧回路６０は、帰還電圧Ｖｆｂが低下しても所定レベル（Ｖｉｎ−（Ｉｂ２−Ｉｂ１）×Ｒ２）以上に基準電圧Ｖｒｅｆ３を上昇させることは無い。このため、時刻ｔ１６以降においては、ＰＭＯＳトランジスタ５０のオン期間が短くなることは無い。したがって、時刻ｔ１６以降では、発振信号Ｖｏｓｃの１周期あたりの出力電流Ｉｏｕｔの平均値は減少しない。

また、時刻ｔ２０に、出力電圧Ｖｏｕｔの低下に応じて帰還電圧Ｖｆｂが電圧Ｖｂ２となると、ヒステリシスコンパレータ４０は、電圧Ｖｏ１をＬレベルに変化させる。この結果、発振回路４１は、周波数ｆ１より低い周波数ｆ２の鋸歯状の発振信号Ｖｏｓｃを出力する。このため、ＰＭＯＳトランジスタ５０は、周波数ｆ１より低い周波数ｆ２でスイッチングされることになる。この結果、発振信号Ｖｏｓｃの周波数が低下すると所定期間あたりの出力電流Ｉｏｕｔの平均値も減少する。

ここで、負荷短絡が発生した際における出力電圧Ｖｏｕｔと、出力電流Ｉｏｕｔの平均値との関係を、図６を参照しつつ説明する。負荷短絡が発生すると（Ａ点）、ＰＭＯＳトランジスタ５０は強制的にオフされるため、出力電流Ｉｏｕｔの平均値は低下する。そして、出力電圧Ｖｏｕｔが低下し、帰還電圧Ｖｆｂのレベルが電圧Ｖｂ３となると（Ｂ点）、発振信号Ｖｏｓｃの１周期の出力電流Ｉｏｕｔの平均値は更に小さくなる。また、出力電圧Ｖｏｕｔが低下し、帰還電圧Ｖｆｂのレベルが電圧Ｖｂ２となると（Ｃ点）、発振信号Ｖｏｓｃの周波数がｆ１からｆ２へと変更される。この結果、例えばＤ点に示すように、出力電圧Ｖｏｕｔ及び出力電流Ｉｏｕｔの平均値は、Ｃ点より小さくなる。なお、Ｄ点に動作点が移動した後は、Ｄ点と同じ条件でＰＭＯＳトランジスタの過電流は制限される。

以上、本実施形態のスイッチング電源回路１０について説明した。コンパレータ６１は、出力電流Ｉｏｕｔに応じた電圧Ｖ１と、過電流の基準となる基準電流に応じた基準電圧Ｖｒｅｆ３とを比較する。また、基準電圧回路６０は、出力電圧Ｖｏｕｔ（帰還電圧Ｖｆｂ）の低下に応じて、基準電流が小さくなるような基準電圧Ｖｒｅｆ３を生成する。したがって、本実施形態では、例えば負荷短絡が発生して出力電圧Ｖｏｕｔが目的レベルから低下すると、出力電流Ｉｏｕｔが過電流であることを示す電流値、いわゆる過電流リミット値が低下することになる。また、駆動回路４７は、コンパレータ６１が過電流を検出すると、ＰＭＯＳトランジスタ５０をオフする。このため、負荷短絡が発生した場合であっても、例えば、過電流リミット値が一定の場合と比較すると、本実施形態では、ＰＭＯＳトランジスタ５０に流れる出力電流Ｉｏｕｔを小さくでき、過電流によりＰＭＯＳトランジスタ５０が破壊されることを抑制できる。

一般に、出力電圧Ｖｏｕｔは、例えば、負荷１１の負荷電流ＩＬが急増する場合にも低下する。このような負荷急変が発生して出力電圧Ｖｏｕｔが過渡的に低下した際に、過電流リミット値を低下させると、ＰＭＯＳトランジスタ５０が強制的にオフされることがある。この結果、低下した出力電圧Ｖｏｕｔを、短い時間で目的のレベルへと変化させることが難しくなる。本実施形態では、基準電圧Ｖｒｅｆ３を変化させる際の帰還電圧Ｖｆｂのレベルを電圧Ｖｂ３のレベルとしており、電圧Ｖｂ３のレベルは、任意に設定できる。このため、例えば、電圧Ｖｂ３のレベルを、負荷急変で想定される出力電圧Ｖｏｕｔの最低値よりも低く設定することができる。このように、電圧Ｖｂ３を設定することにより、負荷短絡が発生した場合にのみ過電流リミット値を低下させることができる。

本実施形態では、出力電圧Ｖｏｕｔの低下に応じて、基準電圧Ｖｒｅｆ３を徐々に高く変化させているが、例えば、出力電圧Ｖｏｕｔが電圧Ｖｂ３となると、基準電圧Ｖｒｅｆ３をＶｉｎ−Ｉｂ２×Ｒ２から、Ｖｉｎ−（Ｉｂ２−Ｉｂ１）×Ｒ２へと大きく変化させても良い。ところで、事故等によっては、短時間で負荷短絡が解消されることがある。負荷短絡が解消された際に、基準電圧Ｖｒｅｆ３の値が大きいと、すなわち、過電流リミット値が小さいと、コンデンサ３２の充電電流も制限され、出力電圧Ｖｏｕｔが短時間で目的レベルへと変化しにくくなる。本実施形態では、出力電圧Ｖｏｕｔの低下に応じて、基準電圧Ｖｒｅｆ３を徐々に高く変化させている。このため、短時間で負荷短絡が解消された場合に、出力電圧Ｖｏｕｔを短時間で目的レベルへと変化させることができる。

また、ヒステリシスコンパレータ４０は、帰還電圧Ｖｆｂが電圧Ｖｂ２となると、発振回路４１の発振信号Ｖｏｓｃの周波数をｆ１からｆ２へと低下させている。発振信号Ｖｏｓｃの周波数が低下すると、所定期間あたりの出力電流Ｉｏｕｔの平均値も減少する。このため、出力電流Ｉｏｕｔが過電流となる可能性を低下させることができ、ＰＭＯＳトランジスタ５０が破壊される可能性をより低下させることができる。

また、負荷短絡が解消された後に、出力電圧Ｖｏｕｔを目的レベルまで上昇させる期間は、スイッチング周波数、すなわち、発振信号Ｖｏｓｃの周波数に応じて変化する。具体的には、発振信号Ｖｏｓｃの周波数が高いと、目的レベルまで短時間で上昇させることができる。本実施形態では、発振信号Ｖｏｓｃの周波数がｆ１からｆ２へと低下する電圧Ｖｂ２は、基準電圧Ｖｒｅｆ３の上昇が開始される電圧Ｖｂ３より低い。このため、例えば、帰還電圧が電圧Ｖｂ２となる前に、負荷短絡が解消した場合、より短い時間で出力電圧Ｖｏｕｔを目的レベルへと上昇させることができる。

なお、上記実施例は本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物も含まれる。

基準電圧回路６０は、基準電圧Ｖｒｅｆ３のレベルを、出力電圧Ｖｏｕｔを分圧した帰還電圧Ｖｆｂのレベルに応じて変化させているがこれに限られるものでは無い。基準電圧回路６０は、例えば、出力電圧Ｖｏｕｔのレベルに直接基づいて、基準電圧Ｖｒｅｆ３のレベルを変化させても良い。このような場合であっても、本実施形態と同様の効果を得ることができる。

１０ スイッチング電源回路
１１ 負荷
２０ 電源ＩＣ
３０ ダイオード
３１ インダクタ
３２，３３ コンデンサ
３５〜３７ 抵抗
４０ ヒステリシスコンパレータ
４１ 発振回路
４２ クロック生成回路
４３ 誤差増幅回路
４４，６１ コンパレータ
４５ ＡＮＤ回路
４６ Ｄフリップフロップ
４７ 駆動回路
４８ 過電流検出回路
５０，７０，７１ ＰＭＯＳトランジスタ
６０ 基準電圧回路
７２，７３ バイアス電流源
７４，７５ 抵抗

Claims (5)

1. 入力電圧から目的レベルの出力電圧を生成すべく、前記入力電圧が入力電極に印加されたトランジスタのスイッチングを制御するとともに、前記トランジスタからの出力電流が基準電流よりも大きい場合に前記トランジスタをオフするスイッチング制御回路において、
   前記出力電圧の低下に応じて前記基準電流が小さくなることに対応した第１基準電圧を生成する基準電圧生成回路と、
   前記出力電流に応じた電圧と前記第１基準電圧とを比較する比較回路と、
   前記比較回路によって前記出力電流が前記基準電流よりも小さいと判別された場合、前記出力電圧に応じた帰還電圧と前記目的レベルに応じた第２基準電圧とに基づいて前記出力電圧のレベルが前記目的レベルとなるよう前記トランジスタをオンオフし、前記比較回路によって前記出力電流が前記基準電流よりも大きいと判別された場合、前記トランジスタをオフする駆動回路と、
   を備えることを特徴とするスイッチング制御回路。
2. 請求項１に記載のスイッチング制御回路であって、
   前記基準電圧生成回路は、
   前記出力電圧が前記目的レベルより低い第１レベルとなると、前記出力電圧の低下に応じて前記基準電流が小さくなることに対応した前記第１基準電圧を生成すること、
   を特徴とするスイッチング制御回路。
3. 請求項２に記載のスイッチング制御回路であって、
   前記基準電圧生成回路は、
   抵抗と、
   前記抵抗の一端に前記第１基準電圧を生成させるべく、前記抵抗にバイアス電流を供給するとともに、前記出力電圧が前記第１レベルとなると、前記出力電圧の低下に応じて、前記バイアス電流の電流値を変化させるバイアス電流回路と、
   を含むことを特徴とするスイッチング制御回路。
4. 請求項１〜３の何れか一項に記載のスイッチング制御回路であって、
   前記駆動回路は、
   前記出力電圧の低下に応じて周波数が低くなる発振信号を出力する発振回路と、
   前記帰還電圧と前記基準電圧との誤差を増幅する誤差増幅回路と、
   前記出力電流が前記基準電流よりも小さい場合、前記誤差増幅回路の出力と前記発振信号とに基づいて、前記出力電圧のレベルが前記目的レベルとなるよう前記トランジスタを前記発振信号の周波数でオンオフし、前記出力電流が前記基準電流よりも大きい場合、前記トランジスタをオフする制御回路と、
   を含むことを特徴とするスイッチング制御回路。
5. 請求項４に記載のスイッチング制御回路であって、
   前記発振回路は、
   前記出力電圧が前記第１レベルより低い第２レベルとなると、前記発振信号の周波数を低下させること、
   を特徴とするスイッチング制御回路。

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