JP5031499B2

JP5031499B2 - 出力回路

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Publication number: JP5031499B2
Application number: JP2007238274A
Authority: JP
Inventors: 浩一萩野
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Current assignee: Ricoh Co Ltd
Priority date: 2007-09-13
Filing date: 2007-09-13
Publication date: 2012-09-19
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Description

本発明は、ＣＭＯＳ構成の出力回路に関し、特に同期整流方式の降圧型ＤＣ−ＤＣコンバータ等に使用されるスイッチング回路における貫通電流の発生防止に関する。

従来、同期整流方式の降圧型ＤＣ−ＤＣコンバータ等に使用されたＣＭＯＳ構成の出力回路では、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの各ゲートを接続して該各ゲートに共通の制御信号を入力すると、該制御信号がハイレベルからローレベル、又はローレベルからハイレベルに遷移する際に、前記ＰＭＯＳトランジスタとＮＭＯＳトランジスタの両方が同時にオンする期間が発生し、大きな貫通電流が流れていた。このため、該貫通電流によって消費電流が増加すると共に、電源に大きなノイズが発生するという問題があった。

そこで、このような貫通電流を防ぐために、図５のような出力回路が使用されていた。
図６は、図５の各部の電圧波形例を示したタイミングチャートである。
図６では、ＩＮは入力端の状態を、ＰＨはＰＭＯＳトランジスタＭ１０１のゲート電圧を、ＡはＮＡＮＤ回路１１４の他方の入力信号を、ＢはＮＯＲ回路１１１の他方の入力信号を、ＮＬはＮＭＯＳトランジスタＭ１０２のゲート電圧を、Ｍ１０１はＰＭＯＳトランジスタＭ１０１のオン／オフの状態を、Ｍ１０２はＮＭＯＳトランジスタＭ１０２のオン／オフの状態を、ＯＵＴは出力回路１００の出力端ＯＵＴの状態をそれぞれ示している。

入力端ＩＮがローレベルのときは、ＮＡＮＤ回路１１４の出力信号がハイレベルであることから、インバータ１１５の出力信号はローレベルになり、ＮＭＯＳトランジスタＭ１０２のゲート電圧ＮＬはローレベルになるためＮＭＯＳトランジスタＭ１０２はオフしている。また、ＮＭＯＳトランジスタＭ１０２のゲート電圧ＮＬがローレベルであることから、ＮＯＲ回路１１１の他方の入力信号Ｂもローレベルになり、ＮＯＲ回路１１１の出力信号はハイレベルになる。更に、インバータ１１２の出力信号はローレベルになることから、ＰＭＯＳトランジスタＭ１０１のゲート電圧ＰＨもローレベルになり、ＰＭＯＳトランジスタＭ１０１はオンしている。また、ＰＭＯＳトランジスタＭ１０１のゲート電圧ＰＨは、バッファ回路１１３を介してＮＡＮＤ回路１１４の他方の入力端に入力されているため、ＮＡＮＤ回路１１４の他方の入力信号Ａはローレベルである。

次に、入力端ＩＮがハイレベルになると、ＮＯＲ回路１１１の出力信号がローレベルになり、インバータ１１２の出力信号がハイレベルに反転するが、ＰＭＯＳトランジスタＭ１０１のゲート容量を充電するため、図６に示すようにＰＭＯＳトランジスタＭ１０１のゲート電圧ＰＨがハイレベルに達するまで時間がかかる。ＰＭＯＳトランジスタＭ１０１のゲート電圧ＰＨが電源電圧Ｖｄｄの１／２の電圧に達すると、バッファ回路１１３の出力信号Ａは、反転してハイレベルを出力するが、コンデンサＣ１０１を充電するため、図６に示すように時間をかけて上昇する。
ＰＭＯＳトランジスタＭ１０１のゲート電圧ＰＨが上昇してＰＭＯＳトランジスタＭ１０１のしきい値電圧Ｖｔｐを超えると、ＰＭＯＳトランジスタＭ１０１はオフする。なお、この時点では、まだ入力信号ＡがＶｄｄ／２に到達しておらず、ＮＭＯＳトランジスタＭ１０２のゲート電圧ＮＬはローレベルのままであり、ＮＭＯＳトランジスタＭ１０２はオフしている。したがって、貫通電流の発生を防止することができる。

更に、バッファ回路１１３の出力信号の電圧が上昇してＶｄｄ／２に達すると、ＮＡＮＤ回路１１４の出力信号がローレベルになるため、インバータ１１５の出力信号はハイレベルになるが、ＮＭＯＳトランジスタＭ１０２のゲート容量を充電するため、図６に示すようにＮＭＯＳトランジスタＭ１０２のゲート電圧ＮＬは時間をかけて上昇する。ゲート電圧ＮＬがＮＭＯＳトランジスタＭ１０２のしきい値電圧Ｖｔｎに達するとＮＭＯＳトランジスタＭ１０２はオンする。ゲート電圧ＮＬが更に上昇してＶｄｄ／２になると、バッファ回路１１６の出力信号がハイレベルになるが、コンデンサＣ１０２を充電するため、図６に示すように入力信号Ｂがハイレベルになるまで時間がかかる。ＮＯＲ回路１１１の他方の入力信号Ｂがハイレベルになっても、すでに入力信号ＩＮがハイレベルであるため、ＮＯＲ回路１１１の出力信号は変化しない。

入力端ＩＮがローレベルになると、ＮＡＮＤ回路１１４の出力信号がハイレベルになり、インバータ１１５の出力信号がローレベルになるが、ＮＭＯＳトランジスタＭ１０２のゲート容量を放電するため、図６に示すようにゲート電圧ＮＬがローレベルになるまで時間がかかる。ＮＭＯＳトランジスタＭ１０２のゲート電圧ＮＬがＶｄｄ／２まで低下すると、バッファ回路１１６の出力信号が反転してローレベルになるが、コンデンサＣ１０２を放電するため、図６に示すように入力信号Ｂがローレベルに低下するまで時間がかかる。
ＮＭＯＳトランジスタＭ１０２のゲート電圧ＮＬがＮＭＯＳトランジスタＭ１０２のしきい値電圧Ｖｔｎまで低下すると、ＮＭＯＳトランジスタＭ１０２はオフする。なお、この時点ではまだ入力信号Ｂの電圧がＶｄｄ／２まで低下しておらず、ＰＭＯＳトランジスタＭ１０１のゲート電圧ＰＨはハイレベルのままであることから、ＰＭＯＳトランジスタＭ１０１はオフしている。したがって、入力端ＩＮがローレベルに変化する場合でも貫通電流を防止することができる。

更に、入力信号Ｂの電圧がＶｄｄ／２まで低下すると、ＮＯＲ回路１１１がハイレベルになるため、インバータ１１２の出力信号はローレベルになるが、ＰＭＯＳトランジスタＭ１０１のゲート容量を放電するため、図６に示すようにゲート電圧ＰＨは時間をかけて低下する。ゲート電圧ＰＨがＰＭＯＳトランジスタＭ１０１のしきい値電圧Ｖｔｎまで低下すると、ＰＭＯＳトランジスタＭ１０１はオンする。更にゲート電圧ＰＨが低下してＶｄｄ／２になると、バッファ回路１１３の出力信号はハイレベルになるが、コンデンサＣ１０１を充電するため、図６に示すように入力信号Ａがローレベルになるまで時間がかかる。バッファ回路１１３の出力信号がローレベルになると、ＮＡＮＤ回路１１４の他方の入力信号Ａをローレベルにするが、すでに入力端ＩＮがローレベルであるため、ＮＡＮＤ回路１１４の出力信号は変化しない。

このように、図５の回路では入力端ＩＮの信号レベルの遷移時にＰＭＯＳトランジスタＭ１０１とＮＭＯＳトランジスタＭ１０２が同時にオンすることがなく、貫通電流の発生を防止することが可能であるが、バッファ回路１１３の出力電流とコンデンサＣ１０１、及びバッファ回路１１６の出力電流とコンデンサＣ１０２による充放電を用いた遅延回路によって、ＰＭＯＳトランジスタＭ１０１とＮＭＯＳトランジスタＭ１０２の同時オン状態の発生を回避しているため、ＰＭＯＳトランジスタＭ１０１及びＮＭＯＳトランジスタＭ１０２のオン時間よりも該遅延回路の遅延時間を長くしなければならず、高速動作を行う上で妨げになっていた。また、前記遅延時間をできるだけ短くするには該遅延時間の精度を上げなければならないため、トリミング等の調整回路が必要になりチップ面積の増加や製造工程の追加によるコストアップの要因になっていた。

そこで、図７で示したような遅延回路を使用しない出力回路があった（例えば、特許文献１参照。）。
図７では、基準電圧ＶｔｈｐはＰＭＯＳトランジスタＭ１０１のしきい値電圧以下になるように、基準電圧ＶｔｈｎはＮＭＯＳトランジスタＭ１０２のしきい値電圧以下になるようにそれぞれ設定されている。
ＰＭＯＳトランジスタＭ１０１のゲート電圧ＰＨと基準電圧Ｖｔｈｐをコンパレータ１２４で電圧比較し、ＰＭＯＳトランジスタＭ１０１がオフする電圧にゲート電圧ＰＨがなると、コンパレータ１２４がハイレベルの信号を出力してＡＮＤ回路１２５のゲートを開くようにする。また、ＮＭＯＳトランジスタＭ１０２のゲート電圧ＮＬと基準電圧Ｖｔｈｎをコンパレータ１２６で電圧比較し、ＮＭＯＳトランジスタＭ１０２がオフする電圧にゲート電圧ＮＬがなると、コンパレータ１２６がハイレベルの信号を出力してＮＡＮＤ回路１２３のゲートを開くようにする。このようなことから、ＰＭＯＳトランジスタＭ１０１とＮＭＯＳトランジスタＭ１０２が同時にオンすることを防ぎ、貫通電流の発生を防止することができる。
特開２０００−４９５８６号公報

しかし、図７の出力回路では、２つの基準電圧と２つのコンパレータを使用するため、回路規模が大きくなり、チップサイズの増加によってコストが上昇するという問題があった。

本発明は、このような問題を解決するためになされたものであり、チップサイズの増加を抑え、かつ高速動作が可能な出力回路を得ることを目的とする。

この発明に係る出力回路は、入力端に入力された入力信号に応じた２値の出力信号を生成して出力端から出力する出力回路において、
正側電源電圧と前記出力端との間に接続されたＰＭＯＳトランジスタと、
前記出力端と負側電源電圧との間に接続されたＮＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのゲート電圧が入力された、しきい値電圧にヒステリシスを有する第１インバータと、
前記ＮＭＯＳトランジスタのゲート電圧が入力された、しきい値電圧にヒステリシスを有する第２インバータと、
を備え、
前記ＰＭＯＳトランジスタは、前記入力信号と、前記第２インバータの出力信号の信号レベルを反転させた信号とのＯＲ論理信号がゲートに入力されると共に、前記ＮＭＯＳトランジスタは、前記入力信号と、前記第１インバータの出力信号の信号レベルを反転させた信号とのＡＮＤ論理信号がゲートに入力され、
前記第１インバータ及び第２インバータは、各高電圧側のしきい値電圧が前記ＰＭＯＳトランジスタのしきい値電圧にそれぞれ等しくなると共に、各低電圧側のしきい値電圧が前記ＮＭＯＳトランジスタのしきい値電圧にそれぞれ等しくなるように、それぞれ形成されるものである。

また、前記第１インバータ及び第２インバータは、出力信号がハイレベルからローレベルに遷移する際のしきい値電圧が、出力信号がローレベルからハイレベルに遷移する際のしきい値電圧よりも大きくなるようにそれぞれ形成されるようにした。

本発明の出力回路によれば、前記ＰＭＯＳトランジスタは、前記入力信号と、しきい値電圧にヒステリシスを有する前記第２インバータの出力信号の信号レベルを反転させた信号とのＯＲ論理信号がゲートに入力され、前記ＮＭＯＳトランジスタは、前記入力信号と、しきい値電圧にヒステリシスを有する前記第１インバータの出力信号の信号レベルを反転させた信号とのＡＮＤ論理信号がゲートに入力されるようにした。このことから、入力信号がローレベルからハイレベル、又はハイレベルからローレベルに遷移した場合でも、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが同時オンすることがなくなり、貫通電流の発生を防止することができる。

また、従来のような遅延回路を使用する必要がないことから、遅延時間の調整が不要になり、高速動作も可能になった。
また、従来は必要であった基準電圧やコンパレータが不要になり、簡単な回路で貫通電流の発生を防止することができるため、チップサイズの増加を抑えてコストの低減を図ることができる。
更に、第１インバータ及び第２インバータの各しきい値電圧の高電圧側をＰＭＯＳトランジスタのしきい値電圧にそれぞれ等しくなるようにし、該各しきい値電圧の低電圧側をＮＭＯＳトランジスタのしきい値電圧にそれぞれ等しくなるようにしたことから、確実に貫通電流の発生を防止することができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における出力回路の回路例を示した図である。
図１において、出力回路１は、入力端ＩＮに入力された入力信号Ｓｉｎに応じた２値の出力信号Ｓｏｕｔを生成して出力端ＯＵＴから出力する。
出力回路１は、ＰＭＯＳトランジスタＭ１、ＮＭＯＳトランジスタＭ２、ＮＯＲ回路２、ＮＡＮＤ回路３及びインバータ４〜９で構成されている。例えば、出力回路１を同期整流方式の降圧型スイッチングレギュレータに使用した場合、ＰＭＯＳトランジスタＭ１はスイッチングトランジスタを、ＮＭＯＳトランジスタＭ２は同期整流用トランジスタをそれぞれなし、出力端ＯＵＴはインダクタの一端に接続される。なお、インバータ５は第１インバータを、インバータ８は第２インバータをそれぞれなす。

ＮＯＲ回路２及びＮＡＮＤ回路３の各一方の入力端には入力信号Ｓｉｎがそれぞれ入力され、ＮＯＲ回路２の出力端はインバータ４を介してＰＭＯＳトランジスタＭ１のゲートに接続されている。また、インバータ４の出力端は、インバータ５及び６の直列回路を介してＮＡＮＤ回路３の他方の入力端に接続されている。ＮＡＮＤ回路３の出力端は、インバータ７を介してＮＭＯＳトランジスタＭ２のゲートに接続され、更にインバータ７の出力端は、インバータ８及び９の直列回路を介してＮＯＲ回路２の他方の入力端に接続されている。電源電圧Ｖｄｄと接地電圧ＧＮＤとの間には、ＰＭＯＳトランジスタＭ１及びＮＭＯＳトランジスタＭ２が直列に接続され、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２との接続部は出力端ＯＵＴをなしている。

このような構成において、インバータ５及び８は、しきい値電圧にヒステリシスを備えている。
図２は、インバータ５及び８におけるしきい値電圧のヒステリシスを説明するためのグラフであり、インバータ５及び８における入力電圧と出力電圧との関係例を示している。なお、図２では、黒く塗りつぶした矢印は、入力電圧が上昇しているときの出力電圧の変化を示し、黒く塗りつぶしていない矢印は、入力電圧が低下しているときの出力電圧の変化を示している。

図２において、入力電圧が０Ｖのときは、出力電圧はハイレベル（＝Ｖｄｄ）になっている。入力電圧が上昇して電圧ＶＨになると、出力電圧はローレベル（＝０Ｖ）になり、更に、入力電圧が電源電圧Ｖｄｄまで上昇しても出力電圧はローレベルのままである。
次に、入力電圧が電源電圧Ｖｄｄから低下すると、入力電圧が電圧ＶＨより低い電圧ＶＬまでは出力電圧がローレベルのままである。入力電圧が電圧ＶＬになると出力電圧がハイレベルに戻り、入力電圧が０Ｖになるまで出力電圧はハイレベルのままである。
電圧ＶＨは、ＰＭＯＳトランジスタＭ１のしきい値電圧にほぼ等しい電圧に設定されており、電圧ＶＬは、ＮＭＯＳトランジスタＭ２のしきい値電圧にほぼ等しい電圧に設定されている。

図３は、図１の各部の波形例を示したタイミングチャートである。図３では、ＰＨはＰＭＯＳトランジスタＭ１のゲート電圧を、ＳＡはＮＡＮＤ回路３の他方の入力信号を、ＳＢはＮＯＲ回路２の他方の入力信号を、ＮＬはＮＭＯＳトランジスタＭ２のゲート電圧を、Ｍ１はＰＭＯＳトランジスタＭ１のオン／オフの状態を、Ｍ２はＮＭＯＳトランジスタＭ２のオン／オフの状態をそれぞれ示している。図３を参照しながら、図１の出力回路１の動作について説明する。
入力信号Ｓｉｎがローレベルのときは、ＮＡＮＤ回路３の出力信号がハイレベルであることから、インバータ７の出力信号がローレベルになりゲート電圧ＮＬはローレベルになるため、ＮＭＯＳトランジスタＭ２はオフしている。

また、ＮＭＯＳトランジスタＭ２のゲート電圧ＮＬがローレベルであることから、ＮＯＲ回路２の他方の入力信号ＳＢもローレベルになり、ＮＯＲ回路２の出力信号はハイレベルになる。更に、インバータ４の出力信号はローレベルになることから、ゲート電圧ＰＨもローレベルになりＰＭＯＳトランジスタＭ１はオンする。更に、ＰＭＯＳトランジスタＭ１のゲート電圧ＰＨはインバータ５とインバータ６を介してＮＡＮＤ回路３の他方の入力端に入力されているため、ＮＡＮＤ回路３の他方の入力信号ＳＡはローレベルである。

入力信号Ｓｉｎがハイレベルになると、ＮＯＲ回路２の出力信号がローレベルになり、インバータ４の出力信号がハイレベルになるが、ＰＭＯＳトランジスタＭ１のゲート容量を充電するため、図３に示すようにゲート電圧ＰＨがハイレベルに達するまで時間がかかる。ＰＭＯＳトランジスタＭ１のゲート電圧ＰＨが高電圧側の電圧ＶＨに達すると、インバータ５の出力信号の信号レベルが反転し、該出力信号はインバータ６を介してＮＡＮＤ回路３の他方の入力端にハイレベルの入力信号ＳＡとして入力される。

ここで、電圧ＶＨは、前記のようにＰＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｐとほぼ等しい電圧に設定されているため、ＮＡＮＤ回路３の他方の入力信号ＳＡがハイレベルになってＮＡＮＤ回路３のゲートが開いたときには、ＰＭＯＳトランジスタＭ１はオフしている。更に、この時点ではまだＮＭＯＳトランジスタＭ２のゲート電圧ＮＬが変化していないため、ＮＭＯＳトランジスタＭ２はオフしたままである。したがって、入力信号Ｓｉｎがローレベルからハイレベルに遷移したときの貫通電流の発生を防止することができる。

ＮＡＮＤ回路３の他方の入力信号ＳＡがハイレベルになると、ＮＡＮＤ回路３の一方の入力信号である入力信号Ｓｉｎがすでにハイレベルであることから、ＮＡＮＤ回路３の出力信号はローレベルになり、インバータ７の出力信号はハイレベルになる。しかし、ＮＭＯＳトランジスタＭ２のゲート容量を充電するため、ゲート電圧ＮＬは、図３に示すように時間をかけて上昇し、ゲート電圧ＮＬがＮＭＯＳトランジスタＭ２のしきい値電圧Ｖｔｎに達するとＮＭＯＳトランジスタＭ２はオンする。この時点では、すでにＰＭＯＳトランジスタＭ１はオフしているため、貫通電流が流れることはない。ゲート電圧ＮＬが更に上昇して電圧ＶＨに達すると、インバータ８の出力信号の信号レベルが反転して、ＮＯＲ回路２の他方の入力信号ＳＢをハイレベルにする。しかし、入力信号Ｓｉｎがすでにハイレベルになっていることから、ＰＭＯＳトランジスタＭ１のゲート電圧ＰＨは変化しない。

入力信号Ｓｉｎがローレベルになると、ＮＡＮＤ回路３の出力信号がハイレベルになり、インバータ７の出力信号がローレベルに反転するが、ＮＭＯＳトランジスタＭ２のゲート容量を放電するため、図３に示すようにゲート電圧ＮＬがローレベルに達するまで時間がかかる。ＮＭＯＳトランジスタＭ２のゲート電圧ＮＬが低電圧側の電圧ＶＬまで低下すると、インバータ８の出力信号の信号レベルがハイレベルに反転し、インバータ９を介してＮＯＲ回路２の他方の入力信号ＳＢをローレベルにする。

ここで、電圧ＶＬは、前記のようにＮＭＯＳトランジスタＭ２のしきい値電圧Ｖｔｎとほぼ等しい電圧に設定されているため、ＮＯＲ回路２の他方の入力信号ＳＢがローレベルになってＮＯＲ回路２のゲートが開いたときには、ＮＭＯＳトランジスタＭ２はオフしている。更に、この時点ではまだＰＭＯＳトランジスタＭ１のゲート電圧ＰＨが変化していないため、ＰＭＯＳトランジスタＭ１はオフしたままである。したがって、入力信号Ｓｉｎがハイレベルからローレベルに遷移したときの貫通電流の発生を防止することができる。

ＮＯＲ回路２の他方の入力信号ＳＢがローレベルになると、入力信号Ｓｉｎがすでにローレベルであることから、ＮＯＲ回路２の出力信号はハイレベルになり、インバータ４の出力信号はローレベルになる。しかし、ＰＭＯＳトランジスタＭ１のゲート容量を放電するため、ゲート電圧ＰＨは、図３に示すように時間をかけて低下する。ゲート電圧ＰＨがＰＭＯＳトランジスタＭ１のしきい値電圧Ｖｔｐに達するとＰＭＯＳトランジスタＭ１はオンする。この時点では、すでにＮＭＯＳトランジスタＭ２はオフしているため、貫通電流が流れることはない。ゲート電圧ＰＨが更に低下して電圧ＶＬに達すると、インバータ５の出力信号の信号レベルがハイレベルに反転して、ＮＡＮＤ回路３の他方の入力信号ＳＡをローレベルにする。しかし、入力信号Ｓｉｎがすでにローレベルになっていることから、ＮＭＯＳトランジスタＭ２のゲート電圧ＮＬは変化しない。

図４は、図１の出力回路１を同期整流方式の降圧型スイッチングレギュレータに使用した場合の例を示した図である。
図４において、スイッチングレギュレータ２１は、入力電圧として入力された電源電圧Ｖｄｄを所定の定電圧に変換し、出力電圧Ｖｏｕｔとして出力端子ＯＵＴ１から負荷２０に出力する。
スイッチングレギュレータ２１は、出力回路１と、基準電圧発生回路２２と、出力電圧検出用の抵抗Ｒ２１，Ｒ２２と、インダクタＬ２１と、平滑用のコンデンサＣ２１と、位相補償用の抵抗Ｒ２３及びコンデンサＣ２２，Ｃ２３と、誤差増幅回路２３と、発振回路２４と、ＰＷＭコンパレータ２５とを備えている。

基準電圧発生回路２２は、所定の基準電圧Ｖｒｅｆを生成して出力し、出力電圧検出用の抵抗Ｒ２１，Ｒ２２は、出力電圧Ｖｏｕｔを分圧して分圧電圧ＶＦＢを生成し出力する。また、誤差増幅回路２３は、入力された分圧電圧ＶＦＢと基準電圧Ｖｒｅｆとの電圧差を増幅して出力信号ＥＡｏを生成し出力する。
また、発振回路２４は、所定の三角波信号ＴＷを生成して出力し、ＰＷＭコンパレータ２５は、誤差増幅回路２３の出力信号ＥＡｏと該三角波信号ＴＷからＰＷＭ制御を行うためのパルス信号Ｓｉｎを生成して出力回路１に出力する。

出力回路１の出力端と出力端子ＯＵＴ１との間にはインダクタＬ２１が接続され、出力端子ＯＵＴ１と接地電圧ＧＮＤとの間には、抵抗Ｒ２１及びＲ２２が直列に接続されると共にコンデンサＣ２１が接続され、抵抗Ｒ２１とＲ２２との接続部から分圧電圧ＶＦＢが出力される。また、抵抗Ｒ２１には、位相補償用のコンデンサＣ２２が並列に接続されている。誤差増幅回路２３において、反転入力端には分圧電圧ＶＦＢが、非反転入力端には基準電圧Ｖｒｅｆがそれぞれ入力され、出力端は、ＰＷＭコンパレータ２５の反転入力端に接続されている。
また、誤差増幅回路２３の出力端と接地電圧ＧＮＤとの間には、抵抗Ｒ２３及びコンデンサＣ２３の直列回路が接続されており、該直列回路は位相補償回路をなす。ＰＷＭコンパレータ２５の非反転入力端には三角波信号ＴＷが入力され、ＰＷＭコンパレータ２５から出力されたパルス信号Ｓｉｎは出力回路１に入力されている。

このような構成において、スイッチングレギュレータ２１の出力電圧Ｖｏｕｔが大きくなると、誤差増幅回路２３の出力信号ＥＡｏの電圧が低下し、ＰＷＭコンパレータ２５からのパルス信号Ｓｉｎのデューティサイクルは小さくなる。この結果、出力回路１からの出力信号Ｓｏｕｔがハイレベルである時間が短くなり、それに応じて出力信号Ｓｏｕｔのローレベルである時間が長くなって、スイッチングレギュレータ２１の出力電圧Ｖｏｕｔが低下するように制御される。

また、スイッチングレギュレータ２１の出力電圧Ｖｏｕｔが小さくなると、誤差増幅回路２３の出力信号ＥＡｏの電圧が上昇し、ＰＷＭコンパレータ２５からのパルス信号Ｓｉｎのデューティサイクルは大きくなる。この結果、出力回路１からの出力信号Ｓｏｕｔがハイレベルである時間が長くなり、それに応じて出力信号Ｓｏｕｔのローレベルである時間が短くなって、スイッチングレギュレータ２１の出力電圧Ｖｏｕｔが上昇するように制御される。このような動作を繰り返して、出力電圧Ｖｏｕｔが所定の電圧で一定になるように制御される。

このように、本第１の実施の形態における出力回路は、入力信号Ｓｉｎがローレベルからハイレベル、又はハイレベルからローレベルに遷移した場合においても、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２が同時にオンすることがなく、貫通電流の発生を防止することができ、従来のような遅延回路を使用していないため、該遅延回路の遅延時間の調整が不要になると共に高速動作も可能になった。更に、図７の従来例のような基準電圧やコンパレータの代わりにヒステリシスを有するインバータを使用したことから、簡単な回路で貫通電流の発生を防止することができる。また、インバータ５及び８が有する各しきい値電圧の高電圧側をＰＭＯＳトランジスタＭ１のしきい値電圧にほぼ等しくし、該各しきい値電圧の低電圧側をＮＭＯＳトランジスタのＭ２のしきい値電圧にほぼ等しくなるようにしたことから、確実に貫通電流の発生を防止することができる。

本発明の第１の実施の形態における出力回路の回路例を示した図である。図１のインバータ５及び８のしきい値電圧のヒステリシスを説明するための図である。図１の各部の波形例を示したタイミングチャートである。図１の出力回路１を同期整流方式の降圧型スイッチングレギュレータに使用した場合の例を示した図である。従来の出力回路の回路例を示した図である。図５の各部の波形例を示したタイミングチャートである。従来の出力回路の他の回路例を示した図である。

符号の説明

１出力回路
２ＮＯＲ回路
３ＮＡＮＤ回路
４〜９インバータ
Ｍ１ＰＭＯＳトランジスタ
Ｍ２ＮＭＯＳトランジスタ

Claims

入力端に入力された入力信号に応じた２値の出力信号を生成して出力端から出力する出力回路において、
正側電源電圧と前記出力端との間に接続されたＰＭＯＳトランジスタと、
前記出力端と負側電源電圧との間に接続されたＮＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのゲート電圧が入力された、しきい値電圧にヒステリシスを有する第１インバータと、
前記ＮＭＯＳトランジスタのゲート電圧が入力された、しきい値電圧にヒステリシスを有する第２インバータと、
を備え、
前記ＰＭＯＳトランジスタは、前記入力信号と、前記第２インバータの出力信号の信号レベルを反転させた信号とのＯＲ論理信号がゲートに入力されると共に、前記ＮＭＯＳトランジスタは、前記入力信号と、前記第１インバータの出力信号の信号レベルを反転させた信号とのＡＮＤ論理信号がゲートに入力され、
前記第１インバータ及び第２インバータは、各高電圧側のしきい値電圧が前記ＰＭＯＳトランジスタのしきい値電圧にそれぞれ等しくなると共に、各低電圧側のしきい値電圧が前記ＮＭＯＳトランジスタのしきい値電圧にそれぞれ等しくなるように、それぞれ形成されることを特徴とする出力回路。
前記第１インバータ及び第２インバータは、出力信号がハイレベルからローレベルに遷移する際のしきい値電圧が、出力信号がローレベルからハイレベルに遷移する際のしきい値電圧よりも大きくなるようにそれぞれ形成されることを特徴とする請求項１記載の出力回路。