JP4925922B2 - スイッチングレギュレータ - Google Patents

Description

本発明は、スイッチングレギュレータに係り、特に、同期整流方式のスイッチングレギュレータに係る。

半導体装置の微細化に伴って、半導体装置に供給される電源電圧が低下している。このような半導体装置に電源を供給するために同期整流方式のスイッチングレギュレータが使用されることが多い。スイッチングレギュレータは、電池などの電源の電圧を降圧あるいは昇圧して半導体装置に電源として供給する。このようなスイッチングレギュレータにおいて、軽負荷時に負荷電流が減少した場合、出力用のインダクタを流れる電流の向きが反転し、出力用のインダクタから同期整流用のトランジスタを介して接地に向け電流が流れてしまうことがある。この電流は、負荷に供給されず、出力用のキャパシタから供給されるために、電力を無駄に消費することとなる。そこで、軽負荷時にインダクタを流れる電流の向きの反転を検出し、同期整流用のトランジスタがオフとなるように制御する技術が、特許文献１、２、３において開示されている。

例えば、特許文献１に記載のＤＣ−ＤＣコンバータは、第１の電位と、第１の電位より低い第２の電位との間に直列に設けられ、第１の電位および第２の電位の電位差の直流電圧を交流電圧に変換する一対のパワートランジスタと、交流電圧が第２の電位よりも所定値だけ低いとき、検出信号を出力する検出手段と、一対のパワートランジスタを制御するために設けられ、検出信号に基づいて第２の電位側のパワートランジスタ（同期整流用のトランジスタ）をオフする制御回路と、を有する。

このようなＤＣ−ＤＣコンバータによれば、検出手段は、交流電圧が第２の電位よりも所定値だけ低いとき、検出信号を出力する。したがって、交流電圧が第２の電位と等しくなる前に検出信号が出力されるため、検出手段で生じる遅延時間の影響を補正し、交流電流が０となる近傍の動作範囲で高精度にパワートランジスタ（同期整流用のトランジスタ）をオフとすることができる。

特開２００６−３３３６８９号公報 特開２００７−２０３１５号公報 特開２００７−６５５５号公報

ところで、上記の検出手段には、一般に比較器（コンパレータ）が用いられる。比較器は、非反転（＋）入力端子と反転（−）入力端子との電圧を比較し、＋入力端子の電圧（ＣＰ＋）が−入力端子の電圧（ＣＰ−）に比べて高い場合に、出力（ＯＵＴ）をハイレベルとし、＋入力端子の電圧（ＣＰ＋）が−入力端子の電圧（ＣＰ−）に比べて低い場合に、出力（ＯＵＴ）をローレベルとする。

図８は、比較器における動作波形を模式的に示す図である。図８（Ａ）に示すように、＋入力端子の電圧（ＣＰ＋）が低下し、−入力端子の電圧（ＣＰ−）を下回った場合、時間Ｔｄ１だけ遅れて出力（ＯＵＴ）がハイレベルからローレベルに遷移する。また、電圧（ＣＰ＋）が上昇し、電圧（ＣＰ−）を上回った場合、時間Ｔｄ２だけ遅れて出力（ＯＵＴ）がローレベルからハイレベルに遷移する。

ここで、電圧（ＣＰ＋）が電圧（ＣＰ−）に比べてΔＶ下回ったとする。ΔＶが小さくなると、図８（Ｂ）に示すように、時間Ｔｄ１、Ｔｄ２が増大し、いわば、比較動作の反応が鈍くなる。さらに、ΔＶが小さくなると、図８（Ｃ）に示すように、出力（ＯＵＴ）がローレベルに遷移することなく、ハイレベルに留まった状態を継続してしまう。このように、比較器は、入力比較信号の微小なレベル差の継続時間が不感帯幅と呼ばれる時間幅以下である場合の比較動作に対し比較結果を出力しない特性を有する。

ところで、軽負荷時に負荷電流がより減少した場合、上記の交流電圧は、第２の電位よりも極僅か所定値だけ低くなる。このような場合、比較器は、上述の比較器の特性に因って比較結果を出力せず、同期整流用のトランジスタがオフとならない場合が起こりうる。したがって、軽負荷時において比較器が高精度に比較動作を行うことができなくなって、同期整流用トランジスタがオフとならず、軽負荷時における電力の変換効率が悪化する虞がある。

本発明の１つのアスペクトに係るスイッチングレギュレータは、同期整流方式のスイッチングレギュレータであって、第１および第２の電位の電源間に直列に設けられ、第１および第２の電位の電位差の直流電圧を交流電圧に変換するスイッチングトランジスタおよび同期整流用トランジスタと、同期整流用トランジスタをオンとすべき期間において交流電圧を閾値電圧と比較する比較器を含み、同期整流用トランジスタをオンとすべき期間の少なくとも直前において第１および第２の電位の中間電位から閾値電圧に対しより離れる所定電圧を交流電圧の代わりに比較器の比較入力に与えると共に、同期整流用トランジスタをオンとすべき期間において交流電圧が中間電位方向に向かって閾値電圧を超えたことを比較器が判定した場合に同期整流用トランジスタがオフとなるように制御する制御回路と、を備える。

本発明によれば、同期整流用トランジスタをオンとすべき期間の少なくとも直前において所定電圧を交流電圧の代わりに比較器の比較入力に与える。このような設定によって、軽負荷時において比較器が高精度に比較動作を行えなくなるような場合であっても、同期整流用トランジスタを確実にオフとなるように制御することができる。したがって、軽負荷時における電力の変換効率をより改善することができる。

本発明の実施形態に係るスイッチングレギュレータは、スイッチングトランジスタおよび同期整流用トランジスタと、制御回路と、を備える同期整流方式のスイッチングレギュレータである。スイッチングトランジスタおよび同期整流用トランジスタは、第１および第２の電位の電源間に直列に設けられ、第１および第２の電位の電位差の直流電圧を交流電圧に変換する。制御回路は、同期整流用トランジスタをオンとすべき期間において交流電圧を閾値電圧と比較する比較器を含み、同期整流用トランジスタをオンとすべき期間の少なくとも直前において第１および第２の電位の中間電位から閾値電圧に対しより離れる所定電圧を交流電圧の代わりに比較器の比較入力に与えると共に、同期整流用トランジスタをオンとすべき期間において交流電圧が中間電位方向に向かって閾値電圧を超えたことを比較器が判定した場合に同期整流用トランジスタがオフとなるように制御する。

ここで、制御回路は、交流電圧が中間電位方向に向かって閾値電圧を超えたことを比較器が判定した場合に、比較器の比較入力に与える交流電圧を所定電圧に切り替えて、切り替えた状態を同期整流用トランジスタをオンとすべき期間の直前まで保持するように制御するようにしてもよい。

また、比較器は、第１および第２の比較入力端子の電圧を比較して比較結果となる逆電流検出信号を出力し、制御回路は、交流電圧に基づく第１の比較電圧を発生し、第２の電位に対応して所定電圧である第２の比較電圧を発生し、第２の電位に対応して閾値電圧を発生すると共に閾値電圧を第２の比較入力端子に与える電圧発生回路と、第１および第２の比較電圧を切り替えて第１の比較入力端子に与えるスイッチ回路と、同期整流用トランジスタをオンとすべき期間を表す制御信号によってオンとされ、逆電流検出信号によってオフとされる同期整流用トランジスタを制御するスイッチ切替信号を同期整流用トランジスタのゲートおよびスイッチ回路に与える論理回路と、をさらに備えるようにしてもよい。

さらに、電圧発生回路は、第１の抵抗素子と、ドレインに第２の電位を与え、ソースを第１の抵抗素子を介してスイッチ回路の第１の切替端子に接続し、ゲートに交流電圧を与える第１のＭＯＳトランジスタと、ドレインおよびゲートに第２の電位を与え、ソースをスイッチ回路の第２の切替端子に接続する第２のＭＯＳトランジスタと、ドレインおよびゲートに第２の電位を与え、ソースを比較器の第２の比較入力端子に接続する第３のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソースに第１の抵抗素子を介して電流を供給し、第２および第３のＭＯＳトランジスタのそれぞれのソースに対して電流を供給する電流源回路と、を備え、電流源回路は、第２ＭＯＳトランジスタへの供給電流より大きな供給電流を第１および第３のＭＯＳトランジスタのそれぞれへ供給すると共に、第１および第３のＭＯＳトランジスタに等しい供給電流を供給するようにしてもよい。

また、電流源回路は、第２の抵抗素子を負荷とする第１、第２および第３のカレントミラー回路で構成され、該第１、第２および第３のカレントミラー回路は、それぞれ第１、第２および第３のＭＯＳトランジスタのそれぞれへ電流を供給するようにしてもよい。

以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係るスイッチングレギュレータの構成を示すブロック図である。図１において、スイッチングレギュレータは、スイッチングトランジスタ（メイン側パワートランジスタ）Ｐ１および同期整流用トランジスタ（整流側パワートランジスタ）Ｎ１、逆電流防止回路１０ａ、インダクタＬ、キャパシタＣを備え、電源ＶＤＤの電圧を降圧して負荷Ｚに供給する。

スイッチングトランジスタＰ１は、ソースを電源ＶＤＤに接続し、ドレインをインダクタＬの一端に接続する。また、スイッチングトランジスタＰ１のゲートには、パルス幅変調あるいはパルス密度変調され、負荷Ｚへの出力電圧を制御する制御信号ＣＮＴ１が与えられる。

同期整流用トランジスタＮ１は、ソースを接地し、ドレインをインダクタＬの一端に接続する。また、同期整流用トランジスタＮ１のゲートには、インダクタＬにおける逆電流を検出して同期整流用トランジスタＮ１のオンオフを制御する逆電流防止回路１０ａが接続される。

スイッチングトランジスタＰ１および同期整流用トランジスタＮ１は、電源ＶＤＤの電圧を交流信号Ｓａの電圧に変換する。交流信号Ｓａは、インダクタＬとキャパシタＣとによって平滑され、直流電圧として出力端子ＯＵＴに接続される負荷Ｚに供給される。

逆電流防止回路１０ａは、逆電流検出部１２ａ、フリップフロップ回路ＦＦ、２入力ＡＮＤ回路ＡＮＤを備える。逆電流検出部１２ａは、交流信号Ｓａおよび同期整流用トランジスタＮ１のゲートの制御信号Ｓ０を入力し、逆電流検出信号Ｓ１をフリップフロップ回路ＦＦのクロック入力端子ＣＬＫに出力する。フリップフロップ回路ＦＦは、データ入力端子ＤＡＴＡを電源ＶＤＤに接続し、リセット端子ＲＥＳＥＴＢに、制御信号ＣＮＴ１と同期する制御信号ＣＮＴ２を入力し、出力端子ＱＢを２入力ＡＮＤ回路ＡＮＤの一方の入力端子に接続する。２入力ＡＮＤ回路ＡＮＤは、他方の入力端子に制御信号ＣＮＴ２を入力し、出力端子から制御信号Ｓ０を同期整流用トランジスタＮ１のゲートおよび逆電流検出部１２ａに出力する。

次に、逆電流検出部１２ａの詳細について説明する。図２は、逆電流検出部１２ａの例を示す回路図である。逆電流検出部１２ａは、比較器ＣＭＰ、電圧発生回路１４ａ、スイッチ回路１６ａを備える。

電圧発生回路１４ａは、ＰｃｈトランジスタＭ１〜Ｍ７、抵抗素子Ｒ１、Ｒ２を備える。ここでＰｃｈトランジスタＭ１、Ｍ３〜Ｍ５、Ｍ７のサイズ（Ｗ／Ｌ）は同一であり、ＰｃｈトランジスタＭ２、Ｍ６のサイズ（２Ｗ／Ｌ）のサイズは、ＰｃｈトランジスタＭ１、Ｍ３〜Ｍ５、Ｍ７の２倍であるとする。

ＰｃｈトランジスタＭ１は、ソースを電源ＶＤＤに接続し、ダイオード接続されたドレインを抵抗素子Ｒ１を介し接地する。ＰｃｈトランジスタＭ２は、ＰｃｈトランジスタＭ１とカレントミラー回路を構成し、ドレインを抵抗素子Ｒ２およびＰｃｈトランジスタＭ３を介し接地する。ＰｃｈトランジスタＭ４は、ＰｃｈトランジスタＭ１とカレントミラー回路を構成し、ドレインをＰｃｈトランジスタＭ５を介し接地する。ＰｃｈトランジスタＭ６は、ＰｃｈトランジスタＭ１とカレントミラー回路を構成し、ドレインをＰｃｈトランジスタＭ７を介し接地する。

ＰｃｈトランジスタＭ３は、ソースを抵抗素子Ｒ２の一端に接続し、ドレインを接地し、交流信号Ｓａをゲートに供給する。抵抗素子Ｒ２の他端は、ＰｃｈトランジスタＭ２のドレインに接続される。ＰｃｈトランジスタＭ５、Ｍ７は、ゲートおよびドレインを接地し、ソースをそれぞれＰｃｈトランジスタＭ４、Ｍ６のドレインに接続する。

このような構成の電圧発生回路１４ａにおいて、ＰｃｈトランジスタＭ２、Ｍ４、Ｍ６は、それぞれＰｃｈトランジスタＭ３、Ｍ５、Ｍ７に電流を供給する電流源回路として機能する。電流源回路は、ＰｃｈトランジスタＭ５への供給電流より大きな（例えば２倍の）供給電流をＰｃｈトランジスタＭ３、Ｍ７のそれぞれへ供給すると共に、ＰｃｈトランジスタＭ３、Ｍ７に等しい供給電流を供給する。

スイッチ回路１６ａは、ＮｃｈトランジスタＭ８、Ｍ１０、ＰｃｈトランジスタＭ９、Ｍ１１、インバータ回路ＩＮＶを備える。ＮｃｈトランジスタＭ８およびＰｃｈトランジスタＭ９は、トランスファーゲートを構成し、制御信号Ｓ０がハイレベルの時にオンとなって、ＰｃｈトランジスタＭ２のドレインの信号Ｓｂが比較器ＣＭＰの非反転（＋）端子に供給される。また、ＮｃｈトランジスタＭ１０およびＰｃｈトランジスタＭ１１は、トランスファーゲートを構成し、制御信号Ｓ０がローレベルの時にオンとなって、ＰｃｈトランジスタＭ４のドレインの信号Ｓｃが比較器ＣＭＰの非反転（＋）端子に供給される。さらに、ＰｃｈトランジスタＭ６のドレインは、比較器ＣＭＰの反転（−）端子に常時接続される。比較器ＣＭＰの出力端から逆電流検出信号Ｓ１が出力される。

図３は、比較器ＣＭＰの例を示す回路図である。比較器ＣＭＰは、ＰｃｈトランジスタＭ１３、Ｍ１５、Ｍ１７、Ｍ２０、Ｍ２２、ＮｃｈトランジスタＭ１２、Ｍ１４、Ｍ１６、Ｍ１８、Ｍ１９、Ｍ２１、Ｍ２３、抵抗素子Ｒ３を備える。ＮｃｈトランジスタＭ１６、Ｍ１８は、それぞれゲートに非反転（＋）端子、反転（−）端子を接続し、入力段の差動対を構成する。ダイオード接続されたＮｃｈトランジスタＭ１２は、ドレインを抵抗素子Ｒ３を介して電源ＶＤＤに接続すると共に、ＮｃｈトランジスタＭ１９とカレントミラー回路を構成する。ＮｃｈトランジスタＭ１９は、差動対であるＮｃｈトランジスタＭ１６、Ｍ１８の電流源となる。

ＮｃｈトランジスタＭ１６のドレインは、ＰｃｈトランジスタＭ１３とカレントミラー回路を構成するＰｃｈトランジスタＭ１５が負荷として接続される。また、ＮｃｈトランジスタＭ１８のドレインは、ＰｃｈトランジスタＭ２０とカレントミラー回路を構成するＰｃｈトランジスタＭ１７が負荷として接続される。ＰｃｈトランジスタＭ１３のドレインは、ＮｃｈトランジスタＭ２１とカレントミラー回路を構成するＮｃｈトランジスタＭ１４が負荷として接続される。ＰｃｈトランジスタＭ２０とＮｃｈトランジスタＭ２１とは、反転増幅器を構成し、出力端は、反転増幅器を構成するＰｃｈトランジスタＭ２２とＮｃｈトランジスタＭ２３とを介して逆電流検出信号Ｓ１を出力する。

このような比較器ＣＭＰは、非反転（＋）端子（第１の比較入力端子）の信号ＣＰ＋の電圧および反転（−）端子（第２の比較入力端子）の信号ＣＰ−の電圧を比較して比較結果となる逆電流検出信号Ｓ１を出力する。

以上のように構成される逆電流防止回路１０ａは、整流側パワートランジスタＮ１をオンとすべき期間において交流電圧Ｓａを閾値電圧と比較する比較器ＣＭＰを含み、整流側パワートランジスタＮ１をオンとすべき期間の少なくとも直前において閾値電圧より低い所定電圧を交流電圧Ｓａの代わりに比較器ＣＭＰの比較入力に与えると共に、整流側パワートランジスタＮ１をオンとすべき期間において交流電圧Ｓａが閾値電圧を超えたことを比較器ＣＭＰが判定した場合に整流側パワートランジスタＮ１がオフとなるように制御する。

また、逆電流防止回路１０ａは、交流信号Ｓａの電圧が高くなって（中間電位方向に向かって）閾値電圧を超えたことを比較器ＣＭＰが判定した場合に、比較器ＣＭＰの比較入力に与える交流電圧Ｓａを所定電圧に切り替えて、切り替えた状態を同期整流用トランジスタＮ１をオンとすべき期間の直前まで保持するように制御するようにしてもよい。

さらに、電圧発生回路１４ａは、交流信号Ｓａの電圧に基づく第１の比較電圧（信号Ｓｂ）を発生し、第２の電位に対応する第２の比較電圧（信号Ｓｃ）を発生し、第２の電位に対応する第３の比較電圧（信号ＣＰ−）を発生して第２の比較入力端子（比較器ＣＭＰの−）に与える。スイッチ回路１６ａは、第１および第２の比較電圧を切り替えて第１の比較入力端子（比較器ＣＭＰの＋）に与える。

フリップフロップ回路ＦＦ、２入力ＡＮＤ回路ＡＮＤからなる論理回路は、制御信号Ｓ０（スイッチ切替信号）を同期整流用トランジスタＮ１のゲートおよびスイッチ回路１６ａに与える。同期整流用トランジスタＮ１は、同期整流用トランジスタＮ１をオンとすべき期間を表す制御信号ＣＮＴ２によってオンとされ、逆電流検出信号Ｓ１によってオフとされる。

次に、スイッチングレギュレータの各部の動作について説明する。図４は、第１の実施例に係るスイッチングレギュレータの各部の波形を示すタイミングチャートである。

時刻ｔ０以前において、制御信号ＣＮＴ１は、ローレベルであって、スイッチングトランジスタＰ１はオン状態にあり、オン状態のスイッチングトランジスタＰ１を介して電源ＶＤＤから負荷Ｚへの電力供給が行われる。

時刻ｔ０において、制御信号ＣＮＴ１が立ち上がってスイッチングトランジスタＰ１をオフとし、電源ＶＤＤから負荷Ｚへの電力供給を遮断する。この結果、交流信号Ｓａの電圧は、急速に低下する。

時刻ｔ０から微小のタイムラグ経過した時刻ｔ１において、制御信号ＣＮＴ２が立ち上がり、２入力ＡＮＤ回路ＡＮＤの出力である制御信号Ｓ０は、ハイレベルとなる。この結果、同期整流用トランジスタＮ１は、オンとなって接地からインダクタＬに向かって電流が流れ、交流信号Ｓａの電圧は、ＧＮＤ（接地）レベルより低い検出レベルを下回る。また、トランスファーゲートを構成するＮｃｈトランジスタＭ８およびＰｃｈトランジスタＭ９がオンとなって、ＰｃｈトランジスタＭ２のドレインの信号Ｓｂが比較器ＣＭＰの非反転（＋）端子に供給される。なお、時刻ｔ０−ｔ１間および時刻ｔ４−ｔ５間の微小のタイムラグは、スイッチングトランジスタＰ１および同期整流用トランジスタＮ１が同時にオンとなることを防ぐための時間である。

時刻ｔ１以降、インダクタＬに流れる電流が負荷Ｚによって消費されて電流値が減少し、交流信号Ｓａの電圧は、ＧＮＤ（接地）レベルに向けて上昇する。そして、時刻ｔ２において、交流信号Ｓａの電圧が検出レベルを上回る。すなわち、比較器ＣＭＰにおいて、交流信号Ｓａの電圧にＰｃｈトランジスタＭ３および抵抗素子Ｒ２の電圧降下分を加算したコンパレータ＋側信号ＣＰ＋（この時は信号Ｓｂ）の電圧が、ＧＮＤレベルに対してＰｃｈトランジスタＭ７の電圧降下分を加算したコンパレータ＋側信号ＣＰ−の電圧を上回る。

比較器ＣＭＰは、課題で述べたように比較結果を出力する検出ディレイを有する。このため、比較器ＣＭＰは、時刻ｔ２から検出ディレイＴｄ経過後の時刻ｔ３において、逆電流検出信号Ｓ１をハイレベルとする。逆電流検出信号Ｓ１がハイレベルとなると、フリップフロップ回路ＦＦのクロック入力端子ＣＬＫのレベルがハイレベルとなる。データ入力端子ＤＡＴＡを電源ＶＤＤに接続した（データ入力端子ＤＡＴＡがハイレベルである）フリップフロップ回路ＦＦは、クロック入力端子ＣＬＫのレベルがハイレベルとなるので、出力端子ＱＢをローレベルと変化させる。この結果、制御信号Ｓ０は、ローレベルとなる。この結果、同期整流用トランジスタＮ１は、オフとなってインダクタＬに流れる電流を遮断する。すなわち、比較器ＣＭＰが検出ディレイＴｄを有する場合であっても、検出レベルをＧＮＤレベルより所定量低い位置に設定することで、交流信号Ｓａの電圧がＧＮＤレベルを超える前に同期整流用トランジスタＮ１をオフとして、同期整流用トランジスタＮ１に逆電流が流れることを防止することができる。

また、時刻ｔ３において、制御信号Ｓ０は、ローレベルとなるので、トランスファーゲートを構成するＮｃｈトランジスタＭ１０およびＰｃｈトランジスタＭ１１がオンとなる。したがって、ＰｃｈトランジスタＭ５のソースの信号Ｓｃが比較器ＣＭＰの非反転（＋）端子に供給される。コンパレータ＋側信号ＣＰ＋（この時は信号Ｓｃ）の電圧は、コンパレータ＋側信号ＣＰ−の電圧を一定値下回っているので、比較器ＣＭＰは、逆電流検出信号Ｓ１をローレベルとする。

これ以降、時刻ｔ１に至るまで、コンパレータ＋側信号ＣＰ＋（この時は信号Ｓｃ）の電圧は、コンパレータ＋側信号ＣＰ−の電圧を一定値下回っていて、比較器ＣＭＰは、安定的に逆電流検出信号Ｓ１をローレベルとする。

時刻ｔ３以降、制御信号ＣＮＴ１が立ち下ってスイッチングトランジスタＰ１がオンとなる時刻ｔ５に至るまで、スイッチングトランジスタＰ１および同期整流用トランジスタＮ１は、オフとなっている。このため、交流信号Ｓａは、浮遊容量とインダクタＬなどの共振回路によって発生する振動波形となる。比較器ＣＭＰは、安定的に逆電流検出信号Ｓ１をローレベルとしており、交流信号Ｓａが振動波形となっても影響を受けることはない。

時刻ｔ４において、制御信号ＣＮＴ２が立ち下って、フリップフロップ回路ＦＦは、出力端子ＱＢをハイレベルと変化させる。

以上のタイミングチャートにおいて、時刻ｔ１から時刻ｔ４までの期間Ｔ０が同期整流用トランジスタ（整流側パワートランジスタ）Ｎ１をオンとすべき期間に相当する。また、時刻ｔ１から時刻ｔ３までの期間Ｔ１が同期整流用トランジスタ（整流側パワートランジスタ）Ｎ１がオンとなっている期間に相当し、時刻ｔ３から時刻ｔ１までの期間Ｔ２が同期整流用トランジスタ（整流側パワートランジスタ）Ｎ１がオフである期間に相当する。

以上のような動作を行うスイッチングレギュレータにおいて、比較器ＣＭＰの反転（−）端子には、ソースフォロアを構成するＰｃｈトランジスタＭ７によってＧＮＤレベルをレベルシフトしたコンパレータ−側信号ＣＰ−が常に入力されている。一方、比較器ＣＭＰの非反転（＋）端子には、期間Ｔ１において、ソースフォロアを構成するＰｃｈトランジスタＭ３および抵抗素子Ｒ２によって交流信号Ｓａをレベルシフトした信号Ｓｂが入力される。ここで、電流源であるＰｃｈトランジスタＭ２による定電流と抵抗素子Ｒ２によって発生する電圧は、比較器ＣＭＰの検出ディレイを保証するのに充分な電圧とし、具体的な例としては１０ｍＶ程度の電圧である。定電流と抵抗素子Ｒ２によって発生する電圧を１０ｍＶとすると、交流信号Ｓａの電圧がＧＮＤレベルとつり合うのは、ＧＮＤレベルより１０ｍＶ低い電圧となるので、結果として検出レベルは、−１０ｍＶに相当する電位となる。

制御信号ＣＮＴ２がハイレベルである期間Ｔ０において、交流信号Ｓａの電圧が検出レベルの−１０ｍＶより高くなると、検出ディレイＴｄ遅れて、逆電流検出信号Ｓ１がハイレベルとなり、出力端子ＱＢがローレベルと変化する。したがって、同期整流用トランジスタＮ１は、オフとなる。

同期整流用トランジスタＮ１がオフとなる期間Ｔ２において、スイッチ回路１６ａは、基準電圧となる信号Ｓｃを比較器ＣＭＰの非反転（＋）端子に入力する。ここで基準電圧は、検出電圧（−１０ｍＶ）よりも低く、比較器ＣＭＰの出力を確実にローレベルとするような電圧とする。具体的な例としては−５０ｍＶ程度の電圧である。期間Ｔ２において、比較器ＣＭＰの非反転（＋）端子の電圧は、反転（−）端子の電圧より低い電圧になり（基準電圧−５０ｍｖ＜検出電圧−１０ｍｖ）、比較器ＣＭＰの出力は、必ずローレベルにリセットされる。

以上のような動作を行うスイッチングレギュレータによれば、比較器ＣＭＰが不感帯幅を有することで軽負荷時において高精度に比較動作を行えなくなるような場合であっても、同期整流用トランジスタＮ１を確実にオフとなるようにすることができる。したがって、軽負荷時における電力の変換効率をより改善することができる。

また、ソースフォロア構成とされたＰｃｈトランジスタＭ３、Ｍ５、Ｍ７によってレベルシフトした電圧を比較器ＣＭＰに入力している。このような回路構成とすることで、モニタしたい交流信号Ｓａの電圧が０Ｖ近辺の微小電圧であっても比較器ＣＭＰの入力段の差動対にＮｃｈトランジスタを使用することができる。入力段の差動対にＮｃｈトランジスタを使用した比較器ＣＭＰは、一般に高速な比較判定を行うことができる。

さらに、比較器ＣＭＰにおける検出ディレイを保証するための電圧をＰｃｈトランジスタＭ２の出力電流と抵抗素子Ｒ２の抵抗値によって生成し、検出電圧を精度よく発生することができる。なお、電流源回路中の電流発生用の抵抗素子Ｒ１と、抵抗素子Ｒ２との材質を同じにすることで、抵抗値の温度特性による電圧ドリフトを相殺することができ、温度変動に対する検出電圧精度を向上させることができる。

また、比較器ＣＭＰの出力である逆電流検出信号Ｓ１をローレベルにリセットするための基準電圧は、電流源回路の出力電流の電流値とソースフォロア構成のＰｃｈトランジスタのサイズとを選択することによって適宜設定可能である。また、基準電圧は、検出レベルを発生する電圧と相対的に定まる電圧となる。したがって、逆電流検出信号Ｓ１をローレベルにリセットするための精度の高い、素子の絶対精度に依存しない基準電圧が発生されることとなる。

さらに、期間Ｔ２では、負荷電流が非常に小さい場合、交流信号Ｓａは、浮遊容量とインダクタＬなどの共振回路によって発生する振動波形となる。また、交流信号Ｓａは、オン状態のスイッチングトランジスタＰ１によって高いレベルもなる。比較器ＣＭＰの出力は、期間Ｔ２において、逆電流検出信号Ｓ１を安定的にローレベルとされており、交流信号Ｓａが大きく変動しても比較動作が影響を受けることはない。

図５は、本発明の第２の実施例に係るスイッチングレギュレータの構成を示すブロック図である。図５において、図１と同一の符号は、同一物を表す。図５のスイッチングレギュレータは、スイッチングトランジスタ（メイン側パワートランジスタ）Ｎ２および同期整流用トランジスタ（整流側パワートランジスタ）Ｐ２、逆電流防止回路１０ｂ、ダイオードＤ、インダクタＬ、キャパシタＣを備え、電源ＶＤＤの電圧を昇圧して出力端子ＯＵＴに接続される負荷Ｚに供給する。

スイッチングトランジスタＮ２は、ソースを接地し、ドレインをインダクタＬの一端に接続する。また、スイッチングトランジスタＮ２のゲートには、パルス幅変調あるいはパルス密度変調され、負荷Ｚへの出力電圧を制御する制御信号ＣＮＴ１ａが与えられる。

同期整流用トランジスタＰ２は、ソースを出力端子ＯＵＴ、ダイオードＤのカソード、キャパシタＣの一端および負荷Ｚの一端に接続し、ドレインをインダクタＬの一端およびダイオードＤのアノードに接続する。また、同期整流用トランジスタＰ２のゲートには、インダクタＬにおける逆電流を検出して同期整流用トランジスタＰ２のオンオフを制御する逆電流防止回路１０ｂが接続される。

インダクタＬの他端は、電源ＶＤＤに接続され、キャパシタＣおよび負荷Ｚの他端は接地される。

スイッチングトランジスタＮ２および同期整流用トランジスタＰ２は、電源ＶＤＤの電圧を交流信号Ｓｄの電圧に変換する。交流信号Ｓｄは、インダクタＬとキャパシタＣとによって平滑され、直流電圧として負荷Ｚに供給される。

逆電流防止回路１０ｂは、逆電流検出部１２ｂ、フリップフロップ回路ＦＦ、２入力ＮＡＮＤ回路ＮＡＮＤを備える。逆電流検出部１２ｂは、交流信号Ｓｄおよび同期整流用トランジスタＰ２のゲートの制御信号Ｓ０ａを入力し、逆電流検出信号Ｓ１をフリップフロップ回路ＦＦのクロック入力端子ＣＬＫに出力する。フリップフロップ回路ＦＦは、データ入力端子ＤＡＴＡを電源ＶＤＤに接続し、リセット端子ＲＥＳＥＴＢに、制御信号ＣＮＴ１ａと同期する制御信号ＣＮＴ２を入力し、出力端子ＱＢを２入力ＮＡＮＤ回路ＮＡＮＤの一方の入力端子に接続する。２入力ＡＮＤ回路ＮＡＮＤは、他方の入力端子に制御信号ＣＮＴ２を入力し、出力端子から制御信号Ｓ０ａを同期整流用トランジスタＰ２のゲートおよび逆電流検出部１２ｂに出力する。

次に、逆電流検出部１２ｂの詳細について説明する。図６は、逆電流検出部１２ｂの例を示す回路図である。逆電流検出部１２ｂは、比較器ＣＭＰ、電圧発生回路１４ｂ、スイッチ回路１６ｂを備える。

電圧発生回路１４ｂは、ＮｃｈトランジスタＭ３１〜Ｍ３７、抵抗素子Ｒ４、Ｒ５を備える。ここでＮｃｈトランジスタＭ３１、Ｍ３３〜Ｍ３５、Ｍ３７のサイズ（Ｗ／Ｌ）は同一であり、ＮｃｈトランジスタＭ３２、Ｍ３６のサイズ（２Ｗ／Ｌ）のサイズは、ＮｃｈトランジスタＭ３１、Ｍ３３〜Ｍ３５、Ｍ３７の２倍であるとする。

ＮｃｈトランジスタＭ３１は、ソースを接地し、ダイオード接続されたドレインを抵抗素子Ｒ４を介し電源ＶＤＤに接続する。ＮｃｈトランジスタＭ３２は、ＮｃｈトランジスタＭ３１とカレントミラー回路を構成し、ドレインを抵抗素子Ｒ５およびＮｃｈトランジスタＭ３３を介し電源ＶＤＤに接続する。ＮｃｈトランジスタＭ３４は、ＮｃｈトランジスタＭ３１とカレントミラー回路を構成し、ドレインをＮｃｈトランジスタＭ３５を介し電源ＶＤＤに接続する。ＮｃｈトランジスタＭ３６は、ＮｃｈトランジスタＭ３１とカレントミラー回路を構成し、ドレインをＮｃｈトランジスタＭ３７を介し電源ＶＤＤに接続する。

ＮｃｈトランジスタＭ３３は、ソースを抵抗素子Ｒ５の一端に接続し、ドレインを電源ＶＤＤに接続し、交流信号Ｓｄをゲートに供給する。ＮｃｈトランジスタＭ３５、Ｍ３７は、ゲートおよびドレインを電源ＶＤＤに接続し、ソースをそれぞれＮｃｈトランジスタＭ３５、Ｍ３７のドレインに接続する。

スイッチ回路１６ｂは、ＮｃｈトランジスタＭ３９、Ｍ４１、ＰｃｈトランジスタＭ３８、Ｍ４０、インバータ回路ＩＮＶを備える。ＰｃｈトランジスタＭ３８およびＮｃｈトランジスタＭ３９は、トランスファーゲートを構成し、制御信号Ｓ０ａがローレベルの時にオンとなって、ＮｃｈトランジスタＭ３２のドレインの信号Ｓｅが比較器ＣＭＰの反転（−）端子に供給される。また、ＰｃｈトランジスタＭ４０およびＮｃｈトランジスタＭ４１は、トランスファーゲートを構成し、制御信号Ｓ０ａがハイレベルの時にオンとなって、ＮｃｈトランジスタＭ３４のドレインの信号Ｓｆが比較器ＣＭＰの反転（−）端子に供給される。さらに、ＮｃｈトランジスタＭ３６のドレインは、比較器ＣＭＰの非反転（＋）端子に接続される。比較器ＣＭＰの出力端から逆電流検出信号Ｓ１が出力される。

以上ように構成される逆電流防止回路１０ｂは、整流側パワートランジスタＰ２をオンとすべき期間において交流電圧Ｓｄを閾値電圧と比較する比較器ＣＭＰを含み、整流側パワートランジスタＰ２をオンとすべき期間の少なくとも直前において閾値電圧より高い所定電圧を交流電圧Ｓｄの代わりに比較器ＣＭＰの比較入力に与えると共に、整流側パワートランジスタＰ２をオンとすべき期間において交流電圧Ｓｄが閾値電圧を下回ったことを比較器ＣＭＰが判定した場合に整流側パワートランジスタＰ２がオフとなるように制御する。

また、逆電流防止回路１０ｂは、交流信号Ｓｄの電圧が低くなって（中間電位方向に向かって）閾値を下回ったことを比較器ＣＭＰが判定した場合に、比較器ＣＭＰの比較入力に与える交流電圧Ｓｄを所定電圧に切り替えて、切り替えた状態を同期整流用トランジスタＰ２をオンとすべき期間の直前まで保持するように制御するようにしてもよい。

次に、スイッチングレギュレータの各部の動作について説明する。図７は、第２の実施例に係るスイッチングレギュレータの各部の波形を示すタイミングチャートである。図７において、図４との違いは、以下の通りである。

（１）交流信号Ｓｄが交流信号Ｓａに対し上下反転した波形となっている。また、比較器ＣＭＰの検出レベルがＯＵＴレベルより高いレベルである。
（２）制御信号ＣＮＴ１ａは、制御信号ＣＮＴ１に対して論理レベルが反転している。
（３）制御信号Ｓ０ａは、制御信号Ｓ０に対して論理レベルが反転している。
（４）信号Ｓｅが信号Ｓｂに対し上下反転した波形となっている。
（５）信号Ｓｆが電源ＶＤＤの電位レベルより少し下に設定される。
（６）比較器ＣＭＰは、期間Ｔ１においてコンパレータ−側信号ＣＰ−（この時は信号Ｓｅ）がコンパレータ＋側信号ＣＰ＋を下回ることを検出する。また、期間Ｔ２においてコンパレータ−側信号ＣＰ−（この時は信号Ｓｆ）は、コンパレータ−側信号ＣＰ＋より高いレベルに固定される。

第２の実施例に係るスイッチングレギュレータは、昇圧型であるので、上記のように信号のレベルに、第１の実施例とは異なる部分もある。しかし、基本的な動作は、第１の実施例と同一であり、第１の実施例と同様の効果を奏する。

なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例に係るスイッチングレギュレータの構成を示すブロック図である。 本発明の第１の実施例に係る逆電流検出部の例を示す回路図である。 比較器の例を示す回路図である。 本発明の第１の実施例に係るスイッチングレギュレータの各部の波形を示すタイミングチャートである。 本発明の第２の実施例に係るスイッチングレギュレータの構成を示すブロック図である。 本発明の第２の実施例に係る逆電流検出部の例を示す回路図である。 本発明の第２の実施例に係るスイッチングレギュレータの各部の波形を示すタイミングチャートである。 比較器における動作波形を模式的に示す図である。

符号の説明

１０ａ、１０ｂ 逆電流防止回路
１２ａ、１２ｂ 逆電流検出部
１４ａ、１４ｂ 電圧発生回路
１６ａ、１６ｂ スイッチ回路
ＡＮＤ ２入力ＡＮＤ回路ＡＮＤ
Ｃ キャパシタ
ＣＭＰ 比較器
ＣＮＴ１、ＣＮＴ１ａ、ＣＮＴ２ 制御信号
ＣＰ＋ コンパレータ＋側信号
ＣＰ− コンパレータ−側信号
Ｄ ダイオード
ＦＦ フリップフロップ回路
ＩＮＶ インバータ回路
Ｌ インダクタ
Ｍ１〜Ｍ７、Ｍ９、Ｍ１１、Ｍ１３、Ｍ１５、Ｍ１７、Ｍ２０、Ｍ２２、Ｍ３８、Ｍ４０ Ｐｃｈトランジスタ
Ｍ８、Ｍ１０、Ｍ１２、Ｍ１４、Ｍ１６、Ｍ１８、Ｍ１９、Ｍ２１、Ｍ２３、Ｍ３１〜Ｍ３７、Ｍ３９、Ｍ４１ Ｎｃｈトランジスタ
Ｎ１、Ｐ２ 同期整流用トランジスタ（整流側パワートランジスタ）
Ｐ１、Ｎ２ スイッチングトランジスタ（メイン側パワートランジスタ）
Ｒ１、Ｒ２、Ｒ３ 抵抗素子
Ｓ０、Ｓ０ａ 制御信号
Ｓ１ 逆電流検出信号
Ｓａ、Ｓｄ 交流信号
Ｓｂ、Ｓｃ、Ｓｅ、Ｓｆ 信号
ＶＤＤ 電源
Ｚ 負荷

Claims (6)

1. 同期整流方式のスイッチングレギュレータであって、
   第１および第２の電位の電源間に直列に設けられ、前記第１および第２の電位の電位差の直流電圧を交流電圧に変換するスイッチングトランジスタおよび同期整流用トランジスタと、
   前記同期整流用トランジスタをオンとすべき期間において前記交流電圧を閾値電圧と比較する比較器を含み、前記同期整流用トランジスタをオンとすべき期間の少なくとも直前において前記第１および第２の電位の中間電位から前記閾値電圧に対しより離れる所定電圧を前記交流電圧の代わりに前記比較器の比較入力に与えると共に、前記同期整流用トランジスタをオンとすべき期間において前記交流電圧が前記中間電位方向に向かって前記閾値電圧を超えたことを前記比較器が判定した場合に前記同期整流用トランジスタがオフとなるように制御する制御回路と、
   を備えることを特徴とするスイッチングレギュレータ。
2. 前記制御回路は、前記交流電圧が前記中間電位方向に向かって前記閾値電圧を超えたことを前記比較器が判定した場合に、前記比較器の比較入力に与える前記交流電圧を前記所定電圧に切り替えて、切り替えた状態を前記同期整流用トランジスタをオンとすべき期間の直前まで保持するように制御することを特徴とする請求項１記載のスイッチングレギュレータ。
3. 前記比較器は、第１および第２の比較入力端子の電圧を比較して比較結果となる逆電流検出信号を出力し、
   前記制御回路は、
   前記交流電圧に基づく第１の比較電圧を発生し、前記第２の電位に対応して前記所定電圧である第２の比較電圧を発生し、前記第２の電位に対応して前記閾値電圧を発生すると共に前記閾値電圧を前記第２の比較入力端子に与える電圧発生回路と、
   前記第１および第２の比較電圧を切り替えて前記第１の比較入力端子に与えるスイッチ回路と、
   前記同期整流用トランジスタをオンとすべき期間を表す制御信号によってオンとされ、前記逆電流検出信号によってオフとされる前記同期整流用トランジスタを制御するスイッチ切替信号を前記同期整流用トランジスタのゲートおよび前記スイッチ回路に与える論理回路と、
   をさらに備えることを特徴とする請求項２記載のスイッチングレギュレータ。
4. 前記電圧発生回路は、
   第１の抵抗素子と、
   ドレインに前記第２の電位を与え、ソースを前記第１の抵抗素子を介して前記スイッチ回路の第１の切替端子に接続し、ゲートに前記交流電圧を与える第１のＭＯＳトランジスタと、
   ドレインおよびゲートに前記第２の電位を与え、ソースを前記スイッチ回路の第２の切替端子に接続する第２のＭＯＳトランジスタと、
   ドレインおよびゲートに前記第２の電位を与え、ソースを前記比較器の第２の比較入力端子に接続する第３のＭＯＳトランジスタと、
   前記第１のＭＯＳトランジスタのソースに前記第１の抵抗素子を介して電流を供給し、第２および第３のＭＯＳトランジスタのそれぞれのソースに対して電流を供給する電流源回路と、
   を備え、
   前記電流源回路は、前記第２のＭＯＳトランジスタへの供給電流より大きな供給電流を前記第１および第３のＭＯＳトランジスタのそれぞれへ供給すると共に、前記第１および第３のＭＯＳトランジスタに等しい供給電流を供給することを特徴とする請求項３記載のスイッチングレギュレータ。
5. 前記電流源回路は、第２の抵抗素子を負荷とする第１、第２および第３のカレントミラー回路で構成され、該第１、第２および第３のカレントミラー回路は、それぞれ前記第１、第２および第３のＭＯＳトランジスタのそれぞれへ電流を供給することを特徴とする請求項４記載のスイッチングレギュレータ。
6. 請求項１乃至５のいずれか一に記載のスイッチングレギュレータは、降圧型あるいは昇圧型であることを特徴とするスイッチングレギュレータ。

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