JP2019022295A - スイッチングレギュレータ - Google Patents

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Abstract

【課題】ＰＦＭ動作においても出力電圧のリップルが小さいスイッチングレギュレータを提供する。【解決手段】一端が出力端子に接続されたインダクタと、電源端子とインダクタの他端との間に接続されたスイッチング素子と、出力電圧に基づく電圧と第１の基準電圧との差を増幅し、誤差電圧を出力する誤差増幅回路と、誤差電圧と第２の基準電圧とを比較し、第１または第２のレベルの比較結果信号を出力するＰＦＭ比較回路と、比較結果信号が第１のレベルのとき所定周波数のクロック信号を出力し、比較結果信号が第２のレベルのときクロック信号の出力を停止する発振回路と、誤差電圧と発振回路の出力とに基づいて、スイッチング素子を所望のパルス幅でオン・オフするＰＷＭ変換回路とを備え、比較結果信号が第２のレベルから第１のレベルに切り替わったことに応答して、ＰＦＭ比較回路の入力に所定の期間のオフセットを設ける。【選択図】図１

Description

本発明は、スイッチングレギュレータに関する。
図５に、従来のスイッチングレギュレータ５００の回路図を示す。
従来のスイッチングレギュレータ５００は、電源端子５０１と、接地端子５０２と、基準電圧源５１０と、誤差増幅回路５１１と、基準電圧源５１２と、ＰＦＭ比較回路５１３と、発振回路５１４と、ＰＭＯＳトランジスタ５３０と、ＮＭＯＳトランジスタ５３１と、インダクタ５４０と、容量５４１と、抵抗５４３及び５４４と、出力端子５４２と、電流電圧変換回路５２０、スロープ電圧生成回路５２１、ＰＷＭ比較回路５２２、制御回路５２３、及び逆流検出回路５２４からなるＰＷＭ変換回路５５０とを備え、これらが図示のように接続されて構成されている。
誤差増幅回路５１１は、出力端子５４２の電圧ＶＯＵＴを抵抗５４３と抵抗５４４とで分圧した電圧ＶＦＢと基準電圧源５１０の基準電圧ＶＲＥＦ１とを比較して、誤差電圧ＶＥＲＲを出力する。
電流電圧変換回路５２０は、ＰＭＯＳトランジスタ５３０のソース電流を電圧に変換し、スロープ電圧生成回路５２１に出力する。スロープ電圧生成回路５２１は、電流電圧変換回路５２０の出力にノコギリ波を加算し、電圧ＶＣＳを出力する。ＰＷＭ比較回路５２２は、誤差電圧ＶＥＲＲと電圧ＶＣＳとを比較し、比較結果信号ＣＭＰＷを制御回路５２３に出力する。
ＰＦＭ比較回路５１３は、基準電圧源５１２の基準電圧ＶＲＥＦ２と誤差電圧ＶＥＲＲとを比較し、比較結果信号ＣＭＰＦを発振回路５１４に出力する。発振回路５１４は、比較結果信号ＣＭＰＦがローレベルのとき、所定の周波数で発振し（イネーブルされ）、出力信号ＣＬＫとしてクロック信号を出力する。また、発振回路５１４は、比較結果信号ＣＭＰＦがハイレベルのとき、発振を停止し（ディスエーブルされ）、出力信号ＣＬＫをローレベルに固定する。
逆流検出回路５２４は、ＮＭＯＳトランジスタ５３１のドレイン電圧とソース電圧とを比較し、ドレイン電圧がソース電圧より高くなると、逆電流検出信号を制御回路５２３に出力する。
制御回路５２３は、入力された各信号に従って、ＰＭＯＳトランジスタ５３０とＮＭＯＳトランジスタ５３１のオン・オフを制御する。
インダクタ５４０と容量５４１は、ＰＭＯＳトランジスタ５３０のドレインから出力される電圧ＶＳＷを平滑する。
このような構成によって負帰還ループが機能し、スイッチングレギュレータ５００は、電圧ＶＦＢが基準電圧ＶＲＥＦ１と等しくなるように動作して、出力端子５４２に電圧ＶＯＵＴを生成する。
かかるスイッチングレギュレータ５００では、出力端子５４２に接続される負荷に流れる電流（負荷電流）の大きさによって、以下のように、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）動作とＰＦＭ（Ｐｕｌｓｅ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）動作が切り替わる。
負荷電流が大きい場合、出力電圧ＶＯＵＴの低下を補うように誤差電圧ＶＥＲＲが上昇する。したがって、誤差電圧ＶＥＲＲが基準電圧ＶＲＥＦ２よりも定常的に大きくなり、発振回路５１４は、出力信号ＣＬＫとして所定周波数のクロック信号を出力し続ける。このクロック信号の立ち上がりに同期して、ＰＷＭ変換回路５５０は、ＰＭＯＳトランジスタ５３０をオンさせ、ＮＭＯＳトランジスタ５３１をオフさせる。このとき、ＰＭＯＳトランジスタ５３０のオン時間を制御する信号のパルス幅は、ＰＷＭ変換回路５５０により決定される。このように、負荷電流が大きい場合には、スイッチングレギュレータ５００は、ＰＷＭ動作となる。
その後、上述の状態から、負荷電流が小さくなった場合、負荷電流が小さくなってすぐの時点では、誤差電圧ＶＥＲＲが基準電圧ＶＲＥＦ２よりも定常的に大きい状態が続いている。しかし、負荷電流が小さくなっていることから、負荷電流による出力電圧ＶＯＵＴの低下が少ないため、ＰＭＯＳトランジスタ５３０をオンさせることによる出力電圧ＶＯＵＴの上昇が大きくなる。したがって、この出力電圧ＶＯＵＴの上昇を補うように誤差電圧ＶＥＲＲが低下し、基準電圧ＶＲＥＦ２よりも低い電圧値となる。よって、ＰＭＯＳトランジスタ５３０がオフとなり、出力電圧ＶＯＵＴは、低下していく。
そして、誤差電圧ＶＥＲＲが上昇していき基準電圧ＶＲＥＦ２よりも大きくなると、発振回路５１４は、出力信号ＣＬＫとしてクロック信号を出力する。このクロック信号の立ち上がりに同期して、ＰＷＭ変換回路５５０は、ＰＭＯＳトランジスタ５３０をオンさせ、ＮＭＯＳトランジスタ５３１をオフさせる。このとき、負荷電流が小さいことから、ＰＭＯＳトランジスタ５３０がオンしたことにより、出力電圧ＶＯＵＴがすぐに所望の電圧値を上回るため、誤差電圧ＶＥＲＲは低下する。すると、ＰＷＭ変換回路５５０は、ＰＭＯＳトランジスタ５３０をオフさせ、ＮＭＯＳトランジスタ５３１をオンさせる。また、発振回路５１４は、出力信号ＣＬＫをローレベルに固定する。このように、負荷電流が小さい場合には、発振回路５１４は、発振と停止とを繰り返す。すなわち、スイッチングレギュレータ５００は、ＰＦＭ動作となる。
以上のように、従来のスイッチングレギュレータ５００は、誤差電圧ＶＥＲＲと基準電圧ＶＲＥＦ２とを比較してＰＷＭ動作とＰＦＭ動作を切り替える方式を採用することにより、負荷電流が小さいときにＰＦＭ動作に移行し、電力変換効率を向上させることを可能としている（例えば、特許文献１参照）。
特開２０１０−６８６７１号公報
しかしながら、上記のような従来のスイッチングレギュレータ５００では、ＰＦＭ動作において、ＰＭＯＳトランジスタ５３０のスイッチング動作が複数回連続して発生し、電圧ＶＯＵＴのリップル電圧が大きくなるという課題があった。
この原因は、ＰＦＭ比較回路５１３の応答遅延によって、発振回路５１４がディスエーブルされるタイミングが遅れ、発振回路５１４の出力にクロック信号が複数回出力されてしまうためである。
かかる原因について、以下、図６を用いて詳細に説明する。
図６は、従来のスイッチングレギュレータ５００におけるインダクタ５４０に流れるインダクタ電流ＩＬ、出力電圧ＶＯＵＴ、電圧ＶＦＢ、誤差電圧ＶＥＲＲ、比較結果信号ＣＭＰＦ、発振回路５１４の出力信号ＣＬＫの波形を示している。
時刻ｔ０では、比較結果信号ＣＭＰＦがハイレベルとなっており、ＰＭＯＳトランジスタ５３０は、スイッチング動作を停止している。出力電圧ＶＯＵＴの低下に伴って電圧ＶＦＢも低下していき、電圧ＶＦＢが基準電圧ＶＲＥＦ１を下回ると、誤差電圧ＶＥＲＲが上昇していく。時刻ｔ１において、誤差電圧ＶＥＲＲが基準電圧ＶＲＥＦ２を上回り、比較結果信号ＣＭＰＦがローレベルに切り替わると、信号ＣＬＫとしてクロック信号が出力され、ＰＭＯＳトランジスタ５３０がオンし、インダクタ電流ＩＬが流れる。これにより、出力電圧ＶＯＵＴが上昇していき所望の電圧値ＶＴＧを上回ると、誤差電圧ＶＥＲＲが低下していく。そして、時刻ｔ２において、誤差電圧ＶＥＲＲが基準電圧ＶＲＥＦ２を下回る。ここで、比較結果信号ＣＭＰＦは、上述のＰＦＭ比較回路５１３の応答遅延によって、すぐにはハイレベルに切り替わらず、時刻ｔ２から遅延時間ｔｄが経過した時刻ｔ３でハイレベルに切り替わる。結果として、時刻ｔ２から時刻ｔ３の間に、信号ＣＬＫに余分なクロック信号が出力され、ＰＭＯＳトランジスタ５３０が余分にスイッチング動作することとなる。したがって、出力電圧ＶＯＵＴのリップル電圧が大きくなってしまう。
なお、出力電圧ＶＯＵＴが上昇する際の立ち上がり方が急峻になるようにインダクタ５４０や容量５４１等を設定しておけば、誤差電圧ＶＥＲＲが上昇して基準電圧ＶＲＥＦ２を上回った後、低下し始める時刻が早くなる。したがって、比較結果信号ＣＭＰＦがハイレベルに切り替わる時刻も早まるため、余分なクロック信号が出力されるのを防止することはできる。しかしながら、出力電圧ＶＯＵＴの立ち上がり方を急峻にすると、ＰＭＯＳトランジスタ５３０の１回のスイッチング動作による出力電圧ＶＯＵＴの上昇幅が大きくなるため、結果として、リップル電圧が大きくなってしまう。
本発明は、以上のような課題を解決するためになされたものであり、ＰＦＭ動作における出力電圧のリップル電圧を低減することが可能なスイッチングレギュレータを提供することを目的とする。
本発明のスイッチングレギュレータは、電源端子に供給される電源電圧から出力端子に所定の出力電圧を生成するスイッチングレギュレータであって、一端が前記出力端子に接続されたインダクタと、前記電源端子と前記インダクタの他端との間に接続されたスイッチング素子と、前記出力電圧に基づく電圧と第１の基準電圧との差を増幅し、誤差電圧を出力する誤差増幅回路と、前記誤差電圧と第２の基準電圧とを比較し、第１または第２のレベルの比較結果信号を出力するＰＦＭ比較回路と、前記比較結果信号が前記第１のレベルのとき所定周波数のクロック信号を出力し、前記比較結果信号が前記第２のレベルのとき前記クロック信号の出力を停止する発振回路と、前記誤差電圧と前記発振回路の出力とに基づいて、前記スイッチング素子を所望のパルス幅でオン・オフするＰＷＭ変換回路とを備え、前記比較結果信号が前記第２のレベルから前記第１のレベルに切り替わったことに応答して、前記ＰＦＭ比較回路の入力に所定の期間のオフセットを設けることを特徴とする。
本発明のスイッチングレギュレータによれば、ＰＦＭ比較回路の入力に所定の期間のオフセットを設けることによって、ＰＦＭ比較回路の応答遅延を補う作用が得られ、ＰＦＭ動作におけるスイッチング素子の余分なスイッチング動作を抑制することができる。これにより、出力電圧のリップル電圧を小さくすることが可能となる。
本発明の第１の実施形態のスイッチングレギュレータを示す回路図である。 図１のスイッチングレギュレータの各ノードの信号波形を示す図である。 本発明の第２の実施形態のスイッチングレギュレータを示す回路図である。 本発明の第３の実施形態のスイッチングレギュレータを示す回路図である。 従来のスイッチングレギュレータの回路図である。 図５のスイッチングレギュレータの各ノードの信号波形を示す図である。
以下、本発明の実施形態について、図面を参照して説明する。
図１は、本発明の第１の実施形態のスイッチングレギュレータ１００の回路図である。
本実施形態のスイッチングレギュレータ１００は、電源端子１０１と、接地端子１０２と、基準電圧源１１０と、誤差増幅回路１１１と、基準電圧源１１２と、ＰＦＭ比較回路１１３と、発振回路１１４と、ＰＭＯＳトランジスタ１３０（「スイッチング素子」ともいう）と、ＮＭＯＳトランジスタ１３１（「同期整流素子」ともいう）と、インダクタ１４０と、容量１４１と、抵抗１４３及び１４４と、出力端子１４２と、電流電圧変換回路１２０、スロープ電圧生成回路１２１、ＰＷＭ比較回路１２２、制御回路１２３、及び逆流検出回路１２４からなるＰＷＭ変換回路１５０と、定電圧源であるオフセット電圧源１６１と、出力端子１６２ｏ、第１及び第２の入力端子１６２1、１６２2及び制御入力端子１６２ｃ有するスイッチ１６２とを備えている。
基準電圧源１１０は、一端が誤差増幅回路１１１の非反転入力端子に接続され、他端が接地端子１０２に接続されている。誤差増幅回路１１１は、反転入力端子が抵抗１４３と抵抗１４４との接続点に接続され、出力がＰＷＭ比較回路１２２の反転入力端子、オフセット電圧１６１源の一端、及びスイッチ１６２の第２の入力端子１６２2に接続されている。スイッチ１６２は、第１の入力端子１６２1がオフセット電圧源１６１の他端に接続され、出力端子１６２ｏがＰＦＭ比較回路１１３の反転入力端子に接続され、制御入力端子１６２ｃが制御回路１２３の出力に接続されている。基準電圧源１１２は、一端がＰＦＭ比較回路１１３の非反転入力端子に接続され、他端が接地端子１０２に接続されている。ＰＦＭ比較回路１１３は、出力が発振回路１１４の入力及び制御回路１２３の入力に接続されている。発振回路１１４は、出力が制御回路１２３の入力に接続されている。
スロープ電圧生成回路１２１は、入力が電流電圧変換回路１２０の出力に接続され、出力がＰＷＭ比較回路１２２の非反転入力端子に接続されている。ＰＷＭ比較回路１２２は、出力が制御回路１２３の入力に接続されている。ＰＭＯＳトランジスタ１３０は、ソースが電源端子１０１と電流電圧変換回路１２０の入力に接続され、ゲートが制御回路１２３の出力に接続され、ドレインがインダクタ１４０の一端、逆流検出回路１２４の非反転入力端子、及びＮＭＯＳトランジスタ１３１のドレインに接続されている。ＮＭＯＳトランジスタ１３１は、ゲートが制御回路１２３の出力に接続され、ソースが接地端子１０２に接続されている。逆流検出回路１２４は、反転入力端子が接地端子１０２に接続され、出力が制御回路１２３の入力に接続されている。
インダクタ１４０は、他端が容量１４１の一端と抵抗１４３の一端と出力端子１４２に接続されている。容量１４１の他端は、接地端子１０２に接続されている。抵抗１４４の他端は、接地端子１０２に接続されている。
以下、上記のように構成されたスイッチングレギュレータ１００の動作について説明する。
誤差増幅回路１１１は、出力端子１４２の電圧ＶＯＵＴを抵抗１４３と抵抗１４４とで分圧した電圧ＶＦＢと基準電圧源１１０の基準電圧ＶＲＥＦ１とを比較して、誤差電圧ＶＥＲＲ１を出力する。
電流電圧変換回路１２０は、ＰＭＯＳトランジスタ１３０のソース電流を電圧に変換し、スロープ電圧生成回路１２１に出力する。スロープ電圧生成回路１２１は、電流電圧変換回路１２０の出力にノコギリ波を加算し、電圧ＶＣＳを出力する。ＰＷＭ比較回路１２２は、誤差電圧ＶＥＲＲ１と電圧ＶＣＳとを比較し、比較結果信号ＣＭＰＷを制御回路１２３に出力する。
スイッチ１６２は、制御端子１６２ｃに入力される制御回路１２３からの制御信号ＣＯＮＴに応じて、出力端子１６２ｏが第１の入力端子１６２1と第２の入力端子１６２2のいずれかに接続される。したがって、スイッチ１６２の出力端子１６２ｏが第１の入力端子１６２1に接続されているときには、ＰＦＭ比較回路１１３の反転入力端子に入力される電圧ＶＥＲＲ２は、誤差電圧ＶＥＲＲ１にオフセット電圧源１６１のオフセット電圧ＶＯＳ（負電圧）を加算した電圧となり、第２の入力端子１６２2に接続されているときには、ＰＦＭ比較回路１１３の反転入力端子に入力される電圧ＶＥＲＲ２は、誤差電圧ＶＥＲＲ１となる。スイッチ１６２は、通常は、出力端子１６２ｏが第２の入力端子１６２2に接続されており、誤差電圧ＶＥＲＲ１と電圧ＶＥＲＲ２とは同電圧となっている。
ＰＦＭ比較回路１１３は、基準電圧源１１２の基準電圧ＶＲＥＦ２と電圧ＶＥＲＲ２とを比較し、比較結果信号ＣＭＰＦを発振回路１１４に出力する。発振回路１１４は、比較結果信号ＣＭＰＦがローレベルのとき、所定の周波数で発振し（イネーブルされ）、出力信号ＣＬＫとしてクロック信号を出力する。また、発振回路１１４は、比較結果信号ＣＭＰＦがハイレベルのとき、発振を停止し（ディスエーブルされ）、出力信号ＣＬＫをローレベルに固定する。
逆流検出回路１２４は、ＮＭＯＳトランジスタ１３１のドレイン電圧とソース電圧とを比較し、ドレイン電圧がソース電圧より高くなると、逆電流検出信号を制御回路１２３に出力する。
制御回路１２３は、入力された各信号に従って、ＰＭＯＳトランジスタ１３０とＮＭＯＳトランジスタ１３１のオン・オフを制御する。
インダクタ１４０と容量１４１は、ＰＭＯＳトランジスタ１３０のドレインから出力される電圧ＶＳＷを平滑する。
このような回路構成によって負帰還ループが機能し、スイッチングレギュレータ１００は、電圧ＶＦＢが基準電圧ＶＲＥＦ１と等しくなるように動作して、出力端子１４２に電圧ＶＯＵＴを生成する。
スイッチングレギュレータ１００では、出力端子１４２に接続される負荷（図示せず）に流れる電流（負荷電流）の大きさによって、以下のように、ＰＷＭ（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）動作とＰＦＭ（Ｐｕｌｓｅ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌａｔｉｏｎ）動作が切り替わる。
負荷電流が大きい場合、出力電圧ＶＯＵＴの低下を補うように誤差電圧ＶＥＲＲ１（すなわち、電圧ＶＥＲＲ２）が上昇する。したがって、誤差電圧ＶＥＲＲ１が基準電圧ＶＲＥＦ２よりも定常的に大きくなり、発振回路１１４は、出力信号ＣＬＫとして所定周波数のクロック信号を出力し続ける。このクロック信号の立ち上がりに同期して、ＰＷＭ変換回路１５０は、ＰＭＯＳトランジスタ１３０をオンさせ、ＮＭＯＳトランジスタ１３１をオフさせる。このとき、ＰＭＯＳトランジスタ１３０のオン時間を制御する信号のパルス幅は、ＰＷＭ変換回路１５０により決定される。このように、負荷電流が大きい場合には、スイッチングレギュレータ１００は、ＰＷＭ動作となる。
その後、上述の状態から、負荷電流が小さくなった場合、負荷電流が小さくなってすぐの時点では、誤差電圧ＶＥＲＲ１が基準電圧ＶＲＥＦ２よりも定常的に大きい状態が続いている。しかし、負荷電流が小さくなっていることから、負荷電流による出力電圧ＶＯＵＴの低下が少ないため、ＰＭＯＳトランジスタ１３０をオンさせることによる出力電圧ＶＯＵＴの上昇が大きくなる。したがって、この出力電圧ＶＯＵＴの上昇を補うように誤差電圧ＶＥＲＲ１が低下し、基準電圧ＶＲＥＦ２よりも低い電圧値となる。よって、ＰＭＯＳトランジスタ１３０がオフとなり、出力電圧ＶＯＵＴは、低下していく。
そして、誤差電圧ＶＥＲＲ１が上昇していき基準電圧ＶＲＥＦ２よりも大きくなると、発振回路１１４は、出力信号ＣＬＫとしてクロック信号を出力する。このクロック信号の立ち上がりに同期して、ＰＷＭ変換回路１５０は、ＰＭＯＳトランジスタ１３０をオンさせ、ＮＭＯＳトランジスタ１３１をオフさせる。このとき、負荷電流が小さいことから、ＰＭＯＳトランジスタ１３０がオンしたことにより、出力電圧ＶＯＵＴがすぐに所望の電圧値を上回るため、誤差電圧ＶＥＲＲ１は低下する。すると、ＰＷＭ変換回路１５０は、ＰＭＯＳトランジスタ１３０をオフさせ、ＮＭＯＳトランジスタ１３１をオンさせる。また、発振回路１１４は、出力信号ＣＬＫをローレベルに固定する。このように、負荷電流が小さい場合には、発振回路１１４は、発振と停止とを繰り返す。すなわち、スイッチングレギュレータ５００は、ＰＦＭ動作となる。
このようにして、本実施形態のスイッチングレギュレータ１００は、負荷電流が小さいときにＰＦＭ動作に移行し、電力変換効率を向上させることができる。
以下、本実施形態のスイッチングレギュレータ１００の特徴的な構成を説明するため、スイッチングレギュレータ１００のＰＦＭ動作時の回路動作について詳述する。
図２は、本実施形態のスイッチングレギュレータ１００におけるインダクタ電流ＩＬ、出力電圧ＶＯＵＴ、電圧ＶＦＢ、誤差電圧ＶＥＲＲ１、電圧ＶＥＲＲ２、比較結果信号ＣＭＰＦ、発振回路１１４の出力信号ＣＬＫの波形を示している。
時刻ｔ０では、比較結果信号ＣＭＰＦがハイレベルとなっており、ＰＭＯＳトランジスタ１３０は、スイッチング動作を停止してオフしている。また、比較結果信号ＣＭＰＦがハイレベルであるため、スイッチ１６２は、制御端子１６２ｃに入力される制御回路１２３からの制御信号ＣＯＮＴに従い、出力端子１６２ｏを第２の入力端子１６２2に接続している。ＰＭＯＳトランジスタ１３０がオフしていることから、出力電圧ＶＯＵＴが低下し、これに伴って電圧ＶＦＢも低下していく。そして、電圧ＶＦＢが基準電圧ＶＲＥＦ１を下回ると誤差電圧ＶＥＲＲ１が上昇していく。
時刻ｔ１において、誤差電圧ＶＥＲＲ１が基準電圧ＶＲＥＦ２を上回ると、比較結果信号ＣＭＰＦがローレベルに反転し、これに従い、発振回路１１４は、出力信号ＣＬＫとしてクロック信号を出力する。このクロック信号を受け、制御回路１２３がＰＭＯＳトランジスタ１３０オンさせることにより、インダクタ電流が流れる。同時に、比較結果信号ＣＭＰＦがローレベルになったことに応答して、制御回路１２３は、制御信号ＣＯＮＴを反転させる。これにより、スイッチ１６２は、出力端子１６２ｏを第２の入力端子１６２2への接続から第１の入力端子１６２1への接続に切り替える。したがって、電圧ＶＥＲＲ２は、誤差電圧ＶＥＲＲ１よりも電圧ＶＯＳ分低下する。
続いて、時刻ｔ２において、ＰＦＭ比較回路１１３が電圧ＶＥＲＲ２の低下を検出し、比較結果信号ＣＭＰＦをハイレベルに反転させる。
その後、比較結果信号ＣＭＰＦがローレベルに反転した時刻ｔ１から所定の期間が経過した時刻ｔ３において、制御回路１２３は、制御信号ＣＯＮＴを再び反転させる。これを受けて、スイッチ１６２は、出力端子１６２ｏを第１の入力端子１６２1への接続から第２の入力端子１６２2への接続に切り替える。これにより、電圧ＶＥＲＲ２は、再び誤差電圧ＶＥＲＲ１と等しくなる。
このように、時刻ｔ１において電圧ＶＥＲＲ２を電圧ＶＯＳ分低下させる、すなわち、ＰＦＭ比較回路１１３の反転入力端子にオフセットを設けることによって、ＰＦＭ比較回路１１３は、誤差電圧ＶＥＲＲ１が基準電圧ＶＲＥＦ２を下回るよりも早いタイミングで比較結果信号ＣＭＰＦをハイレベルにすることができる。これは、ＰＦＭ比較回路１１３の応答遅延を補うことと等価である。結果として、時刻ｔ１において発振回路１１４からクロック信号が出力された後、信号ＣＬＫに余分なクロック信号が出力されることを防ぐことができる。したがって、ＰＭＯＳトランジスタ１３０が余分にスイッチング動作することがないため、出力電圧ＶＯＵＴのリップル電圧が大きくなることを抑制することが可能となる。
なお、本実施形態においては、オフセット電圧源１６１として定電圧源を使用しているが、定電圧源の代わりに抵抗と電流源を使用しても良く、定電圧が生成可能であればオフセット電圧源１６１の構成は特に限定されない。
次に、図３を参照して、本発明の第２の実施形態のスイッチングレギュレータ２００について説明する。
本実施形態のスイッチングレギュレータ２００は、第１の実施形態のスイッチングレギュレータ１００からオフセット電圧源１６１とスイッチ１６２が削除され、ＰＦＭ比較回路１１３がヒステリシス付きＰＦＭ比較回路１７０に入れ替わった構成となっている。
その他の構成については、図１のスイッチングレギュレータ１００と同一であるため、同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
ＰＦＭ比較回路１７０は、反転入力端子が誤差増幅回路１１１の出力とＰＷＭ比較回路１２２の反転入力端子に接続され、非反転入力端子が基準電圧源１１２の一端に接続され、出力が発振回路１１４の入力に接続され、ヒステリシスイネーブル端子１７０ｅが制御回路１２３の出力に接続されている。
以下、本実施形態のスイッチングレギュレータ２００の動作につき、第１の実施形態のスイッチングレギュレータ１００との相違点に着目して説明する。
動作における相違点は、第１の実施形態のスイッチングレギュレータ１００においてオフセット電圧源１６１とスイッチ１６２で実現していた動作をＰＦＭ比較回路１７０内部のヒステリシスにより実現している点である。
すなわち、ＰＦＭ比較回路１７０は、ヒステリシスイネーブル端子１７０ｅを備えており、この端子に入力される制御回路１２３からの制御信号ＣＯＮＴに基づいて、ヒステリシスの有無を制御することが可能である。このヒステリシスは、ＰＦＭ比較回路１７０の入力に見かけ上のオフセットが追加されたことと等価であり、第１の実施形態と同様にＰＦＭ比較回路１７０の応答遅延を補うように動作する。
したがって、第１の実施形態と同様、本実施形態のスイッチングレギュレータ２００においても、出力電圧ＶＯＵＴのリップル電圧を抑制することが可能となる。
また、本実施形態のスイッチングレギュレータ２００では、ＰＦＭ比較回路１７０をヒステリシスの有無を制御できる構成とすることにより、ＰＦＭ比較回路１７０の入力に見かけ上のオフセットを追加することを実現している。ＰＦＭ比較回路１７０のヒステリシスは、ＰＦＭ比較回路１７０を構成している差動素子のサイズ調整等により、比較的簡単に生成することができる。したがって、第１の実施形態のスイッチングレギュレータ１００のように、オフセット電圧源１６１として定電圧源や抵抗及び電流源等を追加するのに比べて、素子の追加等がほとんど必要なく、回路規模を増加させずに済むという利点がある。
ただし、オフセット電圧源を用いる第１の実施形態のスイッチングレギュレータ１００の方が、第２の実施形態のスイッチングレギュレータ２００よりも精度は高いため、許容される精度に応じて使い分けるのが好ましい。
次に、図４を参照して、本発明の第３の実施形態のスイッチングレギュレータ３００について説明する。本実施形態のスイッチングレギュレータ３００は、第１の実施形態のスイッチングレギュレータ１００からオフセット電圧源１６１とスイッチ１６２が削除され、基準電圧源１１２が可変基準電圧源１８０に入れ替わった構成となっている。
その他の構成については、図１のスイッチングレギュレータ１００と同一であるため、同一の構成要素には同一の符号を付し、重複する説明は適宜省略する。
ＰＦＭ比較回路１１３は、反転入力端子が誤差増幅回路１１１の出力とＰＷＭ比較回路１２２の反転入力端子に接続され、非反転入力端子が可変基準電圧源１８０の一端に接続されている。可変基準電圧源１８０は、他端が接地端子１０２に接続され、制御入力端子１８０ｃが制御回路１２３の出力に接続されている。
以下、本実施形態のスイッチングレギュレータ３００の動作につき、第１の実施形態のスイッチングレギュレータ１００との相違点に着目して説明する。
動作における相違点は、第１の実施形態のスイッチングレギュレータ１００においてオフセット電圧源１６１とスイッチ１６２で実現していた動作を、可変基準電圧源１８０によって生成される基準電圧を二つの電圧値に切り替えることにより実現している点である。
具体的には、可変基準電圧源１８０は、制御入力端子１８０ｃを備えており、この端子に入力される制御回路１２３からの制御信号ＣＯＮＴに基づいて、基準電圧ＶＲＥＦ２’を任意の二つの電圧値に可変する、すなわち、比較結果信号ＣＭＰＦがローレベルになったことに応答して、基準電圧ＶＲＥＦ２’を第一の電圧値から第一の電圧値よりも高い第二の電圧値に切り替える構成となっている。このように制御回路１２３の出力によって基準電圧ＶＲＥＦ２を任意の二つの値に変えることは、ＰＦＭ比較回路１１３の入力に見かけ上のオフセットが追加されたことと等価であり、第１の実施形態と同様にＰＦＭ比較回路１７０の応答遅延を補うように動作する。
したがって、第１の実施形態と同様、本実施形態のスイッチングレギュレータ３００においても電圧ＶＯＵＴのリップル電圧を抑制することが可能となる。
また、本実施形態のスイッチングレギュレータ３００では、可変基準電圧源１８０を用いることにより、ＰＦＭ比較回路１１３の入力に見かけ上のオフセットを追加することを実現している。可変基準電圧源１８０は、ＰＦＭ比較回路１１３の非反転入力端子に接続される基準電圧源を分圧抵抗によって構成する場合には、抵抗比をスイッチで切り替えるようにするだけで簡単に構成することができる。したがって、ＰＦＭ比較回路１１３の非反転入力端子に接続される基準電圧源を分圧抵抗で構成する場合は、本実施形態のスイッチングレギュレータ３００を、ＰＦＭ比較回路１１３の非反転入力端子に接続される基準電圧源に分圧抵抗を使用しない場合には、第１の実施形態のスイッチングレギュレータ１００を用いるとよい。
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されず、本発明の趣旨を逸脱しない範囲において種々の変更が可能であることは言うまでもない。
例えば、上記実施形態においては、電流モード制御方式のスイッチングレギュレータを例として説明したが、本発明は、電圧モード制御方式のスイッチングレギュレータにも適用可能である。
また、上記実施形態においては、スイッチング素子及び同期整流素子としてＭＯＳトランジスタを用いた例を説明したが、バイポーラトランジスタ等を用いてもよい。
また、上記実施形態においては、同期整流方式のスイッチングレギュレータを例として説明したが、本発明は、ダイオード整流方式のスイッチングレギュレータにも適用可能である。なお、ダイオード整流方式とした場合は、逆流検出回路は不要である。
１００、２００、３００、５００ スイッチングレギュレータ
１０１、５０１ 電源端子
１０２、５０２ 接地端子
１１０、１１２、５１０、５１２ 基準電圧源
１１１、５１１ 誤差増幅回路
１１３、５１３ ＰＦＭ比較回路
１１４、５１４ 発振回路
１２０、５２０ 電流電圧変換回路
１２１、５２１ スロープ電圧生成回路
１２２、５２２ ＰＷＭ比較回路
１２３、５２３ 制御回路
１２４、５２４ 逆流検出回路
１３０、５３０ ＰＭＯＳトランジスタ
１３１、５３１ ＮＭＯＳトランジスタ
１４０、５４０ インダクタ
１４１、５４１ 容量
１４２、５４２ 出力端子
１４３、１４４、５４３、５４４ 抵抗
１５０、５５０ ＰＷＭ変換回路
１６１ オフセット電圧源
１６２ スイッチ
１７０ ヒステリシス付きＰＦＭ比較回路
１８０ 可変基準電圧源

Claims (5)

  1. 電源端子に供給される電源電圧から出力端子に所定の出力電圧を生成するスイッチングレギュレータであって、
    一端が前記出力端子に接続されたインダクタと、
    前記電源端子と前記インダクタの他端との間に接続されたスイッチング素子と、
    前記出力電圧に基づく電圧と第１の基準電圧との差を増幅し、誤差電圧を出力する誤差増幅回路と、
    前記誤差電圧と第２の基準電圧とを比較し、第１または第２のレベルの比較結果信号を出力するＰＦＭ比較回路と、
    前記比較結果信号が前記第１のレベルのとき所定周波数のクロック信号を出力し、前記比較結果信号が前記第２のレベルのとき前記クロック信号の出力を停止する発振回路と、
    前記誤差電圧と前記発振回路の出力とに基づいて、前記スイッチング素子を所望のパルス幅でオン・オフするＰＷＭ変換回路とを備え、
    前記比較結果信号が前記第２のレベルから前記第１のレベルに切り替わったことに応答して、前記ＰＦＭ比較回路の入力に所定の期間のオフセットを設けることを特徴とするスイッチングレギュレータ。
  2. 前記オフセットは、前記比較結果信号が前記第２のレベルに切り替わるように設けられることを特徴とする請求項１に記載のスイッチングレギュレータ。
  3. 前記ＰＦＭ比較回路は、前記比較結果信号が前記第２のレベルから前記第１のレベルに切り替わったことに応答して、前記誤差電圧と第２の基準電圧とを比較している状態から前記誤差電圧にオフセット電圧を加算した電圧と前記第２の基準電圧とを比較する状態に切り替わることを特徴とする請求項１または２に記載のスイッチングレギュレータ。
  4. 前記ＰＦＭ比較回路は、ヒステリシスの有無を切り替え可能であり、前記比較結果信号が前記第２のレベルから前記第１のレベルに切り替わったことに応答して、ヒステリシスを有する状態となることを特徴とする請求項１または２に記載のスイッチングレギュレータ。
  5. 前記ＰＦＭ比較回路は、前記比較結果信号が前記第２のレベルから前記第１のレベルに切り替わったことに応答して、前記誤差電圧と第２の基準電圧とを比較している状態から前記誤差電圧と前記第２の基準電圧とは異なる第３の基準電圧とを比較する状態に切り替わることを特徴とする請求項１または２に記載のスイッチングレギュレータ。
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