CN104917493B - 直流电压产生电路及其脉冲产生电路 - Google Patents

Abstract

本发明公开了直流电压产生电路及其脉冲产生电路。该脉冲产生电路，用来在一输出端产生一脉冲信号，该脉冲产生电路包含：一P型场效晶体管，其源极耦接一第一参考电压电平，其漏极耦接该输出端，其栅极接收一第一栅极控制信号；一N型场效晶体管，其源极耦接一第二参考电压电平，其漏极耦接该输出端，其栅极接收一第二栅极控制信号；以及一逻辑电路，用来依据一控制信号和一第一延迟信号产生该第一栅极控制信号以及依据该控制信号和一第二延迟信号产生该第二栅极控制信号；其中该第一延迟信号与该第二栅极控制信号和该控制信号相关，以及该第二延迟信号与该第一栅极控制信号和该控制信号相关。

Description

直流电压产生电路及其脉冲产生电路

技术领域

本发明涉及直流电压产生电路及其脉冲产生电路，具体涉及能够避免短路电流（short current）的直流电压产生电路及其脉冲产生电路。

背景技术

请参阅图1，其是公知开关稳压器（switching regulator）的电路图。开关稳压器100包含串接于直流电压电平Vcc与地之间的P型场效晶体管110和N型场效晶体管120。P型场效晶体管110的源极耦接至该直流电压电平Vcc，漏极耦接至节点LX，N型场效晶体管120的源极耦接至地，漏极耦接至节点LX。P型场效晶体管110的开关状态由栅极控制信号PG控制，当栅极控制信号PG为低电平时P型场效晶体管110导通，反之则不导通。N型场效晶体管120的开关状态由栅极控制信号NG控制，当栅极控制信号NG为高电平时N型场效晶体管120导通，反之则不导通。栅极控制信号PG和NG分别经过延迟单元132和142后形成延迟信号PD和ND。延迟信号ND经过非门134（NOT Gate）反相后与控制信号CTRL一起输入与非门（NANDGate）136，与非门136的输出即为栅极控制信号PG；类似的，延迟信号PD经过非门144反相后与控制信号CTRL一起输入或非门（NOR Gate）146，或非门146的输出即为栅极控制信号NG。

请参阅图2，其是公知开关稳压器100的控制信号和延迟信号的时序图。当控制信号CTRL由低电平转换至高电平时（欲开启P型场效晶体管110），栅极控制信号NG立即由高电平转换至低电平，也就是立即将N型场效晶体管120关闭，以避免P型场效晶体管110与N型场效晶体管120 同时导通。经过一个延迟时间Td后，延迟信号ND由高电平转换至低电平，此时由于控制信号ND的反相信号和控制信号CTRL皆为高电平，所以经由与非门136输出的栅极控制信号PG转换为低电平，代表N型场效晶体管120关闭，经延迟时间Td后，P型场效晶体管110才开启。再经过同样的延迟时间Td后，延迟信号PD由高电平转换为低电平，反应出P型场效晶体管110为开启的状态。控制信号CTRL经过致能时间Ton后由高电平转换为低电平（欲开启N型场效晶体管120），此时栅极控制信号PG立即由低电平转换为高电平，也就是立即将P型场效晶体管110关闭，以避免P型场效晶体管110与N型场效晶体管120同时导通。经过延迟时间Td后，延迟信号PD由低电平转换为高电平，此时由于延迟信号PD的反相信号和控制信号CTRL皆为低电平，所以经由或非门146输出的栅极控制信号NG转换为高电平，代表P型场效晶体管110关闭，经延迟时间Td后，N型场效晶体管120才开启。再经过同样的延迟时间Td后，延迟信号ND由低电平转换为高电平，反应出N型场效晶体管120为开启的状态。如此通过调整控制信号CTRL的工作周期便可以在节点LX产生连续的脉冲信号，脉冲信号经由电感152和电容154所组成的低通滤波电路150后，在输出端OUT产生直流电压。

图1所示的电路图的特点在于，栅极控制信号PG和NG分别经延迟后反馈给N型场效晶体管120和P型场效晶体管110，使栅极控制信号PG为低电平时栅极控制信号NG不为高电平，来避免P型场效晶体管110与N型场效晶体管120同时导通时所造成的短路电流，因此这种电路便称为反馈延迟控制（feedback delay control）电路。然而此电路有一个缺点，就是当控制信号CTRL的致能时间Ton大于延迟时间Td但小于两倍的延迟时间Td时，即Td<Ton<2Td，P型场效晶体管110和N型场效晶体管120有机会同时导通，而造成短路电流。请参阅图3，其是公知开关稳压器100的控制信号与延迟信号的另一时序图。如图所示，当栅极控制信号PG由高电平转换至低电平（此时P型场效晶体管110开启），经过延迟时间Td后，延迟信号PD才会反应出P型场效晶体管110的开启状态，若 在此延迟时间Td内控制信号CTRL由高电平切换至低电平（欲开启N型场效晶体管120），虽然此时栅极控制信号PG立即由低电平转换至高电平，也就是立即将P型场效晶体管110关闭，但因为延迟信号PD此时仍处于高电平，所以栅极控制信号NG立即由低电平转换至高电平，造成栅极控制信号PG和NG同时转换电平，如图3中虚线圈选处所示，此时因为电路组件本身的电路延迟的影响，可能在两者同时转换电平的过渡时间内P型场效晶体管110与N型场效晶体管120同时导通，造成短路电流，而导致电路组件的损坏。也就是说，当控制信号CTRL的致能时间Ton未达2倍的延迟时间Td时（非致能时间未达2倍的延迟时间Td时也同样），会造成短路电流的发生。

发明内容

鉴于现有技术的不足，本发明的一目的在于提供一种直流电压产生电路及其脉冲产生电路，以避免短路电流的发生。

本发明公开了一种脉冲产生电路，用来在一输出端产生一脉冲信号，包含：一P型场效晶体管，其源极耦接一第一参考电压电平，其漏极耦接该输出端，其栅极接收一第一栅极控制信号；一N型场效晶体管，其源极耦接一第二参考电压电平，其漏极耦接该输出端，其栅极接收一第二栅极控制信号；以及一逻辑电路，耦接该P型场效晶体管的栅极以及该N型场效晶体管的栅极，用来依据一控制信号和一第一延迟信号产生该第一栅极控制信号以及依据该控制信号和一第二延迟信号产生该第二栅极控制信号；其中该第一延迟信号与该第二栅极控制信号和该控制信号相关，以及该第二延迟信号与该第一栅极控制信号和该控制信号相关。

本发明另公开了一种直流电压产生电路，用来产生一直流电压，包含：一低通滤波电路，具有一输入端和一输出端，用来滤波一脉冲信号以产生该直流电压，并在该输出端输出该直流电压；一P型场效晶体管，其源极耦接一第一参考电压电平，其漏极耦接该低通滤波电路的该输入端，其栅 极接收一第一栅极控制信号，该漏极产生该脉冲信号；一N型场效晶体管，其源极耦接一第二参考电压电平，其漏极耦接该低通滤波电路的该输入端，其栅极接收一第二栅极控制信号，该漏极产生该脉冲信号；以及一逻辑单元，耦接该P型场效晶体管的栅极和该N型场效晶体管的栅极，用来依据一控制信号和一第一延迟信号产生该第一栅极控制信号以及依据该控制信号和一第二延迟信号产生该第二栅极控制信号；其中该第一延迟信号与该第二栅极控制信号和该控制信号相关，以及该第二延迟信号与该第一栅极控制信号和该控制信号相关。

本发明的直流电压产生电路及其脉冲产生电路在产生栅极控制信号PG与栅极控制信号NG时，除了参考另一方栅极控制信号的延迟信号，也同时参考控制信号CTRL，因此可以避免公知电路中控制信号CTRL的致能或非致能的时间过短，而造成短路电流的可能性。

有关本发明的特征、实施与效果，现结合附图作如下优选实施方式的详细说明。

附图说明

图1为公知开关稳压器的电路图；

图2为公知开关稳压器的控制信号与延迟信号的时序图；

图3为公知开关稳压器的控制信号与延迟信号的另一时序图；

图4为本发明开关稳压器的一实施方式的电路图；

图5为本发明开关稳压器的控制信号与延迟信号的时序图；

图6为本发明的开关稳压器的控制信号与延迟信号的另一时序图；

图7为本发明包含升降压组件的开关稳压器的电路图；

图8为本发明的开关稳压器包含升降压组件的寄生延迟的控制信号与延迟信号的时序图；

图9为本发明开关稳压器的另一实施方式的电路图；

图10为本发明的开关稳压器的控制信号、延迟信号和逻辑信号的时序图；以及

图11为本发明的逻辑单元利用D型触发器实施的示意图。

具体实施方式

以下说明内容的技术用语为参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。

本发明的公开内容包含直流电压产生电路及其脉冲产生电路，能够防止短路电流的发生。在实施为可能的前提下，本技术领域的技术人员能够依本说明书的公开内容来选择等同的组件或步骤来实现本发明，也即本发明的实施并不限于后叙的实施方式。由于本发明的直流电压产生电路及其脉冲产生电路所包含的部分组件单独而言可能为已知组件，因此在不影响该装置发明的充分公开以及可实施性的前提下，以下说明对于已知组件的细节将予以节略。

请参阅图4，其是本发明开关稳压器的一实施方式的电路图。开关稳压器400包含低通滤波电路150、串接于直流电压电平Vcc与地之间的P型场效晶体管410和N型场效晶体管420、以及逻辑电路405，其中不包含低通滤波电路150的部分构成本发明的脉冲产生电路，用来在节点LX产生脉冲信号。P型场效晶体管410的源极耦接至该直流电压电平Vcc， 漏极耦接至节点LX，N型场效晶体管420的源极耦接至地，漏极耦接至节点LX。P型场效晶体管410和N型场效晶体管420的栅极皆耦接至逻辑电路405，逻辑电路405输出栅极控制信号PG和NG来分别控制P型场效晶体管410和N型场效晶体管420的开启与关闭，使节点LX上产生脉冲信号，脉冲信号经由低通滤波电路150滤波后，在输出端OUT产生直流电压。一般而言，P型场效晶体管410、N型场效晶体管420以及逻辑电路405包含于芯片的内部，而低通滤波电路150则位于芯片的外部，通过电路板上的绕线与芯片连接。然而也可将P型场效晶体管410、N型场效晶体管420、逻辑电路405以及低通滤波电路150同时实施于芯片之中。

逻辑电路405依据控制信号CTRL和延迟信号ND产生栅极控制信号PG，且依据控制信号CTRL和延迟信号PD产生栅极控制信号NG。值得注意的是，延迟信号ND是栅极控制信号NG和控制信号CTRL经逻辑运算后的结果，而延迟信号PD是栅极控制信号PG和控制信号CTRL经逻辑运算后的结果。以下将对逻辑电路405所包含的逻辑单元做更详细的描述。

逻辑电路405包含逻辑单元430、逻辑单元440和逻辑单元450。逻辑单元450包含非门452、或门（OR Gate）454和与门（AND Gate）456。经非门452反相后的反相控制信号#CTRL分别输入至或门454和与门456的一个输入端。或门454的另一个输入端接收栅极控制信号NG，输出的逻辑信号经延迟单元460延迟时间Td后产生延迟信号ND；与门456的另一个输入端接收栅极控制信号PG，输出的逻辑信号经延迟单元470延迟时间Td后产生延迟信号PD。逻辑单元430包含非门432和与非门（NAND Gate）434，非门432将延迟信号ND反相后输入至与非门434的一端，与非门434的另一端接收控制信号CTRL，输出端则输出栅极控制信号PG。因此栅极控制信号PG是逻辑单元430参考控制信号CTRL和延迟信号ND而产生。另一方面，逻辑单元440包含非门442和或非门 （NOR Gate）444，非门442将延迟信号PD反相后输入至或非门444的一端，或非门444的另一端接收控制信号CTRL，输出端则输出栅极控制信号NG。因此栅极控制信号NG是逻辑单元440参考控制信号CTRL和延迟信号PD而产生。

由上述可知，延迟信号ND与控制信号CTRL和栅极控制信号NG相关，而延迟信号PD与控制信号CTRL和栅极控制信号PG相关，如此设计的好处可以通过开关稳压器400的时序图加以了解。请参阅图5，其是本发明开关稳压器400的控制信号和延迟信号的时序图。当控制信号由低电平转换至高电平时（欲开启P型场效晶体管410），因为或非门444的关系，栅极控制信号NG立即由高电平转换至低电平，以快速关闭N型场效晶体管420。或门454参考栅极控制信号NG和反相的控制信号#CTRL（等效于间接参考控制信号CTRL）后，输出的逻辑信号由高电平转换为低电平，因此延迟信号ND在延迟时间Td后也由高电平转换为低电平，以反应N型场效晶体管420已关闭。当逻辑单元430由控制信号CTRL得知欲开启P型场效晶体管410并且由延迟信号ND确定N型场效晶体管420已关闭，则将栅极控制信号PG由高电平转换至低电平以开启P型场效晶体管410。另一方面，当控制信号CTRL由低电平转换至高电平时，因为非门452和与门456的关系，与门456所输出的逻辑信号也立刻转换为低电平，因此经过延迟单元470延迟时间Td后，延迟信号PD也由高电平转换至低电平，由时序图上可见，栅极控制信号PG与延迟信号PD同时转换电平，这代表延迟信号PD可以同步反应P型场效晶体管410已开启。同理，当控制信号CTRL由高电平转换至低电平时（欲开启N型场效晶体管420），栅极控制信号PG会立即转换电平以将P型场效晶体管410关闭，之后逻辑单元440待延迟信号PD转换电平（亦即确保P型场效晶体管410已关闭）后，将栅极控制信号NG由低电平转换至高电平，以开启N型场效晶体管420。另一方面，因为或门454同时参考反相控制信号#CTRL和栅极控制信号NG，可以使延迟信号ND快速反应出N型场 效晶体管420已处于开启状态，无须等待栅极控制信号NG转换电平后再行转换电平。

根据上述的工作原理，可以进一步解释本发明的开关稳压器400如何解决公知开关稳压器所遭遇的问题。请参阅图6，其是本发明的开关稳压器400的控制信号与延迟信号的另一时序图。由图可见，当控制信号CTRL的致能时间Ton小于2倍的延迟时间Td时，延迟信号PD已经能确实反应P型场效晶体管410处于开启状态，因此当栅极控制信号PG转换电平的同时（关闭P型场效晶体管410），栅极控制信号NG不会同时转换电平（开启N型场效晶体管420），以确保两场效晶体管不会同时开启，因此不会有短路电流的产生。同理，当控制信号CTRL的非致能时间大于延迟时间Td且小于其2倍时也有同样的保护效果，不再赘述。

在实施上，由于P型场效晶体管410和N型场效晶体管420需要较高的驱动电压，而逻辑电路405仅需较低的工作电压，因此在P型场效晶体管410和N型场效晶体管420与逻辑电路405需要有升降压组件来做电压的转换，而升降压组件常会有寄生延迟，因而对控制信号产生额外的延迟。请参阅图7，其是本发明包含升降压组件的开关稳压器700的电路图。升压组件710用来将与非门434所输出的逻辑信号PI升压以形成栅极控制信号PG，升压组件720用来将或非门444所输出的逻辑信号NI升压以形成栅极控制信号NG，而升压组件710和720的延迟时间分别为TdL2Hp和TdL2Hn。另一方面，降压组件730和740分别用来将栅极控制信号PG与栅极控制信号NG降压，且各自的延迟时间分别为TdH2Lp和TdH2Ln。请参阅图8，其是本发明的开关稳压器700的控制信号和延迟信号的时序图。相较于图6的时序图，很明显的栅极控制信号PG和NG以及延迟信号PD和ND各反应出升压组件710和720与降压组件730和740所造成的延迟。值得注意的是，当控制信号CTRL由低电平转换至高电平（欲开启P型场效晶体管410），经过延迟时间Td后，延迟信号PD即可反应P型场效晶体管410准备进入开启状态，而无须等到栅极控制信号PG确实 转换电平后再行反应，以确保在控制信号CTRL已转换电平至栅极控制信号PG真正转换电平的延迟时间内（共延迟TdL2Hn+TdH2Ln+Td+TdL2Hp），N型场效晶体管420不会被开启，以避免P型场效晶体管410与N型场效晶体管420同时导通。当控制信号CTRL由高电平转换至低电平时的道理相同，故不再赘述。

请参阅图9，其是本发明开关稳压器的另一实施方式的电路图。开关稳压器900包含低通滤波电路150、P型场效晶体管410、N型场效晶体管420以及逻辑电路905，其中不包含低通滤波电路150的部分构成本发明的脉冲产生电路，用来在节点LX产生脉冲信号。逻辑电路905包含逻辑单元910、逻辑单元940、逻辑单元450、延迟单元460以及延迟单元470。逻辑单元910包含子逻辑单元920和子逻辑单元930，逻辑单元940包含子逻辑单元950和子逻辑单元960。其中子逻辑单元930的两个输入端分别接收栅极控制信号NG以及延迟信号ND，输出端耦接至子逻辑单元920的一个输入端，而子逻辑单元920另外接收延迟信号ND和控制信号CTRL，也就是说，逻辑单元910参考控制信号CTRL、栅极控制信号NG以及延迟信号ND来产生栅极控制信号PG；同理，子逻辑单元960的两个输入端分别接收栅极控制信号PG以及延迟信号PD，输出端耦接至子逻辑单元950的一个输入端，而子逻辑单元950另外接收延迟信号PD和控制信号CTRL，也就是说，逻辑单元940参考控制信号CTRL、栅极控制信号PG以及延迟信号PD来产生栅极控制信号NG。

相较于图4的实施方式，子逻辑单元920还包含或门925，其一个输入端接收延迟信号ND，另一个输入端接收逻辑信号NS；同理，子逻辑单元950还包含与门955，其一个输入端接收延迟信号PD，另一个输入端接收逻辑信号PS。逻辑信号NS和PS分别由子逻辑单元930和960产生。子逻辑单元930的主要功能在于计算栅极控制信号NG由低电平转换至高电平后直至延迟信号ND反应该电平转换之间的延迟时间，也就是计算从逻辑电路905控制N型场效晶体管420开启，直至延迟信号ND反应出N 型场效晶体管420为开启状态的延迟时间。子逻辑单元960的主要功能在于计算栅极控制信号PG由高电平转换至低电平后直至延迟信号PD反应该电平转换之间的延迟时间，也就是计算从逻辑电路905控制P型场效晶体管410开启，直至延迟信号PD反应出P型场效晶体管410为开启状态的延迟时间。请参阅本实施方式的开关稳压器的各信号的时序图以得到更进一步的了解。如图10所示，当控制信号CTRL由低电平转换至高电平时（欲开启P型场效晶体管410），待延迟时间Tdn后，延迟信号ND转换电平，而栅极控制信号PG也顺应地转换至低电平以开启P型场效晶体管410。在延迟单元460和470的延迟时间相同的情形下，此时延迟信号PD也应该顺应地转换至低电平，但因为工艺和环境的因素，延迟单元460和470的延迟时间可能不同（此例中Tdn<Tdp），使得延迟信号PD落后于栅极控制信号PG。在此延迟的时间内，逻辑信号PS以低电平来反应延迟信号PD与栅极控制信号PG的不同步。如此设计的好处在于，当逻辑信号PS为低电平时，与门955将忽略延迟信号PD（此时延迟信号PD尚未真实反应出栅极控制信号PG的电平转换），而此时非门442输出的高电平信号也使得或非门444忽略控制信号CTRL，因此当逻辑信号PS为低电平的期间，若控制信号CTRL欲开启N型场效晶体管420（图中圈选处），栅极控制信号PG会快速转换电平以关闭P型场效晶体管410，而栅极控制信号NG则受逻辑信号PS的影响而维持在低电平，以避免受高电平的延迟信号PD的影响而误开启N型场效晶体管420。因此，即使因工艺或环境因素而导致延迟单元460和470的延迟时间不相同，本电路也可避免短路电流的产生。子逻辑单元920和930的工作原理相似，故不再赘述。再者，当将前述的升降压组件纳入考虑时，此电路也可排除升降压组件的寄生延迟，使电路更为安全且稳定。

上述的子逻辑单元930由SR锁存器（SR Latch）935实施，其设置输入端S接收栅极控制信号NG，重置输入端R接收延迟信号ND，正相输出端Q输出逻辑信号NS；子逻辑单元960由SR锁存器965实施，其设置输入端S接收栅极控制信号PG的反相信号，重置输入端R接收延迟 信号PD的反相信号，正相输出端Q输出的逻辑信号经反相后成为逻辑信号PS。

子逻辑单元930和960的实施电路不限于前述的SR锁存器935和965，举例来说，子逻辑单元930可以利用图11所示的D型触发器（D Flip Flop）1110来实施，子逻辑单元960可以利用图11所示的D型触发器1120来实施。D型触发器1110的数据输入端D接地，频率输入端CK接收延迟信号ND，设置输入端S接收栅极控制信号NG，正相输出端Q输出逻辑信号NS；D型触发器1120的数据输入端D接地，频率输入端CK接收延迟信号PD的反相信号，设置输入端S接收栅极控制信号PG的反相信号，正相输出端Q的输出信号经反相后形成逻辑信号PS。D型触发器的工作原理为本技术领域的技术人员所熟知，故不再赘述。

需注意的是，上述的实施方式虽设计为当栅极控制信号PG为低电平，栅极控制信号NG不为高电平，也就是栅极控制信号PG与栅极控制信号NG不同时为低/高电平，但上述的实施方式不限于使用N型或P型的场效晶体管作为开关组件，而且只要对电路稍加修改，便能产生不同的电平组合来控制开关组件，例如通过在与非门434和/或或非门444的输出端增加非门，或是将与非门434以与门取代，和/或将或非门444以或门取代，便可产生栅极控制信号PG与栅极控制信号NG不同时为低/低、高/低、高/高电平等变化。其他的实施方式为本技术领域的技术人员可轻易依据本发明的公开加以变化，故不再赘述。

请注意，上述的逻辑电路和逻辑单元不限于以附图中所公开的逻辑组件来实施，任何能够完成该逻辑电路或逻辑单元的功能的逻辑组件或其组合，皆属本发明的范围。再者，上述附图标记中，组件的形状、尺寸、比例以及步骤的顺序等仅为示意，是供本技术领域的技术人员了解本发明之用，非用以限制本发明。另外，本技术领域的技术人员可依本发明的公开内容以及自身的需求选择性地实施任一实施方式的部分或全部技术特征，或者选择性地实施多个实施方式的部分或全部技术特征的组合，从而增加 本发明实施时的弹性。再者，上述实施方式虽以开关稳压器为例，然此并非对本发明的限制，本技术领域的技术人员可依本发明的公开适当地将本发明的脉冲产生电路应用于其它场合。

虽然本发明的实施方式如上所述，然而这些实施方式并非用来限定本发明，本技术领域中的技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范围，换言之，本发明的专利保护范围须视本发明的权利要求书所界定的为准。

【符号说明】

100、400、700、900 开关稳压器

110、410 P型场效晶体管

120、420 N型场效晶体管

132、142、460、470 延迟单元

134、144、432、442、452 非门

136、434 与非门

146、444 或非门

150 低通滤波电路

152 电感

154 电容

405、905 逻辑电路

430、440、450、910、940 逻辑单元

454、925 或门

456、955 与门

710、720 升压组件

730、740 降压组件

920、930、950、960 子逻辑单元

935、965 SR锁存器

1110、1120 D型触发器。

Claims (20)

1.一种脉冲产生电路，用来在一输出端产生一脉冲信号，包含：

一P型场效晶体管，源极耦接一第一参考电压电平，漏极耦接所述输出端，栅极接收一第一栅极控制信号；

一N型场效晶体管，源极耦接一第二参考电压电平，漏极耦接所述输出端，栅极接收一第二栅极控制信号；以及

一逻辑电路，耦接所述P型场效晶体管的栅极和所述N型场效晶体管的栅极，用来依据一控制信号和一第一延迟信号产生所述第一栅极控制信号以及依据所述控制信号和一第二延迟信号产生所述第二栅极控制信号；

其中，所述第一延迟信号是所述第二栅极控制信号和所述控制信号经逻辑运算后并经过延迟的信号，以及所述第二延迟信号是所述第一栅极控制信号和所述控制信号经逻辑运算后并经过延迟的信号。

2.根据权利要求1所述的脉冲产生电路，其中，所述逻辑电路包含：

一第一逻辑单元，耦接所述P型场效晶体管的栅极，用来依据所述控制信号和所述第一延迟信号产生所述第一栅极控制信号；

一第二逻辑单元，耦接所述N型场效晶体管的栅极，用来依据所述控制信号和所述第二延迟信号产生所述第二栅极控制信号；

一第三逻辑单元，耦接所述P型场效晶体管的栅极和所述N型场效晶体管的栅极，用来依据所述第二栅极控制信号和所述控制信号产生一第一逻辑信号，并依据所述第一栅极控制信号和所述控制信号产生一第二逻辑信号；

一第一延迟单元，耦接于所述第三逻辑单元与所述第一逻辑单元之间，用来延迟所述第一逻辑信号以产生所述第一延迟信号；以及

一第二延迟单元，耦接于所述第三逻辑单元与所述第二逻辑单元之间，用来延迟所述第二逻辑信号以产生所述第二延迟信号。

3.根据权利要求2所述的脉冲产生电路，其中，所述第三逻辑单元包含：

一反相器，输入端接收所述控制信号；

一或门，一输入端耦接所述N型场效晶体管的栅极，另一输入端耦接所述反相器的输出端，输出端输出所述第一逻辑信号；以及一与门，一输入端耦接所述P型场效晶体管的栅极，另一输入端耦接所述反相器的输出端，输出端输出所述第二逻辑信号。

4.根据权利要求2所述的脉冲产生电路，其中，所述第一逻辑单元还依据所述第二栅极控制信号产生所述第一栅极控制信号，以及所述第二逻辑单元还依据所述第一栅极控制信号产生所述第二栅极控制信号。

5.根据权利要求4所述的脉冲产生电路，其中，所述第一逻辑单元包含：

一第一子逻辑单元，耦接所述N型场效晶体管的栅极与所述第一延迟单元，用来产生一第三逻辑信号以指示所述第二栅极控制信号与所述第一延迟信号之间的延迟时间；以及

一第二子逻辑单元，耦接所述第一延迟单元与所述第一子逻辑单元，用来依据所述第三逻辑信号和所述第一延迟信号产生所述第一栅极控制信号。

6.根据权利要求5所述的脉冲产生电路，其中，所述第一子逻辑单元为一SR锁存器，设置输入端接收所述第二栅极控制信号，重置输入端接收所述第一延迟信号，正相输出端输出所述第三逻辑信号。

7.根据权利要求5所述的脉冲产生电路，其中，所述第一子逻辑单元为一D型触发器，频率输入端接收所述第一延迟信号，数据输入端耦接一参考电压电平，设置输入端接收所述第二栅极控制信号，正相输出端输出所述第三逻辑信号。

8.根据权利要求4所述的脉冲产生电路，其中，所述第二逻辑单元包含：

一第一子逻辑单元，耦接所述P型场效晶体管的栅极与所述第二延迟单元，用来产生一第三逻辑信号以指示所述第一栅极控制信号与所述第二延迟信号之间的延迟时间；以及

一第二子逻辑单元，耦接所述第二延迟单元与所述第一子逻辑单元，用来依据所述第三逻辑信号和所述第二延迟信号产生所述第二栅极控制信号。

9.根据权利要求8所述的脉冲产生电路，其中，所述第一子逻辑单元为一SR锁存器，设置输入端接收所述第一栅极控制信号的反相信号，重置输入端接收所述第二延迟信号的反相信号，正相输出端输出所述第三逻辑信号的反相信号。

10.根据权利要求8所述的脉冲产生电路，其中，所述第一子逻辑单元为一D型触发器，频率输入端接收所述第二延迟信号的反相信号，数据输入端耦接一参考电压电平，设置输入端接收所述第一栅极控制信号的反相信号，正相输出端输出所述第三逻辑信号的反相信号。

11.一种直流电压产生电路，用来产生一直流电压，包含：

一低通滤波电路，具有一输入端和一输出端，用来滤波一脉冲信号以产生所述直流电压，并在所述输出端输出所述直流电压；

一P型场效晶体管，源极耦接一第一参考电压电平，漏极耦接所述低通滤波电路的所述输入端，栅极接收一第一栅极控制信号，所述漏极产生所述脉冲信号；

一N型场效晶体管，源极耦接一第二参考电压电平，漏极耦接所述低通滤波电路的所述输入端，栅极接收一第二栅极控制信号，所述漏极产生所述脉冲信号；以及

一逻辑电路，耦接所述P型场效晶体管的栅极和所述N型场效晶体管的栅极，用来依据一控制信号和一第一延迟信号产生所述第一栅极控制信号以及依据所述控制信号和一第二延迟信号产生所述第二栅极控制信号；

其中，所述第一延迟信号是所述第二栅极控制信号和所述控制信号经逻辑运算后并经过延迟的信号，以及所述第二延迟信号是所述第一栅极控制信号和所述控制信号经逻辑运算后并经过延迟的信号。

12.根据权利要求11所述的直流电压产生电路，其中，所述逻辑电路包含：

一第一逻辑单元，耦接所述P型场效晶体管的栅极，用来依据所述控制信号和所述第一延迟信号产生所述第一栅极控制信号；

一第二逻辑单元，耦接所述N型场效晶体管的栅极，用来依据所述控制信号和所述第二延迟信号产生所述第二栅极控制信号；

一第三逻辑单元，耦接所述P型场效晶体管的栅极和所述N型场效晶体管的栅极，用来依据所述第二栅极控制信号和所述控制信号产生一第一逻辑信号，并依据所述第一栅极控制信号和所述控制信号产生一第二逻辑信号；

一第一延迟单元，耦接于所述第三逻辑单元与所述第一逻辑单元之间，用来延迟所述第一逻辑信号以产生所述第一延迟信号；以及

一第二延迟单元，耦接于所述第三逻辑单元与所述第二逻辑单元之间，用来延迟所述第二逻辑信号以产生所述第二延迟信号。

13.根据权利要求12所述的直流电压产生电路，其中，所述第三逻辑单元包含：

一反相器，输入端接收所述控制信号；

一或门，一输入端耦接所述N型场效晶体管的栅极，另一输入端耦接所述反相器的输出端，输出端输出所述第一逻辑信号；以及一与门，一输入端耦接所述P型场效晶体管的栅极，另一输入端耦接所述反相器的输出端，输出端输出所述第二逻辑信号。

14.根据权利要求12所述的直流电压产生电路，其中，所述第一逻辑单元还依据所述第二栅极控制信号产生所述第一栅极控制信号，以及所述第二逻辑单元还依据所述第一栅极控制信号产生所述第二栅极控制信号。

15.根据权利要求14所述的直流电压产生电路，其中，所述第一逻辑单元包含：

一第一子逻辑单元，耦接所述N型场效晶体管的栅极与所述第一延迟单元，用来产生一第三逻辑信号以指示所述第二栅极控制信号与所述第一延迟信号之间的延迟时间；以及

一第二子逻辑单元，耦接所述第一延迟单元与所述第一子逻辑单元，用来依据所述第三逻辑信号和所述第一延迟信号产生所述第一栅极控制信号。

16.根据权利要求15所述的直流电压产生电路，其中，所述第一子逻辑单元为一SR锁存器，设置输入端接收所述第二栅极控制信号，重置输入端接收所述第一延迟信号，正相输出端输出所述第三逻辑信号。

17.根据权利要求15所述的直流电压产生电路，其中，所述第一子逻辑单元为一D型触发器，频率输入端接收所述第一延迟信号，数据输入端耦接一参考电压电平，设置输入端接收所述第二栅极控制信号，正相输出端输出所述第三逻辑信号。

18.根据权利要求14所述的直流电压产生电路，其中，所述第二逻辑单元包含：

一第一子逻辑单元，耦接所述P型场效晶体管的栅极与所述第二延迟单元，用来产生一第三逻辑信号以指示所述第一栅极控制信号与所述第二延迟信号之间的延迟时间；以及

一第二子逻辑单元，耦接所述第二延迟单元与所述第一子逻辑单元，用来依据所述第三逻辑信号和所述第二延迟信号产生所述第二栅极控制信号。

19.根据权利要求18所述的直流电压产生电路，其中，所述第一子逻辑单元为一SR锁存器，设置输入端接收所述第一栅极控制信号的反相信号，重置输入端接收所述第二延迟信号的反相信号，正相输出端输出所述第三逻辑信号的反相信号。

20.根据权利要求18所述的直流电压产生电路，其中，所述第一子逻辑单元为一D型触发器，频率输入端接收所述第二延迟信号的反相信号，其数据输入端耦接一参考电压电平，设置输入端接收所述第一栅极控制信号的反相信号，正相输出端输出所述第三逻辑信号的反相信号。