CN104935302B - 直流电压产生电路及其脉冲产生电路 - Google Patents

Abstract

本发明公开了一种直流电压产生电路及其脉冲产生电路，该脉冲产生电路用来于一输出端产生一脉冲信号，包含：一P型场效应晶体管，其源极耦接第一参考电压电平，其漏极耦接该输出端，其栅极接收第一栅极控制信号；一N型场效应晶体管，其源极耦接第二参考电压电平，其漏极耦接该输出端，其栅极接收第二栅极控制信号；以及一逻辑电路，用来依据一控制信号及一第一逻辑信号产生该第一栅极控制信号，以及依据该控制信号及一第二逻辑信号产生该第二栅极控制信号；其中，该第一逻辑信号与该第二栅极控制信号及其延迟信号相关，及该第二逻辑信号与该第一栅极控制信号及其延迟信号相关。

Description

直流电压产生电路及其脉冲产生电路

技术领域

本发明是关于直流电压产生电路及其脉冲产生电路，尤其是关于能够避免短路电流(short current)的直流电压产生电路及其脉冲产生电路。

背景技术

请参阅图1，其为公知开关稳压器(switching regulator)的电路图。开关稳压器100包含串接于直流电压电平Vcc与地之间的P型场效应晶体管110及N型场效应晶体管120。P型场效应晶体管110的源极耦接至该直流电压电平Vcc，漏极耦接至节点LX，N型场效应晶体管120的源极耦接至地，漏极耦接至节点LX。P型场效应晶体管110的开关状态由栅极控制信号PG控制，当栅极控制信号PG为低电平时P型场效应晶体管110导通，反之则不导通。N型场效应晶体管120的开关状态由栅极控制信号NG控制，当栅极控制信号NG为高电平时N型场效应晶体管120导通，反之则不导通。栅极控制信号PG及NG分别经过延迟单元132及142后形成延迟信号PD及ND。延迟信号ND经过非门(NOT Gate)134反相后与控制信号CTRL一起输入与非门(NAND Gate)136，与非门136的输出即为栅极控制信号PG；类似的，延迟信号PD经过非门144反相后与控制信号CTRL一起输入或非门(NOR Gate)146，或非门146的输出即为栅极控制信号NG。

请参阅图2，其为公知开关稳压器100的控制信号及延迟信号的时序图。当控制信号CTRL由低电平转换至高电平时(欲开启P型场效应晶体管110)，栅极控制信号NG立即由高电平转换至低电平，也就是立即将N型场效应晶体管120关闭，以避免P型场效应晶体管110与N型场效应晶体管120同时导通。经过一个延迟时间Td后，延迟信号ND由高电平转换至低电平，此时由于控制信号ND的反相信号及控制信号CTRL皆为高电平，所以经由与非门136输出的栅极控制信号PG转换为低电平，代表N型场效应晶体管120关闭经延迟时间Td后，P型场效应晶体管110才开启。再经过同样的延迟时间Td后，延迟信号PD由高电平转换为低电平，反应出P型场效应晶体管110为开启的状态。控制信号CTRL经过使能时间Ton后由高电平转换为低电平(欲开启N型场效应晶体管120)，此时栅极控制信号PG立即由低电平转换为高电平，也就是立即将P型场效应晶体管110关闭，以避免P型场效应晶体管110与N型场效应晶体管120同时导通。经过延迟时间Td后，延迟信号PD由低电平转换为高电平，此时由于延迟信号PD的反相信号及控制信号CTRL皆为低电平，所以经由或门或非门146输出的栅极控制信号NG转换为高电平，代表P型场效应晶体管110关闭经延迟时间Td后，N型场效应晶体管120才开启。再经过同样的延迟时间Td后，延迟信号ND由低电平转换为高电平，反应出N型场效应晶体管120为开启的状态。如此藉由调整控制信号CTRL的工作周期便可以在节点LX产生连续的脉冲信号，脉冲信号经由电感152及电容154所组成的低通滤波电路150后，在输出端OUT产生直流电压。

图1所示的电路图的特点在于，栅极控制信号PG及NG分别经延迟后反馈给N型场效应晶体管120及P型场效应晶体管110，使栅极控制信号PG为低电平时栅极控制信号NG不为高电平，来避免P型场效应晶体管110及N型场效应晶体管120同时导通时所造成的短路电流，因此这种电路便称为反馈延迟控制(feedback delay control)电路。然而此电路有一个缺点，就是当控制信号CTRL的使能时间Ton大于延迟时间Td但小于两倍的延迟时间Td时，即Td<Ton<2Td，P型场效应晶体管110及N型场效应晶体管120有机会同时导通，而造成短路电流。请参阅图3，其为公知开关稳压器100的控制信号及延迟信号的另一时序图。如图所示，当栅极控制信号PG由高电平转换至低电平(此时P型场效应晶体管110开启)，经过延迟时间Td后，延迟信号PD才会反应出P型场效应晶体管110的开启状态，若在此延迟时间Td内控制信号CTRL由高电平切换至低电平(欲开启N型场效应晶体管120)，虽然此时栅极控制信号PG立即由低电平转换至高电平，也就是立即将P型场效应晶体管110关闭，但因为延迟信号PD此时仍处于高电平，所以栅极控制信号NG立即由低电平转换至高电平，造成栅极控制信号PG及NG同时转换电平，如图3中虚线圈选处所示，此时因为电路元件本身的电路延迟的影响，可能在两者同时转换电平的过渡时间内P型场效应晶体管110及N型场效应晶体管120同时导通，造成短路电流，而导致电路元件的损坏。也就是说，当控制信号CTRL的使能时间Ton未达2倍的延迟时间Td时(非使能时间未达2倍的延迟时间Td时亦同)，会造成短路电流的发生。

发明内容

鉴于先前技术的不足，本发明的一目的在于提供一种直流电压产生电路及其脉冲产生电路，以避免短路电流的发生。

本发明公开了一种脉冲产生电路，用来于一输出端产生一脉冲信号，包含：一P型场效应晶体管，其源极耦接一第一参考电压电平，其漏极耦接该输出端，其栅极接收一第一栅极控制信号；一N型场效应晶体管，其源极耦接一第二参考电压电平，其漏极耦接该输出端，其栅极接收一第二栅极控制信号；以及一逻辑电路，耦接该P型场效应晶体管的栅极及该N型场效应晶体管的栅极，用来依据一控制信号及一第一逻辑信号产生该第一栅极控制信号，以及依据该控制信号及一第二逻辑信号产生该第二栅极控制信号；其中，该第一逻辑信号与一第一延迟信号及该第二栅极控制信号相关，该第一延迟信号为该第二栅极控制信号的延迟，及该第二逻辑信号与一第二延迟信号及该第一栅极控制信号相关，该第二延迟信号为该第一栅极控制信号的延迟。

本发明另公开了一种直流电压产生电路，用来产生一直流电压，包含：一低通滤波电路，具有一输入端及一输出端，用来滤波一脉冲信号以产生该直流电压，并于该输出端输出该直流电压；一P型场效应晶体管，其源极耦接一第一参考电压电平，其漏极耦接该低通滤波电路的该输入端，其栅极接收一第一栅极控制信号，该漏极产生该脉冲信号；一N型场效应晶体管，其源极耦接一第二参考电压电平，其漏极耦接该低通滤波电路的该输入端，其栅极接收一第二栅极控制信号，该漏极产生该脉冲信号；以及一逻辑电路，耦接该P型场效应晶体管的栅极及该N型场效应晶体管的栅极，用来依据一控制信号及一第一逻辑信号产生该第一栅极控制信号，以及依据该控制信号及一第二逻辑信号产生该第二栅极控制信号；其中，该第一逻辑信号与一第一延迟信号及该第二栅极控制信号相关，该第一延迟信号为该第二栅极控制信号的延迟，及该第二逻辑信号与一第二延迟信号及该第一栅极控制信号相关，该第二延迟信号为该第一栅极控制信号的延迟。

本发明的直流电压产生电路及其脉冲产生电路会计算反馈路径上的所有延迟，在此延迟的时间内，栅极控制信号将不会受到控制信号CTRL及延迟信号的影响，因此即使控制信号CTRL的使能或非使能的时间过短，本发明的直流电压产生电路及其脉冲产生电路也不会有短路电流发生。

有关本发明的特征、实作与功效，兹配合附图作较佳实施例详细说明如下。

附图说明

图1为公知开关稳压器的电路图；

图2为公知开关稳压器的控制信号及延迟信号的时序图；

图3为公知开关稳压器的控制信号及延迟信号的另一时序图；

图4为本发明开关稳压器的电路图；

图5为本发明开关稳压器的控制信号、延迟信号及逻辑信号的时序图；

图6为本发明开关稳压器的控制信号、延迟信号及逻辑信号的另一时序图；

图7为本发明开关稳压器的控制信号、延迟信号及逻辑信号的另一时序图；

图8为本发明的逻辑单元利用D型触发器实作的示意图；

图9为本发明包含升降压元件的开关稳压器的电路图；以及

图10为本发明的开关稳压器包含升降压元件的寄生延迟的控制信号、延迟信号及逻辑信号的时序图。

其中，附图标记说明如下：

100、400、900 开关稳压器

110、410 P型场效应晶体管

120、420 N型场效应晶体管

132、142、460、470 延迟单元

134、144、434、444 非门

136、436 与非门

146、446 或非门

150 低通滤波电路

152 电感

154 电容

405 逻辑电路

430、440、450 逻辑单元

432 或门

442 与门

452、454 子逻辑单元

453、455 SR闩锁器

810、820 D型触发器

910、920 升压元件

930、940 降压元件

具体实施方式

以下说明内容的技术用语为参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释以本说明书的说明或定义为准。

本发明的公开内容包含直流电压产生电路及其脉冲产生电路，能够防止短路电流的发生。在实施为可能的前提下，本技术领域技术人员能够依本说明书的公开内容来选择等效的元件或步骤来实现本发明，亦即本发明的实施并不限于后叙的实施例。由于本发明的直流电压产生电路及其脉冲产生电路所包含的部分元件单独而言可能为已知元件，因此在不影响该装置发明的充分公开及可实施性的前提下，以下说明对于已知元件的细节将予以节略。

请参阅图4，其为本发明开关稳压器的电路图。开关稳压器400包含低通滤波电路150、串接于直流电压电平Vcc与地之间的P型场效应晶体管410及N型场效应晶体管420，以及逻辑电路405，其中不包含低通滤波电路150的部分构成本发明的脉冲产生电路，用来在节点LX产生脉冲信号。P型场效应晶体管410的源极耦接至该直流电压电平Vcc，漏极耦接至节点LX，N型场效应晶体管420的源极耦接至地，漏极耦接至节点LX。P型场效应晶体管410及N型场效应晶体管420的栅极皆耦接至逻辑电路405，逻辑电路405输出栅极控制信号PG及NG来分别控制P型场效应晶体管410及N型场效应晶体管420的开启与关闭，使节点LX上产生脉冲信号，脉冲信号经由低通滤波电路150滤波后，在输出端OUT产生直流电压。一般而言，P型场效应晶体管410、N型场效应晶体管420及逻辑电路405包含于芯片的内部，而低通滤波电路150则位于芯片的外部，通过电路板上的绕线与芯片连接。然而亦可将P型场效应晶体管410、N型场效应晶体管420、逻辑电路405及低通滤波电路150同时实作于芯片之中。

逻辑电路405包含逻辑单元430、逻辑单元440及逻辑单元450。逻辑电路405依据控制信号CTRL、逻辑信号NS以及延迟信号ND产生栅极控制信号PG，逻辑信号NS为逻辑单元450将栅极控制信号NG及其延迟信号ND经逻辑运算后的结果；逻辑电路405依据控制信号CTRL、逻辑信号PS以及延迟信号PD产生栅极控制信号NG，逻辑信号PS为逻辑单元450将栅极控制信号PG及其延迟信号PD经逻辑运算后的结果。因此，栅极控制信号PG实际上为逻辑电路405将控制信号CTRL、栅极控制信号NG及延迟信号ND经逻辑运算后的结果；栅极控制信号NG实际上为逻辑电路405将控制信号CTRL、栅极控制信号PG及延迟信号PD经逻辑运算后的结果。以下将对逻辑电路405所包含的逻辑单元做更详细的描述。

逻辑单元430耦接P型场效应晶体管410的栅极，包含或门432、非门434及与非门436。或门432接收逻辑信号NS及延迟信号ND，其输出信号经非门434反相后传送至与非门436的一个输入端，与非门436的另一个输入端接收控制信号CTRL，并且在输出端输出栅极控制信号PG。逻辑单元440耦接N型场效应晶体管420的栅极，包含非门442、非门444及或非门446。与门444接收逻辑信号PS及延迟信号PD，其输出信号经非门442反相后传送至或非门446的一个输入端，或非门446的另一个输入端接收控制信号CTRL，并且在输出端输出栅极控制信号NG。逻辑电路405还包含延迟单元460及470，皆设计为具有延迟时间Td。延迟单元460耦接P型场效应晶体管410的栅极，用来延迟栅极控制信号PG以产生延迟信号PD；延迟单元470耦接N型场效应晶体管420的栅极，用来延迟栅极控制信号NG以产生延迟信号ND。逻辑单元450耦接逻辑单元430、逻辑单元440、延迟单元460、延迟单元470、P型场效应晶体管410的栅极以及N型场效应晶体管420的栅极。逻辑单元450主要用来依据栅极控制信号NG及延迟信号ND产生逻辑信号NS，以及依据栅极控制信号PG及延迟信号PD产生逻辑信号PS。逻辑单元450包含子逻辑单元452及454，子逻辑单元452对栅极控制信号NG及延迟信号ND做逻辑运算后输出逻辑信号NS，子逻辑单元454对栅极控制信号PG及延迟信号PD做逻辑运算后输出逻辑信号PS。子逻辑单元452的主要功能在于计算栅极控制信号NG由低电平转换至高电平后直至延迟信号ND反应该电平转换之间的延迟时间，也就是计算从逻辑电路405控制N型场效应晶体管420开启，直至延迟信号ND反应出N型场效应晶体管420为开启状态的延迟时间；同理，子逻辑单元454的主要功能在于计算栅极控制信号PG由高电平转换至低电平后直至延迟信号PD反应该电平转换之间的延迟时间，也就是计算从逻辑电路405控制P型场效应晶体管410开启，直至延迟信号PD反应出P型场效应晶体管410为开启状态的延迟时间。

请参阅图5，其为本发明开关稳压器400的控制信号、延迟信号及逻辑信号的时序图。当控制信号CTRL由低电平转换至高电平(欲开启P型场效应晶体管410)，因子逻辑单元440的控制，栅极控制信号NG立刻由高电平转换至低电平以关闭N型场效应晶体管420，而经延迟时间Td后，延迟信号ND亦由高电平转换至低电平，在此期间逻辑信号NS不受影响维持在低电平。高电平的控制信号CTRL、低电平的逻辑信号NS及低电平的延迟信号ND经子逻辑单元430运算后，栅极控制信号PG由高电平转换至低电平，因此P型场效应晶体管410开启。经延迟时间Td后，延迟信号PD亦由高电平转换至低电平，以反应P型场效应晶体管410已开启。在上述的延迟时间Td内，P型场效应晶体管410实际上已开启但延迟信号PD却未及时反应，若在这段时间内N型场效应晶体管420误开启，则会造成短路电流。为了避免上述情形的发生，藉由子逻辑单元454产生逻辑信号PS以指示栅极控制信号PG及延迟信号PD的不同步期间，本实施例中于此期间内逻辑信号PS呈现低电平，使得与门442忽略延迟信号PD，并且与门442的输出信号亦为低电平，间接使得或非门446忽略控制信号CTRL，因此在逻辑信号PS为低电平的期间内，N型场效应晶体管420不会被误开启。而当控制信号CTRL由高电平转换为低电平(欲开启N型场效应晶体管420)，因子逻辑单元430的控制，栅极控制信号PG立刻由低电平转换至高电平以关闭P型场效应晶体管410，而经延迟时间Td后，延迟信号PD亦由低电平转换至高电平，在此期间逻辑信号PS不受影响维持在高电平。低电平的控制信号CTRL、高电平的逻辑信号PS及高电平的延迟信号PD经子逻辑单元440运算后，栅极控制信号NG由低电平转换至高电平，因此N型场效应晶体管420开启。经延迟时间Td后，延迟信号ND亦由低电平转换至高电平，以反应N型场效应晶体管420已开启。同样的，为了避免在上述的延迟时间Td内，P型场效应晶体管410误开启，子逻辑单元452对栅极控制信号NG及延迟信号ND作逻辑运算以产生逻辑信号NS，在此实施例中，高电平的逻辑信号NS使或门432忽略延迟信号ND，并间接使与非门436忽略控制信号CTRL，因此在逻辑信号NS为高电平的期间内，P型场效应晶体管410不会被误开启。

请参阅图6，其为本发明开关稳压器400的控制信号、延迟信号及逻辑信号的另一时序图。承上所述，当控制信号CTRL的使能时间Ton大于延迟时间Td并小于其2倍时(虚线圈选处)，由于逻辑信号PS的关系，栅极控制信号NG不会转换电平，而是直到延迟信号PD确实反应P型场效应晶体管410已关闭后，栅极控制信号NG才转换至高电平，以控制N型场效应晶体管420开启。因此本实施例的开关稳压器400可以解决公知开关稳压器100的问题。上述的说明以控制信号CTRL的使能时间Ton为例，而当控制信号CTRL的非使能时间大于延迟时间Td并小于其2倍时亦同，此为本技术领域技术人员容易推理，故不再赘述。

虽然在设计时会将延迟单元460及470的延迟时间设计为相同，但实际上可能因为制程及操作环境等因素，造成延迟单元460的延迟时间Tdp不等于延迟单元470的延迟时间Tdn。在此情况下，因为本发明的开关稳压器400利用子逻辑单元452(454)计算出栅极控制信号NG(PG)与延迟信号ND(PD)的实际延迟，因此可以不受Tdn不等于Tdp的影响而正常工作。请参阅图7，其为本发明开关稳压器400的控制信号、延迟信号及逻辑信号的另一时序图。如图所示，逻辑信号PS可以反应出栅极控制信号PG与延迟信号PD之间的延迟，所以即使在此期间内控制信号CTRL由高电平转换至低电平(虚线圈选处)，N型场效应晶体管420也不会误开启。逻辑信号NS有相对应的功能，故不再赘述。

上述的子逻辑单元452由SR闩锁器(SR Latch)453实作，其设置输入端S接收栅极控制信号NG，重置输入端R接收延迟信号ND，正相输出端Q输出逻辑信号NS；子逻辑单元454由SR闩锁器455实作，其设置输入端S接收栅极控制信号PG的反相信号，重置输入端R接收延迟信号PD的反相信号，正相输出端Q输出的逻辑信号经反相后成为逻辑信号PS。子逻辑单元452及454的实作电路不限于前述的SR闩锁器453及455，举例来说，子逻辑单元452可以利用图8所示的D型触发器(D Flip Flop)810来实作，子逻辑单元454可以利用图8所示的D型触发器820来实作。D型触发器810的数据输入端D接地，时脉输入端CK接收延迟信号ND，设置输入端S接收栅极控制信号NG，正相输出端Q输出逻辑信号NS；D型触发器820的数据输入端D接地，时脉输入端CK接收延迟信号PD的反相信号，设置输入端S接收栅极控制信号PG的反相信号，正相输出端Q的输出信号经反相后形成逻辑信号PS。D型触发器的动作原理为本技术领域技术人员所熟知，故不再赘述。

请参阅图9，其为本发明开关稳压器900包含升降压元件的电路图。升压元件910用来将与非门436所输出的逻辑信号PI升压以形成栅极控制信号PG，升压元件920用来将或非门446所输出的逻辑信号NI升压以形成栅极控制信号NG，而升压元件910及920的延迟时间分别为TdL2Hp及TdL2Hn。另一方面，降压元件930及940分别用来将栅极控制信号PG与门栅极控制信号NG降压，且各自的延迟时间分别为TdH2Lp及TdH2Ln。请参阅图10，其为本发明的开关稳压器900的控制信号、延迟信号及逻辑信号的时序图。升降压元件910～940各别的寄生延迟反应在各自对应的信号上，例如当控制信号CTRL由低电平转换至高电平时，栅极控制信号NG经过延迟时间TdL2Hn后变化，而延迟时间ND则与栅极控制信号NG相差延迟时间TdH2Ln+Td。值得注意的是，当降压元件930有寄生延迟时，逻辑信号PS亦能反应其寄生的延迟时间TdH2Lp，也就是说在此时间内，即使控制信号CTRL由高电平转换至低电平，N型场效应晶体管也不会误开启；同理，逻辑信号NS亦能反应降压元件940的寄生延迟时间TdH2Ln。也就是说，闩锁器453(或图4的子逻辑单元452)可以计算从N型场效应晶体管的栅极至或门432这段反馈路径上的所有延迟，在这段时间内，逻辑信号PI将不受控制信号CTRL及延迟信号ND的影响；同理，闩锁器455(或图4的子逻辑单元454)可以计算从P型场效应晶体管的栅极至与门442这段反馈路径上的所有延迟，在这段时间内，逻辑信号NI将不受控制信号CTRL及延迟信号PD的影响。

综上所述，本发明的开关稳压器除了可以抵抗延迟单元460及470因制程及环境因素所造成的延迟时间不匹配之外，也可抵抗升降压元件910～940的寄生延迟，因此在实际应用上更可避免短路电流的发生。

需注意的是，上述的实施例虽设计为当栅极控制信号PG为低电平，栅极控制信号NG不为高电平，也就是栅极控制信号PG与栅极控制信号NG不同时为低/高电平，但上述的实施例不限于使用N型或P型的场效应晶体管作为开关元件，而且只要对电路稍加修改，便能产生不同的电平组合来控制开关元件，例如藉由在与非门436及/或或非门446的输出端增加非门，或是将与非门436以与门取代及/或将或非门446以或门取代，便可产生栅极控制信号PG与栅极控制信号NG不同时为低/低、高/低、高/高电平等变化。其他的实施方式为本技术领域技术人员可轻易依据本发明的公开加以变化，故不再赘述。

请注意，前述的逻辑电路及逻辑单元不限于以附图中所揭示的逻辑元件来实作，任何能够完成该逻辑电路或逻辑单元的功能的逻辑元件或其组合，皆属本发明的范筹。再者，前述图示中，元件的形状、尺寸、比例以及步骤的顺序等仅为示意，供本技术领域技术人员了解本发明之用，非用以限制本发明。另外，本技术领域技术人员可依本发明的公开内容及自身的需求选择性地实施任一实施例的部分或全部技术特征，或者选择性地实施复数个实施例的部分或全部技术特征的组合，藉此增加本发明实施时的弹性。再者，前述实施例虽以开关稳压器为例，然此并非对本发明的限制，本技术领域技术人员可依本发明的公开适当地将本发明的脉冲产生电路应用于其它场合。

虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视权利要求所界定者为准。

Claims (14)

1.一种脉冲产生电路，用来于一输出端产生一脉冲信号，包含：

一P型场效应晶体管，其源极耦接一第一参考电压电平，其漏极耦接该输出端，其栅极接收一第一栅极控制信号；

一N型场效应晶体管，其源极耦接一第二参考电压电平，其漏极耦接该输出端，其栅极接收一第二栅极控制信号；以及

一逻辑电路，耦接该P型场效应晶体管的栅极及该N型场效应晶体管的栅极，用来依据一控制信号及一第一逻辑信号产生该第一栅极控制信号，以及依据该控制信号及一第二逻辑信号产生该第二栅极控制信号；

其中，该第一逻辑信号与一第一延迟信号及该第二栅极控制信号相关，该第一延迟信号为该第二栅极控制信号的延迟，及该第二逻辑信号与一第二延迟信号及该第一栅极控制信号相关，该第二延迟信号为该第一栅极控制信号的延迟；

其中该逻辑电路包含：

一第一逻辑单元，耦接该P型场效应晶体管的栅极，用来依据该控制信号、该第一逻辑信号及该第一延迟信号产生该第一栅极控制信号；

一第二逻辑单元，耦接该N型场效应晶体管的栅极，用来依据该控制信号、该第二逻辑信号及该第二延迟信号产生该第二栅极控制信号；

一第一延迟单元，耦接该P型场效应晶体管的栅极，用来延迟该第一栅极控制信号以产生该第二延迟信号；

一第二延迟单元，耦接该N型场效应晶体管的栅极，用来延迟该第二栅极控制信号以产生该第一延迟信号；以及

一第三逻辑单元，耦接该第一逻辑单元、该第二逻辑单元、该第一延迟单元、该第二延迟单元、该P型场效应晶体管的栅极以及该N型场效应晶体管的栅极，用来依据该第一延迟信号及该第二栅极控制信号产生该第一逻辑信号，以及依据该第二延迟信号及该第一栅极控制信号产生该第二逻辑信号。

2.根据权利要求1的脉冲产生电路，其中自该第二栅极控制信号由低电平转换至高电平至该第一延迟信号由低电平转换至高电平的期间，该逻辑电路不受该控制信号的影响而改变该第一栅极控制信号的电平，并且自该第一栅极控制信号由高电平转换至低电平至该第二延迟信号由高电平转换至低电平的期间，该逻辑电路不受该控制信号的影响而改变该第二栅极控制信号的电平。

3.根据权利要求1的脉冲产生电路，其中该第三逻辑单元包含：

一第一子逻辑单元，用来产生该第一逻辑信号以指示该第二栅极控制信号及该第一延迟信号之间的一第一延迟时间；以及

一第二子逻辑单元，用来产生该第二逻辑信号以指示该第一栅极控制信号及该第二延迟信号之间的一第二延迟时间；

其中，在该第一延迟时间内，该第一逻辑单元不因控制信号的电平转换而改变第一栅极控制信号的电平，并且在该第二延迟时间内，该第二逻辑单元不因控制信号的电平转换而改变第二栅极控制信号的电平。

4.根据权利要求3的脉冲产生电路，其中该第一子逻辑单元为一SR闩锁器，其设置输入端接收该第二栅极控制信号，其重置输入端接收该第一延迟信号，其正相输出端输出该第一逻辑信号。

5.根据权利要求3的脉冲产生电路，其中该第一子逻辑单元为一D型触发器，其时脉输入端接收该第一延迟信号，其数据输入端接收一参考电压电平，其设置输入端接收该第二栅极控制信号，其正向输出端输出该第一逻辑信号。

6.根据权利要求3的脉冲产生电路，其中该第二子逻辑单元为一SR闩锁器，其设置输入端接收该第一栅极控制信号的反相信号，其重置输入端接收该第二延迟信号的反相信号，其正相输出端输出该第二逻辑信号的反相信号。

7.根据权利要求3的脉冲产生电路，其中该第二子逻辑单元为一D型触发器，其时脉输入端接收该第二延迟信号的反相信号，其数据输入端接收一参考电压电平，其设置输入端接收该第一栅极控制信号的反相信号，其正向输出端输出该第二逻辑信号的反相信号。

8.一种直流电压产生电路，用来产生一直流电压，包含：

一低通滤波电路，具有一输入端及一输出端，用来滤波一脉冲信号以产生该直流电压，并于该输出端输出该直流电压；

一P型场效应晶体管，其源极耦接一第一参考电压电平，其漏极耦接该低通滤波电路的该输入端，其栅极接收一第一栅极控制信号，该漏极产生该脉冲信号；

一N型场效应晶体管，其源极耦接一第二参考电压电平，其漏极耦接该低通滤波电路的该输入端，其栅极接收一第二栅极控制信号，该漏极产生该脉冲信号；以及

一逻辑电路，耦接该P型场效应晶体管的栅极及该N型场效应晶体管的栅极，用来依据一控制信号及一第一逻辑信号产生该第一栅极控制信号，以及依据该控制信号及一第二逻辑信号产生该第二栅极控制信号；

其中，该第一逻辑信号与一第一延迟信号及该第二栅极控制信号相关，该第一延迟信号为该第二栅极控制信号的延迟，及该第二逻辑信号与一第二延迟信号及该第一栅极控制信号相关，该第二延迟信号为该第一栅极控制信号的延迟；

其中该逻辑电路包含：

一第一逻辑单元，耦接该P型场效应晶体管的栅极，用来依据该控制信号、该第一逻辑信号及该第一延迟信号产生该第一栅极控制信号；

一第二逻辑单元，耦接该N型场效应晶体管的栅极，用来依据该控制信号、该第二逻辑信号及该第二延迟信号产生该第二栅极控制信号；

一第一延迟单元，耦接该P型场效应晶体管的栅极，用来延迟该第一栅极控制信号以产生该第二延迟信号；

一第二延迟单元，耦接该N型场效应晶体管的栅极，用来延迟该第二栅极控制信号以产生该第一延迟信号；以及

一第三逻辑单元，耦接该第一逻辑单元、该第二逻辑单元、该第一延迟单元、该第二延迟单元、该P型场效应晶体管的栅极以及该N型场效应晶体管的栅极，用来依据该第一延迟信号及该第二栅极控制信号产生该第一逻辑信号，以及依据该第二延迟信号及该第一栅极控制信号产生该第二逻辑信号。

9.根据权利要求8的直流电压产生电路，其中自该第二栅极控制信号由低电平转换至高电平至该第一延迟信号由低电平转换至高电平的期间，该逻辑电路不受该控制信号的影响而改变该第一栅极控制信号的电平，并且自该第一栅极控制信号由高电平转换至低电平至该第二延迟信号由高电平转换至低电平的期间，该逻辑电路不受该控制信号的影响而改变该第二栅极控制信号的电平。

10.根据权利要求8的直流电压产生电路，其中该第三逻辑单元包含：

一第一子逻辑单元，用来产生该第一逻辑信号以指示该第二栅极控制信号及该第一延迟信号之间的一第一延迟时间；以及

一第二子逻辑单元，用来产生该第二逻辑信号以指示该第一栅极控制信号及该第二延迟信号之间的一第二延迟时间；

其中，在该第一延迟时间内，该第一逻辑单元不因控制信号的电平转换而改变第一栅极控制信号的电平，并且在该第二延迟时间内，该第二逻辑单元不因控制信号的电平转换而改变第二栅极控制信号的电平。

11.根据权利要求10的直流电压产生电路，其中该第一子逻辑单元为一SR闩锁器，其设置输入端接收该第二栅极控制信号，其重置输入端接收该第一延迟信号，其正相输出端输出该第一逻辑信号。

12.根据权利要求10的直流电压产生电路，其中该第一子逻辑单元为一D型触发器，其时脉输入端接收该第一延迟信号，其数据输入端接收一参考电压电平，其设置输入端接收该第二栅极控制信号，其正向输出端输出该第一逻辑信号。

13.根据权利要求10的直流电压产生电路，其中该第二子逻辑单元为一SR闩锁器，其设置输入端接收该第一栅极控制信号的反相信号，其重置输入端接收该第二延迟信号的反相信号，其正相输出端输出该第二逻辑信号的反相信号。

14.根据权利要求10的直流电压产生电路，其中该第二子逻辑单元为一D型触发器，其时脉输入端接收该第二延迟信号的反相信号，其数据输入端接收一参考电压电平，其设置输入端接收该第一栅极控制信号的反相信号，其正向输出端输出该第二逻辑信号的反相信号。