CN106330136B - 施密特触发器 - Google Patents

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Abstract

本发明的施密特触发器，包括：第一晶体管至第六晶体管、输入端、输出端，还包括第七晶体管，第七晶体管串联于第五晶体管和第一节点之间或者串联于第六晶体管与第二节点之间，第七晶体管的栅极连接输出端，第七晶体管的源极和漏极相连。本发明中，第七晶体管作为正反馈电容器，在高频下通过电容耦合使输出端电压随第一节点电压的上升而更快上升，使得第二晶体管更早的导通，从而使得输出端信号更快翻转。或者，在高频下通过电容耦合使输出端电压随第二节点电压的下降更快下降，使得第三晶体管更早的导通，从而使得输出端信号更快翻转。针对由高阈值电压器件组成的施密特触发电路，本发明在低第一电位端下且输入端信号不满幅时，改善电压输出特性。

Description

施密特触发器
技术领域
本发明涉及半导体集成电路设计技术领域，尤其涉及一种低电压应用下带正反馈的施密特触发器。
背景技术
施密特触发器，是具有滞后特性的反相器，在数字电路中将用它作抗噪整形电路。施密特触发器的电路结构参考图1所示，包括晶体管M1、M2、M3、M4、M5和M6，当输入端IN为低电平时，晶体管M1、M2导通，M3、M4、M5和M6截止，输出端OUT输出高电平。当输入端IN为高电平时，晶体管M1、M2、M5和M6截止，M3、M4导通，输出端OUT输出低电平。并且，当输入端IN由低电平逐渐上升到高电平过程中，电压上升到M4的阈值电压时，M4导通，由于输出端仍为高电平，M6仍导通，M4、M6串联分压随输入端IN电压升高而降低，输入端IN电压上升到和第二节点N2电压的差值大于等于M3的阈值电压时，M3导通，从而使得输出端OUT翻转为低电平。同样的，当输入端IN由高电平逐渐下降到低电平过程中，输入端IN电压下降到VDDIO与M1的阈值电压的差值时，M1导通，由于输出端仍为低电平，M5导通，M1、M5串联分压随输入端IN电压降低而升高，输入端IN电压下降到和第一节点N1电压的差值大于等于M2的阈值电压时，M2导通，使得输出端OUT翻转为高电平。
对于由高阈值电压器件组成的施密特触发器，当VDDIO较低时(通常介于一倍阈值电压和两倍阈值电压之间)，并且输入端IN电压不满幅(VIL>0，VIH<VDDIO)时，尽管振幅(VIL～VIH)包含滞回窗口(Vt-,Vt+)，M1或者M4无法在高频下快速上拉或者下拉以致M2或者M3在半个周期内无法及时开启，最终使得输出逻辑失效。
发明内容
本发明的目的在于，针对由高阈值电压器件组成的施密特触发电路，提供一种带正反馈的施密特触发器，解决在低电源电压下且输入信号不满幅时，输出电压翻转延迟的问题，从而改善施密特触发器的输出特性。
为解决上述技术问题，本发明提供一种施密特触发器，包括：
第一晶体管，所述第一晶体管串联于第一电位端与第一节点之间，栅极连接输入端；
第二晶体管，所述第二晶体管串联于所述第一节点与输出端之间，栅极连接所述输入端；
第三晶体管，所述第三晶体管串联于所述输出端与第二节点之间，栅极连接所述输入端；
第四晶体管，所述第四晶体管串联于所述第二节点与所述第二电位端之间，栅极连接所述输入端；
第五晶体管，所述第五晶体管串联于所述第二电位端与所述第一节点之间，栅极连接所述输出端；
第六晶体管，所述第六晶体管串联于所述第一电位端与所述第二节点之间，栅极连接所述输出端；以及
第七晶体管，所述第七晶体管串联于所述第五晶体管与所述第一节点之间或者串联于所述第六晶体管与所述第二节点之间，所述第七晶体管的栅极连接所述输出端，所述第七晶体管的源极和漏极相连。
可选的，还包括第八晶体管；若所述第七晶体管串联于所述第五晶体管与所述第一节点之间，则所述第八晶体管串联于所述第六晶体管与所述第二节点之间；若所述第七晶体管串联于所述第六晶体管与所述第二节点之间，则所述第八晶体管串联于所述第五晶体管与所述第一节点之间；所述第八晶体管的栅极连接所述输出端，所述第八晶体管的源极和漏极相连。
可选的，所述第一晶体管、所述第二晶体管以及所述第五晶体管均为PMOS晶体管，所述第三晶体管、所述第四晶体管以及所述第六晶体管均为NMOS晶体管。
可选的，若所述第七晶体管串联于所述第五晶体管与所述第一节点之间，则所述第七晶体管为PMOS晶体管，所述第七晶体管的衬底连接所述第一电位端。
可选的，所述第八晶体管为NMOS晶体管，所述第八晶体管的衬底连接所述第二电位端。
可选的，若所述第七晶体管串联于所述第六晶体管与所述第二节点之间，则所述第七晶体管为NMOS晶体管，所述第七晶体管的衬底连接所述第二电位端。
可选的，所述第八晶体管为PMOS晶体管，所述第八晶体管的衬底连接所述第一电位端。
可选的，还包括第九晶体管，所述第九晶体管串联于所述第五晶体管与所述第二电位端之间，所述第九晶体管的栅极连接第一控制信号，衬底连接所述第二电位端。
可选的，所述第九晶体管为NMOS晶体管。
可选的，所述第一控制信号连接高电位。
可选的，还包括第十晶体管，所述第十晶体管串联于所述第六晶体管与所述第一电位端之间，所述第十晶体管的栅极连接第二控制信号，衬底连接所述第一电位端。
可选的，所述第十晶体管为PMOS晶体管。
可选的，所述第二控制信号连接低电位。
可选的，所述第一电位端连接高电位，所述第二电位端连接地电位。
本发明的施密特触发器，第七晶体管作为正反馈电容器，在高频下通过电容耦合使输出端电压随第一节点电压的上升而更快上升，使得第二晶体管更早的导通，从而使得输出端信号更快翻转。或者，在高频下通过电容耦合使输出端电压随第二节点电压的下降更快下降，使得第三晶体管更早的导通，从而使得输出端信号更快翻转。针对由高阈值电压器件组成的施密特触发电路，本发明在低第一电位端下且输入端信号不满幅时，改善电压输出特性。
附图说明
图1为现有技术中的施密特触发器的电路图；
图2为本发明施密特触发器一实施例中的电路图；
图3为本发明一实施例中施密特触发器的输入输出波形图；
图4为本发明施密特触发器另一实施例中的电路图。
具体实施方式
下面将结合示意图对本发明的施密特触发进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
本发明的核心思想在于，在第一节点与第五晶体管之间连接第七晶体管，在输入端电压由高电位下降到低电位过程中，第七晶体管作为正反馈电容器，在高频下通过电容耦合使输出端电压随第一节点电压的上升而更快上升，使得第二晶体管更早的导通，从而使得输出端信号更快翻转。并且，在第二节点与第六晶体管之间还连接第八晶体管，在输入端电压由低电位上升到高电位过程中，第八晶体管作为正反馈电容器，在高频下通过电容耦合使输出端电压随第二节点电压的下降更快下降，使得第三晶体管更早的导通，从而使得输出端信号更快翻转。
下文结合图2-图3对本发明的施密特触发的电路图进行具体说明。
参考图2所示，本发明一实施例中的施密特触发器包括：
第一晶体管M1，所述第一晶体管M1串联于第一电位端VDDIO与第一节点N1之间，第一晶体管M1为PMOS晶体管，源极连接第一电位端VDDIO，漏极连接第一节点N1，栅极连接输入端IN，衬底接第一电位端VDDIO，在本实施例中，第一电位端VDDIO为高电位，例如，1.62-5V之间的电压值；
第二晶体管M2，所述第二晶体管M2串联于第一节点N1与输出端OUT之间，第二晶体管M2为PMOS晶体管，源极连接第一节点N1，漏极连接输出端OUT，栅极连接所述输入端IN，衬底接第一电位端VDDIO；
第三晶体管M3，所述第三晶体管M3串联于所述输出端OUT与第二节点N2之间，第三晶体管M3为NMOS晶体管，源极连接所述第二节点N2，漏极连接所述输出端OUT，栅极连接所述输入端，衬底接第二电位端GND；
第四晶体管M4，所述第四晶体管M4串联于所述第二节点N2与第二电位端GND之间，第四晶体管M4为NMOS晶体管，源极连接所述第二电位端GND，漏极连接所述第二节点N2，栅极连接所述输入端IN，衬底接第二电位端GND，在本实施例中，第二电位端GND为地电位；
第五晶体管M5，所述第五晶体管M5串联于所述第二电位端GND与所述第一节点N1之间，第五晶体管M5为PMOS晶体管，第五晶体管M5的栅极连接所述输出端OUT、衬底连接第一电位端VDDIO。并且，第五晶体管M5与第一节点N1之间串联第七晶体管M7，第七晶体管M7为PMOS晶体管，第七晶体管M7的栅极连接所述输出端OUT、第七晶体管M7的衬底连接第一电位端VDDIO，第七晶体管M7的源极和漏极相连至第一节点N1，第五晶体管M5的源极连接第七晶体管M7的漏极和源极。第五晶体管M5与所述第二电位端GND之间连接第九晶体管M9，第五晶体管M5的漏极连接第九晶体管M9的漏极，第九晶体管M9为NMOS晶体管，第九晶体管N9的源极连接第二电位端GND，第九晶体管M9的栅极连接第一控制信号IE_P，第一控制信号IE_P连接高电位，使得施密特触发器工作时，第九晶体管M9导通。
可以理解的是，在第五晶体管M5与第一节点N1之间还可以连接多个第七晶体管M7，每个第七晶体管M7的栅极连接输出端OUT、衬底连接第一电位端VDDIO，源极和漏极相连，每个第七晶体管M7作为一个电容器，使得在高频下通过多个第七晶体管M7的电容耦合使输出端OUT电压随第一节点N1电压的上升而更快上升，使得第二晶体管M2更早的导通，从而使得输出端OUT翻转。
第六晶体管M6，所述第六晶体管M6串联于所述第一电位端VDDIO与所述第二节点N2之间，第六晶体管M6为NMOS晶体管，第六晶体管M6的栅极连接所述输出端OUT，衬底接第二电位端GND。并且，第六晶体管M6与第二节点N2之间连接第八晶体管M8，第八晶体管M8为NMOS晶体管，第八晶体管M8的栅极连接输出端OUT、第八晶体管M8的衬底连接第二电位端GND，第八晶体管M8的源极和漏极相连至第二节点N2，第六晶体管M6的源极连接第八晶体管M8的源极和漏极。第六晶体管M6与第一电位端VDDIO之间连接第十晶体管M10，第六晶体管M6的漏极连接第十晶体管M10的漏极，第十晶体管M10为PMOS晶体管，第十晶体管M10的源极连接第一电位端VDDIO，衬底接第一电位端VDDIO，第十晶体管M10的栅极连接第二控制信号IE_N，第二控制信号IE_N连接低电位，使得施密特触发器工作时，第十晶体管M10导通。
同样的，在第六晶体管M6与第二节点N2之间还可以连接多个第八晶体管M8，每个第八晶体管M8的栅极连接输出端OUT、衬底连接第二电位端GND，源极和漏极相连，每个第八晶体管M8作为一个电容器，使得在高频下通过多个第八晶体管M8的电容耦合使输出端OUT电压随第二节点N2电压的下降而更快下降，使得第三晶体管M3更早的导通，从而使得输出端OUT翻转。
本实施例中的施密特触发器的工作过程如下：
输入端IN为高电位时，第一晶体管M1、第二晶体管M2截止，第三晶体管M3、第四晶体管M4导通，输出端OUT输出第二电位端GND的电压。在输入端IN的电压由高电位下降到低电位过程中，第一晶体管M1先导通，输出端OUT的初始电位为低，第五晶体管M5也导通，于是第一节点N1的电压由第一晶体管M1和第五晶体管M5的分压决定，且随输入端IN电压降低而升高，由于是高阈值电压器件，在高频下第一节点N1的上升响应迟缓。然而，由于第七晶体管M7的存在，输出端OUT电压通过第七晶体管M7的电容耦合随第一节点N1电压有所增加，升高的输出端OUT电压作为第五晶体管M5的栅极电压通过第一晶体管M1和第五晶体管M5的分压进一步抬高第一节点N1的电压，从而更快开启第二晶体管M2，使得输出端OUT信号快速翻转为高电位。
输入端IN的电压为低电位，第三晶体管M3、第四晶体管M4截止，第一晶体管M1、第二晶体管M2导通，使得输出端OUT输出第一电位端VDDIO的电压，即高电位。在输入端IN的电压由低电位上升到高电位过程中，第四晶体管M4先导通，输出端OUT的初始电位为高，第六晶体管M6也导通，于是第二节点N2的电压由第六晶体管M6和第四晶体管M4的分压决定，且随输入端IN电压升高而降低，由于是高阈值电压器件，在高频下第二节点N2的下降响应迟。然而，由于第八晶体管M8的存在，输出端OUT电压通过第八晶体管M8的电容耦合随第二节点N2电压有所降低，下降的输出端OUT的电压作为第六晶体管M6的栅极电压通过第六晶体管M6和第四晶体管M4的分压进一步降低第二节点N2电压，从而更快开启第四晶体管M4，使得输出信号快速翻转为低电位。
参考图3所示，图3中给出了不同电压值的第一电位端VDDIO下，同样都是由高阈值电压器件组成的电路，当输入端IN的输入振幅(VIL～VIH)不满幅时，本实施例中的施密特触发器与现有技术中的施密特触发器的输出端OUT的电压随输入端IN的电压的关系，下面分别对第一电位端VDDIO的电压为5V、1.8V、1.62V为例进行说明。
当第一电位端VDDIO的电压为5V时，输入端IN的信号(VIL～VIH)为1～3.5V，对于现有技术中的施密特触发器，尽管是高阈值电压器件，但由于第一电位端VDDIO电压较高，VDDIO和输入低电位(VIL)的差值，以及输入高电位(VIH)都较高，因此在高频下第一晶体管M1和第四晶体管M4上的过驱动电压(晶体管栅极源极的压差与晶体管阈值电压之间的差，Vgs-Vt)分别在输入端IN的信号从高电位到低电位或低电位到高电位时都足够大，使得第二晶体管M2或第二晶体管M3输出的漏极电流Id较大，保证第二晶体管M2或第三晶体管M3能够及时开启，高频下输出特性依然能保持的较好。从图3中可以看出，相同条件下现有技术的输出端OUT1与本发明的输出端OUT2的输出波形重合，因此，即使在输入端IN不满幅的情况下，输出端OUT的输出特性不会受到影响。
当第一电位端VDDIO的电压为1.8V时，输入端IN的信号(VIL～VIH)为0.36～1.26V，OUT3为现有技术中的输出端OUT的电压，OUT4为本发明的输出端OUT的电压。从图3中可以看出，本发明的输出电压OUT4上升或下降的更快，因此输出波形更好。
同样的，当第一电位端VDDIO的电压为1.62V，输入端IN信号(VIL～VIH)为0.324～1.134V，OUT5为现有技术中的输出端OUT的电压，OUT6为本发明的输出端OUT的电压。从图3中可以看出，现有技术中，由于第一电位端VDDIO的电压较小，在高频下，由于较低的过驱动电压，高阈值电压的第一晶体管M1和第四晶体管M4分别在输入端IN的信号从高电位到低电位或低电位到高电位时响应延缓，导致第二晶体管M2或第三晶体管M3无法在半个周期及时开启，进而使得输出端OUT的输出电压OUT5难以实现电压的翻转，甚至输出电压OUT5一直处于低电位状态。然而，本发明的输出电压OUT6由于第七晶体管M7和第八晶体管M8的正反馈作用，在高频下上升或下降的更快，可以实现输出信号的更快翻转，使得输出端OUT的输出特性得到很好的改善。
参考图4所示，在本发明的另一实施例中，第七晶体管M7串联于第六晶体管M6与第二节点N2之间，第八晶体管M8串联于第五晶体管M5与第一节点N1之间，此时，第七晶体管M7为NMOS晶体管，第八晶体管M8为PMOS晶体管。第七晶体管M7在高频下通过电容耦合使输出端OUT电压随第二节点N2电压的下降更快下降，使得第三晶体管M3更早的导通，从而使得输出端OUT翻转。同样的，第八晶体管M8在高频下通过电容耦合使输出端OUT电压随第一节点N1电压的上升而更快上升，使得第二晶体M2更早的导通，从而使得输出端OUT翻转。
综上所述，本发明的施密特触发器，第七晶体管作为正反馈电容器，在高频下通过电容耦合使输出端电压随第一节点电压的上升而更快上升，使得第二晶体管更早的导通，从而使得输出端信号更快翻转。或者，在高频下通过电容耦合使输出端电压随第二节点电压的下降更快下降，使得第三晶体管更早的导通，从而使得输出端信号更快翻转。针对由高阈值电压器件组成的施密特触发电路，本发明在低第一电位端下且输入端信号不满幅时，改善电压输出特性。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (14)

1.一种施密特触发器，其特征在于，包括：
第一晶体管，所述第一晶体管串联于第一电位端与第一节点之间，栅极连接输入端；
第二晶体管，所述第二晶体管串联于所述第一节点与输出端之间，栅极连接所述输入端；
第三晶体管，所述第三晶体管串联于所述输出端与第二节点之间，栅极连接所述输入端；
第四晶体管，所述第四晶体管串联于所述第二节点与第二电位端之间，栅极连接所述输入端；
第五晶体管，所述第五晶体管串联于所述第二电位端与所述第一节点之间，栅极连接所述输出端；
第六晶体管，所述第六晶体管串联于所述第一电位端与所述第二节点之间，栅极连接所述输出端；以及
第七晶体管，所述第七晶体管串联于所述第五晶体管与所述第一节点之间或者串联于所述第六晶体管与所述第二节点之间，所述第七晶体管的栅极连接所述输出端，所述第七晶体管的源极和漏极相连。
2.如权利要求1所述的施密特触发器，其特征在于，还包括第八晶体管；若所述第七晶体管串联于所述第五晶体管与所述第一节点之间，则所述第八晶体管串联于所述第六晶体管与所述第二节点之间；若所述第七晶体管串联于所述第六晶体管与所述第二节点之间，则所述第八晶体管串联于所述第五晶体管与所述第一节点之间；所述第八晶体管的栅极连接所述输出端，所述第八晶体管的源极和漏极相连。
3.如权利要求2所述的施密特触发器，其特征在于，所述第一晶体管、所述第二晶体管以及所述第五晶体管均为PMOS晶体管，所述第三晶体管、所述第四晶体管以及所述第六晶体管均为NMOS晶体管。
4.如权利要求3所述的施密特触发器，其特征在于，若所述第七晶体管串联于所述第五晶体管与所述第一节点之间，则所述第七晶体管为PMOS晶体管，所述第七晶体管的衬底连接所述第一电位端。
5.如权利要求4所述的施密特触发器，其特征在于，所述第八晶体管为NMOS晶体管，所述第八晶体管的衬底连接所述第二电位端。
6.如权利要求3所述的施密特触发器，其特征在于，若所述第七晶体管串联于所述第六晶体管与所述第二节点之间，则所述第七晶体管为NMOS晶体管，所述第七晶体管的衬底连接所述第二电位端。
7.如权利要求6所述的施密特触发器，其特征在于，所述第八晶体管为PMOS晶体管，所述第八晶体管的衬底连接所述第一电位端。
8.如权利要求1所述的施密特触发器，其特征在于，还包括第九晶体管，所述第九晶体管串联于所述第五晶体管与所述第二电位端之间，所述第九晶体管的栅极连接第一控制信号，所述第九晶体管的源极连接所述第二电位端。
9.如权利要求8所述的施密特触发器，其特征在于，所述第九晶体管为NMOS晶体管。
10.如权利要求8所述的施密特触发器，其特征在于，所述第一控制信号连接高电位。
11.如权利要求1所述的施密特触发器，其特征在于，还包括第十晶体管，所述第十晶体管串联于所述第六晶体管与所述第一电位端之间，所述第十晶体管的栅极连接第二控制信号，所述第十晶体管的源极连接所述第一电位端。
12.如权利要求11所述的施密特触发器，其特征在于，所述第十晶体管为PMOS晶体管。
13.如权利要求11所述的施密特触发器，其特征在于，所述第二控制信号连接低电位。
14.如权利要求1-13任意一项所述的施密特触发器，其特征在于，所述第一电位端连接高电位，所述第二电位端连接地电位。
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