CN102832912B - 一种脉冲信号单侧边沿延时的电路 - Google Patents

一种脉冲信号单侧边沿延时的电路 Download PDF

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Abstract

本发明公开了一种脉冲信号单侧边沿延时的电路，包括第一级反相器U82、第二级反相器U83、两对晶体管开关、恒流源I0、电容C80、第五开关MP80、电压比较器U80以及或非逻辑元件U81，在输入脉冲低电平阶段恒流源I0通过受控的晶体管开关对电容C80进行充电；当输入脉冲上升沿到来之后，通过放电开关使用恒流源I0对电容C80储存的电荷进行线性放电；电压比较器U80检测电容C80的电压，并与输入信号的反相信号经过或非逻辑元件U81得到单侧延时的脉冲信号。本发明的电路实现了单侧边沿延时，具有单位电容延时长，延时调整灵活，数字信号完整性好的优点。

Description

一种脉冲信号单侧边沿延时的电路
技术领域
本发明涉及脉冲信号的边沿延时电路，具体涉及一种使用恒流源对充电电容进行放电实现脉冲单侧边沿延时的电路。
背景技术
脉冲延时电路是一种能够将脉冲信号的上升沿和/或下降沿延长一定时间后输出的功能电路。图1示出了典型的脉冲单侧延时的输入和输出脉冲的波形，如图1所示，“脉冲边沿延时电路”右侧的输出脉冲和左侧输入脉冲相比，脉冲的上升沿被延迟到一定时刻后出现。图1的右侧信号波形曲线表明了输出脉冲相对于输入脉冲具有单侧延迟特性，或者说上升沿延迟。
更一般的情形，图2示出了常见的脉冲延时电路的输入和输出脉冲波形。如图2所示，与图1的单侧延时是不同的，脉冲延时电路将输入脉冲的上升沿和下降沿分别延迟一定的时间出现。但是在一些应用中，比如信号边沿脉冲发生电路，就要求实现脉冲信号的上升沿或者下降沿单侧延时。这样在脉冲延时电路的设计中，除了实现要求的边沿延时，还需要尽可能降低非延时边沿的延迟时间。
脉冲边沿延时电路可以采用多种方式实现，包括：电阻和电容的充、放电延时电路，反相器链延时电路，CMOS晶闸管结构的延时电路，等等。这些电路能够将输入脉冲的上升沿和/或下降沿延长一定时间后出现，广泛用于时钟发生器的环形振荡和各种信号调理电路中。
比如反相器链延时电路，图3表示多个反相器构成的脉冲延时电路，如图3所示，单个的反相器延时时间常数为t的话，则n个反相器串联可以得到n*t的总延时。
再比如阻容延时电路，图4表示阻容延时电路的原理图，如图4所示，脉冲信号n1经第一级的缓冲器输出的信号n2通过电阻R对电容C进行充电，电容充放电的信号为n3，经过第二级缓冲器之后，输出延时后的脉冲n4。CMOS晶闸管结构本质上也是一种晶体管栅电容放电的延时电路结构。
这些脉冲延时电路各有特点，有着各自的使用范围，比如：反相器链具有结构简单的特点，但是单个反相器的延时长度很短，而且难以精确控制，为了获得较长的时间延迟，需要多级反相器级联；阻容延时能够得到范围比较宽的延时时间常数。图5表示了阻容延时电路相关节点的电压波形。从图5可以看出，节点n3的电容充放电特性具有对数或者指数特性的充放电特性，因此，脉冲边沿延时时间较长的时候需要较大的芯片面积来制作电阻和电容；集成电路的电阻温度系数和电压系数都比较大，延时时间受电路工作温度和电源电压影响较大；脉冲边沿双侧延时，且难以抑制单侧延时。
现有技术中也有使用恒流源作为负载对充电电容进行放电来实现延时的电路设计。和电阻电容相比，恒流源电路可以抑制电路温度特性和电源电压对边沿延时的影响，但是当前恒流源脉冲延时技术存在数字信号完整性差，输入脉冲的上升沿和下降沿双侧延时的缺点。
发明内容
本发明所要解决的技术问题是：提供一种脉冲边沿延时电路，实现输入脉冲的单侧边沿延时，并且该电路能够在保证电路数字信号完整性的前提下，显著降低电容充电开关管导通电阻的要求，从而降低对电源的要求，而且对脉冲的非延时边沿的信号没有影响。
本发明提供了一种脉冲信号单侧边沿延时的电路，使用恒流源对充电电容进行放电实现脉冲单侧边沿延时。本发明的电路包括第一级反相器U82、第二级反相器U83、两对开关、恒流源I0、电容C80、第五开关MP80、电压比较器U80以及或非逻辑元件U81。
其中，输入脉冲IN经过所述第一级反相器U82得到反相信号inn后，再通过所述第二级反相器U83得到同相信号inp，同相信号inp和反相信号inn控制两对开关，其中第一对开关包括并联的第一开关MP81和第二开关MN81，第一对开关的两端分别接地和恒流源I0；第二对开关包括并联的第三开关MP82和第四开关MN82，第二对开关的两端分别连接电容C80和恒流源I0；恒流源I0的另一端接地；第五开关MP80连接电容C80的充电电极和电源VDD，第五开关MP80与电源VDD相连，并受同相信号inp控制；电压比较器U80的输入端和电容C80的充电端相连，电压比较器U80的输出信号和反相信号inn输入或非逻辑元件U81，或非逻辑元件U81的输出为输入脉冲IN上升沿延时后的输出脉冲OUT。
当输入信号IN为低时，反相信号inn为高，同相信号inp为低，第一对开关MP81和MN81开通，第二对开关MP82和MN82关闭，恒流源I0的输入端接地，第五开关MP80开通，电源VDD通过第五开关MP80给电容C80充电，输出脉冲OUT恒为低，电容C80充电到电源VDD时，电压比较器U80的输出反转为高；
当输入信号IN为高时，反相信号inn为低，同相信号inp为高，第五开关MP80关闭，第一对开关MP81和MN81关闭，第二对开关MP82和MN82打开，电容C80通过第二对开关MP82和MN82经过恒流源I0放电，当电容C80的电压低于电压比较器U80的检测水平时，电压比较器U80输出低，输出脉冲OUT反转为高，输入信号IN的上升沿被延迟，恒流源I0持续对电容C80放电，电压比较器U80输入电压和“地”等电位。
本发明的优点和积极效果在于：本发明提供的电路，在电容充电周期，恒流源通过晶体管开关和地信号相连，在电容放电周期，恒流源接地的晶体管开关对关闭，和充电电容相连的晶体管开关对打开，充电电容通过恒流源实现电荷-时间的线性特性放电，电路数字完整性好，在降低电源输出能力要求的前提下实现了脉冲单侧边沿延时，具有单位电容延时长，延时调整灵活，数字信号完整性好等优点。
附图说明
图1示出了典型的脉冲单侧延时的输入和输出脉冲的波形；
图2示出了常见的脉冲延时电路的输入和输出脉冲波形；
图3示出了多个反相器链构成的脉冲延时电路；
图4示出阻容延时电路的原理图；
图5示出了阻容延时电路相关节点的电压波形；
图6示出了现有的恒流源脉冲延时电路；
图7示出了恒流源脉冲延时电路各节点的电压波形；
图8示出了本发明设计的恒流源脉冲单侧边沿延时电路；以及
图9示出了本发明设计的恒流源脉冲单侧边沿延时电路各节点的电压波形。
具体实施方式
下面将参照附图更加详细地描述本发明的优选实施方式，在附图中显示了本发明的优选实施例。然而，本发明可以以各种形式实现而不应该理解为被这里阐述的实施例所限制。相反，提供这些实施例是为了使本发明更加透彻和完整，并且，完全将本发明的范围传达给本领域的技术人员。
图6表示了现有的恒流源脉冲延时电路的电路原理图。根据图6，该电路包括：第一级反相器U2、第二级反相器U3、一对开关MP1和MN1、恒流源I0、电容C0、第三开关MN2、第四开关MP0、电压比较器U0以及反相器U1，其中
输入脉冲IN经过第一级反相器U2得到反相信号inn后，再通过第二级反相器U3得到同向信号inp。同相信号inp和反相信号inn控制包括并联的第一开关MN1和第二开关MP1的一对开关，该一对开关的两端分别接恒流源I0和电容C0；恒流源I0的另一端接第三开关MN2；电容C0的充电电极和第四开关MP0相连，第四开关MP0与电源VDD相连，并受同相信号inp控制；电压比较器U0的输入端和电容C0的充电端相连；电压比较器U0输出信号Ctrl一方面用于控制第三开关MN2，另一方面经反相器U1后输出，作为输入脉冲IN延时后的输出脉冲OUT。
当输入信号IN为低的时候，inp为低，电源VDD通过MP0开关管给电容C0充电。该充电过程对应输入脉冲的下降沿延时，需要面积大的MP0开关管实现低导通电阻，从而降低下降沿的延时。但是低的MP0导通电阻也加大了对电源输出大电流的要求。此时第一开关MN1和第二开关MP1构成的恒流源I0放电开关关闭，电容C0的电荷不能通过恒流源I0和第三开关MN2放电。当电容C0充满，达到电源VDD的电压之后，电压比较器U0的输出Ctrl为高，恒流源I0接地的控制开关，即第三开关MN2打开。当输入信号IN为高的时候，第四开关MP0关闭，第一开关MN1和第二开关MP1组成的恒流源放电开关打开，电容C0可以通过恒流源I0放电。当电容C0的电压低到电压比较器U0的翻转电压的时候，反相器U1输出，即脉冲输出OUT才会实现从低到高的反转，同时Ctrl控制的第三开关MN2关闭，电容C0停止通过恒流源I0放电，残留电压为V0，V0为电压比较器U0的检测电压。图7表示了恒流源脉冲延时电路各节点的电压波形。根据图7，输出脉冲OUT的信号VOUT的上升沿和输入IN的信号VIN的上升沿相比，滞后一定时间才会出现，从而实现脉冲边沿的延时。同时，也示出电容C0的电压VC0，以及残留的电压V0。
由于恒流源对电容电荷的泄放和时间成线性关系，因此上述图6所示电路和阻容电路的对数/指数充放电特性相比，当采用相同的电容和充电电压的时候，充电的电荷相同，可以通过调整放电电流源的电流获得更长的放电时间，从而获得更长的脉冲延时，并且可以通过设计获得受温度、电源电压影响低的恒流源，从而实现温度和电源电压影响低的高精度延时。
但是图6的技术方案仍有明显的不足：一方面第三开关MN2在电容C0电压低于电压比较器U0的检测电压V0之后关闭，虽然可以缩短电容C0再次充电时间，从而降低对第四开关MP0和电源的要求。但是由于电容C0的电荷释放不干净，电压比较器U0的输入PMOS和NMOS器件的栅电压长时间处于“地”和电源之间的中间电压，这些PMOS和NMOS处于打开和关闭的中间状态，因此电路总是存在静态功耗，这就是说电路的数字信号完整性差；另一方面，使用受控的PMOS管MP0对电容C0直接充电，如果要求脉冲下降沿的延时小，则要求充电开关管MP0的导通电阻小，但是此时充电电流大，对电源输出能力要求高，反之，充电开关管MP0的导通电阻大可以降低电源负载特性要求，但会导致脉冲下降沿的长延时。
本发明在现有的恒流源放电延时电路基础上提供了一种通过恒流源对充电电容放电实现脉冲信号单侧边沿延时的电路。在电容充电周期，恒流源通过晶体管开关和地信号相连；在电容放电周期，恒流源接地的晶体管开关对关闭，和充电电容相连的晶体管开关对打开，充电电容通过恒流源实现电荷-时间的线性特性放电。本发明提供的电路数字完整性好，在降低电源输出能力要求的前提下实现了脉冲单侧边沿延时。
图8示出了本发明设计的脉冲信号单侧边沿延时的电路，包括第一级反相器U82、第二级反相器U83、两对开关、恒流源I0、电容C80、第五开关MP80、电压比较器U80以及或非逻辑元件U81。
其中，输入脉冲IN经过所述第一级反相器U82得到反相信号inn后，再通过所述第二级反相器U83得到同相信号inp，同相信号inp和反相信号inn控制两对开关，其中第一对开关包括并联的第一开关MP81和第二开关MN81，第一对开关的两端分别接地和恒流源I0；第二对开关包括并联的第三开关MP82和第四开关MN82，第二对开关的两端分别连接电容C80和恒流源I0；恒流源I0的另一端接地；电容C80的充电电极和第五开关MP80相连，第五开关MP80与电源VDD相连，并受同相信号inp控制；电压比较器U80的输入端和电容C80的充电端相连，电压比较器U80的输出信号和反相信号inn输入或非逻辑元件U81，或非逻辑元件U81的输出为输入脉冲IN上升沿延时后的输出脉冲OUT。
在图8的电路中，当输入信号IN为低时，反相信号inn为高，同相信号inp为低，第一对开关MP81和MN81开通，第二对开关MP82和MN82关闭，恒流源I0的输入端接地，电源VDD通过第五开关MP80给电容C80充电，输出脉冲OUT恒为低，输出脉冲OUT的下降沿和输入信号IN的下降沿同步，仅存在第一级反相器U82和或非逻辑元件U81的门延时，电容C80充电到电源VDD时，电压比较器U80的输出反转为高；
当输入信号IN为高时，反相信号inn为低，同相信号inp为高；第一对开关MP81和MN81关闭，第二对开关MP82和MN82打开，电容C80通过第二对开关MP82和MN82经过恒流源I0放电，当电容C80的电压低于电压比较器U80的检测水平时，电压比较器U80输出低，输出脉冲OUT反转为高，输入信号IN的上升沿被延迟，恒流源I0持续对电容C80放电，电压比较器U80输入电压和“地”等电位。电容C80在放电过程结束后没有残留电压，保证了电路的数字信号完整性。图8中输入脉冲IN、输出脉冲OUT、电容C80以及电压比较器U80的输出电压波形如图9所示。从图9中可以看出，利用本发明的电路，电容C80在放电过程没有残留电压，电路不存在静态功耗。
本发明提供的基于恒流源和电容充放电的脉冲边沿延时的电路，能够通过调整电路充电电容C80的容值和/或者放电恒流源电流I0的大小来实现不同时间长度的边沿延时；通过恒流源I0的接地开关和充电电容C80的放电开关设计，可以保障电路数字信号完整性；通过输入脉冲反相信号inn和延时脉冲的组合逻辑处理，有效去除输入脉冲延时边沿一侧的脉冲延时，并且显著降低对充电电容C80充电开关管MP80导通电阻的要求，从而降低对电源的要求。
脉冲的延时长度和电容的放电时间具有线性关系，电容的放电时间长，脉冲的延时就大；电容的放电时间短，脉冲的延时就短。本发明中，可以通过调整恒流源I0电流的大小，从而调整输出脉冲的延时长短。当恒流源电流大的时候，电容放电时间短，输出脉冲实现的延时短；恒电流源电流小，电容放电时间长，输出脉冲实现的延时长。
也可以通过调整电容C80的大小来调整输出脉冲延时的长短：电容值大，放电时间长，输出脉冲实现的延时长；电容值小，放电时间短，输出脉冲实现的延时短。也可以同时调整恒流源I0电流和充放电电容C80的大小，来实现输出脉冲延时时间长度的调整。
恒流源I0可以使用NMOS管实现，当NMOS管的栅压恒定，漏源电压大于饱和漏源电压的时候，NMOS管的漏源电流大小恒定，可以作为恒流源使用。通过改变NMOS管的栅压，可以调整恒流源I0的电流大小。
第五开关MP80可以使用PMOS管，第五开关MP80和电容C80构成充电电路；第五开关MP80使用输入信号的同相信号inp控制，同相信号inp为低时，第五开关MP80打开，同相信号inp为高时，第五开关MP80关闭，实现在输入信号IN低电平阶段对电容C80充电；第五开关MP80也可以使用导通电阻大的器件，只要满足在输入脉冲高电平期间实现电容C80的满幅充电即可。
第二对开关中的第三开关MP82和第四开关MN82可以分别使用PMOS管和NMOS管，二者构成放电开关，受输入信号的同相脉冲inp和反相脉冲inn控制，当输入信号IN为高电平的时候，开关导通，电路以恒定的电流对电容C80进行放电。
第一对开关中的第一开关MP81和第二开关MN81可以分别使用PMOS管和NMOS管，二者构成接地开关，对将恒流源I0输入端接地，使电路处于非恒流源放电状态。电压比较器U80，用于检测电容C80的充放电极板电压，并输出相应的电平。
或非逻辑元件U81可以采用或非门，分别和输入脉冲的反相信号inn及电压比较器U80的输出级相连，或非门的输出即脉冲单侧边沿延时后的输出。
上述方案中，由于允许电容C80的通过恒流源实现完全放电，因而电压比较器U80的输入端PMOS和NMOS器件的栅压在稳态期间或者等于“地”，或者等于电源电压，因此电路的数字完整性好。
电压比较器U80可以采用诸如反相器或者斯密特触发器之类的电压比较电路。
针对图8所示的脉冲单侧延时电路，采用CMOS工艺优选实现器件参数的进一步描述如下：
第五开关MP80的参数确定方式如下：该器件处于饱和导通状态下的漏源电流等于或大于恒流源I0的电流。
第一开关MP81和第三开关MP82使用器件尺寸相同的PMOS管构建，第二开关MN81和第四开关MN82使用器件尺寸相同的NMOS管构建，其中使用的PMOS管的尺寸为使用的NMOS管的尺寸的2～3倍。
电压比较器U80的低电压数值大于第四开关MN82和恒流源I0的饱和漏源电压。
第五开关MP80的参数进一步限制如下：通过第五开关MP80给电容C80充电，充电的时间应小于输入脉冲IN最小低电平的宽度对应的时间。恒流源I0的电流值进一步限制如下：通过恒流源I0给电容C80放电，当电容放电电压达到电压比较器U80的检测电平所需要的时间，应小于输入脉冲IN最小高电平的宽度对应的时间。
恒流源I0由NMOS管实现，其漏源电压大于NMOS管的漏源饱和电压。

Claims (10)

1.一种脉冲信号单侧边沿延时的电路，其特征在于，包括第一级反相器U82、第二级反相器U83、两对开关、恒流源I0、电容C80、第五开关MP80、电压比较器U80以及或非逻辑元件U81；第一对开关包括并联的第一开关MP81和第二开关MN81，第二对开关包括并联的第三开关MP82和第四开关MN82；
其中，输入脉冲IN经过所述第一级反相器U82得到反相信号inn后，再通过所述第二级反相器U83得到同相信号inp；同相信号inp和反相信号inn控制两对开关，第一对开关的两端分别接地和恒流源I0；第二对开关的两端分别连接电容C80的充电端和恒流源I0的一端，恒流源I0的另一端接地；第五开关MP80的一端连接电容C80的充电端，另一端与电源VDD相连，并受同相信号inp控制；电压比较器U80的输入端和电容C80的充电端相连，电压比较器U80的输出信号和反相信号inn输入或非逻辑元件U81，或非逻辑元件U81的输出为输入脉冲IN上升沿延时后的输出脉冲OUT；
当输入信号IN为低时，反相信号inn为高，同相信号inp为低，第一对开关MP81和MN81开通，第二对开关MP82和MN82关闭，恒流源I0的输入端接地，第五开关MP80开通，电源VDD通过第五开关MP80给电容C80充电，输出脉冲OUT恒为低，电容C80充电到电源VDD时，电压比较器U80的输出反转为高；
当输入信号IN为高时，反相信号inn为低，同相信号inp为高，第五开关MP80关闭，第一对开关MP81和MN81关闭，第二对开关MP82和MN82打开，电容C80通过第二对开关MP82和MN82经过恒流源I0放电，当电容C80的电压低于电压比较器U80的检测水平时，电压比较器U80输出低，输出脉冲OUT反转为高，输入信号IN的上升沿被延迟，恒流源I0持续对电容C80放电，电压比较器U80输入电压和地等电位。
2.根据权利要求1所述的一种脉冲信号单侧边沿延时的电路，其特征在于，所述的输出脉冲OUT的延时长短通过调整恒流源I0电流的大小来调整。
3.根据权利要求1所述的一种脉冲信号单侧边沿延时的电路，其特征在于，所述的输出脉冲OUT的延时长短通过调整电容C80的大小来调整。
4.根据权利要求1所述的一种脉冲信号单侧边沿延时的电路，其特征在于，所述的输出脉冲OUT的延时长短通过同时调整恒流源I0电流的大小和调整电容C80的大小来调整。
5.根据权利要求1-4任一所述的一种脉冲信号单侧边沿延时的电路，其特征在于，所述的恒流源I0采用NMOS管实现，NMOS管的栅压恒定，NMOS管的漏源电压大于NMOS管的漏源饱和电压。
6.根据权利要求5所述的一种脉冲信号单侧边沿延时的电路，其特征在于，所述的恒流源I0给电容C80放电，当电容放电电压达到电压比较器U80的检测电平所需要的时间小于输入脉冲IN最小高电平的宽度所对应的时间。
7.根据权利要求1-4任一所述的一种脉冲信号单侧边沿延时的电路，其特征在于，所述的第五开关MP80采用PMOS管实现，其参数确定方式如下：第五开关MP80处于饱和导通状态下的漏源电流等于或大于恒流源I0的电流。
8.根据权利要求7所述的一种脉冲信号单侧边沿延时的电路，其特征在于，所述的第五开关MP80，给电容C80充电的时间小于输入脉冲IN最小低电平的宽度所对应的时间。
9.根据权利要求1-4任一所述的一种脉冲信号单侧边沿延时的电路，其特征在于，所述的第一开关MP81和第三开关MP82使用器件尺寸相同的PMOS管构建，第二开关MN81和第四开关MN82使用器件尺寸相同的NMOS管构建，其中使用的PMOS管的尺寸为使用的NMOS管的尺寸的2～3倍。
10.根据权利要求1-4任一所述的一种脉冲信号单侧边沿延时的电路，其特征在于，所述的电压比较器U80的低电压数值大于第四开关MN82和恒流源I0的饱和漏源电压。
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