CN110690877A - 一种真单边长延迟电路 - Google Patents
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Abstract
一种真单边长延迟电路,包含输入模块、延迟单元和输出模块。输入模块、延迟单元和输出模块依次电性连接,与此同时输入模块和输出模块直接电性连接;输入模块由反相器或缓冲器组成,产生与输入信号同相和反相的信号;延迟单元由充放电电流镜、控制开关和电容组成;从输入模块出来的同相和反相的信号连接到延迟单元,该信号控制延迟单元的充电和放电;输出模块对延迟单元的输出和来自输入信号的同相信号(或反相信号)进行逻辑处理,以彻底消除输出电平下降(或上升)在延迟单元产生的微小延迟。采用本发明技术,可以实现真正的单边延迟,且延迟时间可以足够长,节省了功耗及芯片成本。
Description
技术领域
本发明属于电子电路,在芯片内部实现了一种真单边长延迟电路,可实现比较大的单边(上升信号或下降信号)延迟时间,而对另一边(下降信号或上升信号)没有延迟。在芯片设计中,需要对复位信号或输入信号进行滤波处理,或者在对时序有要求的设计中,都需要使用单边延迟电路。
背景技术
传统的延迟电路如图1所示,由多级反相器与电容组成。如需实现对高电平的信号的延迟,反相器需做成高低电平驱动能力不对称的电路。高电平输入信号经过多级反相器时,对电容充电的时间会比较长。如图2,当输入信号IN由低电平变成高电平时,传统延迟电路的输出OUT在上升沿,相对于输入IN有一个较大的延迟时间tdr。但在输出OUT的下降沿,也会有一个相对较小的延迟时间tdf。如果需要得到一个较大的高电平输入延迟,则下降沿延迟时间tdf也会越来越明显,甚至可能会影响电路功能。而且传统延迟电路,在实现长延迟时,需要的反相器数量也比较多,面积较大,工作时功耗也较大。
发明内容
本发明要解决的技术问题在于:提供一种真单边长延迟电路,能够在实现高电平(或低电平)信号延迟时,彻底消除低电平(或高电平)信号的延迟,真正的实现单边延迟。而且易于实现长时间的单边延迟,电路面积和工作功耗也很小。
为了解决上述问题,本发明提供下列技术方案:一种真单边长延迟电路,包含输入模块、延迟单元和输出模块;
输入模块、延迟单元和输出模块依次电性连接,与此同时输入模块和输出模块直接电性连接;
输入模块由反相器或缓冲器组成,产生与输入信号同相和反相的信号;
延迟单元由充放电电流镜、控制开关和电容组成;
从输入模块出来的同相和反相的信号连接到延迟单元,该信号控制延迟单元的充电和放电;
选择输入信号的同相(或反相)信号控制对电容的充电(或放电),通过充放电电流镜将充电(或放电的)的电流设置到足够小,并输出到一定大小的电容,以实现足够长的输出电平上升(或下降)时间;选择输入信号的反相(或同相)信号控制对电容的放电(或充电),放电(或充电)的开关通路需要电流足够大或电阻足够小,以实现快速的放电(或充电),从而实现足够短的输出电平下降(或上升)时间;
输出模块对延迟单元的输出和来自输入信号的同相信号(或反相信号)进行逻辑处理,以彻底消除输出电平下降(或上升)在延迟单元产生的微小延迟;
输出模块保证,在输入信号为上升(或下降)电平时,由延迟单元产生的长延迟信号作为输出信号;
输出模块保证,在输入信号为下降(或上升)电平时,由输入信号的同相信号作为输出信号。
上述技术方案的进一步限定在于,输入模块的延迟时间小于一纳秒。
上述技术方案的进一步限定在于,输出电平的上升(或下降)时间可以达到微妙、毫秒甚至秒的量级。
上述技术方案的进一步限定在于,为了减小功耗,消除延迟单元缓慢的电平上升(或下降),在输出模块用带迟滞的电路,对延迟单元的输出进行采样。
与现有技术相比,本发明具有下列技术效果:采用本发明提出来的技术,可以实现真正的单边延迟,且延迟时间可以足够长,节省了功耗及芯片成本。
附图说明
图1是传统延时电路图。
图2是传统延时电路与本发明输出对比图。
图3是本发明真单边长延迟电路的结构原理图。
图4是本发明的实施例的电路图。
具体实施方式
请参阅图3和图4,一种真单边长延迟电路,包含输入模块1、延迟单元2和输出模块3。
输入模块1、延迟单元2和输出模块3依次电性连接,与此同时输入模块1和输出模块3直接电性连接。
输入模块1由几个反相器或缓冲器组成,产生与输入信号同相和反相的信号。输入模块1的延迟时间很短,小于一纳秒。
延迟单元2由充放电电流镜、控制开关和电容等组成。
从输入模块1出来的同相和反相的信号连接到延迟单元2,该信号控制延迟单元2的充电和放电。
可以选择输入信号的同相(或反相)信号控制对电容的充电(或放电)。可以通过充放电电流镜将充电(或放电的)的电流设置到足够小,并输出到一定大小的电容,以实现足够长的输出电平上升(或下降)时间。
可以选择输入信号的反相(或同相)信号控制对电容的放电(或充电)。放电(或充电)的开关通路需要电流足够大或电阻足够小,以实现快速的放电(或充电),从而实现足够短的输出电平下降(或上升)时间。
输出电平的上升(或下降)时间根据需求设置,可以达到微妙、毫秒甚至秒的量级。
输出模块3对延迟单元2的输出和来自输入信号的同相信号(或反相信号)进行逻辑处理,以彻底消除输出电平下降(或上升)在延迟单元2产生的微小延迟。
输出模块3保证,在输入信号为上升(或下降)电平时,由延迟单元2产生的长延迟信号作为输出信号。
输出模块3保证,在输入信号为下降(或上升)电平时,由输入信号的同相信号作为输出信号。
为了减小功耗,消除延迟单元2缓慢的电平上升(或下降),在输出模块3用带迟滞的电路,对延迟单元2的输出进行采样。
图4为本发明的实施例,电路包括输入模块1、延迟单元2和输出模块3。图4的实施例,实现了对上升沿即高电平的长延迟电路。
输入模块1将输入信号和其通过反相器INV1产生的反相信号,输出到延迟单元2。
输入信号连接到MOS管PM2的栅端,输入信号的反相信号连接到MOS管PM1的栅端和MOS管NM1的栅端。
电流源或电流镜I1的负端连接到MOS管NM1的漏端、MOS管NM2的漏端、MOS管NM2的栅端和MOS管NM3的栅端。
电流源或电流镜I1的正端连接到MOS管PM1的漏端。
MOS管PM2的漏端与MOS管NM3的漏端和电容C1的正端相连,电容C1的负端连接到电源。
当输入信号为由低电平变为高电平时(上升沿),其反相信号由高电平变为低电平。MOS管PM1由关闭变为导通,MOS管NM1由导通变为关闭,MOS管PM2由导通变为关闭。
此时MOS管NM2导通,电流源或电流镜I1的电流I流过MOS管NM2。MOS管NM3作为以MOS管NM2为参考的电流镜,根据MOS管NM3和MOS管NM2的比例m,MOS管NM3得到一个m*I的电流,该电流并开始对电容C1进行放电。
通过设置MOS管的NM3的电流m*I足够小和电容C1足够大,以得到所需足够长的延迟时间。
当输入信号为由高电平变为低电平时(下降沿),其反相信号由低电平变为高电平。MOS管PM1由导通变为关闭,MOS管NM1由关闭变为导通,MOS管PM2由关闭变为导通。
由于MOS管PM1的关闭,电流源或电流镜I1的电流无法产生回路,电流源或电流镜I1不产生电流。
由于MOS管NM1的导通,MOS管NM2和MOS管NM3的栅极被拉到地,MOS管NM2和MOS管NM3彻底关闭。
由于MOS管PM2的导通,MOS管PM2开始对电容C1进行充电。
需设置MOS管PM2的导通阻抗足够低,以确保对电容C1的充电时间足够短。
延迟单元2的输出连接到输出模块3具有迟滞功能的斯密特触发器SMIT1的输入端,以确保缓慢的下降电平不会产生抖动。
输入信号的反相信号和经过斯密特触发器的信号,在输出模块1连接到双输入或非门。
当输入信号由低电平变高电平(上升沿)时,输出信号由延迟单元2决定,得到一个长延迟的高电平(上升沿)输出信号。
当输入信号由高电平变低电平(下降沿)时,输出信号由输入信号的反相信号决定,而延迟单元2的信号被屏蔽掉,得到一个无延迟的低电平(下降沿)信号。以上所述,只是本发明的较佳实施例而已,本发明并不局限于上述实施方式。以相同的手段达到本发明的技术效果,都应属于本发明的保护范围。
Claims (4)
1.一种真单边长延迟电路,其特征在于,包含输入模块、延迟单元和输出模块;
输入模块、延迟单元和输出模块依次电性连接,与此同时输入模块和输出模块直接电性连接;
输入模块由反相器或缓冲器组成,产生与输入信号同相和反相的信号;
延迟单元由充放电电流镜、控制开关和电容组成;
从输入模块出来的同相和反相的信号连接到延迟单元,该信号控制延迟单元的充电和放电;
选择输入信号的同相(或反相)信号控制对电容的充电(或放电),通过充放电电流镜将充电(或放电的)的电流设置到足够小,并输出到一定大小的电容,以实现足够长的输出电平上升(或下降)时间;选择输入信号的反相(或同相)信号控制对电容的放电(或充电),放电(或充电)的开关通路需要电流足够大或电阻足够小,以实现快速的放电(或充电),从而实现足够短的输出电平下降(或上升)时间;
输出模块对延迟单元的输出和来自输入信号的同相信号(或反相信号)进行逻辑处理,以彻底消除输出电平下降(或上升)在延迟单元产生的微小延迟;
输出模块保证,在输入信号为上升(或下降)电平时,由延迟单元产生的长延迟信号作为输出信号;
输出模块保证,在输入信号为下降(或上升)电平时,由输入信号的同相信号作为输出信号。
2.根据权利要求1所述的一种真单边长延迟电路,其特征在于,输入模块的延迟时间小于一纳秒。
3.根据权利要求1所述的一种真单边长延迟电路,其特征在于,输出电平的上升(或下降)时间可以达到微妙、毫秒甚至秒的量级。
4.根据权利要求1所述的一种真单边长延迟电路,其特征在于,为了减小功耗,消除延迟单元缓慢的电平上升(或下降),在输出模块用带迟滞的电路,对延迟单元的输出进行采样。
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