JP2014011677A - 遅延回路 - Google Patents

Abstract

【課題】入力信号がＨレベルからＬレベルになり、入力インバータの出力がＨレベルに切り替わったときの積分回路の時定数を容量の面積増加に依存しないで大きくできる遅延回路を提供する。
【解決手段】入力インバータ１２と、出力ンバータと、抵抗及び容量を有する積分回路と、積分回路が充放電される時定数を制御する充放電制御回路１０とを有し、充放電制御回路１０はＰＭＯＳ１３及びトランジスタサイズ比がこのトランジスタより小さいＰＭＯＳ１５で構成されたカレントミラー回路２２を有する。２つのＰＭＯＳのカレントミラー作用により、右側のＰＭＯＳ１５に流れる電流は、トランジスタのサイズ比にしたがって左側のＰＭＯＳ１３よりも小さくなる。サイズ比が大きいほど遅延も増加し、増加した分だけ容量を小さくして元の遅延量のまま面積を小さくできる。
【選択図】図２

Description

本発明は、入力信号を遅延信号に変える遅延回路に関するものである。

従来、遅延回路としては抵抗と容量を直列に接続し、抵抗の両端にインバータを接続したものが一般的である(図６参照)。入力信号に対して任意の遅延量をもつ遅延信号を得る場合、インバータ回路と、抵抗素子及び容量素子からなる積分回路とを直列接続し、その充放電時間を利用した遅延回路が用いられている。

従来の遅延回路は、図６に示すように入力インバータ１と、出力インバータ４と、入力インバータ１の出力端と出力インバータ４の入力端との間に一端が接続された抵抗２と、抵抗２の他端と接地ＧＮＤ間に挿入された容量３とから構成される。抵抗２と容量３とは積分回路を構成している。そして、入力インバータ１及び出力インバータ４は、それぞれＰＭＯＳトランジスタとＮＭＯＳトランジスタの直列接続からなり、両インバータ１、４を構成するＰＭＯＳトランジスタのソースは共に電源Ｖｄｄに接続され、ＮＭＯＳトランジスタのソースは共に接地に接続されている。

入力端子５にＬレベルの信号が印加されたとき、入力インバータ１の出力はＨレベルになり、入力インバータ１の出力電流により、抵抗２および容量３の値により決められた積分回路の時定数に従って、出力インバータ４の入力部の電圧は上昇する。この電圧が出力インバータ４の反転しきい値を越えた時点でその出力論理状態が反転し、Ｌレベルを出力する。

つまり、入力端子５にＬレベルの信号が印加されたときから、出力インバータ４の出力論理状態が反転してＬレベルを出力するまでの所定時間（遅延時間）をこの遅延回路で生成しており、この時間は主に積分回路の時定数によって決まる。逆に、入力端子５にＨレベルの信号が印加されたとき、入力インバータ１の出力はＬレベルになり、抵抗２および容量３の値により決められた積分回路の時定数に従って、容量３に充電された電荷は入力インバータ１を経由して放電される。これにより出力インバータ４の入力部の電圧は下降する。この電圧が出力インバータ４の反転しきい値を越えた時点で出力インバータ４の出力論理状態が反転し、Ｈレベルを出力する。容量の充電により、インバータに加わる電圧がインバータの反転電圧にいたるまでの時間を長くし、これにより信号の伝達が遅延される。

従来技術が記載された特許文献１には、入力インピーダンスが高く、任意の遅延量を設定でき、パルス幅が変化しない超小型のパルス遅延回路が開示されている。この遅延回路は、２個のインバータ間に積分回路を接続した１段の位相遅れ回路を、位相遅れ回路の出力側インバータと次段の位相遅れ回路の入力側インバータとを兼用するようにして偶数段縦続接続してなる位相遅延縦続回路を少なくとも１つ含むパルス遅延回路である。パルスの通過順に数えて奇数段目の位相遅れ回路によるパルスの立上がり時の遅延量と偶数段目の位相遅れ回路によるパルスの立下がり時の遅延量との和が、パルスの通過順に数えて奇数段目の位相遅れ回路によるパルスの立下がり時の遅延量と偶数番目の位相遅れ回路によるパルスの立上がり時の遅延量との和と略等しくなるように構成されている。

特開平５−２４３９２６号公報

遅延回路の時定数は抵抗値と容量値の積できまる。入力インバータ１の入力に印加されたパルス信号は、この入力インバータ１によってロジックが反転され、抵抗２と容量３で構成される積分回路で積分される。そして、この積分された電圧は出力インバータ４の入力となる。そして、入力された積分された電圧が出力インバータ４のしきい値になったときに、出力インバータ４は反転信号を出力する。従って、遅延量は積分回路の充放電の時定数、すなわち抵抗２と容量３との積で決まる。そのため遅延量を大きく設定するとその分面積が必然的に大きくなり易いという問題があった。
本発明は、このような事情によりなされたものであり、入力信号のロジックレベルが反転し、それによって入力インバータの出力のロジックレベルが反転するときの積分回路の時定数を容量の面積増加に依存しないで大きくすることが可能な遅延回路を提供する。

本発明の遅延回路の一態様は、入力信号からしきい値に応じた反転論理の信号を出力する入力インバータと、入力信号からしきい値に応じた反転論理の信号を出力する出力インバータと、前記出力インバータの入力端と接地間に接続された容量と、前記入力インバータの出力する信号に基づいて前記容量が充放電される時定数を制御する充放電制御回路とを具備し、前記充放電制御回路は、一方の電源と前記入力インバータの出力との間に直列に設けられ、ゲートとドレインが共通接続された第１のＭＯＳトランジスタ、および前記第1のＭＯＳトランジスタのドレインと前記入力インバータの出力端との間に接続された第２の抵抗と、ゲートが前記第１のＭＯＳトランジスタのゲートに共通接続され、ソースが前記一方の電源に接続され、ドレインが容量と出力インバータの入力端に接続され、トランジスタサイズ比が前記第１のＭＯＳトランジスタより小さい第２のＭＯＳトランジスタと、前記第1の抵抗の一端と他方の電源との間に電流路を形成し、ゲートが前記入力インバータの出力端に接続されたＭＯＳトランジスタとを有し、前記第1のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとはカレントミラー回路を構成していることを特徴としている。前記出力インバータは、シュミットインバータであるようにしても良い。

本発明の遅延回路２つのＭＯＳトランジスタのカレントミラー作用により、右側のＭＯＳトランジスタに流れる電流は、トランジスタのサイズ比にしたがって左側のＭＯＳトランジスタよりも小さくなる。回路の時定数は回路に瞬間的に流れる電流値に反比例するので、トランジスタのサイズ比が大きいほど回路の時定数は大きくなり遅延も増加する。増加した分だけ容量を小さくすることによって、元の遅延量のまま面積を小さくすることができる。また、トランジスタのサイズ比にしたがって遅延時間が設定できるので、より制御性が良くなり正確である。

実施例１に係る遅延回路を説明する回路図。 図１の遅延回路に用いられる充放電制御回路を説明する断面図。 図１の遅延回路に用いられるインバータを説明する断面図。 実施例２に係る遅延回路を説明する回路図。 実施例３に係る遅延回路を説明する回路図。 従来の遅延回路を説明する回路図。

以下、実施例を参照して発明の実施の形態を説明する。

実施例１を図1乃至図３を参照して説明する。本実施例の遅延回路は、図１に示すように、入力端子１１に入力された入力信号からしきい値に応じた反転論理の信号を出力する入力インバータ１２と、入力信号からしきい値に応じた反転論理の信号を出力端子２０から出力する出力ンバータ１９と、出力インバータ１９の入力端と接地ＧＮＤ間に接続された容量１８と、前記入力インバータ１２から出力する信号に基づいて容量１８が充放電される時定数を制御する充放電制御回路１０とを具備している。

充放電制御回路１０は、電源Ｖｄｄと前記入力インバータ１２の出力端との間に直列に設けられ、ゲートとドレインが共通接続された第１のＰＭＯＳトランジスタ１３、および前記第1のＰＭＯＳトランジスタ１３のドレインと前記入力インバータの出力端との間に接続された抵抗１４と、ゲートが前記第１のＰＭＯＳトランジスタ１３のゲートに共通接続され、ソースが前記電源Ｖｄｄに接続され、ドレインが容量１８の一端に接続され、トランジスタサイズ比が前記第１のＰＭＯＳトランジスタより小さい第２のＰＭＯＳトランジスタと、容量１８一端と接地ＧＮＤとの間に電流路を形成し、ゲートが前記入力インバータ１２の出力端に接続されたＮＭＯＳトランジスタ１６とを有している。この第1のＰＭＯＳトランジスタ１３と第２のＰＭＯＳトランジスタ１５とはカレントミラー回路を構成している（図２参照）。

この実施例で用いられるインバータ１２，１９は、例えば、ＣＭＯＳ回路を用いている。このインバータは、ＰＭＯＳトランジスタ２３およびＮＭＯＳトランジスタ２４から構成されている。ＰＭＯＳトランジスタ２３のソースは、電源Ｖｄｄに接続され、ＮＭＯＳトランジスタ２４のソースは、接地ＧＮＤされている。ＰＭＯＳトランジスタ２３およびＮＭＯＳトランジスタ２４のドレインは互いに接続され、出力端に繋がっている。ＰＭＯＳトランジスタ２３およびＮＭＯＳトランジスタ２４のゲートは互いに接続され、入力端に接続されている（図３）。

次に、実施例の遅延回路についてその動作を説明する。
入力端子１１にＨレベルの信号が印加されると、入力インバータ１２の出力信号はＬレベルになり、この信号により充放電制御回路１０を駆動する。まず、入力インバータ１２のＬレベル出力信号がゲートに与えられるＮＭＯＳトランジスタ１６は、オフし、同出力信号が抵抗１４を介してゲートに与えられて第１のＰＭＯＳトランジスタ１３および第２のＰＭＯＳトランジスタ１５はオンする。

このとき第２のＰＭＯＳトランジスタ１５を流れる電流は、第１のＰＭＯＳトランジスタ１３と第２のＰＭＯＳトランジスタ１５のサイズ比に応じて設定される。本実施例においては、第２のＰＭＯＳトランジスタ１５のサイズを小さくしているために通常よりも小さい電流になり、この電流によって容量１８は充電される。容量１８の充電時の時定数は、第２のＰＭＯＳトランジスタ１５を流れる電流により決定される。そして、容量１８への充電の過程で、充電電圧が出力インバータ１９のしきい値を越えた時点で出力インバータ１９の出力論理状態が反転し、Ｌレベル信号を出力する。

逆に入力端子１１にＬレベルの信号が印加されたとき、入力インバータ１２の出力信号はＨレベルになり、容量１８に充電された電荷はＮＭＯＳトランジスタ１６を経由して放電される。これにより出力インバータ１９の入力端の電圧は下降するその後、出力インバータ１９の出力論理状態が反転し、Ｈレベルの信号を出力する。

この実施例の遅延回路では、出力インバータ１９の出力がＨレベルからＬレベルに切り替わるタイミングを用いて内部回路の動作を制御することを目的としているため、入力インバータ１２の入力信号がＬレベルからＨレベルに切り替わり、それに応じて出力インバータ１９の出力信号がＨレベルからＬレベルに切り替わるまでの時間に遅延を持たせようとするものである。従って、入力インバータ１２の入力信号がＨレベルからＬレベルに切り替わり、それに応じて出力インバータ１９の出力信号がＬレベルからＨレベルに切り替わるまでの時間には意味を持たせていない。

仮に、遅延時間を従来例と同一にした場合には、トランジスタのＷ／Ｌを小さくし、それに伴って容量の素子面積を小さくすることができる。

上記実施例とは論理出力が逆の構成、すなわち、従来技術の回路と同様に、入力端がＬレベルからＨレベルに切り替わり、それに応じて出力端がＬレベルからＨレベルに切り替わるまでの時間に遅延を持たせようとする場合には、上記実施例の回路構成に加え、その出力インバータの後段に一般的なインバータを追加すればよい。

また、実施例１では、入力インバータ１２の入力信号がＬレベルからＨレベルに切り替わり、それに応じて出力インバータ１９の出力信号がＨレベルからＬレベルに切り替わるまでの時間に遅延を持たせようとするものであったが、これとは逆に、入力端がＨレベルからＬレベルに切り替わり、それに応じて出力端がＬレベルからＨレベルに切り替わるまでの時間に遅延を持たせようとする場合には、充放電制御回路の論理を逆にすればよく、その場合の回路構成を、実施例２を参照して説明する。

実施例２について図４を参照して説明する。本実施例の遅延回路は、実施例１同様、入力インバータ３２、出力ンバータ３９、容量３８、容量３８が充放電される時定数を制御する充放電制御回路４０を具備している。

そして、充放電制御回路４０は、接地電源ＧＮＤと入力インバータ３２の出力端との間に直列に設けられ、ゲートとドレインが共通接続された第１のＮＭＯＳトランジスタ３３、および第１のＮＭＯＳトランジスタ３３のドレインと入力インバータ３２の出力端との間に接続された抵抗３４と、ゲートが第１のＮＭＯＳトランジスタ３３のゲートに共通接続され、ソースが接地電源ＧＮＤに接続され、ドレインが容量３８の一端に接続され、トランジスタサイズ比が第１のＮＭＯＳトランジスタ３３より小さい第２のＮＭＯＳトランジスタ３６と、容量３８の一端と電源との間に電流路を形成し、ゲートが入力インバータ３２の出力端に接続されたＰＭＯＳトランジスタ３５とを有している。

この第１のＮＭＯＳトランジスタ３３と第２のＮＭＯＳトランジスタ３６とはカレントミラー回路を構成している。

遅延は、「出力信号がＨレベルからＬレベルに切り替わるまでの時間」と「出力信号がＬレベルからＨレベルに切り替わるまでの時間」の両方ともに持たせることも可能である。その場合の回路構成を、実施例３を参照して説明する。

実施例３について図５を参照して説明する。本実施例の遅延回路は、他の実施例同様、入力インバータ４１、出力ンバータ４９、容量４８、容量４８が充放電される時定数を制御する充放電制御回路５０を具備している。

そして、充放電制御回路５０は、容量４８の放電時間を遅延させる構成として、接地電源ＧＮＤと入力インバータ４１の出力端との間に直列に設けられ、ゲートとドレインが共通接続されたＮＭＯＳトランジスタ４５、および第１のＮＭＯＳトランジスタ４５のドレインと入力インバータ４１の出力端との間に接続された抵抗４４と、ゲートがＮＭＯＳトランジスタ４５のゲートに共通接続され、ソースが接地電源ＧＮＤに接続され、ドレインが容量４８の一端に接続され、トランジスタサイズ比が第１のＮＭＯＳトランジスタ４５より小さいＮＭＯＳトランジスタ４７を有している。このＮＭＯＳトランジスタ４５とＮＭＯＳトランジスタ４７とはカレントミラー回路を構成している。

また、容量４８の充電時間を遅延させる構成として、電源Ｖｄｄと入力インバータ４１の出力端との間に直列に設けられ、ゲートとドレインが共通接続されたＰＭＯＳトランジスタ４２、およびＰＭＯＳトランジスタ４２のドレインと入力インバータ４１の出力端との間に接続された抵抗４３と、ゲートがＰＭＯＳトランジスタ４２のゲートに共通接続され、ソースが前記電源Ｖｄｄに接続され、ドレインが容量４８の一端に接続され、トランジスタサイズ比が前記ＰＭＯＳトランジスタ４２より小さいＰＭＯＳトランジスタ４６と、容量４８一端と接地ＧＮＤとの間に電流路を形成し、ゲートが入力インバータ４１の出力端に接続されたＮＭＯＳトランジスタ４６とを有している。このＰＭＯＳトランジスタ４２とＰＭＯＳトランジスタ４６とはカレントミラー回路を構成している。

なお、第１乃至第３の実施例の遅延回路とも、出力インバータにシュミットインバータを用いることにより、ノイズの影響を無くすことができる。この場合、中心電圧からのズレに対応する充電時間分だけ遅延が加わるので、遅延回路の設定としての遅延時間はこのズレ分を考慮して決められる。

また、第１乃至第３の実施例において、充放電制御される容量は出力インバータの入力端と接地（ＧＮＤ）端との間のみに設けている例を示したが、加えて、出力インバータの入力端と電源（Ｖｄｄ）端にも設けてもよい。その場合、ノイズの影響による誤動作を防止できる効果がある。
以上、容量への電流値が小さいほど遅延が大きく取れるので、その分容量値を小さくすることができて面積を小さくすることができる。また、カレントミラー回路に使用したトランジスタのサイズ比によって遅延を調整することができる。

１０、４０、５０・・・充放電制御回路
１１・・・入力端子
１２、３２、４１・・・入力インバータ
１３、１５、２３・・・ＰＭＯＳトランジスタ
１４、１７・・・抵抗
１６、２４・・・ＮＭＯＳトランジスタ
１８、３８、４８・・・容量
１９、３９、４９・・・出力インバータ
２０・・・出力端子
２２・・・カレントミラー回路

Claims (2)

1. 入力信号からしきい値に応じた反転論理の信号を出力する入力インバータと、入力信号からしきい値に応じた反転論理の信号を出力する出力インバータと、前記出力インバータの入力端と接地間に接続された容量と、前記入力インバータの出力する信号に基づいて前記容量が充放電される時定数を制御する充放電制御回路とを具備し、前記充放電制御回路は、一方の電源と前記入力インバータの出力との間に直列に設けられ、ゲートとドレインが共通接続された第１のＭＯＳトランジスタ、および前記第1のＭＯＳトランジスタのドレインと前記入力インバータの出力端との間に接続された第２の抵抗と、ゲートが前記第１のＭＯＳトランジスタのゲートに共通接続され、ソースが前記一方の電源に接続され、ドレインが前記積分回路の入力端に接続され、トランジスタサイズ比が前記第１のＭＯＳトランジスタより小さい第２のＭＯＳトランジスタと、前記第1の抵抗の一端と他方の電源との間に電流路を形成し、ゲートが前記入力インバータの出力端に接続されたＭＯＳトランジスタとを有し、前記第1のＭＯＳトランジスタと前記第２のＭＯＳトランジスタとはカレントミラー回路を構成していることを特徴とする遅延回路。
2. 前記出力インバータは、シュミットインバータであることを特徴とする請求項1に記載の遅延回路。
   
   
   
   
   
   

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