JP2003179471A - 遅延回路 - Google Patents
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 低電圧低電力デバイスで用いられるＣＭＯＳ
集積回路用の、供給電圧及び動作温度の妥当な変動によ
って比較的影響されることがなく、用途の広い小型遅延
回路を提供する。 【解決手段】 ＣＭＯＳ集積回路用の低電圧低電力の汎
用、小型遅延回路であって、遅延回路５０のバイアス回
路及び比較器は、比較的少ない単純なトランジスタ・ス
テージで実現することにより、回路を小型にすると共
に、非常に低い供給電圧（例えば、１．５ボルト）での
動作を可能にする。この遅延回路５０の遅延時間は、抵
抗性及び容量性の受動コンポーネントにのみ依存するよ
うにするので、供給電圧や温度の変動に影響されない。
この構成は、いくつかのタイミング要素が互いに追従す
ることが必要な回路では、それら全てを同じ構成の抵抗
器とコンデンサで形成することができるので特に有利で
ある。
集積回路用の、供給電圧及び動作温度の妥当な変動によ
って比較的影響されることがなく、用途の広い小型遅延
回路を提供する。 【解決手段】 ＣＭＯＳ集積回路用の低電圧低電力の汎
用、小型遅延回路であって、遅延回路５０のバイアス回
路及び比較器は、比較的少ない単純なトランジスタ・ス
テージで実現することにより、回路を小型にすると共
に、非常に低い供給電圧（例えば、１．５ボルト）での
動作を可能にする。この遅延回路５０の遅延時間は、抵
抗性及び容量性の受動コンポーネントにのみ依存するよ
うにするので、供給電圧や温度の変動に影響されない。
この構成は、いくつかのタイミング要素が互いに追従す
ることが必要な回路では、それら全てを同じ構成の抵抗
器とコンデンサで形成することができるので特に有利で
ある。
Description
【０００１】
【発明の属する技術分野】本発明は、チップオン・クロ
ック又は発振器及びタイミング遅延回路で使用するのに
適したＣＭＯＳ型の遅延回路に関し、詳しくは、低電圧
低電力デバイスで使用される低電圧低電力小型でＣＭＯ
Ｓ型の遅延回路に関する。
ック又は発振器及びタイミング遅延回路で使用するのに
適したＣＭＯＳ型の遅延回路に関し、詳しくは、低電圧
低電力デバイスで使用される低電圧低電力小型でＣＭＯ
Ｓ型の遅延回路に関する。
【０００２】
【従来の技術】遅延回路はオンチップ・クロック又は発
振器及びタイミング遅延回路でよく用いられる。従来の
ＣＭＯＳ遅延回路は、ランプ信号、比較器、及び電圧基
準を用いて供給電圧及び動作温度によって遅延が変化し
ないようにしている。しかし、これらの回路は、複雑で
あり、相当な大きさのチップ面積を必要とし、低い供給
電圧用に設計することが難しい。
振器及びタイミング遅延回路でよく用いられる。従来の
ＣＭＯＳ遅延回路は、ランプ信号、比較器、及び電圧基
準を用いて供給電圧及び動作温度によって遅延が変化し
ないようにしている。しかし、これらの回路は、複雑で
あり、相当な大きさのチップ面積を必要とし、低い供給
電圧用に設計することが難しい。
【０００３】低電圧低電力の遅延回路を組み込んだ回路
が有益であるデバイスの例は多数ある。そのようなデバ
イスの一例は、特許文献１で開示された精密な幾何的測
定に用いることができる手持ち型電子ノギスなどの変位
測定器である。上記特許は共通に譲渡されるものであ
り、参照によって全体が本明細書に取り入れられる。そ
のようなデバイスの他の例が、特許文献２で開示されて
いる。この特許も共通に譲渡されるものであり、参照に
よって全体が本明細書に取り入れられる。この特許文献
２の特許は、線形又は回転エンコーダ、電子ノギス、な
どの高精度用途のための誘導型絶対位置トランスジュー
サを開示している。このような装置は、使用する電力が
少ないほど必要な電池（又は他の電源）の数も少なく、
電池（又は他の電源）を交換したり充電したりする必要
が生ずるまでに長時間稼働できるということは明らかで
ある。
が有益であるデバイスの例は多数ある。そのようなデバ
イスの一例は、特許文献１で開示された精密な幾何的測
定に用いることができる手持ち型電子ノギスなどの変位
測定器である。上記特許は共通に譲渡されるものであ
り、参照によって全体が本明細書に取り入れられる。そ
のようなデバイスの他の例が、特許文献２で開示されて
いる。この特許も共通に譲渡されるものであり、参照に
よって全体が本明細書に取り入れられる。この特許文献
２の特許は、線形又は回転エンコーダ、電子ノギス、な
どの高精度用途のための誘導型絶対位置トランスジュー
サを開示している。このような装置は、使用する電力が
少ないほど必要な電池（又は他の電源）の数も少なく、
電池（又は他の電源）を交換したり充電したりする必要
が生ずるまでに長時間稼働できるということは明らかで
ある。
【０００４】
【特許文献１】米国特許第５９０１４５８号明細書
【特許文献２】米国特許第５８８６５１９号明細書
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うなデバイスの必要電力を小さくすることは厄介な課題
である。このようなデバイスは、高精度の測定が要求さ
れ、そのために開発されてきた信号処理技術には、所望
の精度を達成すると同時に低い電圧及び電力レベルでも
動作し、供給電圧及び動作温度の妥当な変動に対しては
比較的影響されないことが要求される。
うなデバイスの必要電力を小さくすることは厄介な課題
である。このようなデバイスは、高精度の測定が要求さ
れ、そのために開発されてきた信号処理技術には、所望
の精度を達成すると同時に低い電圧及び電力レベルでも
動作し、供給電圧及び動作温度の妥当な変動に対しては
比較的影響されないことが要求される。
【０００６】本発明の目的は、低電圧低電力デバイスで
用いられるＣＭＯＳ集積回路用の、供給電圧及び動作温
度の妥当な変動によって比較的影響されない汎用の小型
遅延回路を提供することにある。
用いられるＣＭＯＳ集積回路用の、供給電圧及び動作温
度の妥当な変動によって比較的影響されない汎用の小型
遅延回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、ＣＭＯＳ集積
回路用の低電圧低電力の汎用、小型かつ安定な遅延回路
を提供する。本発明の一つの態様によると、共通信号を
用いて、比較器のトリップ点電圧、及び比較器へのクロ
ックランプ信号入力の電圧変化速度の両方を、正常動作
中に遅延回路に供給される電圧の変動が遅延回路のクロ
ック周期に実質的に影響を及ぼさないように制御する。
回路用の低電圧低電力の汎用、小型かつ安定な遅延回路
を提供する。本発明の一つの態様によると、共通信号を
用いて、比較器のトリップ点電圧、及び比較器へのクロ
ックランプ信号入力の電圧変化速度の両方を、正常動作
中に遅延回路に供給される電圧の変動が遅延回路のクロ
ック周期に実質的に影響を及ぼさないように制御する。
【０００８】本発明の別の態様によると、遅延回路のバ
イアス回路及びバイアスされるトランジスタ比較器は比
較的少数の単純なトランジスタ・ステージで実施され
る。この方式は、回路を小型化すると共に、非常に低い
供給電圧での動作を可能にする。
イアス回路及びバイアスされるトランジスタ比較器は比
較的少数の単純なトランジスタ・ステージで実施され
る。この方式は、回路を小型化すると共に、非常に低い
供給電圧での動作を可能にする。
【０００９】本発明の別の態様によると、この遅延回路
は１．７５ボルト未満の電圧を供給する電源（例えば、
単相の１．５ボルトの時計用電池、又は公称１．５ボル
ト、最小１．３５ボルトという低い電圧を供給する太陽
電池）で動作するデバイスで使用でき、その電流消費量
は必要な全電流消費量が数マイクロアンペア以下という
デバイスでも使用できる程度である。
は１．７５ボルト未満の電圧を供給する電源（例えば、
単相の１．５ボルトの時計用電池、又は公称１．５ボル
ト、最小１．３５ボルトという低い電圧を供給する太陽
電池）で動作するデバイスで使用でき、その電流消費量
は必要な全電流消費量が数マイクロアンペア以下という
デバイスでも使用できる程度である。
【００１０】本発明の別の態様によると、この遅延回路
は１．５ボルトよりも高い電圧のシステムで、例えば
３．５ボルト未満の電圧を供給する電源（例えば、二つ
の１．５ボルト時計用電池を直列にしたもの、又は二つ
の太陽電池を直列にしたもの）で動作するシステムで使
用できる。本発明はまた、３．５ボルトよりも高い電圧
で動作する応用例でも有利である。
は１．５ボルトよりも高い電圧のシステムで、例えば
３．５ボルト未満の電圧を供給する電源（例えば、二つ
の１．５ボルト時計用電池を直列にしたもの、又は二つ
の太陽電池を直列にしたもの）で動作するシステムで使
用できる。本発明はまた、３．５ボルトよりも高い電圧
で動作する応用例でも有利である。
【００１１】本発明の別の態様によると、いくつかのコ
ンポーネントは工程パラメータに対するシステム全体の
感度を下げるように選択される。具体的に言うと、クロ
ック信号／振動子発生器などの回路において同じタイプ
の抵抗器及びコンデンサを用い、測定されたバイアス電
流でコンデンサを充電することによって、システムのい
くつかのファクタ（例えば、スケール・ファクタ）を、
工程パラメータ、動作温度、回路の経年変化などによる
以後の環境的作用によっても影響されないようにする。
ンポーネントは工程パラメータに対するシステム全体の
感度を下げるように選択される。具体的に言うと、クロ
ック信号／振動子発生器などの回路において同じタイプ
の抵抗器及びコンデンサを用い、測定されたバイアス電
流でコンデンサを充電することによって、システムのい
くつかのファクタ（例えば、スケール・ファクタ）を、
工程パラメータ、動作温度、回路の経年変化などによる
以後の環境的作用によっても影響されないようにする。
【００１２】本発明の別の態様によると、遅延回路の遅
延時間はいくつかの受動コンポーネント、例えば抵抗器
やコンデンサにのみ依存するようにされる。こうして、
遅延時間は供給電圧や基準電圧のレベルの変動によって
影響されないようになる。これによって、回路を単純な
トランジスタ・ステージによって実現しても、動作温度
の変化や電圧レベルの変化で従来生じた遅延時間の過大
な変動が生じないようにできる。回路においていくつか
のタイミング要素を互いに追従させる場合、それらの異
なるタイミング要素を同じような抵抗器とコンデンサと
で構成できるのでこれは特に有利である。
延時間はいくつかの受動コンポーネント、例えば抵抗器
やコンデンサにのみ依存するようにされる。こうして、
遅延時間は供給電圧や基準電圧のレベルの変動によって
影響されないようになる。これによって、回路を単純な
トランジスタ・ステージによって実現しても、動作温度
の変化や電圧レベルの変化で従来生じた遅延時間の過大
な変動が生じないようにできる。回路においていくつか
のタイミング要素を互いに追従させる場合、それらの異
なるタイミング要素を同じような抵抗器とコンデンサと
で構成できるのでこれは特に有利である。
【００１３】本発明の別の態様によると、本発明のラン
プ信号発生器は比較的単純な回路で実現でき、したがっ
て、サイズを小さくし低い電圧で動作するようにでき
る。ランプ信号は本来遷移するのに時間がかかるので、
システムの動作速度の制限はランプ信号自体の性質によ
る。しかし、いろいろなデバイス（例えば、ある種の携
帯又は手持ち測定計器）の信号処理において高速動作は
決定的な因子ではないので、使用電力が少なく、小型
で、低い電圧で動作できる遅いシステムにとってこの実
施の形態を実施することは有効なトレードオフとなる。
プ信号発生器は比較的単純な回路で実現でき、したがっ
て、サイズを小さくし低い電圧で動作するようにでき
る。ランプ信号は本来遷移するのに時間がかかるので、
システムの動作速度の制限はランプ信号自体の性質によ
る。しかし、いろいろなデバイス（例えば、ある種の携
帯又は手持ち測定計器）の信号処理において高速動作は
決定的な因子ではないので、使用電力が少なく、小型
で、低い電圧で動作できる遅いシステムにとってこの実
施の形態を実施することは有効なトレードオフとなる。
【００１４】
【発明の実施の形態】本発明の上記の態様及びそれらが
有する多くの利点がさらに良く理解されると共にその良
さがしっかりと評価されるように、以下、低い供給電圧
で動作する小型の効率的な遅延回路を図面を添付された
図面を参照しながら詳述する。
有する多くの利点がさらに良く理解されると共にその良
さがしっかりと評価されるように、以下、低い供給電圧
で動作する小型の効率的な遅延回路を図面を添付された
図面を参照しながら詳述する。
【００１５】従来の遅延回路は、ランプ信号と、通常の
比較器と、通常の電圧基準とを用いて、遅延が供給電圧
及び動作温度によって変動しないようにしている。しか
し、これらの回路は複雑であり、相当な大きさのチップ
面積を必要とし、非常に低い供給電圧用に設計すること
が難しい。本発明は、自己補償と単純なトランジスタ・
ステージを用いて同じ機能をもっと効率的な仕方で達成
する。本発明の利点をいくつかあげると、トランジスタ
・ステージが遅延回路に用いられる従来の回路に比べ
て、寄生的な遅延が少なく、小型であり、必要な電流が
少ないということである。
比較器と、通常の電圧基準とを用いて、遅延が供給電圧
及び動作温度によって変動しないようにしている。しか
し、これらの回路は複雑であり、相当な大きさのチップ
面積を必要とし、非常に低い供給電圧用に設計すること
が難しい。本発明は、自己補償と単純なトランジスタ・
ステージを用いて同じ機能をもっと効率的な仕方で達成
する。本発明の利点をいくつかあげると、トランジスタ
・ステージが遅延回路に用いられる従来の回路に比べ
て、寄生的な遅延が少なく、小型であり、必要な電流が
少ないということである。
【００１６】図１は、本発明の動作原理を説明する基本
遅延回路５０のブロック図である。図示されているよう
に、カレントミラー５２は第一のブランチで抵抗器Ｒ１
を介して電源供給電圧ＶＤＤに結合されている。さら
に、カレントミラー５２の第一のブランチで電流ｉ1が
定められる。抵抗器Ｒ１とカレントミラー５２の第一の
ブランチとの間の節点が信号ＶＢＩＡＳを決定する。カ
レントミラー５２の第二のブランチは比較器５４の正側
入力に結合されている。比較器５４のいろいろな実施例
は以下で詳述される。信号ＲＡＭＰは比較器５４の正側
入力の信号で示される。比較器５４の正側入力もまた、
スイッチＳ１を介して電源供給電圧ＶＤＤに結合されて
いる。スイッチＳ１は信号ＲＥＳＥＴによって制御され
る。比較器５４の正側入力はまた、コンデンサＣ１を介
して接地される。スイッチＳ１、コンデンサＣ１、及び
カレントミラー５２の第二のブランチが全体でランプ回
路を形成する。以下で詳しく述べるように、比較器５４
の負側入力は比較器５４のトリップ点又はスイッチ点を
決定する信号ＢＩＡＳＳＩＧを受信する。
遅延回路５０のブロック図である。図示されているよう
に、カレントミラー５２は第一のブランチで抵抗器Ｒ１
を介して電源供給電圧ＶＤＤに結合されている。さら
に、カレントミラー５２の第一のブランチで電流ｉ1が
定められる。抵抗器Ｒ１とカレントミラー５２の第一の
ブランチとの間の節点が信号ＶＢＩＡＳを決定する。カ
レントミラー５２の第二のブランチは比較器５４の正側
入力に結合されている。比較器５４のいろいろな実施例
は以下で詳述される。信号ＲＡＭＰは比較器５４の正側
入力の信号で示される。比較器５４の正側入力もまた、
スイッチＳ１を介して電源供給電圧ＶＤＤに結合されて
いる。スイッチＳ１は信号ＲＥＳＥＴによって制御され
る。比較器５４の正側入力はまた、コンデンサＣ１を介
して接地される。スイッチＳ１、コンデンサＣ１、及び
カレントミラー５２の第二のブランチが全体でランプ回
路を形成する。以下で詳しく述べるように、比較器５４
の負側入力は比較器５４のトリップ点又はスイッチ点を
決定する信号ＢＩＡＳＳＩＧを受信する。
【００１７】ランプ信号はコンデンサＣ１を電流ｉ2で
放電することによって発生される。基準電流ｉ1はバイ
アス抵抗器Ｒ１によって設定される。カレントミラー入
力電圧は電圧ＶＢＩＡＳに保たれる。カレントミラー
は、ｉ1と同一（又はその倍数）である動作電流ｉ2を出
力する。電流ｉ1は次式で与えられる。
放電することによって発生される。基準電流ｉ1はバイ
アス抵抗器Ｒ１によって設定される。カレントミラー入
力電圧は電圧ＶＢＩＡＳに保たれる。カレントミラー
は、ｉ1と同一（又はその倍数）である動作電流ｉ2を出
力する。電流ｉ1は次式で与えられる。
【００１８】
【数１】
【００１９】ｋは、カレントミラーのトランジスタの物
理的な寸法によって定められるカレントミラー比であ
り、普通は整数である。電流消費量を最小にするように
基準電流を必要な動作電流の分数に設定することができ
る。
理的な寸法によって定められるカレントミラー比であ
り、普通は整数である。電流消費量を最小にするように
基準電流を必要な動作電流の分数に設定することができ
る。
【００２０】スイッチＳ１が開くと、コンデンサＣ１は
式３の速さｄｖ／ｄｔで放電する。
式３の速さｄｖ／ｄｔで放電する。
【００２１】
【数２】
【００２２】比較器５４は、コンデンサ信号ＲＡＭＰが
あるスイッチング電圧ＶＳＷＩＴＣＨに達するとトリッ
プ又はスイッチする。このスイッチング電圧ＶＳＷＩＴ
ＣＨは、比較器５４の動作を制御するバイアス信号ＢＩ
ＡＳＳＩＧによって決定される。比較器５４として従来
の比較器を用いた場合、スイッチング電圧ＶＳＷＩＴＣ
Ｈは信号ＢＩＡＳＳＩＧとして比較器に供給される基準
電圧に等しい。後述する他の実施例では、信号ＢＩＡＳ
ＳＩＧはスイッチング電圧ＶＳＷＩＴＣＨと同じではな
く、スイッチング電圧ＶＳＷＩＴＣＨは、信号ＢＩＡＳ
ＳＩＧに依存、又は信号ＢＩＡＳＳＩＧと相互依存して
いる。遅延時間は、リセット信号の降下端から比較器出
力（ＯＵＴ）の降下端までに経過した時間と定義、すな
わち、式４のように定義される。
あるスイッチング電圧ＶＳＷＩＴＣＨに達するとトリッ
プ又はスイッチする。このスイッチング電圧ＶＳＷＩＴ
ＣＨは、比較器５４の動作を制御するバイアス信号ＢＩ
ＡＳＳＩＧによって決定される。比較器５４として従来
の比較器を用いた場合、スイッチング電圧ＶＳＷＩＴＣ
Ｈは信号ＢＩＡＳＳＩＧとして比較器に供給される基準
電圧に等しい。後述する他の実施例では、信号ＢＩＡＳ
ＳＩＧはスイッチング電圧ＶＳＷＩＴＣＨと同じではな
く、スイッチング電圧ＶＳＷＩＴＣＨは、信号ＢＩＡＳ
ＳＩＧに依存、又は信号ＢＩＡＳＳＩＧと相互依存して
いる。遅延時間は、リセット信号の降下端から比較器出
力（ＯＵＴ）の降下端までに経過した時間と定義、すな
わち、式４のように定義される。
【００２３】
【数３】
【００２４】遅延時間ｔdは回路パラメータの関数とし
て次のように表される。
て次のように表される。
【００２５】
【数４】
【００２６】本発明のある態様によると、回路設計によ
って電圧ＶＳＷＩＴＣＨ，ＶＢＩＡＳが同じ値に近づく
度合いに応じて、遅延回路によって決定された遅延時間
区間は供給電圧の変動に対して安定化されるということ
が理解される。さらに、電圧ＶＳＷＩＴＣＨ，ＶＢＩＡ
Ｓを等しくすることによって、遅延時間は次のように、
抵抗器とコンデンサの値、及びカレントミラー比にのみ
依存するようになる。
って電圧ＶＳＷＩＴＣＨ，ＶＢＩＡＳが同じ値に近づく
度合いに応じて、遅延回路によって決定された遅延時間
区間は供給電圧の変動に対して安定化されるということ
が理解される。さらに、電圧ＶＳＷＩＴＣＨ，ＶＢＩＡ
Ｓを等しくすることによって、遅延時間は次のように、
抵抗器とコンデンサの値、及びカレントミラー比にのみ
依存するようになる。
【００２７】
【数５】
【００２８】このようにすることにより、遅延時間は受
動コンポーネントＲ１，Ｃ１及びカレントミラー比ｋだ
けに依存するようにされる。したがって、遅延時間を、
供給電圧及び基準電圧のレベルの変動に影響されないよ
うにすることができる。さらに、カレントミラー比ｋの
ファクターであるトランジスタが共通の工程で製造され
る場合、それらの動作特性は互いに追従する傾向がある
と共に、遅延回路によって決定された遅延時間区間は、
遅延回路の動作温度の変動に対してさらに安定化される
傾向がある。これにより、遅延回路を簡単なトランジス
タ・ステージで実現しても、供給電圧及び温度の変化に
よるトランジスタ・ステージにおける過大な変動を持ち
込まないようにすることができる。さらに、いろいろな
実施例では受動コンポーネントＲ１，Ｃ１も共通の工程
で製造される。これは、いくつかの遅延回路とそれらの
関連タイミング要素が互いに追従することが必要な回路
において、それらを全て同じ構成の抵抗器とコンデンサ
で生成できるので特に有利になる。
動コンポーネントＲ１，Ｃ１及びカレントミラー比ｋだ
けに依存するようにされる。したがって、遅延時間を、
供給電圧及び基準電圧のレベルの変動に影響されないよ
うにすることができる。さらに、カレントミラー比ｋの
ファクターであるトランジスタが共通の工程で製造され
る場合、それらの動作特性は互いに追従する傾向がある
と共に、遅延回路によって決定された遅延時間区間は、
遅延回路の動作温度の変動に対してさらに安定化される
傾向がある。これにより、遅延回路を簡単なトランジス
タ・ステージで実現しても、供給電圧及び温度の変化に
よるトランジスタ・ステージにおける過大な変動を持ち
込まないようにすることができる。さらに、いろいろな
実施例では受動コンポーネントＲ１，Ｃ１も共通の工程
で製造される。これは、いくつかの遅延回路とそれらの
関連タイミング要素が互いに追従することが必要な回路
において、それらを全て同じ構成の抵抗器とコンデンサ
で生成できるので特に有利になる。
【００２９】本発明の鍵となる態様は、バイアス回路と
比較器の両方を少数の簡単なトランジスタ・ステージに
よってどのように実現できるかという点にある。このア
プローチにより回路を小型にし、かつ非常に低い供給電
圧（例えば、１．５ボルト）での動作を可能にすること
ができる。
比較器の両方を少数の簡単なトランジスタ・ステージに
よってどのように実現できるかという点にある。このア
プローチにより回路を小型にし、かつ非常に低い供給電
圧（例えば、１．５ボルト）での動作を可能にすること
ができる。
【００３０】図２は、図１の遅延回路５０の動作を説明
するタイミング図である。図に示されているように、時
刻Ｔ０で信号ＲＡＭＰは高く、信号ＲＥＳＥＴも高い。
時刻Ｔ１で、信号ＲＥＳＥＴは低く遷移し、それによっ
てランプ信号ＲＡＭＰは電源供給電圧ＶＤＤから直線的
な傾斜で下方へ遷移し始める。時刻Ｔ２で、ランプ信号
ＲＡＭＰが信号レベルＶＳＷＩＴＣＨに達し、それによ
って比較器５４の出力ＯＵＴは高から低へ遷移する。遅
延時間ｔdは、時刻Ｔ２，Ｔ１の差である。時刻Ｔ３
で、信号ＲＥＳＥＴは高へ遷移し、スイッチＳ１を閉
じ、ランプ信号ＲＡＭＰを電源供給電圧ＶＤＤに結びつ
ける。したがって、ランプ信号ＲＡＭＰは、上方の電源
供給電圧ＶＤＤまで上方に遷移し、時刻Ｔ４では電源供
給電圧ＶＤＤにある。
するタイミング図である。図に示されているように、時
刻Ｔ０で信号ＲＡＭＰは高く、信号ＲＥＳＥＴも高い。
時刻Ｔ１で、信号ＲＥＳＥＴは低く遷移し、それによっ
てランプ信号ＲＡＭＰは電源供給電圧ＶＤＤから直線的
な傾斜で下方へ遷移し始める。時刻Ｔ２で、ランプ信号
ＲＡＭＰが信号レベルＶＳＷＩＴＣＨに達し、それによ
って比較器５４の出力ＯＵＴは高から低へ遷移する。遅
延時間ｔdは、時刻Ｔ２，Ｔ１の差である。時刻Ｔ３
で、信号ＲＥＳＥＴは高へ遷移し、スイッチＳ１を閉
じ、ランプ信号ＲＡＭＰを電源供給電圧ＶＤＤに結びつ
ける。したがって、ランプ信号ＲＡＭＰは、上方の電源
供給電圧ＶＤＤまで上方に遷移し、時刻Ｔ４では電源供
給電圧ＶＤＤにある。
【００３１】図３は、図１の遅延回路のある実施の形態
の概略図である。図３に示されているように、遅延回路
１００はバイアス回路１１０と遅延ブロック１２０とを
含む。遅延ブロック１２０は、本発明の一つの態様によ
るランプ信号発生器２１０及び第１ステージ２２０と第
２ステージ２３０とを有するバイアスされるトランジス
タ比較器を含む。
の概略図である。図３に示されているように、遅延回路
１００はバイアス回路１１０と遅延ブロック１２０とを
含む。遅延ブロック１２０は、本発明の一つの態様によ
るランプ信号発生器２１０及び第１ステージ２２０と第
２ステージ２３０とを有するバイアスされるトランジス
タ比較器を含む。
【００３２】バイアス回路１１０はカレントミラー構成
で結合された二つのＮＭＯＳトランジスタＭ１Ａ，Ｍ２
Ａを含む。このカレントミラーの第一のブランチは、電
源供給電圧ＶＤＤから抵抗器Ｒ１Ａを通して流れ込む電
流ｉ1Aを受ける。カレントミラーの第二のブランチは、
ＰＭＯＳトランジスタＭ５Ａを介して電源供給電圧ＶＤ
Ｄに結合される。抵抗器Ｒ１Ａとカレントミラーの第一
のブランチとの間にある節点は信号ＮＢＩＡＳを決定す
る。トランジスタＭ５Ａ，Ｍ２Ａ間にある節点は信号Ｐ
ＢＩＡＳを決定する。
で結合された二つのＮＭＯＳトランジスタＭ１Ａ，Ｍ２
Ａを含む。このカレントミラーの第一のブランチは、電
源供給電圧ＶＤＤから抵抗器Ｒ１Ａを通して流れ込む電
流ｉ1Aを受ける。カレントミラーの第二のブランチは、
ＰＭＯＳトランジスタＭ５Ａを介して電源供給電圧ＶＤ
Ｄに結合される。抵抗器Ｒ１Ａとカレントミラーの第一
のブランチとの間にある節点は信号ＮＢＩＡＳを決定す
る。トランジスタＭ５Ａ，Ｍ２Ａ間にある節点は信号Ｐ
ＢＩＡＳを決定する。
【００３３】ランプ信号発生器２１０はＮＭＯＳトラン
ジスタＭ３Ａを含み、ＮＭＯＳトランジスタＭ３Ａは信
号ＮＢＩＡＳによってバイアスされる。トランジスタＭ
３ＡはトランジスタＭ６Ａと直列に電源供給電圧ＶＤＤ
に結合される。トランジスタＭ６Ａは信号ＮＲＳＴによ
って制御される。トランジスタＭ３Ａを通る電流はｉ 2A
と呼ばれる。コンデンサＣ１ＡはトランジスタＭ３Ａと
並列に結合される。コンデンサＣ１Ａ上の節点は信号Ｒ
ＡＭＰＡと呼ばれる。
ジスタＭ３Ａを含み、ＮＭＯＳトランジスタＭ３Ａは信
号ＮＢＩＡＳによってバイアスされる。トランジスタＭ
３ＡはトランジスタＭ６Ａと直列に電源供給電圧ＶＤＤ
に結合される。トランジスタＭ６Ａは信号ＮＲＳＴによ
って制御される。トランジスタＭ３Ａを通る電流はｉ 2A
と呼ばれる。コンデンサＣ１ＡはトランジスタＭ３Ａと
並列に結合される。コンデンサＣ１Ａ上の節点は信号Ｒ
ＡＭＰＡと呼ばれる。
【００３４】比較器の第１ステージ２２０も第２ステー
ジ２３０も電源供給電圧ＶＤＤとアースとの間に直列に
結合された一つのＰＭＯＳトランジスタ及び一つのＮＭ
ＯＳトランジスタを含む。第１ステージ２２０では、Ｎ
ＭＯＳトランジスタＭ４Ａは信号ＲＡＭＰＡによって制
御され、一方ＰＭＯＳトランジスタＭ７Ａは信号ＰＢＩ
ＡＳによってバイアスされる。トランジスタＭ４Ａ，Ｍ
７Ａ間の節点は第２ステージ２３０のＮＭＯＳトランジ
スタＭ８Ａのゲートに結合されている。トランジスタＭ
４ＡとトランジスタＭ７Ａとの間の電流は電流ｉ3Aと呼
ばれる。第２ステージ２３０もＰＢＩＡＳトランジスタ
Ｍ９Ａを含み、これも信号ＰＢＩＡＳによってバイアス
される。トランジスタＭ８Ａ，Ｍ９Ａ間の節点は出力Ｏ
ＵＴＡと呼ばれる。
ジ２３０も電源供給電圧ＶＤＤとアースとの間に直列に
結合された一つのＰＭＯＳトランジスタ及び一つのＮＭ
ＯＳトランジスタを含む。第１ステージ２２０では、Ｎ
ＭＯＳトランジスタＭ４Ａは信号ＲＡＭＰＡによって制
御され、一方ＰＭＯＳトランジスタＭ７Ａは信号ＰＢＩ
ＡＳによってバイアスされる。トランジスタＭ４Ａ，Ｍ
７Ａ間の節点は第２ステージ２３０のＮＭＯＳトランジ
スタＭ８Ａのゲートに結合されている。トランジスタＭ
４ＡとトランジスタＭ７Ａとの間の電流は電流ｉ3Aと呼
ばれる。第２ステージ２３０もＰＢＩＡＳトランジスタ
Ｍ９Ａを含み、これも信号ＰＢＩＡＳによってバイアス
される。トランジスタＭ８Ａ，Ｍ９Ａ間の節点は出力Ｏ
ＵＴＡと呼ばれる。
【００３５】図３の回路構成を分析すると、まずバイア
ス電流ｉ1Aは抵抗器Ｒ１ＡとトランジスタＭ１Ａとによ
って定められるということが分かる。電圧レベルＮＢＩ
ＡＳは、トランジスタＭ１Ａをバイアス電流ｉ1Aで駆動
するために必要なゲート電圧となる。ＮＭＯＳトランジ
スタＭ２Ａ，Ｍ３Ａはバイアス電流ｉ1Aをミラーする。
レベルｉ1Aにミラーされた電流はまた、ＰＭＯＳトラン
ジスタＭ５Ａを流れ、トランジスタＭ５Ａの動作特性に
基づいて信号ＰＢＩＡＳを決定する。次に、信号ＰＢＩ
ＡＳは、トランジスタＭ７Ａ，Ｍ９Ａに、バイアスされ
るトランジスタ比較器のステージで同じバイアス電流を
ミラーさせる。なお、全てのＰＭＯＳ及びＮＭＯＳトラ
ンジスタがそれぞれ同じ寸法である（ｋ＝１）と仮定し
ている。実際に実施される場合、バイアス・ステージは
電力を節約するためにより低い電流で動作するが、カレ
ントミラー・トランジスタは全て同じ電流密度で動作す
る（ｋ＞１）。回路の説明を簡単にするために、我々は
ｋ＝１であると仮定する。別のいろいろな場合は当業者
には明らかであろう。
ス電流ｉ1Aは抵抗器Ｒ１ＡとトランジスタＭ１Ａとによ
って定められるということが分かる。電圧レベルＮＢＩ
ＡＳは、トランジスタＭ１Ａをバイアス電流ｉ1Aで駆動
するために必要なゲート電圧となる。ＮＭＯＳトランジ
スタＭ２Ａ，Ｍ３Ａはバイアス電流ｉ1Aをミラーする。
レベルｉ1Aにミラーされた電流はまた、ＰＭＯＳトラン
ジスタＭ５Ａを流れ、トランジスタＭ５Ａの動作特性に
基づいて信号ＰＢＩＡＳを決定する。次に、信号ＰＢＩ
ＡＳは、トランジスタＭ７Ａ，Ｍ９Ａに、バイアスされ
るトランジスタ比較器のステージで同じバイアス電流を
ミラーさせる。なお、全てのＰＭＯＳ及びＮＭＯＳトラ
ンジスタがそれぞれ同じ寸法である（ｋ＝１）と仮定し
ている。実際に実施される場合、バイアス・ステージは
電力を節約するためにより低い電流で動作するが、カレ
ントミラー・トランジスタは全て同じ電流密度で動作す
る（ｋ＞１）。回路の説明を簡単にするために、我々は
ｋ＝１であると仮定する。別のいろいろな場合は当業者
には明らかであろう。
【００３６】ランプ信号発生器２１０では、トランジス
タＭ３ＡがコンデンサＣ１Ａを、バイアス電流ｉ1Aに等
しい電流ｉ2Aで放電する。トランジスタＭ６Ａはリセッ
ト・スイッチであり、アクティブな低信号ＮＲＳＴで駆
動される。
タＭ３ＡがコンデンサＣ１Ａを、バイアス電流ｉ1Aに等
しい電流ｉ2Aで放電する。トランジスタＭ６Ａはリセッ
ト・スイッチであり、アクティブな低信号ＮＲＳＴで駆
動される。
【００３７】本発明に係る動作のある態様によると、こ
の遅延回路が式６で議論されたような挙動をするために
は、バイアスされるトランジスタ比較器が電圧ＮＢＩＡ
Ｓでトリップすることが必要である。これは、トランジ
スタＭ７Ａ（及びＭ９Ａ）に信号ＰＢＩＡＳを印加する
ことによって遂行され、バイアスされるトランジスタ比
較器のステージにおいて、同じバイアス電流が、トラン
ジスタＭ４ＡをトランジスタＭ１Ａと同じ電流密度でバ
イアスするために、さらにミラーされる。信号ＲＡＭＰ
Ａが高いとき、トランジスタＭ４Ａはオンになり、トラ
ンジスタＭ７Ａによって駆動され（カレントミラー出
力）、ｉ3A＝ｉ1Aである。
の遅延回路が式６で議論されたような挙動をするために
は、バイアスされるトランジスタ比較器が電圧ＮＢＩＡ
Ｓでトリップすることが必要である。これは、トランジ
スタＭ７Ａ（及びＭ９Ａ）に信号ＰＢＩＡＳを印加する
ことによって遂行され、バイアスされるトランジスタ比
較器のステージにおいて、同じバイアス電流が、トラン
ジスタＭ４ＡをトランジスタＭ１Ａと同じ電流密度でバ
イアスするために、さらにミラーされる。信号ＲＡＭＰ
Ａが高いとき、トランジスタＭ４Ａはオンになり、トラ
ンジスタＭ７Ａによって駆動され（カレントミラー出
力）、ｉ3A＝ｉ1Aである。
【００３８】コンデンサＣ１Ａが放電するとき、信号Ｒ
ＡＭＰＡは直線的に低下する。信号ＲＡＭＰＡが信号Ｎ
ＢＩＡＳと同じ電圧に達するとトランジスタＭ４Ａはオ
フになり、バイアスされるトランジスタ比較器がトリッ
プする。したがって、信号ＮＢＩＡＳは図１における電
圧ＶＢＩＡＳと同様であり、信号ＰＢＩＡＳは図１にお
ける信号ＢＩＡＳＳＩＧと同様であることが理解されよ
う。さらに、この回路構成によると、与えられたトラン
ジスタ動作特性の組に対して、信号ＰＢＩＡＳは信号Ｎ
ＢＩＡＳによって決定されることが理解されよう。これ
は本発明による動作の一つの態様を達成する、すなわ
ち、比較器のスイッチング電圧はバイアス電圧ＮＢＡＩ
Ｓと同じであることが式６の条件を満たすような仕方で
保証される。普通、トランジスタＭ８Ａ，Ｍ９Ａが第２
ステージを形成して、ゲインを増大し、出力信号ＯＵＴ
Ａを整頓する。
ＡＭＰＡは直線的に低下する。信号ＲＡＭＰＡが信号Ｎ
ＢＩＡＳと同じ電圧に達するとトランジスタＭ４Ａはオ
フになり、バイアスされるトランジスタ比較器がトリッ
プする。したがって、信号ＮＢＩＡＳは図１における電
圧ＶＢＩＡＳと同様であり、信号ＰＢＩＡＳは図１にお
ける信号ＢＩＡＳＳＩＧと同様であることが理解されよ
う。さらに、この回路構成によると、与えられたトラン
ジスタ動作特性の組に対して、信号ＰＢＩＡＳは信号Ｎ
ＢＩＡＳによって決定されることが理解されよう。これ
は本発明による動作の一つの態様を達成する、すなわ
ち、比較器のスイッチング電圧はバイアス電圧ＮＢＡＩ
Ｓと同じであることが式６の条件を満たすような仕方で
保証される。普通、トランジスタＭ８Ａ，Ｍ９Ａが第２
ステージを形成して、ゲインを増大し、出力信号ＯＵＴ
Ａを整頓する。
【００３９】上述のバイアスされるトランジスタ比較器
は従来のような比較器ではなく、従来の基準電圧によっ
て制御されるものではないということを理解すべきであ
る。したがって、従来の基準電圧回路は、エネルギーを
散逸する抵抗器や独立な回路変型と共に、不要になる。
さらに、比較器のようなスイッチングが一つのバイアス
されるトランジスタ（例えば、トランジスタＭ７Ａ）と
一つのスイッチングされるトランジスタ（例えば、トラ
ンジスタＭ４Ａ）というわずかなコンポーネントで遂行
される。したがって、この回路は、非常に低い供給電圧
で動作することができると共に、非常に高速なスイッチ
ングを可能とする。多くの用途で、ＶＤＤがＮＭＯＳし
きい値電圧よりも数百ｍＶ高ければ、回路は動作する。
実施の形態によっては、動作電圧がより高く、ノイズや
オフセットの影響が小さくなるので、回路は安定でより
高精度になる。当業者にはただちに明らかなように、高
速度及び／又は高精度が必要な場合、動作的に結合した
カスコード・トランジスタを付加して図３に示されたト
ランジスタのいずれか又は全部の動作を強化することに
よって、本発明に基づいて図３の回路から多くの付加的
回路の実施例が得られる。なお、これには少し高い（数
百ｍＶ高い）最小供給電圧が必要になる。低電力回路で
は、動作速度は普通より低く、より長いトランジスタを
用いて同じ効果が得られる。カレントミラー構成におけ
るカスコード・トランジスタの利用について、読者は、
非特許文献２（David Johns及びKen Martinによって１
９９７年にJohn Wiley and Sons, Inc.から刊行された
「Analog Integrated Circuit Design」の“先端的なカ
レントミラーとオペアンプ”という表題の章）を参照さ
れたい。図３に示されているような、Ｍ２Ａ，Ｍ５Ａ、
Ｍ３Ａ，Ｍ６Ａ、Ｍ４Ａ，Ｍ７Ａ、及びＭ８Ａ，Ｍ９Ａ
などの直列結合されたトランジスタの対の一つで一つ以
上のトランジスタをカスコード・トランジスタを用いて
強化したとき、その影響を受けてその対は一般にもはや
直接には直列に結合していないが、依然として強化する
カスコード・トランジスタを介して一般に直列に結合し
ているということは当業者には理解されるであろう。さ
らに、図３に示されているいろいろなゲート結合をいろ
いろなカスコード・トランジスタを付加して少し変更す
ることができる。カスコード・トランジスタの付加に関
連したこれらの回路変更及びその他の可能な回路変更は
当業者にはただちに明らかであろう。
は従来のような比較器ではなく、従来の基準電圧によっ
て制御されるものではないということを理解すべきであ
る。したがって、従来の基準電圧回路は、エネルギーを
散逸する抵抗器や独立な回路変型と共に、不要になる。
さらに、比較器のようなスイッチングが一つのバイアス
されるトランジスタ（例えば、トランジスタＭ７Ａ）と
一つのスイッチングされるトランジスタ（例えば、トラ
ンジスタＭ４Ａ）というわずかなコンポーネントで遂行
される。したがって、この回路は、非常に低い供給電圧
で動作することができると共に、非常に高速なスイッチ
ングを可能とする。多くの用途で、ＶＤＤがＮＭＯＳし
きい値電圧よりも数百ｍＶ高ければ、回路は動作する。
実施の形態によっては、動作電圧がより高く、ノイズや
オフセットの影響が小さくなるので、回路は安定でより
高精度になる。当業者にはただちに明らかなように、高
速度及び／又は高精度が必要な場合、動作的に結合した
カスコード・トランジスタを付加して図３に示されたト
ランジスタのいずれか又は全部の動作を強化することに
よって、本発明に基づいて図３の回路から多くの付加的
回路の実施例が得られる。なお、これには少し高い（数
百ｍＶ高い）最小供給電圧が必要になる。低電力回路で
は、動作速度は普通より低く、より長いトランジスタを
用いて同じ効果が得られる。カレントミラー構成におけ
るカスコード・トランジスタの利用について、読者は、
非特許文献２（David Johns及びKen Martinによって１
９９７年にJohn Wiley and Sons, Inc.から刊行された
「Analog Integrated Circuit Design」の“先端的なカ
レントミラーとオペアンプ”という表題の章）を参照さ
れたい。図３に示されているような、Ｍ２Ａ，Ｍ５Ａ、
Ｍ３Ａ，Ｍ６Ａ、Ｍ４Ａ，Ｍ７Ａ、及びＭ８Ａ，Ｍ９Ａ
などの直列結合されたトランジスタの対の一つで一つ以
上のトランジスタをカスコード・トランジスタを用いて
強化したとき、その影響を受けてその対は一般にもはや
直接には直列に結合していないが、依然として強化する
カスコード・トランジスタを介して一般に直列に結合し
ているということは当業者には理解されるであろう。さ
らに、図３に示されているいろいろなゲート結合をいろ
いろなカスコード・トランジスタを付加して少し変更す
ることができる。カスコード・トランジスタの付加に関
連したこれらの回路変更及びその他の可能な回路変更は
当業者にはただちに明らかであろう。
【００４０】本発明の回路は、遅延回路及び発振器／ク
ロック回路に多くの有益な応用がある。そのような応用
の一つは、何も外部コンポーネントがないオンチップ・
クロックである。クロック周波数の絶対値がそれほど重
要でない場合、さらにいえば低電圧のＩＣ’ｓの場合
に、この回路は特に有利である。上で述べたように、こ
の回路はまた、いくつかのタイミング要素が製造時のば
らつき、回路の動作供給電圧及び／又は動作温度の変動
にも関わらず互いに追従することが必要な場合に特に有
利である。さらに、クロック周波数の精度は、バイアス
抵抗器をトリミングすれば（例えば、抵抗器アレー付き
のフューズを用いれば）向上させることができる。
ロック回路に多くの有益な応用がある。そのような応用
の一つは、何も外部コンポーネントがないオンチップ・
クロックである。クロック周波数の絶対値がそれほど重
要でない場合、さらにいえば低電圧のＩＣ’ｓの場合
に、この回路は特に有利である。上で述べたように、こ
の回路はまた、いくつかのタイミング要素が製造時のば
らつき、回路の動作供給電圧及び／又は動作温度の変動
にも関わらず互いに追従することが必要な場合に特に有
利である。さらに、クロック周波数の精度は、バイアス
抵抗器をトリミングすれば（例えば、抵抗器アレー付き
のフューズを用いれば）向上させることができる。
【００４１】この回路はまた、遅延回路の多くの用途に
おいても有利である。そのような用途の一つは、コンデ
ンサ及び／又は抵抗器のアレーを用いて作られるプログ
ラム可能な遅延回路である。以下でより詳しく述べるよ
うに、いくつかの追従する遅延回路を同じバイアス回路
から生成できる。
おいても有利である。そのような用途の一つは、コンデ
ンサ及び／又は抵抗器のアレーを用いて作られるプログ
ラム可能な遅延回路である。以下でより詳しく述べるよ
うに、いくつかの追従する遅延回路を同じバイアス回路
から生成できる。
【００４２】図４は、図３の回路構成要素の動作を説明
するタイミング図を示している。動作は、上で図２のタ
イミング図について述べたものと同様である。図４に示
されているように、時刻Ｔ０で信号ＮＲＳＴは低く、信
号ＲＡＭＰＡは高い。時刻Ｔ１で、信号ＮＲＳＴは高く
遷移し、それによって信号ＲＡＭＰＡは下方へ遷移し始
める。時刻Ｔ２で、信号ＲＡＭＰＡは電圧レベルＮＢＩ
ＡＳを通過し、比較器を遷移させ、出力信号ＯＵＴＡを
低く遷移させる。遅延時間ｔdは、時刻Ｔ２，Ｔ１の差
である。時刻Ｔ３で、信号ＮＲＳＴは低く遷移して、信
号ＲＡＭＰＡに供給電圧ＶＤＤの方へ上方への遷移を開
始させる。時刻Ｔ４では、信号ＲＡＭＰＡは高く、供給
電圧ＶＤＤにあることが示されている。
するタイミング図を示している。動作は、上で図２のタ
イミング図について述べたものと同様である。図４に示
されているように、時刻Ｔ０で信号ＮＲＳＴは低く、信
号ＲＡＭＰＡは高い。時刻Ｔ１で、信号ＮＲＳＴは高く
遷移し、それによって信号ＲＡＭＰＡは下方へ遷移し始
める。時刻Ｔ２で、信号ＲＡＭＰＡは電圧レベルＮＢＩ
ＡＳを通過し、比較器を遷移させ、出力信号ＯＵＴＡを
低く遷移させる。遅延時間ｔdは、時刻Ｔ２，Ｔ１の差
である。時刻Ｔ３で、信号ＮＲＳＴは低く遷移して、信
号ＲＡＭＰＡに供給電圧ＶＤＤの方へ上方への遷移を開
始させる。時刻Ｔ４では、信号ＲＡＭＰＡは高く、供給
電圧ＶＤＤにあることが示されている。
【００４３】図５は、図３の回路構成のブロック図であ
る。図に示されているように、回路は二つの基本ブロッ
クに分けられる。バイアス回路１１０は第１ブロックと
呼ばれ、遅延ブロック１２０は第２ブロックと呼ばれ
る。遅延ブロック１２０は、上述のように、ランプ信号
発生器２１０と、比較器の第１ステージ２２０及び第２
ステージ２３０とを含む。
る。図に示されているように、回路は二つの基本ブロッ
クに分けられる。バイアス回路１１０は第１ブロックと
呼ばれ、遅延ブロック１２０は第２ブロックと呼ばれ
る。遅延ブロック１２０は、上述のように、ランプ信号
発生器２１０と、比較器の第１ステージ２２０及び第２
ステージ２３０とを含む。
【００４４】以下でより詳しく述べるように、図５の基
本コンポーネントはいろいろな応用に容易に適合させる
ことができる。いくつかの遅延ブロックを共通のバイア
ス回路で駆動していくつかの同期したタイミング遅延出
力を生成することができる。一つの特別なケースは、二
つの遅延ブロックを用いる発振器である。多段の遅延
は、コンデンサ比及び／又は電流比を用いて、同一であ
っても、異なっていてもよい（ただし、製造時のばらつ
き、回路の動作供給電圧及び／又は動作温度の変動にも
関わらず、追従する）。バイアス電流（例えば、調節可
能な抵抗器によって）、又は遅延ブロックを（例えば、
調節可能なコンデンサ又はカレントミラーによって）変
えることによって調節可能な遅延を作り出すことができ
る。最も普通の方法は、二進加重された抵抗器とコンデ
ンサのアレーとを用いることである。所望の用途に応じ
て、異なる配置及びいろいろな並列／直列の組み合わせ
が可能であることはいうまでもない。
本コンポーネントはいろいろな応用に容易に適合させる
ことができる。いくつかの遅延ブロックを共通のバイア
ス回路で駆動していくつかの同期したタイミング遅延出
力を生成することができる。一つの特別なケースは、二
つの遅延ブロックを用いる発振器である。多段の遅延
は、コンデンサ比及び／又は電流比を用いて、同一であ
っても、異なっていてもよい（ただし、製造時のばらつ
き、回路の動作供給電圧及び／又は動作温度の変動にも
関わらず、追従する）。バイアス電流（例えば、調節可
能な抵抗器によって）、又は遅延ブロックを（例えば、
調節可能なコンデンサ又はカレントミラーによって）変
えることによって調節可能な遅延を作り出すことができ
る。最も普通の方法は、二進加重された抵抗器とコンデ
ンサのアレーとを用いることである。所望の用途に応じ
て、異なる配置及びいろいろな並列／直列の組み合わせ
が可能であることはいうまでもない。
【００４５】図６は、３ビットの制御入力を用いた調節
可能なバイアス回路の一例を示す。実使用に際しては、
制御ビット入力はずっと大きくより複雑であることはい
うまでもない。図６に示されているような調節可能なバ
イアス回路を用いて、一つから数個の遅延ブロックの遅
延を一緒に制御することができる。図６に示されている
ように、一連の三つのスイッチＳ３Ｂ，Ｓ２Ｂ，Ｓ１Ｂ
は、供給電圧ＶＤＤと二つのトランジスタＭ１Ｂ，Ｍ２
Ｂとの間にカレントミラー構成で直列に結合されてい
る。一連の抵抗器Ｒ１Ｂ，Ｒ２Ｂ，Ｒ３Ｂが、それぞれ
スイッチＳ３Ｂ，Ｓ２Ｂ，Ｓ１Ｂと並列に結合されてい
る。スイッチＳ１Ｂ，Ｓ２Ｂ，Ｓ３Ｂは、それぞれ、制
御信号ＩＮ２Ｂ，ＩＮ１Ｂ，ＩＮ０Ｂによって制御され
る。カレントミラートランジスタＭ１Ｂ，Ｍ２Ｂは、信
号ＮＢＩＡＳによってバイアスされている。ＰＭＯＳト
ランジスタＭ５Ｂが供給電圧ＶＤＤとトランジスタＭ２
Ｂとの間に結合され、信号ＰＢＩＡＳによってバイアス
されている。トランジスタＭ５Ｂ，Ｍ２Ｂ間の節点はバ
イアス信号レベルＰＢＩＡＳにある。
可能なバイアス回路の一例を示す。実使用に際しては、
制御ビット入力はずっと大きくより複雑であることはい
うまでもない。図６に示されているような調節可能なバ
イアス回路を用いて、一つから数個の遅延ブロックの遅
延を一緒に制御することができる。図６に示されている
ように、一連の三つのスイッチＳ３Ｂ，Ｓ２Ｂ，Ｓ１Ｂ
は、供給電圧ＶＤＤと二つのトランジスタＭ１Ｂ，Ｍ２
Ｂとの間にカレントミラー構成で直列に結合されてい
る。一連の抵抗器Ｒ１Ｂ，Ｒ２Ｂ，Ｒ３Ｂが、それぞれ
スイッチＳ３Ｂ，Ｓ２Ｂ，Ｓ１Ｂと並列に結合されてい
る。スイッチＳ１Ｂ，Ｓ２Ｂ，Ｓ３Ｂは、それぞれ、制
御信号ＩＮ２Ｂ，ＩＮ１Ｂ，ＩＮ０Ｂによって制御され
る。カレントミラートランジスタＭ１Ｂ，Ｍ２Ｂは、信
号ＮＢＩＡＳによってバイアスされている。ＰＭＯＳト
ランジスタＭ５Ｂが供給電圧ＶＤＤとトランジスタＭ２
Ｂとの間に結合され、信号ＰＢＩＡＳによってバイアス
されている。トランジスタＭ５Ｂ，Ｍ２Ｂ間の節点はバ
イアス信号レベルＰＢＩＡＳにある。
【００４６】図７は、コンデンサのアレーを用いた調節
可能な遅延ブロック１２０の一例を示している。この構
成により、一つの個別遅延ブロックの遅延を調節して、
他の調節可能な又は固定された遅延ブロックを追従する
ことが可能となる。図７に示されているように、三つの
スイッチＳ１Ｃ，Ｓ２Ｃ，Ｓ３Ｃは、信号レベルＲＡＭ
Ｐにある節点と、それぞれのコンデンサＣ１Ｃ，Ｃ２
Ｃ，Ｃ３Ｃとの間に並列に結合されている。スイッチＳ
１Ｃ，Ｓ２Ｃ，Ｓ３Ｃは、それぞれ、制御信号ＩＮ０，
ＩＮ１，ＩＮ２によって制御される。ＮＭＯＳトランジ
スタＭ３ＣとＰＭＯＳトランジスタＭ６Ｃとが直列に結
合され、それぞれ、信号ＮＢＩＡＳ，ＮＲＳＴによって
制御される。トランジスタＭ６Ｃ，Ｍ３Ｃ間の節点は信
号レベルＲＡＭＰにある。トランジスタＭ４Ｃ，Ｍ７
Ｃ，Ｍ８Ｃ，Ｍ９Ｃは、調節可能な遅延ブロック１２０
の比較器の第１ステージ及び第２ステージを形成する。
可能な遅延ブロック１２０の一例を示している。この構
成により、一つの個別遅延ブロックの遅延を調節して、
他の調節可能な又は固定された遅延ブロックを追従する
ことが可能となる。図７に示されているように、三つの
スイッチＳ１Ｃ，Ｓ２Ｃ，Ｓ３Ｃは、信号レベルＲＡＭ
Ｐにある節点と、それぞれのコンデンサＣ１Ｃ，Ｃ２
Ｃ，Ｃ３Ｃとの間に並列に結合されている。スイッチＳ
１Ｃ，Ｓ２Ｃ，Ｓ３Ｃは、それぞれ、制御信号ＩＮ０，
ＩＮ１，ＩＮ２によって制御される。ＮＭＯＳトランジ
スタＭ３ＣとＰＭＯＳトランジスタＭ６Ｃとが直列に結
合され、それぞれ、信号ＮＢＩＡＳ，ＮＲＳＴによって
制御される。トランジスタＭ６Ｃ，Ｍ３Ｃ間の節点は信
号レベルＲＡＭＰにある。トランジスタＭ４Ｃ，Ｍ７
Ｃ，Ｍ８Ｃ，Ｍ９Ｃは、調節可能な遅延ブロック１２０
の比較器の第１ステージ及び第２ステージを形成する。
【００４７】図８及び図９は、遅延回路の応用を示す。
図８は、全て同じ制御信号ＮＲＳＴによって制御される
三つの同期した遅延ブロックのアレーを示す。第３の遅
延ブロックは個別に調節可能な遅延ブロックである。具
体的にいうと、バイアスブロック１１０Ｄは、図８に示
されているように、三つの同期した遅延ブロック１２０
Ｄ１，１２０Ｄ２，１２０Ｄ３に結合されている。遅延
ブロック１２０Ｄ１，１２０Ｄ２，１２０Ｄ３は、それ
ぞれ、出力ＯＵＴＤ１，ＯＵＴＤ２，ＯＵＴＤ３を与え
る。
図８は、全て同じ制御信号ＮＲＳＴによって制御される
三つの同期した遅延ブロックのアレーを示す。第３の遅
延ブロックは個別に調節可能な遅延ブロックである。具
体的にいうと、バイアスブロック１１０Ｄは、図８に示
されているように、三つの同期した遅延ブロック１２０
Ｄ１，１２０Ｄ２，１２０Ｄ３に結合されている。遅延
ブロック１２０Ｄ１，１２０Ｄ２，１２０Ｄ３は、それ
ぞれ、出力ＯＵＴＤ１，ＯＵＴＤ２，ＯＵＴＤ３を与え
る。
【００４８】図９は、遅延回路の応用の第二の例を示し
ている。図９に示されているように、二つの同期した遅
延ブロック１２０Ｅ１，１２０Ｅ２に、共通の調節可能
なバイアス回路１１０Ｅが設けられる。遅延ブロック１
２０Ｅ１，１２０Ｅ２は、それぞれ、出力ＯＵＴＥ１，
ＯＵＴＥ２を与える。遅延ブロック１２０Ｅ１，１２０
Ｅ２は両方とも制御信号ＮＲＳＴを受ける。
ている。図９に示されているように、二つの同期した遅
延ブロック１２０Ｅ１，１２０Ｅ２に、共通の調節可能
なバイアス回路１１０Ｅが設けられる。遅延ブロック１
２０Ｅ１，１２０Ｅ２は、それぞれ、出力ＯＵＴＥ１，
ＯＵＴＥ２を与える。遅延ブロック１２０Ｅ１，１２０
Ｅ２は両方とも制御信号ＮＲＳＴを受ける。
【００４９】図１０は、発振器／クロック回路のブロッ
ク図である。図１０に示されているように、バイアス回
路１１０Ｆと二つの遅延ブロック１２０Ｆ１，１２０Ｆ
２とは、論理フィードバック回路３００を付加すること
によって発振器を構成するように配置されている。この
タイプの発振器は、何も外部コンポーネントを必要とし
ないオンチップ・クロックを作るのに用いることができ
る。
ク図である。図１０に示されているように、バイアス回
路１１０Ｆと二つの遅延ブロック１２０Ｆ１，１２０Ｆ
２とは、論理フィードバック回路３００を付加すること
によって発振器を構成するように配置されている。この
タイプの発振器は、何も外部コンポーネントを必要とし
ないオンチップ・クロックを作るのに用いることができ
る。
【００５０】図１１は、図１０の発振器／クロック回路
で用いるのに適した論理回路３００の典型例を示す。論
理回路３００は、五つのインバータＵ１Ｇ，Ｕ２Ｇ，Ｕ
５Ｇ，Ｕ６Ｇ，Ｕ７Ｇを含む。この論理回路はまた、二
つのＯＲゲートＵ３Ｇ，Ｕ４Ｇを含む。インバータＵ１
Ｇ，Ｕ２Ｇは、それぞれ、入力ＩＮ１Ｇ，ＩＮ２ＧとＯ
ＲゲートＵ３Ｇ，Ｕ４Ｇの入力との間に結合されてい
る。ＯＲゲートＵ３Ｇ，Ｕ４Ｇの他の入力は、それぞ
れ、互いの出力に結合されている。ＯＲゲートＵ４Ｇの
出力はインバータＵ５Ｇの入力に結合されている。イン
バータＵ５Ｇの出力はインバータＵ６Ｇ，Ｕ７Ｇの入力
に結合されている。出力ＯＵＴは、インバータＵ６Ｇの
出力から得られる。出力ＦＢ１は、インバータＵ５Ｇの
出力から、出力ＦＢ２は、インバータＵ７Ｇの出力から
得られる。図１０の発振器／クロック回路に用いるのに
適する別の論理回路は当業者には明らかであろう。
で用いるのに適した論理回路３００の典型例を示す。論
理回路３００は、五つのインバータＵ１Ｇ，Ｕ２Ｇ，Ｕ
５Ｇ，Ｕ６Ｇ，Ｕ７Ｇを含む。この論理回路はまた、二
つのＯＲゲートＵ３Ｇ，Ｕ４Ｇを含む。インバータＵ１
Ｇ，Ｕ２Ｇは、それぞれ、入力ＩＮ１Ｇ，ＩＮ２ＧとＯ
ＲゲートＵ３Ｇ，Ｕ４Ｇの入力との間に結合されてい
る。ＯＲゲートＵ３Ｇ，Ｕ４Ｇの他の入力は、それぞ
れ、互いの出力に結合されている。ＯＲゲートＵ４Ｇの
出力はインバータＵ５Ｇの入力に結合されている。イン
バータＵ５Ｇの出力はインバータＵ６Ｇ，Ｕ７Ｇの入力
に結合されている。出力ＯＵＴは、インバータＵ６Ｇの
出力から得られる。出力ＦＢ１は、インバータＵ５Ｇの
出力から、出力ＦＢ２は、インバータＵ７Ｇの出力から
得られる。図１０の発振器／クロック回路に用いるのに
適する別の論理回路は当業者には明らかであろう。
【００５１】図１２は、本発明による振動子／クロック
信号発生器のある実施の形態の典型例の詳しいブロック
図である。図１２に示されているように、カレントミラ
ー５２０は、第一のブランチで抵抗器ＲC1を介して電源
供給電圧ＶＤＤに結合され、カレントミラーで電流ｉC1
が決まる。抵抗器ＲC1とカレントミラー５２０の第一の
ブランチとの間の節点は信号ＮＢＩＡＳ＝ＶＤＤ−（Ｒ
C1＊ｉC1）を決定する。抵抗器ＲC1及びカレントミラー
５２０の第一のブランチは、電流設定回路５１５を形成
する。カレントミラー５２０の第二のブランチは、比較
器５３０の正側入力に結合されている。信号ＲＡＭＰ１
は比較器５３０の正側入力での信号と呼ばれる。比較器
５３０の正側入力はまた、スイッチＳＷ３を介して電源
供給電圧ＶＤＤに結合されている。スイッチＳＷ３は、
論理回路３００Ａからの信号ＦＢ１によって制御され
る。比較器５３０の正側入力はまた、コンデンサＣC2を
介して接地される。スイッチＳＷ３、コンデンサＣC2、
及びカレントミラー５２０の第二のブランチは、全体で
ランプ回路５２５を形成する。比較器５３０の負側入力
は、比較器５３０の動作を制御し、かつそのスイッチ点
を電圧レベルＮＢＩＡＳに設定する信号ＢＩＡＳＳＩＧ
を受ける。比較器５３０として従来の比較器を用いる場
合、ＢＩＡＳＳＩＧはＮＢＩＡＳで設定された基準電圧
信号である。ずっと後の方で述べる別の実施の形態の典
型例では、信号ＢＩＡＳＳＩＧはスイッチング電圧と同
じでないが、スイッチング電圧は信号ＢＩＡＳＳＩＧに
依存、又は信号ＢＩＡＳＳＩＧと相互依存する。比較器
５３０の出力は論理回路３００Ａに供給される。
信号発生器のある実施の形態の典型例の詳しいブロック
図である。図１２に示されているように、カレントミラ
ー５２０は、第一のブランチで抵抗器ＲC1を介して電源
供給電圧ＶＤＤに結合され、カレントミラーで電流ｉC1
が決まる。抵抗器ＲC1とカレントミラー５２０の第一の
ブランチとの間の節点は信号ＮＢＩＡＳ＝ＶＤＤ−（Ｒ
C1＊ｉC1）を決定する。抵抗器ＲC1及びカレントミラー
５２０の第一のブランチは、電流設定回路５１５を形成
する。カレントミラー５２０の第二のブランチは、比較
器５３０の正側入力に結合されている。信号ＲＡＭＰ１
は比較器５３０の正側入力での信号と呼ばれる。比較器
５３０の正側入力はまた、スイッチＳＷ３を介して電源
供給電圧ＶＤＤに結合されている。スイッチＳＷ３は、
論理回路３００Ａからの信号ＦＢ１によって制御され
る。比較器５３０の正側入力はまた、コンデンサＣC2を
介して接地される。スイッチＳＷ３、コンデンサＣC2、
及びカレントミラー５２０の第二のブランチは、全体で
ランプ回路５２５を形成する。比較器５３０の負側入力
は、比較器５３０の動作を制御し、かつそのスイッチ点
を電圧レベルＮＢＩＡＳに設定する信号ＢＩＡＳＳＩＧ
を受ける。比較器５３０として従来の比較器を用いる場
合、ＢＩＡＳＳＩＧはＮＢＩＡＳで設定された基準電圧
信号である。ずっと後の方で述べる別の実施の形態の典
型例では、信号ＢＩＡＳＳＩＧはスイッチング電圧と同
じでないが、スイッチング電圧は信号ＢＩＡＳＳＩＧに
依存、又は信号ＢＩＡＳＳＩＧと相互依存する。比較器
５３０の出力は論理回路３００Ａに供給される。
【００５２】比較器５４０の出力も論理回路３００Ａに
供給される。比較器５３０と同様に比較器５４０もその
負側入力で信号ＢＩＡＳＳＩＧを受ける。比較器５４０
の正側入力はコンデンサＣC4を介して接地される。電流
源５６０も比較器５４０の正側入力に結合されている。
スイッチＳＷ４も比較器５４０の正側入力を電源供給電
圧ＶＤＤに結合する。スイッチＳＷ４は論理回路３００
Ａからの制御信号ＦＢ２によって制御される。比較器５
４０の正側入力における信号は信号ＲＡＭＰ２と呼ばれ
る。論理回路３００Ａの出力は信号ＯＳＣＯＵＴであ
る。スイッチＳＷ４、コンデンサＣC4、及び電流源５６
０というコンポーネントがランプ回路５３５を形成す
る。
供給される。比較器５３０と同様に比較器５４０もその
負側入力で信号ＢＩＡＳＳＩＧを受ける。比較器５４０
の正側入力はコンデンサＣC4を介して接地される。電流
源５６０も比較器５４０の正側入力に結合されている。
スイッチＳＷ４も比較器５４０の正側入力を電源供給電
圧ＶＤＤに結合する。スイッチＳＷ４は論理回路３００
Ａからの制御信号ＦＢ２によって制御される。比較器５
４０の正側入力における信号は信号ＲＡＭＰ２と呼ばれ
る。論理回路３００Ａの出力は信号ＯＳＣＯＵＴであ
る。スイッチＳＷ４、コンデンサＣC4、及び電流源５６
０というコンポーネントがランプ回路５３５を形成す
る。
【００５３】図１３は、図１２の振動子／クロック信号
発生器の動作を説明するタイミング図を示している。図
に示されているように、時刻Ｔ０では、信号ＲＡＭＰ
１，ＲＡＭＰ２の両方は高いと共に、クロック信号ＦＢ
１は低い一方クロック信号ＦＢ２は高い。時刻Ｔ０でク
ロック信号ＦＢ１は低いので、スイッチＳＷ３は開き、
ランプ信号ＲＡＭＰ１は電源供給電圧ＶＤＤから直線的
な傾斜で下方へ遷移し始める。時刻Ｔ１で、ランプ信号
ＲＡＭＰ１は信号レベルＮＢＩＡＳに達し、それによっ
て比較器５３０の出力ＯＵＴ１は遷移する。こうして時
刻Ｔ１で、論理回路３００ＡのＩＮ１節点における出力
ＯＵＴ１が遷移することにより論理回路３００Ａは遷移
する。
発生器の動作を説明するタイミング図を示している。図
に示されているように、時刻Ｔ０では、信号ＲＡＭＰ
１，ＲＡＭＰ２の両方は高いと共に、クロック信号ＦＢ
１は低い一方クロック信号ＦＢ２は高い。時刻Ｔ０でク
ロック信号ＦＢ１は低いので、スイッチＳＷ３は開き、
ランプ信号ＲＡＭＰ１は電源供給電圧ＶＤＤから直線的
な傾斜で下方へ遷移し始める。時刻Ｔ１で、ランプ信号
ＲＡＭＰ１は信号レベルＮＢＩＡＳに達し、それによっ
て比較器５３０の出力ＯＵＴ１は遷移する。こうして時
刻Ｔ１で、論理回路３００ＡのＩＮ１節点における出力
ＯＵＴ１が遷移することにより論理回路３００Ａは遷移
する。
【００５４】時刻Ｔ１で、論理回路３００Ａは、信号Ｆ
Ｂ１を高く遷移させてスイッチＳＷ３を閉じ、信号ＲＡ
ＭＰ１を電源供給電圧ＶＤＤに結びつける。信号ＦＢ２
も低く遷移して、スイッチＳＷ４を開き、もって信号Ｒ
ＡＭＰ２が電源供給電圧ＶＤＤから直線的な傾斜で下方
へ遷移し始めることが可能になる。
Ｂ１を高く遷移させてスイッチＳＷ３を閉じ、信号ＲＡ
ＭＰ１を電源供給電圧ＶＤＤに結びつける。信号ＦＢ２
も低く遷移して、スイッチＳＷ４を開き、もって信号Ｒ
ＡＭＰ２が電源供給電圧ＶＤＤから直線的な傾斜で下方
へ遷移し始めることが可能になる。
【００５５】時刻Ｔ２で、ランプ信号ＲＡＭＰ２は信号
レベルＮＢＩＡＳに達し、それによって比較器５４０の
出力ＯＵＴ２が遷移する。論理回路３００ＡのＩＮ２節
点における出力ＯＵＴ２が遷移することによって論理回
路３００Ａが遷移する。こうして論理回路３００Ａは、
信号ＦＢ２を高く遷移させてスイッチＳＷ４を閉じ、信
号ＲＡＭＰ２を電源供給電圧ＶＤＤに結びつける。信号
ＦＢ１も低く遷移してスイッチＳＷ３を開き、もって信
号ＲＡＭＰ１が再び電源供給電圧ＶＤＤから直線的な傾
斜で下方へ遷移し始めることが可能になる。
レベルＮＢＩＡＳに達し、それによって比較器５４０の
出力ＯＵＴ２が遷移する。論理回路３００ＡのＩＮ２節
点における出力ＯＵＴ２が遷移することによって論理回
路３００Ａが遷移する。こうして論理回路３００Ａは、
信号ＦＢ２を高く遷移させてスイッチＳＷ４を閉じ、信
号ＲＡＭＰ２を電源供給電圧ＶＤＤに結びつける。信号
ＦＢ１も低く遷移してスイッチＳＷ３を開き、もって信
号ＲＡＭＰ１が再び電源供給電圧ＶＤＤから直線的な傾
斜で下方へ遷移し始めることが可能になる。
【００５６】時刻Ｔ３で、信号ＲＡＭＰ１は電圧レベル
ＮＢＩＡＳに達し、それによって比較器５４０が遷移す
る。論理回路３００ＡのＩＮ１節点における比較器５３
０の出力ＯＵＴ１が遷移することによって論理回路３０
０Ａはその出力信号を遷移させる。したがって、論理回
路３００Ａは信号ＦＢ１を高く遷移させると共に、クロ
ック信号ＦＢ２を低く遷移させる。信号ＦＢ１が高く遷
移することによってスイッチＳＷ３が閉じ、そして比較
器５３０の正側入力における信号ＲＡＭＰ１を電源供給
電圧ＶＤＤに結びつける。信号ＦＢ２が低く遷移するこ
とによってスイッチＳＷ４が開き、もって比較器５４０
の入力における信号ＲＡＭＰ２は再び直線的な傾斜で下
方へ遷移し始めることが可能になる。
ＮＢＩＡＳに達し、それによって比較器５４０が遷移す
る。論理回路３００ＡのＩＮ１節点における比較器５３
０の出力ＯＵＴ１が遷移することによって論理回路３０
０Ａはその出力信号を遷移させる。したがって、論理回
路３００Ａは信号ＦＢ１を高く遷移させると共に、クロ
ック信号ＦＢ２を低く遷移させる。信号ＦＢ１が高く遷
移することによってスイッチＳＷ３が閉じ、そして比較
器５３０の正側入力における信号ＲＡＭＰ１を電源供給
電圧ＶＤＤに結びつける。信号ＦＢ２が低く遷移するこ
とによってスイッチＳＷ４が開き、もって比較器５４０
の入力における信号ＲＡＭＰ２は再び直線的な傾斜で下
方へ遷移し始めることが可能になる。
【００５７】時刻Ｔ４で、時刻Ｔ２で起こったことと同
様なプロセスが繰り返される。すなわち、信号ＦＢ２が
高く遷移してスイッチＳＷ４が閉じると信号ＲＡＭＰ２
は電源供給電圧ＶＤＤに遷移し、信号ＦＢ１が低く遷移
してスイッチＳＷ３が開くと信号ＲＡＭＰ１は再び直線
的な傾斜で下方へ遷移し始める。上記の動作の結果とし
て、論理回路３００Ａは図示されているような信号ＯＳ
ＣＯＵＴを出力する。
様なプロセスが繰り返される。すなわち、信号ＦＢ２が
高く遷移してスイッチＳＷ４が閉じると信号ＲＡＭＰ２
は電源供給電圧ＶＤＤに遷移し、信号ＦＢ１が低く遷移
してスイッチＳＷ３が開くと信号ＲＡＭＰ１は再び直線
的な傾斜で下方へ遷移し始める。上記の動作の結果とし
て、論理回路３００Ａは図示されているような信号ＯＳ
ＣＯＵＴを出力する。
【００５８】図１３のタイミング図はまた、図１０の振
動子／クロック信号発生器の動作を説明しているという
ことは理解されるであろう。図１０に関しては、信号Ｒ
ＡＭＰ１及び信号ＲＡＭＰ２は、それぞれ、遅延ブロッ
ク１２０Ｆ１，１２０Ｆ２の内部のランプ信号を示して
いる。
動子／クロック信号発生器の動作を説明しているという
ことは理解されるであろう。図１０に関しては、信号Ｒ
ＡＭＰ１及び信号ＲＡＭＰ２は、それぞれ、遅延ブロッ
ク１２０Ｆ１，１２０Ｆ２の内部のランプ信号を示して
いる。
【００５９】図１４は、図１２の振動子／クロック信号
発生器４２０の機能を与える回路の一つの実施の形態に
係る典型例の詳しい概略図である。図１４に示されてい
るように、回路のいろいろな部分は機能に関して図１２
の振動子／クロック信号発生器のいろいろなコンポーネ
ントに対応している。しかし、図１４で、二つのＰＭＯ
ＳトランジスタＭ１７，Ｍ１８、及び二つのＮＭＯＳト
ランジスタＭ１１，Ｍ１２は以下で詳しく説明するよう
に通常と異なる構成で動作して、図１２に示されている
通常の比較器５３０によって得られる機能を与える。同
様に、二つのＰＭＯＳトランジスタＭ２３，Ｍ２４、及
び二つのＮＭＯＳトランジスタＭ２１，Ｍ２２は以下で
詳しく説明するように通常と異なる構成で動作して、図
１２に示されている通常の比較器５３０によって得られ
る機能を与える。
発生器４２０の機能を与える回路の一つの実施の形態に
係る典型例の詳しい概略図である。図１４に示されてい
るように、回路のいろいろな部分は機能に関して図１２
の振動子／クロック信号発生器のいろいろなコンポーネ
ントに対応している。しかし、図１４で、二つのＰＭＯ
ＳトランジスタＭ１７，Ｍ１８、及び二つのＮＭＯＳト
ランジスタＭ１１，Ｍ１２は以下で詳しく説明するよう
に通常と異なる構成で動作して、図１２に示されている
通常の比較器５３０によって得られる機能を与える。同
様に、二つのＰＭＯＳトランジスタＭ２３，Ｍ２４、及
び二つのＮＭＯＳトランジスタＭ２１，Ｍ２２は以下で
詳しく説明するように通常と異なる構成で動作して、図
１２に示されている通常の比較器５３０によって得られ
る機能を与える。
【００６０】ランプ回路５２５，５３５も図１４に示さ
れている。図１４に示されているように、ランプ回路５
２５はＰＭＯＳトランジスタＭ１５、ＮＭＯＳトランジ
スタＭ１０、及びコンデンサＣC2を含む。ランプ回路５
３５はＰＭＯＳトランジスタＭ１９、ＮＭＯＳトランジ
スタＭ２０、及びコンデンサＣC4を含む。
れている。図１４に示されているように、ランプ回路５
２５はＰＭＯＳトランジスタＭ１５、ＮＭＯＳトランジ
スタＭ１０、及びコンデンサＣC2を含む。ランプ回路５
３５はＰＭＯＳトランジスタＭ１９、ＮＭＯＳトランジ
スタＭ２０、及びコンデンサＣC4を含む。
【００６１】論理回路３００Ａも図１４に示されてい
る。図に示されているように、論理回路３００Ａは５つ
のインバータＵ４，Ｕ５，Ｕ１０，Ｕ１１，Ｕ１２、二
つのＯＲゲートＵ６，Ｕ７、及びコンデンサＣC3を含
む。電流設定回路５１５の実施の形態に係る典型例も図
１４に示されているが、これは本発明のシステム及び方
法にしたがって使用できる比較器制御回路５９０に一体
的に結合される。比較器制御回路５９０（図１２に示さ
れていない）は、ＰＭＯＳトランジスタＭ１３及びＮＭ
ＯＳトランジスタＭ９を含む。図に示されているよう
に、電流設定回路５１５は比較器制御回路５９０とカレ
ントミラー構成で結合されている。
る。図に示されているように、論理回路３００Ａは５つ
のインバータＵ４，Ｕ５，Ｕ１０，Ｕ１１，Ｕ１２、二
つのＯＲゲートＵ６，Ｕ７、及びコンデンサＣC3を含
む。電流設定回路５１５の実施の形態に係る典型例も図
１４に示されているが、これは本発明のシステム及び方
法にしたがって使用できる比較器制御回路５９０に一体
的に結合される。比較器制御回路５９０（図１２に示さ
れていない）は、ＰＭＯＳトランジスタＭ１３及びＮＭ
ＯＳトランジスタＭ９を含む。図に示されているよう
に、電流設定回路５１５は比較器制御回路５９０とカレ
ントミラー構成で結合されている。
【００６２】図に示されているように、抵抗器ＲC1は、
ＰＭＯＳトランジスタスイッチＭ３を介して電源供給電
圧ＶＤＤに、そしてＮＭＯＳトランジスタＭ８のゲート
とに結合されている。トランジスタＭ８の動作特性に基
づいて、この構成は、Ｍ８のゲートに結合された回路節
点におけるしきい値電圧ＮＢＩＡＳと、電流設定回路５
１５における条件ＮＢＩＡＳ＝ＶＤＤ−（ＲC1＊ｉC1）
を満たす電流ｉC1とを決定する。図１４に示されている
ように、電流ｉC1はＮＭＯＳトランジスタＭ９にミラー
される。すなわち、比較器制御回路５９０のトランジス
タＭ９に結合されたＰＭＯＳトランジスタＭ１３を通っ
て流れる電流も電流ｉC1のレベルに設定される。この電
流レベルは、トランジスタＭ１３をプログラムして、ト
ランジスタＭ１３のゲート電圧レベルを、電流レベルｉ
C1及びＭ１３に用いるトランジスタ・タイプの動作特性
に対応するレベルになるように設定する。
ＰＭＯＳトランジスタスイッチＭ３を介して電源供給電
圧ＶＤＤに、そしてＮＭＯＳトランジスタＭ８のゲート
とに結合されている。トランジスタＭ８の動作特性に基
づいて、この構成は、Ｍ８のゲートに結合された回路節
点におけるしきい値電圧ＮＢＩＡＳと、電流設定回路５
１５における条件ＮＢＩＡＳ＝ＶＤＤ−（ＲC1＊ｉC1）
を満たす電流ｉC1とを決定する。図１４に示されている
ように、電流ｉC1はＮＭＯＳトランジスタＭ９にミラー
される。すなわち、比較器制御回路５９０のトランジス
タＭ９に結合されたＰＭＯＳトランジスタＭ１３を通っ
て流れる電流も電流ｉC1のレベルに設定される。この電
流レベルは、トランジスタＭ１３をプログラムして、ト
ランジスタＭ１３のゲート電圧レベルを、電流レベルｉ
C1及びＭ１３に用いるトランジスタ・タイプの動作特性
に対応するレベルになるように設定する。
【００６３】ＰＭＯＳトランジスタＭ１７，Ｍ２３は、
トランジスタＭ１３のサイズの２倍のサイズに設定され
ていると共に、図１４に示されているように、トランジ
スタＭ１３にカレントミラー構成で結合されており、す
なわち、２＊ｉC1という電流レベルでプログラムされて
いる。さらに、Ｍ１７に結合されているＮＭＯＳトラン
ジスタＭ１１は、トランジスタＭ９のサイズの２倍のサ
イズに設定されており、トランジスタＭ１７によって定
められる２＊ｉC1という電流レベルでプログラムされて
いる。こうして、トランジスタＭ１１を通る電流密度に
基づいて、トランジスタＭ１１はＮＢＩＡＳというゲー
トしきい値電圧を示すように制御される。したがって、
トランジスタＭ１１はしきい値電圧ＮＢＩＡＳでスイッ
チする比較器の信号入力として実質的に機能する。な
お、比較器５４０のトランジスタＭ２３，Ｍ２４，Ｍ２
１，Ｍ２２は、対応する比較器５３０のトランジスタＭ
１７，Ｍ１８，Ｍ１１，Ｍ１２と同じように機能すると
いうことは理解されるであろう。
トランジスタＭ１３のサイズの２倍のサイズに設定され
ていると共に、図１４に示されているように、トランジ
スタＭ１３にカレントミラー構成で結合されており、す
なわち、２＊ｉC1という電流レベルでプログラムされて
いる。さらに、Ｍ１７に結合されているＮＭＯＳトラン
ジスタＭ１１は、トランジスタＭ９のサイズの２倍のサ
イズに設定されており、トランジスタＭ１７によって定
められる２＊ｉC1という電流レベルでプログラムされて
いる。こうして、トランジスタＭ１１を通る電流密度に
基づいて、トランジスタＭ１１はＮＢＩＡＳというゲー
トしきい値電圧を示すように制御される。したがって、
トランジスタＭ１１はしきい値電圧ＮＢＩＡＳでスイッ
チする比較器の信号入力として実質的に機能する。な
お、比較器５４０のトランジスタＭ２３，Ｍ２４，Ｍ２
１，Ｍ２２は、対応する比較器５３０のトランジスタＭ
１７，Ｍ１８，Ｍ１１，Ｍ１２と同じように機能すると
いうことは理解されるであろう。
【００６４】ＰＭＯＳトランジスタＭ１０，Ｍ２０も、
トランジスタＭ８のサイズの２倍のサイズに設定されて
いると共に、さらに図１４に示されているように、トラ
ンジスタＭ８にカレントミラー構成で結合されており、
すなわち、２＊ｉC1という電流レベルでプログラムされ
ている。ＰＭＯＳトランジスタＭ１０，Ｍ２０は、コン
デンサＣC2，ＣC4の放電電流ｉC2，ｉC4をそれぞれ決定
するように働く。したがって、図１４のクロック回路４
２０（クロック信号発生器４２０）という実施の形態に
係る典型例では、放電電流ｉC2，ｉC4は、それぞれ、各
々が電流設定回路５１５の電流ｉC1の２倍になるように
制御される。
トランジスタＭ８のサイズの２倍のサイズに設定されて
いると共に、さらに図１４に示されているように、トラ
ンジスタＭ８にカレントミラー構成で結合されており、
すなわち、２＊ｉC1という電流レベルでプログラムされ
ている。ＰＭＯＳトランジスタＭ１０，Ｍ２０は、コン
デンサＣC2，ＣC4の放電電流ｉC2，ｉC4をそれぞれ決定
するように働く。したがって、図１４のクロック回路４
２０（クロック信号発生器４２０）という実施の形態に
係る典型例では、放電電流ｉC2，ｉC4は、それぞれ、各
々が電流設定回路５１５の電流ｉC1の２倍になるように
制御される。
【００６５】上述の議論によると、各比較器のしきい値
電圧ＮＢＩＡＳは、最終的に電流設定回路５１５の特性
によって決定される共通信号に基づいて制御されるとい
うことが理解されよう。これは、以下でより詳しく述べ
るように、本発明のシステム及び方法によるいろいろな
実施の形態における回路動作の著しい側面である。さら
に、トランジスタＭ１０，Ｍ２０に与えられた特定のト
ランジスタサイズに対し、放電電流ｉC2，ｉC4も、電流
設定回路５１５の特性によって決定されるように、ＮＢ
ＩＡＳを決定する共通信号に基づいて制御されるという
ことも理解されるであろう。これも、以下でより詳しく
述べるように、本発明のシステム及び方法によるいろい
ろな実施の形態における回路動作の著しい側面である。
電圧ＮＢＩＡＳは、最終的に電流設定回路５１５の特性
によって決定される共通信号に基づいて制御されるとい
うことが理解されよう。これは、以下でより詳しく述べ
るように、本発明のシステム及び方法によるいろいろな
実施の形態における回路動作の著しい側面である。さら
に、トランジスタＭ１０，Ｍ２０に与えられた特定のト
ランジスタサイズに対し、放電電流ｉC2，ｉC4も、電流
設定回路５１５の特性によって決定されるように、ＮＢ
ＩＡＳを決定する共通信号に基づいて制御されるという
ことも理解されるであろう。これも、以下でより詳しく
述べるように、本発明のシステム及び方法によるいろい
ろな実施の形態における回路動作の著しい側面である。
【００６６】図１４には、ＰＭＯＳトランジスタＭ２
５、ＮＭＯＳトランジスタＭ４，Ｍ１４、インバータＵ
１０、及びＯＲゲートＵ８を含む他のいろいろなコンポ
ーネントも示されている。トランジスタＭ２５，Ｍ４
は、インバータＵ１０及びコンデンサＣC3と合わせてク
ロックの起動時にクロックを適切に初期化するための遅
延動作を行う。
５、ＮＭＯＳトランジスタＭ４，Ｍ１４、インバータＵ
１０、及びＯＲゲートＵ８を含む他のいろいろなコンポ
ーネントも示されている。トランジスタＭ２５，Ｍ４
は、インバータＵ１０及びコンデンサＣC3と合わせてク
ロックの起動時にクロックを適切に初期化するための遅
延動作を行う。
【００６７】図１２に示されたクロック信号発生器４２
０及び図１４に示されたクロック信号発生器４２０の実
施の形態は、それぞれ、デュアル・ランプ電流駆動発振
器である。図１４について言うと、コンデンサＣC2，Ｃ
C4は２＊ｉC1という速さで放電されるので、放電速度ｄ
ｖ／ｄｔは式７のようになる。
０及び図１４に示されたクロック信号発生器４２０の実
施の形態は、それぞれ、デュアル・ランプ電流駆動発振
器である。図１４について言うと、コンデンサＣC2，Ｃ
C4は２＊ｉC1という速さで放電されるので、放電速度ｄ
ｖ／ｄｔは式７のようになる。
【００６８】
【数６】
【００６９】ここでＣC＝ＣC2，ＣC4の適当な方であ
る。
る。
【００７０】放電はＶＤＤからＮＢＩＡＳまでの範囲に
わたって起こるものであるので、クロック周期は次式８
で与えられる。
わたって起こるものであるので、クロック周期は次式８
で与えられる。
【００７１】
【数７】
【００７２】例えば、ＲR1＝２ＭΩ及びＣC＝０．５ｐ
Ｆで、Ｔclk＝１μsecである。
Ｆで、Ｔclk＝１μsecである。
【００７３】したがって、図１４の詳細な回路は、本発
明による回路コンセプトをクロック周波数が供給電圧や
トランジスタ工程パラメータの変動に実質的に影響され
ないような、特に簡単でエレガントな実現方法であると
いうことが理解されるであろう。特に、上述のミラー技
術によって比較器５３０，５４０のトリップ点電圧、及
び比較器５３０及び５４０内のクロック・ランプ信号を
制御する放電電流は、それぞれ、供給電圧及びトランジ
スタ工程パラメータの変動が全て、正常動作の際にクロ
ック周期に実質的に影響を及ぼさない通常モード・ファ
クタとなるように共通信号に基づいて制御される。した
がって、クロック周期は上述したように該当する抵抗器
及びコンデンサのみに依存する。
明による回路コンセプトをクロック周波数が供給電圧や
トランジスタ工程パラメータの変動に実質的に影響され
ないような、特に簡単でエレガントな実現方法であると
いうことが理解されるであろう。特に、上述のミラー技
術によって比較器５３０，５４０のトリップ点電圧、及
び比較器５３０及び５４０内のクロック・ランプ信号を
制御する放電電流は、それぞれ、供給電圧及びトランジ
スタ工程パラメータの変動が全て、正常動作の際にクロ
ック周期に実質的に影響を及ぼさない通常モード・ファ
クタとなるように共通信号に基づいて制御される。した
がって、クロック周期は上述したように該当する抵抗器
及びコンデンサのみに依存する。
【００７４】図１５は、図１０又は図１２，１４の振動
子／クロック信号発生器の一つの応用を示す論理回路４
００のブロック図であり、これらの図１０又は図１２，
１４は、論理回路４００のクロック信号発生器４２０と
して利用される。本発明による遅延／クロック回路を組
み込んだ論理回路４００は、低電圧低電力の差動入力Ａ
ＤＣとして用いるのに適している。この応用例のシステ
ム全体は、“低電圧低電力信号処理システム及び携帯測
定器からの差動信号入力の高精度比較方法”という表題
で同時出願中の共通に譲渡される特許文献３（米国特許
出願第０９／８９８６７４号明細書）により詳しく記載
されており、これを参照することによってその全体が本
明細書に組み込まれる。
子／クロック信号発生器の一つの応用を示す論理回路４
００のブロック図であり、これらの図１０又は図１２，
１４は、論理回路４００のクロック信号発生器４２０と
して利用される。本発明による遅延／クロック回路を組
み込んだ論理回路４００は、低電圧低電力の差動入力Ａ
ＤＣとして用いるのに適している。この応用例のシステ
ム全体は、“低電圧低電力信号処理システム及び携帯測
定器からの差動信号入力の高精度比較方法”という表題
で同時出願中の共通に譲渡される特許文献３（米国特許
出願第０９／８９８６７４号明細書）により詳しく記載
されており、これを参照することによってその全体が本
明細書に組み込まれる。
【００７５】図１５に示されているように、信号ＩＮ
＋，ＩＮ−が論理回路４００によって変換されるべき差
動信号である。信号ＩＮ＋，ＩＮ−は、それぞれ、比較
器４０１，４０２の各々の正側入力に供給される。比較
器４０１，４０２の各々の負側入力には信号ＲＡＭＰが
供給される。信号ＲＡＭＰは電流発生器４１０によって
供給されるが、これについては以下で図１６を参照して
より詳しく説明する。電流発生器４１０への入力は、基
準信号ＶREF及び信号ＯＮである。基準信号ＶREFは、電
流発生器４１０を制御し、これによってランプ信号電流
を、さらにはスケールファクタ（倍率）を制御する。い
ろいろな実施の形態に係る典型例では、後に十分詳述す
るように、基準信号ＶREFはシステム全体の供給電源か
ら（分割器を用いて）直接に出力され、これによって、
測定システム全体のスケールファクタ（トランスジュー
サから出力される各信号のピーク・ツー・ピーク・カウ
ント値）がシステム供給電圧の変動から独立になる。
１．５Ｖシステムのある実施の形態では、基準信号Ｖ
REFは０．７５Ｖ、すなわち、電源供給電圧の１／２で
ある。
＋，ＩＮ−が論理回路４００によって変換されるべき差
動信号である。信号ＩＮ＋，ＩＮ−は、それぞれ、比較
器４０１，４０２の各々の正側入力に供給される。比較
器４０１，４０２の各々の負側入力には信号ＲＡＭＰが
供給される。信号ＲＡＭＰは電流発生器４１０によって
供給されるが、これについては以下で図１６を参照して
より詳しく説明する。電流発生器４１０への入力は、基
準信号ＶREF及び信号ＯＮである。基準信号ＶREFは、電
流発生器４１０を制御し、これによってランプ信号電流
を、さらにはスケールファクタ（倍率）を制御する。い
ろいろな実施の形態に係る典型例では、後に十分詳述す
るように、基準信号ＶREFはシステム全体の供給電源か
ら（分割器を用いて）直接に出力され、これによって、
測定システム全体のスケールファクタ（トランスジュー
サから出力される各信号のピーク・ツー・ピーク・カウ
ント値）がシステム供給電圧の変動から独立になる。
１．５Ｖシステムのある実施の形態では、基準信号Ｖ
REFは０．７５Ｖ、すなわち、電源供給電圧の１／２で
ある。
【００７６】コンデンサＣRは、電流発生器４１０の出
力とアースとの間に結合されている。スイッチＳＷ１
は、制御信号ＲＳＴによって制御されて信号ＲＡＭＰを
信号ＲＥＦＬに接続する。信号ＲＡＭＰは、時間（と電
流）を節約するためにアースよりもむしろ入力信号範囲
の下限端になるように選ばれた信号ＲＥＦＬへリセット
される。１．５Ｖシステムのある実施の形態において、
信号範囲における最大値が７５０ｍＶ（公称６００ｍ
Ｖ）である場合には、信号ＲＥＦＬは約３７５ｍＶに設
定される。
力とアースとの間に結合されている。スイッチＳＷ１
は、制御信号ＲＳＴによって制御されて信号ＲＡＭＰを
信号ＲＥＦＬに接続する。信号ＲＡＭＰは、時間（と電
流）を節約するためにアースよりもむしろ入力信号範囲
の下限端になるように選ばれた信号ＲＥＦＬへリセット
される。１．５Ｖシステムのある実施の形態において、
信号範囲における最大値が７５０ｍＶ（公称６００ｍ
Ｖ）である場合には、信号ＲＥＦＬは約３７５ｍＶに設
定される。
【００７７】比較器４０１の出力信号ＣＭＰ＋は、排他
的ＯＲゲート４３０への入力及びＤＦＦブロック４６０
への入力の両方へ信号として供給される。同様に、比較
器４０２の出力信号ＣＭＰ−は、排他的ＯＲゲート４３
０への入力及びＤＦＦブロック４６０への入力として供
給される。排他的ＯＲゲート４３０の出力信号ＣＯＵＮ
ＴはＡＮＤゲート４４０への入力として送られる。ＡＮ
Ｄゲート４４０への第二の入力はクロック信号発生器４
２０から受け取る信号ＣＬＫであり、このクロック信号
発生器４２０は、ここに開示された原理にしたがって動
作する遅延回路が組み込まれている。クロック信号発生
器４２０は入力信号ＯＮを受け取る。ＡＮＤゲート４４
０の出力信号は１１ビットカウンタ４５０に送られる。
カウンタ４５０の出力は信号ＯＵＴである。ＤＦＦブロ
ック４６０の出力は信号ＳＩＧＮである。信号ＳＩＧＮ
はカウンタ４５０の１１ビット出力に付加的な１ビット
を付加し、もって論理回路４００の出力は全体で１２ビ
ットになる。
的ＯＲゲート４３０への入力及びＤＦＦブロック４６０
への入力の両方へ信号として供給される。同様に、比較
器４０２の出力信号ＣＭＰ−は、排他的ＯＲゲート４３
０への入力及びＤＦＦブロック４６０への入力として供
給される。排他的ＯＲゲート４３０の出力信号ＣＯＵＮ
ＴはＡＮＤゲート４４０への入力として送られる。ＡＮ
Ｄゲート４４０への第二の入力はクロック信号発生器４
２０から受け取る信号ＣＬＫであり、このクロック信号
発生器４２０は、ここに開示された原理にしたがって動
作する遅延回路が組み込まれている。クロック信号発生
器４２０は入力信号ＯＮを受け取る。ＡＮＤゲート４４
０の出力信号は１１ビットカウンタ４５０に送られる。
カウンタ４５０の出力は信号ＯＵＴである。ＤＦＦブロ
ック４６０の出力は信号ＳＩＧＮである。信号ＳＩＧＮ
はカウンタ４５０の１１ビット出力に付加的な１ビット
を付加し、もって論理回路４００の出力は全体で１２ビ
ットになる。
【００７８】図１５で特定される論理回路４００の実施
の形態において、カウンタ４５０は、トグルの数を最小
にするので、普通は電流消費が小さいリップル・カウン
タであってもよい。レジスタの数を最小にするために、
カウント値はカウンタ自身に格納される。減算回路は不
要であるということも注意すべきである。符号信号ＳＩ
ＧＮは別のレジスタに格納される。こうした設計選択の
結果として、最終的に小型及び低電力消費という両面で
きわめて効率的な回路が得られる。しかし、これは単に
実施の形態の典型例にすぎず、他の設計選択も明らかに
可能であるということは理解されるであろう。
の形態において、カウンタ４５０は、トグルの数を最小
にするので、普通は電流消費が小さいリップル・カウン
タであってもよい。レジスタの数を最小にするために、
カウント値はカウンタ自身に格納される。減算回路は不
要であるということも注意すべきである。符号信号ＳＩ
ＧＮは別のレジスタに格納される。こうした設計選択の
結果として、最終的に小型及び低電力消費という両面で
きわめて効率的な回路が得られる。しかし、これは単に
実施の形態の典型例にすぎず、他の設計選択も明らかに
可能であるということは理解されるであろう。
【００７９】図１５の論理回路４００の実施の形態にお
いて、また、比較器は低電圧低電力動作に適するもので
あればいかなるもので実現してもよい。例えば、低電力
演算増幅器タイプの比較器、あるいはダイナミック比較
器を用いてもよい。読者は、非特許文献１（David John
s及びKen Martinによって１９９７年にJohn Wiley and
Sons, Inc.から刊行された「Analog Integrated Circui
t Design」の“比較器”という表題の章）を参照された
い。切り替えコンデンサ入力を有する比較器は入力コン
デンサ上に入力電圧を格納するという利点を有し、それ
によって、アナログ信号処理回路構成の前ステージを遮
断でき、電力を節約し、比較器オフセットの解消を促進
する。内部切り替えコンデンサ入力を有する比較器を用
いる好ましい実施の形態では、そのコンデンサは、リセ
ット段階で入力された信号入力に内部的に切り替え可能
に接続され、入力信号の変換の直前に、入力された信号
入力が切り替え可能に接断され、ランプ信号が入力信号
変換の開始時にコンデンサ入力に切り替え可能に接続さ
れる。一般に、各比較器は同一構成であるので、いかな
る遅延及び寄生的効果も精度に悪影響を及ぼすことはな
く、低電圧低電力比較器の設計は重要ではない。
いて、また、比較器は低電圧低電力動作に適するもので
あればいかなるもので実現してもよい。例えば、低電力
演算増幅器タイプの比較器、あるいはダイナミック比較
器を用いてもよい。読者は、非特許文献１（David John
s及びKen Martinによって１９９７年にJohn Wiley and
Sons, Inc.から刊行された「Analog Integrated Circui
t Design」の“比較器”という表題の章）を参照された
い。切り替えコンデンサ入力を有する比較器は入力コン
デンサ上に入力電圧を格納するという利点を有し、それ
によって、アナログ信号処理回路構成の前ステージを遮
断でき、電力を節約し、比較器オフセットの解消を促進
する。内部切り替えコンデンサ入力を有する比較器を用
いる好ましい実施の形態では、そのコンデンサは、リセ
ット段階で入力された信号入力に内部的に切り替え可能
に接続され、入力信号の変換の直前に、入力された信号
入力が切り替え可能に接断され、ランプ信号が入力信号
変換の開始時にコンデンサ入力に切り替え可能に接続さ
れる。一般に、各比較器は同一構成であるので、いかな
る遅延及び寄生的効果も精度に悪影響を及ぼすことはな
く、低電圧低電力比較器の設計は重要ではない。
【００８０】図１０及び図１２は、図１５のクロック信
号発生器４２０として使用できる回路のブロック図であ
り、図１６は、図１５の電流発生器４１０として使用で
きるブロック図である。これらの回路の設計で、いくつ
かのコンポーネントは、工程パラメータに対するシステ
ム全体の感度を低下させるように選ばれる。具体的に言
うと、ランプ信号発生器及びクロック信号発生器におい
て同じタイプのコンデンサを用い、それらを測定された
バイアス電流で充電することによってそのシステムのス
ケールファクタが工程パラメータに依存しないようにさ
せる。
号発生器４２０として使用できる回路のブロック図であ
り、図１６は、図１５の電流発生器４１０として使用で
きるブロック図である。これらの回路の設計で、いくつ
かのコンポーネントは、工程パラメータに対するシステ
ム全体の感度を低下させるように選ばれる。具体的に言
うと、ランプ信号発生器及びクロック信号発生器におい
て同じタイプのコンデンサを用い、それらを測定された
バイアス電流で充電することによってそのシステムのス
ケールファクタが工程パラメータに依存しないようにさ
せる。
【００８１】図１６は、ＡＤＣランプ信号を発生するた
めの図１５の電流発生器として使用できる回路のブロッ
ク図である。演算増幅器５１０はその正側入力端子で基
準信号ＶREFを受ける。増幅器５１０の出力はカレント
ミラー５１２に供給される。カレントミラー５１２はま
た、電源供給電圧ＶＤＤを受け取る。カレントミラー５
１２は抵抗器ＲRを介して接地され、また抵抗ＲRとカレ
ントミラー５１２との間の節点が増幅器５１０の負側入
力に接続される。カレントミラー５１２の出力ＯＵＴ
は、抵抗器ＲRを通る電流ＩRをミラーするＩR1に等しい
電流レベルを供給する。カレントミラー５１２からの出
力ＯＵＴはコンデンサに結合される。出力ＯＵＴはま
た、スイッチＳＷ５を介して基準信号ＲＥＦＬに結合さ
れる。出力信号ＯＵＴはランプ信号ＲＡＭＰを提供す
る。
めの図１５の電流発生器として使用できる回路のブロッ
ク図である。演算増幅器５１０はその正側入力端子で基
準信号ＶREFを受ける。増幅器５１０の出力はカレント
ミラー５１２に供給される。カレントミラー５１２はま
た、電源供給電圧ＶＤＤを受け取る。カレントミラー５
１２は抵抗器ＲRを介して接地され、また抵抗ＲRとカレ
ントミラー５１２との間の節点が増幅器５１０の負側入
力に接続される。カレントミラー５１２の出力ＯＵＴ
は、抵抗器ＲRを通る電流ＩRをミラーするＩR1に等しい
電流レベルを供給する。カレントミラー５１２からの出
力ＯＵＴはコンデンサに結合される。出力ＯＵＴはま
た、スイッチＳＷ５を介して基準信号ＲＥＦＬに結合さ
れる。出力信号ＯＵＴはランプ信号ＲＡＭＰを提供す
る。
【００８２】図１７（ａ），（ｂ）は、図１５の論理回
路４００の動作を説明するタイミング図である。図１７
（ａ）は正のカウンタ出力値の例を示し、図１７（ｂ）
は負のカウンタ出力値の例を示している。
路４００の動作を説明するタイミング図である。図１７
（ａ）は正のカウンタ出力値の例を示し、図１７（ｂ）
は負のカウンタ出力値の例を示している。
【００８３】図１７（ａ）に示されているように、時刻
Ｔ０では、全ての信号が低い。時刻Ｔ１で、信号ＯＮは
高く遷移し、信号ＲＳＴも高く遷移する。図１５を参照
すると、信号ＯＮは、電流発生器４１０とクロック信号
発生器４２０とを活性化する。信号ＲＳＴは、スイッチ
ＳＷ１を閉じて電流発生器４１０の出力、ひいては信号
ＲＡＭＰを信号レベルＲＥＦＬに結合する。これによっ
て、信号ＲＡＭＰは信号レベルＲＥＦＬへ上昇する。
Ｔ０では、全ての信号が低い。時刻Ｔ１で、信号ＯＮは
高く遷移し、信号ＲＳＴも高く遷移する。図１５を参照
すると、信号ＯＮは、電流発生器４１０とクロック信号
発生器４２０とを活性化する。信号ＲＳＴは、スイッチ
ＳＷ１を閉じて電流発生器４１０の出力、ひいては信号
ＲＡＭＰを信号レベルＲＥＦＬに結合する。これによっ
て、信号ＲＡＭＰは信号レベルＲＥＦＬへ上昇する。
【００８４】時刻Ｔ２で、信号ＲＳＴは低く遷移する。
図１５を参照すると、これによってスイッチＳＷ１が開
き、信号ＲＡＭＰが電流発生器４１０による駆動にした
がって直線的なレートで増加することが可能になる。時
刻Ｔ３で、信号ＲＡＭＰは、比較器４０２の入力信号Ｉ
Ｎ−のレベルを通過し、比較器４０２の出力信号ＣＭＰ
−が高く遷移する。この遷移はまた、排他的ＯＲゲート
４３０の出力ＣＯＵＮＴを高く遷移させる。このシーケ
ンスが、クロック信号発生器出力信号ＣＬＫと組み合わ
されて、カウンタ４５０にカウントを開始させる。
図１５を参照すると、これによってスイッチＳＷ１が開
き、信号ＲＡＭＰが電流発生器４１０による駆動にした
がって直線的なレートで増加することが可能になる。時
刻Ｔ３で、信号ＲＡＭＰは、比較器４０２の入力信号Ｉ
Ｎ−のレベルを通過し、比較器４０２の出力信号ＣＭＰ
−が高く遷移する。この遷移はまた、排他的ＯＲゲート
４３０の出力ＣＯＵＮＴを高く遷移させる。このシーケ
ンスが、クロック信号発生器出力信号ＣＬＫと組み合わ
されて、カウンタ４５０にカウントを開始させる。
【００８５】時刻Ｔ４で、信号ＲＡＭＰは比較器４０１
の入力信号ＩＮ＋のレベルを通過する。これによって比
較器４０１の出力は高く遷移し、したがって排他的ＯＲ
ゲート４３０の出力ＣＯＵＮＴを低く遷移させ、それが
ＡＮＤゲート４４０を介してカウンタ４５０にカウント
を停止させる。時刻Ｔ５で、信号ＯＮが低く遷移し、信
号ＲＡＭＰは上昇を停止する。
の入力信号ＩＮ＋のレベルを通過する。これによって比
較器４０１の出力は高く遷移し、したがって排他的ＯＲ
ゲート４３０の出力ＣＯＵＮＴを低く遷移させ、それが
ＡＮＤゲート４４０を介してカウンタ４５０にカウント
を停止させる。時刻Ｔ５で、信号ＯＮが低く遷移し、信
号ＲＡＭＰは上昇を停止する。
【００８６】上述のように、図１７（ａ）に示されたシ
ーケンスによって、カウンタ４５０は信号ＩＮ＋，ＩＮ
−のアナログ・レベルの差を表すディジタル値を生成す
る。ＤＦＦブロック４６０の出力からの信号ＳＩＧＮが
低レベルにとどまるということは、ディジタル出力が正
のカウンタ出力値を表しているということを示す。この
方法は、二つの差動アナログ信号の差であるディジタル
出力を達成する一つの方法を提供する。
ーケンスによって、カウンタ４５０は信号ＩＮ＋，ＩＮ
−のアナログ・レベルの差を表すディジタル値を生成す
る。ＤＦＦブロック４６０の出力からの信号ＳＩＧＮが
低レベルにとどまるということは、ディジタル出力が正
のカウンタ出力値を表しているということを示す。この
方法は、二つの差動アナログ信号の差であるディジタル
出力を達成する一つの方法を提供する。
【００８７】図１７（ｂ）は、負のカウンタ出力値に関
する回路の機能を説明していることを除き、図１７
（ａ）と同様である。信号レベルは、信号ＩＮ＋，ＩＮ
−のレベルが交換されている以外は、全て図１７（ａ）
の場合と同じである。したがって、時刻Ｔ３で、信号Ｒ
ＡＭＰは、信号ＩＮ＋のレベルを通過し、もって比較器
４０１の出力信号ＣＭＰ＋を高く遷移させカウンタ４５
０をスタートさせる。時刻Ｔ４で、信号ＲＡＭＰは、信
号ＩＮ−のレベルを通過し、これによって比較器４０１
のＣＭＰ＋の出力を高く遷移させる。これは、排他的Ｏ
Ｒゲート４３０の出力ＣＯＵＮＴを低く遷移させ、カウ
ンタ４５０を停止させる。図１７（ａ），（ｂ）間の重
要な差異は、時刻Ｔ４で、図１７（ｂ）では、ＤＦＦブ
ロック４６０の出力ＳＩＧＮが高く遷移することであ
る。信号ＳＩＧＮが高いということは、カウンタ４５０
からのディジタル値が負のカウンタ出力値を表している
という示唆を論理回路に提供する。
する回路の機能を説明していることを除き、図１７
（ａ）と同様である。信号レベルは、信号ＩＮ＋，ＩＮ
−のレベルが交換されている以外は、全て図１７（ａ）
の場合と同じである。したがって、時刻Ｔ３で、信号Ｒ
ＡＭＰは、信号ＩＮ＋のレベルを通過し、もって比較器
４０１の出力信号ＣＭＰ＋を高く遷移させカウンタ４５
０をスタートさせる。時刻Ｔ４で、信号ＲＡＭＰは、信
号ＩＮ−のレベルを通過し、これによって比較器４０１
のＣＭＰ＋の出力を高く遷移させる。これは、排他的Ｏ
Ｒゲート４３０の出力ＣＯＵＮＴを低く遷移させ、カウ
ンタ４５０を停止させる。図１７（ａ），（ｂ）間の重
要な差異は、時刻Ｔ４で、図１７（ｂ）では、ＤＦＦブ
ロック４６０の出力ＳＩＧＮが高く遷移することであ
る。信号ＳＩＧＮが高いということは、カウンタ４５０
からのディジタル値が負のカウンタ出力値を表している
という示唆を論理回路に提供する。
【００８８】タイミング図１７（ａ），（ｂ）と合わせ
た図１５の実現方法は、一時的な動作のためにオン／オ
フできる発振器の始動回路及び停止機能を示している。
このタイプの一時的な動作は電力消費を最小にするのに
有利である。
た図１５の実現方法は、一時的な動作のためにオン／オ
フできる発振器の始動回路及び停止機能を示している。
このタイプの一時的な動作は電力消費を最小にするのに
有利である。
【００８９】クロック信号発生器のコンポーネントに関
する計算の他に、図１５の適用例のシステムと方法によ
るＡＤＣの全体的なスケールファクタに関する式を検討
することも有益である。まず第一に、図１６の電流発生
器４１０に関して言うと、いろいろな実施の形態におい
て、アナログ／ディジタル変換器の単一ランプ信号の充
電速度はバイアス回路抵抗器ＲR、電圧レベルＶREF、及
びランプ・コンデンサＣRによって設定される。
する計算の他に、図１５の適用例のシステムと方法によ
るＡＤＣの全体的なスケールファクタに関する式を検討
することも有益である。まず第一に、図１６の電流発生
器４１０に関して言うと、いろいろな実施の形態におい
て、アナログ／ディジタル変換器の単一ランプ信号の充
電速度はバイアス回路抵抗器ＲR、電圧レベルＶREF、及
びランプ・コンデンサＣRによって設定される。
【００９０】関連した単一ランプ充電速度を算出する式
９を下記に示す。
９を下記に示す。
【００９１】
【数８】
【００９２】図１４で例示されたクロック回路４２０を
例示された単一ランプ電流発生器４１０と一緒に用いる
場合、全体的なＡＤＣスケールファクタは次の式１０の
ようになる。
例示された単一ランプ電流発生器４１０と一緒に用いる
場合、全体的なＡＤＣスケールファクタは次の式１０の
ようになる。
【００９３】
【数９】
【００９４】上記の式に示されているような、クロック
周期、単一ランプ充電速度、及び全体的なＡＤＣスケー
ルファクタに関する関係は二つの重要な効果がある。第
一に、クロック信号の抵抗器及びコンデンサ、並びにＡ
ＤＣランプ信号発生器の抵抗器及びコンデンサが単一集
積回路で同様な仕方で構成されるならば、装置の特性は
一般に比例的に釣り合い、スケールファクタは製造時の
工程のばらつきから独立する。さらに、上述のように、
スケールファクタを決定した装置動作特性も一般に装置
の設計と製造にしたがって比例的に釣り合うので、回路
が動作しているときにスケールファクタは環境的な変動
から顕著に独立しているということが理解されるであろ
う。
周期、単一ランプ充電速度、及び全体的なＡＤＣスケー
ルファクタに関する関係は二つの重要な効果がある。第
一に、クロック信号の抵抗器及びコンデンサ、並びにＡ
ＤＣランプ信号発生器の抵抗器及びコンデンサが単一集
積回路で同様な仕方で構成されるならば、装置の特性は
一般に比例的に釣り合い、スケールファクタは製造時の
工程のばらつきから独立する。さらに、上述のように、
スケールファクタを決定した装置動作特性も一般に装置
の設計と製造にしたがって比例的に釣り合うので、回路
が動作しているときにスケールファクタは環境的な変動
から顕著に独立しているということが理解されるであろ
う。
【００９５】図１８は、調節可能な周波数発振器のブロ
ック図を示す。抵抗器の値及びコンデンサの値は集積回
路の工程によって変わるので、用途によっては、工程の
ばらつきによる公称周波数の変動を該周波数をトリミン
グすることによって制限することが望ましい。普通、こ
れはフューズ又はある種のＰＲＯＭ／ＥＥＰＲＯＭによ
って行うことができる。レーザーによる抵抗器のトリミ
ングも可能であるが、それほど多く利用されていない。
図１８の発振器回路は、図１０のものと同様であるが、
周波数調節制御信号ＦＡＤＪＵＳＴ（２−０）をさらに
含み、バイアス回路１１０Ｈがそれを受け取るという点
が異なる。この回路はまた、二つの遅延ブロック１２０
Ｈ１，１２０Ｈ２、及び論理回路３００Ｈを含む。
ック図を示す。抵抗器の値及びコンデンサの値は集積回
路の工程によって変わるので、用途によっては、工程の
ばらつきによる公称周波数の変動を該周波数をトリミン
グすることによって制限することが望ましい。普通、こ
れはフューズ又はある種のＰＲＯＭ／ＥＥＰＲＯＭによ
って行うことができる。レーザーによる抵抗器のトリミ
ングも可能であるが、それほど多く利用されていない。
図１８の発振器回路は、図１０のものと同様であるが、
周波数調節制御信号ＦＡＤＪＵＳＴ（２−０）をさらに
含み、バイアス回路１１０Ｈがそれを受け取るという点
が異なる。この回路はまた、二つの遅延ブロック１２０
Ｈ１，１２０Ｈ２、及び論理回路３００Ｈを含む。
【００９６】図１９は、電圧制御型発振器のバイアス回
路の概略図である。電圧制御型発振器はオンチップ発振
器の別のよく見られるものの応用である。このタイプの
回路は周波数を制御するのに電圧入力を必要とする。こ
れは、バイアス抵抗器を直線領域で動作するＰＭＯＳト
ランジスタで置き換えることによって電圧制御型抵抗器
として振る舞うことによって達成される。図１９に示さ
れているように、バイアス抵抗器がＰＭＯＳトランジス
タＭ３Ｉに置き換えられており、それが制御信号ＶＣＴ
Ｌを受ける。トランジスタＭ３Ｉは、普通、直線形又は
三極真空管形の領域で動作する細長いトランジスタであ
る。図１９に示されているように、バイアス回路１１０
ＩはカレントミラーＮＭＯＳトランジスタＭ１Ｉ，Ｍ２
Ｉと、ＰＭＯＳトランジスタＭ４Ｉとを含む。
路の概略図である。電圧制御型発振器はオンチップ発振
器の別のよく見られるものの応用である。このタイプの
回路は周波数を制御するのに電圧入力を必要とする。こ
れは、バイアス抵抗器を直線領域で動作するＰＭＯＳト
ランジスタで置き換えることによって電圧制御型抵抗器
として振る舞うことによって達成される。図１９に示さ
れているように、バイアス抵抗器がＰＭＯＳトランジス
タＭ３Ｉに置き換えられており、それが制御信号ＶＣＴ
Ｌを受ける。トランジスタＭ３Ｉは、普通、直線形又は
三極真空管形の領域で動作する細長いトランジスタであ
る。図１９に示されているように、バイアス回路１１０
ＩはカレントミラーＮＭＯＳトランジスタＭ１Ｉ，Ｍ２
Ｉと、ＰＭＯＳトランジスタＭ４Ｉとを含む。
【００９７】図２０は、図１９のバイアス回路１１０Ｉ
を利用して得られる電圧制御型発振器を示す。図２０の
回路構成は、バイアス・ブロック１１０Ｉが受ける制御
信号が信号ＶＩＮであることを除き、図１８の回路と同
様である。この回路も二つの遅延ブロック１２０Ｉ１，
１２０Ｉ２と、論理回路３００Ｉとを含む。
を利用して得られる電圧制御型発振器を示す。図２０の
回路構成は、バイアス・ブロック１１０Ｉが受ける制御
信号が信号ＶＩＮであることを除き、図１８の回路と同
様である。この回路も二つの遅延ブロック１２０Ｉ１，
１２０Ｉ２と、論理回路３００Ｉとを含む。
【００９８】図２１は、本発明にしたがって構成される
基本遅延回路５０Ｊの別の実施の形態のブロック図であ
る。回路構成は、図１の遅延回路５０の回路構成と同様
である。しかし、図１と異なり、カレントミラー５２Ｊ
は、図１のカレントミラー５２の構成で用いられたもの
と逆の極性のトランジスタを用いて構成されている。し
たがって、カレントミラー５２Ｊは、供給端子で供給電
圧ＶＤＤに結合され、その入力は抵抗器Ｒ１Ｊを介して
回路アースに結合されている。その結果、カレントミラ
ーの第一ブランチで電流ｉ1Jが定められる。抵抗器Ｒ１
Ｊとカレントミラー５２Ｊの入力との間の節点が信号Ｖ
ＢＩＡＳを決定する。カレントミラー５２Ｊの第二ブラ
ンチは比較器５４Ｊの正側入力に結合されている。信号
ＲＡＭＰは比較器５４Ｊの正側入力における信号と呼ば
れる。比較器５４Ｊの正側入力はまた、スイッチＳ１Ｊ
を介して接地される。比較器５４Ｊの正側入力はまた、
コンデンサＣ１Ｊの第一の端子に結合されている。コン
デンサＣ１Ｊの第二の端子は接地されている。スイッチ
Ｓ１Ｊは信号ＲＥＳＥＴによって制御される。スイッチ
Ｓ１Ｊ、コンデンサＣ１Ｊ、及びカレントミラー５２Ｊ
の第二ブランチが全部でランプ回路を形成している。以
下でより詳しく説明するように、比較器５４Ｊの負側入
力は、比較器５４Ｊのトリップ点又はスイッチ点を決定
する信号ＢＩＡＳＳＩＧを受ける。
基本遅延回路５０Ｊの別の実施の形態のブロック図であ
る。回路構成は、図１の遅延回路５０の回路構成と同様
である。しかし、図１と異なり、カレントミラー５２Ｊ
は、図１のカレントミラー５２の構成で用いられたもの
と逆の極性のトランジスタを用いて構成されている。し
たがって、カレントミラー５２Ｊは、供給端子で供給電
圧ＶＤＤに結合され、その入力は抵抗器Ｒ１Ｊを介して
回路アースに結合されている。その結果、カレントミラ
ーの第一ブランチで電流ｉ1Jが定められる。抵抗器Ｒ１
Ｊとカレントミラー５２Ｊの入力との間の節点が信号Ｖ
ＢＩＡＳを決定する。カレントミラー５２Ｊの第二ブラ
ンチは比較器５４Ｊの正側入力に結合されている。信号
ＲＡＭＰは比較器５４Ｊの正側入力における信号と呼ば
れる。比較器５４Ｊの正側入力はまた、スイッチＳ１Ｊ
を介して接地される。比較器５４Ｊの正側入力はまた、
コンデンサＣ１Ｊの第一の端子に結合されている。コン
デンサＣ１Ｊの第二の端子は接地されている。スイッチ
Ｓ１Ｊは信号ＲＥＳＥＴによって制御される。スイッチ
Ｓ１Ｊ、コンデンサＣ１Ｊ、及びカレントミラー５２Ｊ
の第二ブランチが全部でランプ回路を形成している。以
下でより詳しく説明するように、比較器５４Ｊの負側入
力は、比較器５４Ｊのトリップ点又はスイッチ点を決定
する信号ＢＩＡＳＳＩＧを受ける。
【００９９】ランプ信号は、コンデンサＣ１Ｊを電流ｉ
2Jで充電することによって生成される。基準電流ｉ1Jは
バイアス抵抗器Ｒ１Ｊによって設定される。カレントミ
ラー入力電圧は電圧ＶＢＩＡＳに保たれる。こうして、
カレントミラーは、ｉ1J（の倍数）と同一な動作電流ｉ
2Jを出力する。比較器５４Ｊは、コンデンサ信号ＲＡＭ
Ｐが比較器５４Ｊの動作を制御するバイアス信号ＢＩＡ
ＳＳＩＧによって決定されるスイッチング電圧ＶＳＷＩ
ＴＣＨに達したときにトリップ又はスイッチする。比較
器５４Ｊとして、従来の比較器を用いた場合、スイッチ
ング電圧ＶＳＷＩＴＣＨは、信号ＢＩＡＳＳＩＧとして
比較器に供給される基準電圧に等しい。さらに後の方で
述べる別の実施の形態に係る典型例では、信号ＢＩＡＳ
ＳＩＧはスイッチング電圧ＶＳＷＩＴＣＨと同じではな
いが、スイッチング電圧ＶＳＷＩＴＣＨは、信号ＢＩＡ
ＳＳＩＧに依存又は信号ＢＩＡＳＳＩＧと相互依存す
る。
2Jで充電することによって生成される。基準電流ｉ1Jは
バイアス抵抗器Ｒ１Ｊによって設定される。カレントミ
ラー入力電圧は電圧ＶＢＩＡＳに保たれる。こうして、
カレントミラーは、ｉ1J（の倍数）と同一な動作電流ｉ
2Jを出力する。比較器５４Ｊは、コンデンサ信号ＲＡＭ
Ｐが比較器５４Ｊの動作を制御するバイアス信号ＢＩＡ
ＳＳＩＧによって決定されるスイッチング電圧ＶＳＷＩ
ＴＣＨに達したときにトリップ又はスイッチする。比較
器５４Ｊとして、従来の比較器を用いた場合、スイッチ
ング電圧ＶＳＷＩＴＣＨは、信号ＢＩＡＳＳＩＧとして
比較器に供給される基準電圧に等しい。さらに後の方で
述べる別の実施の形態に係る典型例では、信号ＢＩＡＳ
ＳＩＧはスイッチング電圧ＶＳＷＩＴＣＨと同じではな
いが、スイッチング電圧ＶＳＷＩＴＣＨは、信号ＢＩＡ
ＳＳＩＧに依存又は信号ＢＩＡＳＳＩＧと相互依存す
る。
【０１００】遅延時間ｔdは、リセット信号の降下端か
ら比較器出力（ＯＵＴ）の上昇端までに経過した時間に
よって定義され、式１１で表される。
ら比較器出力（ＯＵＴ）の上昇端までに経過した時間に
よって定義され、式１１で表される。
【０１０１】
【数１０】
【０１０２】遅延時間ｔdは、回路パラメータの関数と
して次の式１２のように表すことができる。
して次の式１２のように表すことができる。
【０１０３】
【数１１】
【０１０４】本発明のある態様によると、回路設計によ
って電圧ＶＳＷＩＴＣＨ，ＶＢＩＡＳが同じ値に近づく
度合いに応じて、その遅延回路によって決定された遅延
時間区間は供給電圧の変動に対して安定化され易くな
る。さらに、電圧ＶＳＷＩＴＣＨ，ＶＢＩＡＳを等しく
することによって、遅延時間ｔdは次の式１３のよう
に、抵抗器の値、コンデンサの値、及びカレントミラー
比ｋだけに依存するようになる。
って電圧ＶＳＷＩＴＣＨ，ＶＢＩＡＳが同じ値に近づく
度合いに応じて、その遅延回路によって決定された遅延
時間区間は供給電圧の変動に対して安定化され易くな
る。さらに、電圧ＶＳＷＩＴＣＨ，ＶＢＩＡＳを等しく
することによって、遅延時間ｔdは次の式１３のよう
に、抵抗器の値、コンデンサの値、及びカレントミラー
比ｋだけに依存するようになる。
【０１０５】
【数１２】
【０１０６】このようにして、図１の遅延回路５０と同
様に、遅延回路５０Ｊにおける遅延時間が受動コンポー
ネントＲ１Ｊ，Ｃ１Ｊ、及びカレントミラー比ｋにのみ
依存するようにされる。さらに、カレントミラー比ｋに
おけるファクタであるトランジスタが共通の工程で製造
されるときには、それらの動作特性は互いに追従するよ
うになり、遅延回路によって決定された遅延時間区間は
遅延回路の動作温度の変動に対してさらに安定化される
傾向になる。これによって、回路を簡単なトランジスタ
・ステージによって実現しても、供給電圧や温度の変化
によって過大な変動を持ち込まないようにすることがで
きる。さらに、いろいろな実施の形態に係る典型例で
は、受動コンポーネントＲ１Ｊ，Ｃ１Ｊも共通の工程で
製造される。これは、いくつかの遅延回路及びそれらに
関連するタイミング要素が互いに追従することが必要で
ある回路において特に有利である。それらを全て同じ構
成の抵抗器やコンデンサを用いて生成することができる
からである。このように、遅延回路５０について前述し
た全ての利点と特徴が遅延回路５０Ｊによって達成され
る。図２２は、図２１の遅延回路５０Ｊの動作を説明す
るタイミング図を示す。図に示されているように、時刻
Ｔ０で、信号ＲＡＭＰは低く、信号ＲＥＳＥＴは高い。
時刻Ｔ１で、信号ＲＥＳＥＴは低く遷移し、それによっ
てランプ信号ＲＡＭＰはグラウンド電圧から直線的な傾
斜で上方へ遷移し始める。時刻Ｔ２で、ランプ信号ＲＡ
ＭＰは信号レベルＶＳＷＩＴＣＨに達し、それによって
比較器５４Ｊの出力ＯＵＴは低から高へ遷移する。遅延
時間ｔdは、時刻Ｔ２，Ｔ１の差に等しい。時刻Ｔ３
で、信号ＲＥＳＥＴは高く遷移し、スイッチＳ１Ｊを閉
じ、信号ＲＡＭＰをグラウンド電圧に結びつける。こう
して、信号ＲＡＭＰは、グラウンド電圧に向かって下方
に遷移し、時刻Ｔ４ではグラウンド電圧に見られる。
様に、遅延回路５０Ｊにおける遅延時間が受動コンポー
ネントＲ１Ｊ，Ｃ１Ｊ、及びカレントミラー比ｋにのみ
依存するようにされる。さらに、カレントミラー比ｋに
おけるファクタであるトランジスタが共通の工程で製造
されるときには、それらの動作特性は互いに追従するよ
うになり、遅延回路によって決定された遅延時間区間は
遅延回路の動作温度の変動に対してさらに安定化される
傾向になる。これによって、回路を簡単なトランジスタ
・ステージによって実現しても、供給電圧や温度の変化
によって過大な変動を持ち込まないようにすることがで
きる。さらに、いろいろな実施の形態に係る典型例で
は、受動コンポーネントＲ１Ｊ，Ｃ１Ｊも共通の工程で
製造される。これは、いくつかの遅延回路及びそれらに
関連するタイミング要素が互いに追従することが必要で
ある回路において特に有利である。それらを全て同じ構
成の抵抗器やコンデンサを用いて生成することができる
からである。このように、遅延回路５０について前述し
た全ての利点と特徴が遅延回路５０Ｊによって達成され
る。図２２は、図２１の遅延回路５０Ｊの動作を説明す
るタイミング図を示す。図に示されているように、時刻
Ｔ０で、信号ＲＡＭＰは低く、信号ＲＥＳＥＴは高い。
時刻Ｔ１で、信号ＲＥＳＥＴは低く遷移し、それによっ
てランプ信号ＲＡＭＰはグラウンド電圧から直線的な傾
斜で上方へ遷移し始める。時刻Ｔ２で、ランプ信号ＲＡ
ＭＰは信号レベルＶＳＷＩＴＣＨに達し、それによって
比較器５４Ｊの出力ＯＵＴは低から高へ遷移する。遅延
時間ｔdは、時刻Ｔ２，Ｔ１の差に等しい。時刻Ｔ３
で、信号ＲＥＳＥＴは高く遷移し、スイッチＳ１Ｊを閉
じ、信号ＲＡＭＰをグラウンド電圧に結びつける。こう
して、信号ＲＡＭＰは、グラウンド電圧に向かって下方
に遷移し、時刻Ｔ４ではグラウンド電圧に見られる。
【０１０７】図２３は、図２１の遅延回路のある実施の
形態の概略図である。図２３に示されているように、遅
延回路１００Ｊは、バイアス回路１１０Ｊと遅延ブロッ
ク１２０Ｊとを含む。遅延ブロック１２０Ｊは、本発明
のある態様によるランプ信号発生器２１０Ｊと、第１ス
テージ２２０Ｊ及び第２ステージ２３０Ｊを有するバイ
アスされるトランジスタ比較器とを含む。
形態の概略図である。図２３に示されているように、遅
延回路１００Ｊは、バイアス回路１１０Ｊと遅延ブロッ
ク１２０Ｊとを含む。遅延ブロック１２０Ｊは、本発明
のある態様によるランプ信号発生器２１０Ｊと、第１ス
テージ２２０Ｊ及び第２ステージ２３０Ｊを有するバイ
アスされるトランジスタ比較器とを含む。
【０１０８】バイアス回路１１０Ｊは、カレントミラー
構成で結合された二つのＰＭＯＳトランジスタＭ１Ｊ，
Ｍ２Ｊを含む。カレントミラーの第一のブランチは、供
給電圧ＶＤＤから抵抗器Ｒ１Ｊを介して流れる電流ｉ1J
を受ける。カレントミラーの第二のブランチは、ＮＭＯ
ＳトランジスタＭ５Ｊを介してグラウンド電圧に結合さ
れる。抵抗器Ｒ１Ｊとカレントミラーの第一のブランチ
との間の節点が信号ＰＢＩＡＳを決定する。トランジス
タＭ５Ｊ，Ｍ２Ｊ間の節点が信号ＮＢＩＡＳを決定す
る。
構成で結合された二つのＰＭＯＳトランジスタＭ１Ｊ，
Ｍ２Ｊを含む。カレントミラーの第一のブランチは、供
給電圧ＶＤＤから抵抗器Ｒ１Ｊを介して流れる電流ｉ1J
を受ける。カレントミラーの第二のブランチは、ＮＭＯ
ＳトランジスタＭ５Ｊを介してグラウンド電圧に結合さ
れる。抵抗器Ｒ１Ｊとカレントミラーの第一のブランチ
との間の節点が信号ＰＢＩＡＳを決定する。トランジス
タＭ５Ｊ，Ｍ２Ｊ間の節点が信号ＮＢＩＡＳを決定す
る。
【０１０９】ランプ信号発生器２１０Ｊは、ＰＭＯＳト
ランジスタＭ３Ｊを含み、それは信号ＰＢＩＡＳによっ
てバイアスされる。トランジスタＭ３Ｊは、供給電圧Ｖ
ＤＤに結合されると共に、トランジスタＭ６Ｊと直列に
結合されて接地する。トランジスタＭ６Ｊは信号ＲＳＴ
によって制御される。トランジスタＭ３Ｊを通る電流は
ｉ2Jと呼ばれる。コンデンサＣ１ＪはトランジスタＭ６
Ｊと並列に接続される。コンデンサＣ１Ｊの節点は信号
ＲＡＭＰＪと呼ばれる。
ランジスタＭ３Ｊを含み、それは信号ＰＢＩＡＳによっ
てバイアスされる。トランジスタＭ３Ｊは、供給電圧Ｖ
ＤＤに結合されると共に、トランジスタＭ６Ｊと直列に
結合されて接地する。トランジスタＭ６Ｊは信号ＲＳＴ
によって制御される。トランジスタＭ３Ｊを通る電流は
ｉ2Jと呼ばれる。コンデンサＣ１ＪはトランジスタＭ６
Ｊと並列に接続される。コンデンサＣ１Ｊの節点は信号
ＲＡＭＰＪと呼ばれる。
【０１１０】比較器の第１ステージ２２０Ｊも第２ステ
ージ２３０Ｊも、供給電圧ＶＤＤとアースとの間に直列
に結合された一つのＰＭＯＳトランジスタと一つのＮＭ
ＯＳトランジスタとを含む。第１ステージ２２０Ｊで
は、ＰＭＯＳトランジスタＭ４Ｊは信号ＲＡＭＰＪによ
って制御され、一方ＮＭＯＳトランジスタＭ７Ｊは信号
ＮＢＩＡＳによってバイアスされる。トランジスタＭ４
Ｊ，Ｍ７Ｊ間の節点は、第２ステージ２３０ＪのＰＭＯ
ＳトランジスタＭ８Ｊのゲートに接続されている。トラ
ンジスタＭ４ＪとトランジスタＭ７Ｊとの間の電流はｉ
3Jと呼ばれる。第２ステージ２３０Ｊはまた、ＮＭＯＳ
トランジスタＭ９Ｊを含み、それには信号ＮＢＩＡＳに
よってバイアスされる。トランジスタＭ８Ｊ，Ｍ９Ｊ間
の節点は出力ＯＵＴＪと呼ばれる。
ージ２３０Ｊも、供給電圧ＶＤＤとアースとの間に直列
に結合された一つのＰＭＯＳトランジスタと一つのＮＭ
ＯＳトランジスタとを含む。第１ステージ２２０Ｊで
は、ＰＭＯＳトランジスタＭ４Ｊは信号ＲＡＭＰＪによ
って制御され、一方ＮＭＯＳトランジスタＭ７Ｊは信号
ＮＢＩＡＳによってバイアスされる。トランジスタＭ４
Ｊ，Ｍ７Ｊ間の節点は、第２ステージ２３０ＪのＰＭＯ
ＳトランジスタＭ８Ｊのゲートに接続されている。トラ
ンジスタＭ４ＪとトランジスタＭ７Ｊとの間の電流はｉ
3Jと呼ばれる。第２ステージ２３０Ｊはまた、ＮＭＯＳ
トランジスタＭ９Ｊを含み、それには信号ＮＢＩＡＳに
よってバイアスされる。トランジスタＭ８Ｊ，Ｍ９Ｊ間
の節点は出力ＯＵＴＪと呼ばれる。
【０１１１】図２３の回路構成を分析すると、まずバイ
アス電流ｉ1Jは抵抗器Ｒ１ＪとトランジスタＭ１Ｊとに
よって定められることが分かる。電圧レベルＰＢＩＡＳ
がトランジスタＭ１Ｊをバイアス電流ｉ1Jで駆動するた
めに必要なゲート電圧になる。ＰＭＯＳトランジスタＭ
２Ｊ（及びＭ３Ｊ）はバイアス電流ｉ1Jをミラーする。
こうして、レベルｉ1Jにミラーされた電流がまた、ＮＭ
ＯＳトランジスタＭ５Ｊを流れ、トランジスタＭ５Ｊの
動作特性に基づいて信号ＮＢＩＡＳを決定する。次に、
信号ＮＢＩＡＳは、トランジスタＭ７Ｊ，Ｍ９Ｊに、バ
イアスされるトランジスタ比較器のステージで同じバイ
アス電流をミラーさせる。なお、全てのＮＭＯＳ及びＰ
ＭＯＳトランジスタがそれぞれ同じ寸法である（ｋ＝
１）と仮定している。実際に実施される場合には、電力
を節約するためにバイアスステージはより低い電流で動
作するが、カレントミラー・トランジスタは全て同じ電
流密度で動作する（ｋ＞１）。回路の記述を簡単にする
ために、我々はｋ＝１であると仮定する。別のいろいろ
な場合は当業者には明らかであろう。
アス電流ｉ1Jは抵抗器Ｒ１ＪとトランジスタＭ１Ｊとに
よって定められることが分かる。電圧レベルＰＢＩＡＳ
がトランジスタＭ１Ｊをバイアス電流ｉ1Jで駆動するた
めに必要なゲート電圧になる。ＰＭＯＳトランジスタＭ
２Ｊ（及びＭ３Ｊ）はバイアス電流ｉ1Jをミラーする。
こうして、レベルｉ1Jにミラーされた電流がまた、ＮＭ
ＯＳトランジスタＭ５Ｊを流れ、トランジスタＭ５Ｊの
動作特性に基づいて信号ＮＢＩＡＳを決定する。次に、
信号ＮＢＩＡＳは、トランジスタＭ７Ｊ，Ｍ９Ｊに、バ
イアスされるトランジスタ比較器のステージで同じバイ
アス電流をミラーさせる。なお、全てのＮＭＯＳ及びＰ
ＭＯＳトランジスタがそれぞれ同じ寸法である（ｋ＝
１）と仮定している。実際に実施される場合には、電力
を節約するためにバイアスステージはより低い電流で動
作するが、カレントミラー・トランジスタは全て同じ電
流密度で動作する（ｋ＞１）。回路の記述を簡単にする
ために、我々はｋ＝１であると仮定する。別のいろいろ
な場合は当業者には明らかであろう。
【０１１２】ランプ信号発生器２１０Ｊでは、トランジ
スタＭ６Ｊが導通していないとき、トランジスタＭ３Ｊ
がバイアス電流ｉ1Jに等しい電流ｉ2JでコンデンサＣ１
Ｊを充電する。トランジスタＭ６Ｊは、アクティブな高
信号ＲＳＴ（図２２のＲＥＳＥＴ）によって駆動される
リセット・スイッチである。
スタＭ６Ｊが導通していないとき、トランジスタＭ３Ｊ
がバイアス電流ｉ1Jに等しい電流ｉ2JでコンデンサＣ１
Ｊを充電する。トランジスタＭ６Ｊは、アクティブな高
信号ＲＳＴ（図２２のＲＥＳＥＴ）によって駆動される
リセット・スイッチである。
【０１１３】本発明に係る動作のある態様によると、こ
の遅延回路が式１３で議論されたような挙動をするため
には、トランジスタ比較器が電圧ＰＢＩＡＳでトリップ
することが必要である。これは、信号ＮＢＩＡＳをトラ
ンジスタＭ７Ｊ（及びＭ９Ｊ）に印加することによって
遂行され、同じバイアス電流がさらにバイアスされるト
ランジスタ比較器のステージにおいてトランジスタＭ１
Ｊと同じ電流密度でトランジスタＭ４Ｊをバイアスする
ためにミラーされる。信号ＲＡＭＰＪが低いとき、トラ
ンジスタＭ４Ｊはオンになり、トランジスタＭ７Ｊによ
って駆動／制御され（カレントミラー出力）、ｉ3J＝ｉ
1Jである。
の遅延回路が式１３で議論されたような挙動をするため
には、トランジスタ比較器が電圧ＰＢＩＡＳでトリップ
することが必要である。これは、信号ＮＢＩＡＳをトラ
ンジスタＭ７Ｊ（及びＭ９Ｊ）に印加することによって
遂行され、同じバイアス電流がさらにバイアスされるト
ランジスタ比較器のステージにおいてトランジスタＭ１
Ｊと同じ電流密度でトランジスタＭ４Ｊをバイアスする
ためにミラーされる。信号ＲＡＭＰＪが低いとき、トラ
ンジスタＭ４Ｊはオンになり、トランジスタＭ７Ｊによ
って駆動／制御され（カレントミラー出力）、ｉ3J＝ｉ
1Jである。
【０１１４】コンデンサＣ１Ｊが充電するとき、信号Ｒ
ＡＭＰＪは直線的に増加する。信号ＲＡＭＰＪが信号Ｐ
ＢＩＡＳと同じ電圧に達すると、トランジスタＭ４Ｊが
オフになり、バイアスされるトランジスタ比較器がトリ
ップする。したがって、信号ＰＢＩＡＳが図２１におけ
る電圧ＶＢＩＡＳと同様であり、信号ＮＢＩＡＳが図２
１における信号ＢＩＡＳＳＩＧと同様であることが理解
されよう。さらに、この回路構成によると、与えられた
動作特性の組に対して、信号ＮＢＩＡＳは信号ＰＢＩＡ
Ｓによって決定されるということが理解されよう。これ
は本発明による動作の一つの態様を達成する、すなわ
ち、式１３の条件を満たすような仕方で比較器のスイッ
チング電圧がバイアス電圧ＰＢＩＡＳと同じであること
が保証される。普通、トランジスタＭ８Ｊ，Ｍ９Ｊが第
２ステージを形成して、ゲインを増大し、出力信号ＯＵ
ＴＪを整頓にする。
ＡＭＰＪは直線的に増加する。信号ＲＡＭＰＪが信号Ｐ
ＢＩＡＳと同じ電圧に達すると、トランジスタＭ４Ｊが
オフになり、バイアスされるトランジスタ比較器がトリ
ップする。したがって、信号ＰＢＩＡＳが図２１におけ
る電圧ＶＢＩＡＳと同様であり、信号ＮＢＩＡＳが図２
１における信号ＢＩＡＳＳＩＧと同様であることが理解
されよう。さらに、この回路構成によると、与えられた
動作特性の組に対して、信号ＮＢＩＡＳは信号ＰＢＩＡ
Ｓによって決定されるということが理解されよう。これ
は本発明による動作の一つの態様を達成する、すなわ
ち、式１３の条件を満たすような仕方で比較器のスイッ
チング電圧がバイアス電圧ＰＢＩＡＳと同じであること
が保証される。普通、トランジスタＭ８Ｊ，Ｍ９Ｊが第
２ステージを形成して、ゲインを増大し、出力信号ＯＵ
ＴＪを整頓にする。
【０１１５】上述したように、上記のバイアスされるト
ランジスタ比較器は、従来のような比較器ではなく、従
来の基準電圧によって制御されるものではないというこ
とが理解すべきである。したがって、従来の基準電圧回
路は、エネルギーを散逸する抵抗器や独立な回路変型と
共に、不要になる。さらに、比較器のようなスイッチン
グは、一つのバイアスされるトランジスタ（例えば、ト
ランジスタＭ７Ｊ）と一つのスイッチングされるトラン
ジスタ（例えば、トランジスタＭ４Ｊ）というわずかな
コンポーネントで遂行される。したがって、この回路
は、非常に低い供給電圧で動作することができると共
に、非常に高速なスイッチングを可能とする。図２１乃
至図２３に示された遅延回路の実施の形態は、それぞ
れ、図１乃至図３に示された遅延回路の実施の形態と類
似していることが理解されるであろう。したがって、図
１乃至図３に示された遅延回路の実施の形態に関して、
図６乃至図２０で示された遅延回路の実施の形態のいろ
いろな変型や応用は、図２１乃至図２３に示された遅延
回路の実施の形態に関する類似の変型や応用に対応する
ということは当業者にはただちに明らかであろう。
ランジスタ比較器は、従来のような比較器ではなく、従
来の基準電圧によって制御されるものではないというこ
とが理解すべきである。したがって、従来の基準電圧回
路は、エネルギーを散逸する抵抗器や独立な回路変型と
共に、不要になる。さらに、比較器のようなスイッチン
グは、一つのバイアスされるトランジスタ（例えば、ト
ランジスタＭ７Ｊ）と一つのスイッチングされるトラン
ジスタ（例えば、トランジスタＭ４Ｊ）というわずかな
コンポーネントで遂行される。したがって、この回路
は、非常に低い供給電圧で動作することができると共
に、非常に高速なスイッチングを可能とする。図２１乃
至図２３に示された遅延回路の実施の形態は、それぞ
れ、図１乃至図３に示された遅延回路の実施の形態と類
似していることが理解されるであろう。したがって、図
１乃至図３に示された遅延回路の実施の形態に関して、
図６乃至図２０で示された遅延回路の実施の形態のいろ
いろな変型や応用は、図２１乃至図２３に示された遅延
回路の実施の形態に関する類似の変型や応用に対応する
ということは当業者にはただちに明らかであろう。
【０１１６】図１乃至図３に示された遅延回路の実施の
形態は、ランプ信号発生器及び比較器のステージの入力
にＮＭＯＳトランジスタを用いており、比較器のステー
ジをバイアスするカレントミラーにＰＭＯＳトランジス
タを用いている。図２１乃至図２３に示された遅延回路
の実施の形態は、上述のように反対の極性のトランジス
タを用いて実施されている。図１乃至図３の実施の形態
の方が高速の応用に適している。それは、ＮＭＯＳトラ
ンジスタの方がスピードが速いので比較器の入力に優れ
ており、ＰＭＯＳトランジスタはカレントミラー（又は
負荷）として用いるのに優れているからである。その結
果、比較器のステージでの伝播の遅れが少なくなるので
より正確な遅延回路が得られる。しかし、図２１乃至図
２３の実施の形態及び関連した変更や応用は、図１乃至
図２０の実施の形態について前述したような低電圧低電
力動作及び安定な動作という全ての利点を備えている。
形態は、ランプ信号発生器及び比較器のステージの入力
にＮＭＯＳトランジスタを用いており、比較器のステー
ジをバイアスするカレントミラーにＰＭＯＳトランジス
タを用いている。図２１乃至図２３に示された遅延回路
の実施の形態は、上述のように反対の極性のトランジス
タを用いて実施されている。図１乃至図３の実施の形態
の方が高速の応用に適している。それは、ＮＭＯＳトラ
ンジスタの方がスピードが速いので比較器の入力に優れ
ており、ＰＭＯＳトランジスタはカレントミラー（又は
負荷）として用いるのに優れているからである。その結
果、比較器のステージでの伝播の遅れが少なくなるので
より正確な遅延回路が得られる。しかし、図２１乃至図
２３の実施の形態及び関連した変更や応用は、図１乃至
図２０の実施の形態について前述したような低電圧低電
力動作及び安定な動作という全ての利点を備えている。
【０１１７】図１乃至図２３に関して上述した回路の全
部又は一部は、単一の集積回路として全体を製造するの
に適しているということは理解されるであろう。さら
に、図１乃至図２３に関して上述した回路は低電圧低電
力動作に特に有利なものであるが、本発明のシステムと
方法による回路は、高い電圧レベルで動作するように製
造されたときにも利点を保持するということは理解され
よう。さらに、より低電圧レベル、例えば１．３５ボル
ト、１．５ボルト、３ボルト、又は３．５ボルトなどに
ある低電圧電源からの供給によって動作できる本発明の
システム及び方法による回路の実施の形態は、普通、少
なくとも３倍乃至５倍高い電圧レベルでも動作すること
ができ、電圧レベルの制限は、回路を製造するのに用い
る工程の電圧制限のみである。さらに、ここで述べたい
くつかのコンセプトや回路部は、別々にもいろいろな組
み合わせによっても有利に利用することができ、本発明
の好ましい実施の形態及び限られた数のその他の実施の
形態に係る典型例や変型についても図示して説明した
が、本発明の精神と範囲から逸脱することなくいろいろ
な変更をそれらに加えることができるということは言う
までもない。
部又は一部は、単一の集積回路として全体を製造するの
に適しているということは理解されるであろう。さら
に、図１乃至図２３に関して上述した回路は低電圧低電
力動作に特に有利なものであるが、本発明のシステムと
方法による回路は、高い電圧レベルで動作するように製
造されたときにも利点を保持するということは理解され
よう。さらに、より低電圧レベル、例えば１．３５ボル
ト、１．５ボルト、３ボルト、又は３．５ボルトなどに
ある低電圧電源からの供給によって動作できる本発明の
システム及び方法による回路の実施の形態は、普通、少
なくとも３倍乃至５倍高い電圧レベルでも動作すること
ができ、電圧レベルの制限は、回路を製造するのに用い
る工程の電圧制限のみである。さらに、ここで述べたい
くつかのコンセプトや回路部は、別々にもいろいろな組
み合わせによっても有利に利用することができ、本発明
の好ましい実施の形態及び限られた数のその他の実施の
形態に係る典型例や変型についても図示して説明した
が、本発明の精神と範囲から逸脱することなくいろいろ
な変更をそれらに加えることができるということは言う
までもない。
【０１１８】
【発明の効果】以上詳細に説明したように、本発明に係
る遅延回路によれば、低電圧低電力デバイスで用いられ
るＣＭＯＳ集積回路用の、供給電圧及び動作温度の妥当
な変動によって比較的影響されない汎用の小型遅延回路
を提供することができる。
る遅延回路によれば、低電圧低電力デバイスで用いられ
るＣＭＯＳ集積回路用の、供給電圧及び動作温度の妥当
な変動によって比較的影響されない汎用の小型遅延回路
を提供することができる。
【図１】本発明の動作原理を説明する基本的な遅延回路
のブロック図である。
のブロック図である。
【図２】図１の回路構成要素の動作を説明するタイミン
グ図である。
グ図である。
【図３】図１の遅延回路のある実施の形態を示す概略図
である。
である。
【図４】図３の回路構成要素の動作を説明するタイミン
グ図である。
グ図である。
【図５】図３のバイアス回路構成及び遅延回路構成を表
すブロック図である。
すブロック図である。
【図６】遅延回路で用いられる調節可能な遅延回路の一
つの実施の形態を示す概略図である。
つの実施の形態を示す概略図である。
【図７】遅延回路で用いられる調節可能な遅延ブロック
の一つの実施の形態を示す概略図である。
の一つの実施の形態を示す概略図である。
【図８】三つの同期した遅延ブロックを用いた遅延回路
のブロック図である。
のブロック図である。
【図９】二つの同期した遅延ブロックを用いた遅延回路
のブロック図である。
のブロック図である。
【図１０】二つの遅延ブロックを用いた振動子／クロッ
ク信号発生器のブロック図である。
ク信号発生器のブロック図である。
【図１１】図１０の発振器論理ブロックのある実施の形
態を示すブロック図である。
態を示すブロック図である。
【図１２】本発明による振動子器／クロック信号発生器
の詳しいブロック図である。
の詳しいブロック図である。
【図１３】図１０及び図１２の振動子／クロック信号発
生器の動作を説明するタイミング図である。
生器の動作を説明するタイミング図である。
【図１４】図１２の振動子／クロック信号発生器のある
実施の形態の詳しい概略図である。
実施の形態の詳しい概略図である。
【図１５】遅延回路を用いるアナログ／ディジタル変換
器の一つの差動チャンネルの論理回路のブロック図であ
る。
器の一つの差動チャンネルの論理回路のブロック図であ
る。
【図１６】図１５の電流発生器のブロック図である。
【図１７】（ａ）は、正のカウンタ出力値での図１５の
論理回路の動作を説明するタイミング図であり、（ｂ）
は、負のカウンタ出力値での図１５の論理回路の動作を
説明するタイミング図である。
論理回路の動作を説明するタイミング図であり、（ｂ）
は、負のカウンタ出力値での図１５の論理回路の動作を
説明するタイミング図である。
【図１８】調節可能な周波数発振器のブロック図であ
る。
る。
【図１９】電圧制御型発振器の概略図である。
【図２０】図１９の電圧制御型発振器を用いる発振器／
クロック回路のブロック図である。
クロック回路のブロック図である。
【図２１】本発明の動作原理を説明する基本的遅延回路
の別の実施の形態のブロック図である。
の別の実施の形態のブロック図である。
【図２２】図２１の回路構成要素の動作を説明するタイ
ミング図である。
ミング図である。
【図２３】図２１の遅延回路のある実施の形態を示す概
略図である。
略図である。
５０，１００ 遅延回路
５２，５１２，５２０ カレントミラー
５４，４０１，４０２，５３０，５４０ 比較器
１１０ バイアス回路
１２０ 遅延ブロック
２１０，５２５，５３５ ランプ信号発生器
２２０ 第１ステージ
２３０ 第２ステージ
３００，４００ 論理回路
４１０ 電流発生器
４２０ 振動子／クロック信号発生器
４３０ 排他的ＯＲゲート
４４０ ＡＮＤゲート
４５０ カウンタ
５１０ 増幅器
５１５ 電流設定回路
５２５，５３５ ランプ回路
５６０ 電流源
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J001 AA04 BB08 BB13 BB14 BB21
BB25 DD05
5J098 AA03 AA11 AA14 AB11 AB13
AB15 AB36 AC04 AC20 AD24
AD26 FA03
Claims (30)
- 【請求項１】 遅延時間区間を決定する低電圧低電力の
遅延回路であって、 第一及び第二のバイアス信号を発生するバイアス回路部
と、 少なくとも一つのコンデンサ、及び該少なくとも一つの
コンデンサの第一の端子に結合された第一のトランジス
タを含み、電圧ランプ信号を発生するランプ信号発生器
部であって、該電圧ランプ信号は、その電圧変化速度が
該第一のトランジスタの電流レベルによって制御され、
該第一のトランジスタは、その電流レベルが該第一のバ
イアス信号によって制御されるように該バイアス回路部
に結合されたゲートを有するランプ信号発生器部と、 該電圧ランプ信号を受けるべく結合されたゲートを有す
る第二のトランジスタを含む比較器部であって、該第二
のトランジスタのゲートにおけるスイッチングしきい値
電圧が公称で該第一のバイアス電圧レベルと同じであ
り、該スイッチングしきい値電圧は、該第二のトランジ
スタに直列に結合されている第三のトランジスタの電流
レベルによって制御され、該第三のトランジスタは、そ
の電流レベルが該第二のバイアス信号によって制御され
るように該バイアス回路部に結合されたゲートを有する
比較器部とを備え、 該電圧ランプ信号の電圧変化速度と該スイッチングしき
い値電圧との間の関係を、該遅延回路によって決定され
た遅延時間区間が正常動作時に該遅延回路に供給される
供給電圧の変動に対して安定化する傾向になるように、
該第一及び第二のバイアス信号によって少なくとも部分
的に制御することを特徴とする遅延回路。 - 【請求項２】 該電圧ランプ信号の電圧が該スイッチン
グしきい値電圧と一致したときに、該第二及び第三のト
ランジスタ間の回路節点における信号の遷移が該遅延回
路によって決定された遅延時間区間の最後に行われるこ
とを特徴とする請求項１記載の遅延回路。 - 【請求項３】 該第二及び第三のトランジスタは少なく
とも一つの動作的に結合されたカスコード・トランジス
タを介して結合されていることを特徴とする請求項１記
載の遅延回路。 - 【請求項４】 該比較器部は、さらに直列に結合された
第四及び第五のトランジスタを含み、該第五のトランジ
スタは、その電流レベルが該第二のバイアス信号によっ
て制御されるように該バイアス回路部に結合されたゲー
トを有し、該第四のトランジスタのゲートは該第二及び
第三のトランジスタ間の回路節点に結合されていること
を特徴とする請求項１記載の遅延回路。 - 【請求項５】 該第四及び第五のトランジスタは、少な
くとも一つの動作的に結合されたカスコード・トランジ
スタを介して結合されていることを特徴とする請求項４
記載の遅延回路。 - 【請求項６】 該電圧ランプ信号の電圧が該スイッチン
グしきい値電圧と一致したときに、該第四及び第五のト
ランジスタ間の回路節点での信号の遷移が該遅延回路に
よって決定された遅延時間区間の最後に行われることを
特徴とする請求項４記載の遅延回路。 - 【請求項７】 該ランプ信号発生器部は、さらに、該第
一のトランジスタと直列に結合されたリセット信号で動
作するスイッチを含み、該スイッチの第一の端子が該コ
ンデンサの第一の端子及び該第一のトランジスタに結合
され、該リセット信号の遷移が該遅延回路によって決定
された遅延時間区間の最初に行われることを特徴とする
請求項１記載の遅延回路。 - 【請求項８】 該電圧ランプ信号の電圧変化速度を該第
一のバイアス信号によって少なくとも部分的に制御し、
該スイッチングしきい値電圧を該第二のバイアス信号に
よって少なくとも部分的に制御し、該第一及び第二のバ
イアス信号の関係を、該遅延回路によって決定された遅
延時間区間が正常動作時に該遅延回路に供給される供給
電圧の変動に実質的に影響されないように制御すること
を特徴とする請求項１記載の遅延回路。 - 【請求項９】 該バイアス回路部はカレントミラーを含
み、該カレントミラーは、 少なくとも一つの他の基準肢コンポーネントに直列に結
合された基準肢トランジスタを含む基準電流肢であっ
て、該基準肢トランジスタのゲートが、その電圧が該基
準肢トランジスタを流れる電流によって決定されるよう
に接続されている基準電流肢と、 該基準肢トランジスタとカレントミラー構成で結合され
たミラートランジスタと、該ミラートランジスタと直列
に結合された負荷トランジスタとを含むミラーカレント
肢であって、該負荷トランジスタのゲートは、その電圧
が該負荷トランジスタを流れる電流によって決定される
ように接続されたゲートを有するミラーカレント肢とを
備え、 該第一のバイアス信号は該基準肢トランジスタのゲート
に存在する信号であり、該第二のバイアス信号は該負荷
トランジスタのゲートに存在する信号であることを特徴
とする請求項８記載の遅延回路。 - 【請求項１０】 該第一のトランジスタのゲートは該基
準肢トランジスタのゲートに結合され、該第三のトラン
ジスタのゲートは該負荷トランジスタのゲートに結合さ
れ、該ミラートランジスタ、該第一のトランジスタ、及
び該第二のトランジスタは、ｐ−型及びｎ−型トランジ
スタの一方であり、該負荷トランジスタ及び該第三のト
ランジスタがｐ−型及びｎ−型トランジスタの他方であ
ることを特徴とする請求項９記載の遅延回路。 - 【請求項１１】 該第三のトランジスタ及び負荷トラン
ジスタは、所定のゲート電圧に対して互いに同じ電流密
度で動作するような動作特性を有し、該ミラートランジ
スタ、該第一のトランジスタ、及び該第二のトランジス
タは、所定のゲート電圧に対して同じ電流密度で動作す
るような動作特性を有することを特徴とする請求項１０
記載の遅延回路。 - 【請求項１２】 該少なくとも一つの他の基準肢コンポ
ーネントは抵抗器を含み、該基準肢トランジスタは該抵
抗器の第一の端子に直列に結合されており、該基準肢ト
ランジスタのゲートは該抵抗器の該第一の端子に接続さ
れていることを特徴とする請求項９記載の遅延回路。 - 【請求項１３】 該基準肢トランジスタが少なくとも一
つの動作的に接続されたカスコード・トランジスタを通
して該抵抗器の該第一の端子に直列に結合されているこ
とを特徴とする請求項１２記載の遅延回路。 - 【請求項１４】 該負荷トランジスタは少なくとも一つ
の動作的に接続されたカスコード・トランジスタを介し
て該ミラートランジスタに直列に結合されていることを
特徴とする請求項９記載の遅延回路。 - 【請求項１５】 該少なくとも一つの動作的に接続され
たカスコード・トランジスタは該負荷トランジスタと関
連しており、該負荷トランジスタのゲートは該少なくと
も一つの動作的に接続されたカスコード・トランジスタ
と該ミラートランジスタとの間の回路節点に接続されて
いることを特徴とする請求項１４記載の遅延回路。 - 【請求項１６】 該少なくとも一つの動作的に接続され
たカスコード・トランジスタは該ミラートランジスタと
関連しており、該負荷トランジスタのゲートは該負荷ト
ランジスタと該少なくとも一つの動作的に接続されたカ
スコード・トランジスタとの間の回路節点に接続されて
いることを特徴とする請求項１４記載の遅延回路。 - 【請求項１７】 該バイアス回路部は、該遅延回路の遅
延時間区間を調整するのに使用できる調整可能なバイア
ス回路を含むことを特徴とする請求項１記載の遅延回
路。 - 【請求項１８】 該ランプ信号発生器部は、該遅延時間
区間を調整するのに使用できる調整可能なランプ信号発
生器部を含むことを特徴とする請求項１記載の遅延回
路。 - 【請求項１９】 該少なくとも一つのコンデンサは、該
第一のトランジスタに調整可能に結合できる第一の端子
を有する複数のコンデンサを含むことを特徴とする請求
項１８記載の遅延回路。 - 【請求項２０】 該遅延回路は、第一の遅延時間区間を
決定すると共に、さらに、付加的なランプ信号発生器部
と付加的な比較器部とを含む少なくとも一つの遅延ブロ
ックを含み、該少なくとも一つの遅延ブロックは少なく
とも第二の遅延時間区間を決定し、該遅延回路は、該第
一の遅延時間区間及び該決定された少なくとも第２の遅
延時間区間の組み合わせに基づいて決定される少なくと
も一つの信号を提供することを特徴とする請求項１記載
の遅延回路。 - 【請求項２１】 該第一の遅延時間区間及び該決定され
た少なくとも第２の遅延時間区間は、逐次的な遅延時間
区間であり、該少なくとも一つの信号は少なくとも部分
的に逐次的な遅延時間区間の累積に基づいて決定される
ことを特徴とする請求項２０記載の遅延回路。 - 【請求項２２】 該第一の遅延時間区間及び該決定され
た少なくとも第２の遅延時間区間は、同期した遅延時間
区間であり、該少なくとも一つの信号は、複数であっ
て、複数の同期した遅延信号を含むことを特徴とする請
求項２０記載の遅延回路。 - 【請求項２３】 該第一の遅延時間区間及び該決定され
た少なくとも第２の遅延時間区間の組み合わせに基づい
て決定される少なくとも一つの信号が反復クロック信号
を含むことを特徴とする請求項２０記載の遅延回路。 - 【請求項２４】 該反復クロック信号を、アナログ／デ
ィジタル変換器におけるディジタル値を決定する基礎と
してカウントする計数回路を含むことを特徴とする請求
項２３記載の遅延回路。 - 【請求項２５】 該遅延回路は選択された周期のスター
ト時に動作を開始し、選択された周期の終わりに動作を
停止することによって電力を節約するように制御可能で
あることを特徴とする請求項１記載の遅延回路。 - 【請求項２６】 該第一のトランジスタは、少なくとも
一つの動作的に接続されたカスコード・トランジスタを
介して該コンデンサの該第一の端子に結合されているこ
とを特徴とする請求項１記載の遅延回路。 - 【請求項２７】 該電圧ランプ信号の電圧変化速度とス
イッチングしきい値電圧との関係を、該遅延回路によっ
て決定された遅延時間区間が正常動作時に該遅延回路に
供給される供給電圧の変動に実質的に影響されないよう
に、該第一及び第二のバイアス信号によって少なくとも
部分的に制御することを特徴とする請求項１記載の遅延
回路。 - 【請求項２８】 該第一のトランジスタは該バイアス回
路部にカレントミラー構成で結合されており、該第三の
トランジスタも該バイアス回路部にカレントミラー構成
で結合されていることを特徴とする請求項１記載の遅延
回路。 - 【請求項２９】 該第一のトランジスタは、該第一のト
ランジスタの電流レベルが該第一のバイアス信号によっ
て制御されるように、該バイアス回路部にカレントミラ
ー構成で結合されていることを特徴とする請求項１記載
の遅延回路。 - 【請求項３０】 遅延時間区間を決定する低電圧低電力
の遅延回路であって、 第一及び第二のバイアス信号を発生するバイアス回路部
と、 コンデンサ、及び該コンデンサの第一の端子に結合され
た第一のトランジスタを含み、電圧ランプ信号を発生す
るランプ信号発生器部であって、該電圧ランプ信号は、
その電圧変化速度が該第一のトランジスタの電流レベル
によって制御され、該第一のトランジスタは、その電流
レベルが該第一のバイアス信号によって制御されるよう
に該バイアス回路部に結合されたゲートを有するランプ
信号発生器部と、 該電圧ランプ信号を受けるべく結合されたゲートを有す
る第二のトランジスタを含む比較器部であって、該第二
のトランジスタのゲートにおけるスイッチングしきい値
電圧が公称で該第一のバイアス信号の電圧レベルと同じ
であり、該スイッチングしきい値電圧は、該第二のトラ
ンジスタに結合された第三のトランジスタの電流レベル
によって制御され、該第三のトランジスタは、その電流
レベルが該第二のバイアス信号によって制御されるよう
に該バイアス回路部に結合されたゲートを有する比較器
部とを備え、 該電圧ランプ信号の電圧変化速度と該スイッチングしき
い値電圧との間の関係を、該遅延回路によって決定され
た遅延時間区間が、少なくとも該第一、第二、及び第三
のトランジスタの動作特性において温度で誘発される変
動に対して正常動作時に安定化する傾向になるように、
該第一及び第二のバイアス信号によって少なくとも部分
的に制御することを特徴とする遅延回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/000,139 | 2001-10-19 | ||
| US10/000,139 US6747500B2 (en) | 2001-10-19 | 2001-10-19 | Compact delay circuit for CMOS integrated circuits used in low voltage low power devices |
Publications (1)
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|---|---|
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Family
ID=21690097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002304142A Pending JP2003179471A (ja) | 2001-10-19 | 2002-10-18 | 遅延回路 |
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| Country | Link |
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| US (1) | US6747500B2 (ja) |
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