CN112751550B - 一种时钟产生电路及方法、模拟数字转换器和存储介质 - Google Patents

一种时钟产生电路及方法、模拟数字转换器和存储介质 Download PDF

Info

Publication number
CN112751550B
CN112751550B CN202010453759.0A CN202010453759A CN112751550B CN 112751550 B CN112751550 B CN 112751550B CN 202010453759 A CN202010453759 A CN 202010453759A CN 112751550 B CN112751550 B CN 112751550B
Authority
CN
China
Prior art keywords
clock signal
signal
clock
nmos tube
selection signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010453759.0A
Other languages
English (en)
Other versions
CN112751550A (zh
Inventor
付凯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Taorun Semiconductor Co ltd
Original Assignee
Shanghai Taorun Semiconductor Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Taorun Semiconductor Co ltd filed Critical Shanghai Taorun Semiconductor Co ltd
Priority to CN202010453759.0A priority Critical patent/CN112751550B/zh
Publication of CN112751550A publication Critical patent/CN112751550A/zh
Application granted granted Critical
Publication of CN112751550B publication Critical patent/CN112751550B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback

Landscapes

  • Manipulation Of Pulses (AREA)

Abstract

本发明涉及一种时钟产生电路，包括多路时钟信号发生器，每路时钟信号发生器包括：PMOS管，其连接到基准时钟信号，并且受第一选择信号控制而通断；第一NMOS管，其经由时钟连线连接到所述PMOS管，并且受第二选择信号控制而通断，其中根据所述时钟连线引出该路的时钟信号；以及第二NMOS管，其一端连接到所述第一NMOS管另一端接地，并且受所述基准时钟信号控制而通断。

Description

一种时钟产生电路及方法、模拟数字转换器和存储介质
技术领域
本发明涉及一种时钟产生电路、时钟产生方法、模拟数字转换器以及计算机可读存储介质，具体而言，涉及一种精确地产生时钟信号的机制。
背景技术
时钟电路是数字电路等得以正常工作的基础，时钟信号的准确性直接影响后续处理的稳定性。特别是对于时钟分频电路而言，能够获得稳定、精确的相位的时钟分频是理想的。然而，诸如分频电路等的电气特性是由构成各分频电路的器件所决定的，我们很难保证所有器件的同一性。特别是在信号通过多个器件处理的情况下，累积的误差将会显著影响时钟分频的相位。
发明内容
有鉴于上文提出的问题，本申请旨在提供一种能够最大程度共用时钟产生电路的元器件的机制，具体而言：
根据本发明的一方面，提供一种时钟产生电路，所述时钟产生电路包括多路时钟信号发生器，每路时钟信号发生器包括：PMOS管，其连接到基准时钟信号，并且受第一选择信号控制而通断；第一NMOS管，其经由时钟连线连接到所述PMOS管，并且受第二选择信号控制而通断，其中根据所述时钟连线引出该路的时钟信号；以及第二NMOS管，其一端连接到所述第一NMOS管另一端接地，并且受所述基准时钟信号控制而通断。
在本申请的一些实施例中，可选地，所述第一选择信号连接到所述PMOS管的G极，所述第二选择信号连接到所述第一NMOS管的G极，所述基准时钟信号连接到第二NMOS管的G极；以及所述基准时钟信号连接到所述PMOS管的S极，所述PMOS管的D极经由所述时钟连线连接到所述第一NMOS管的D极，所述第一NMOS管的S极连接到所述第二NMOS管的D极，并且所述第二NMOS管的S极接地。
在本申请的一些实施例中，可选地，所述时钟产生电路还包括缓冲电路，所述基准时钟信号经由所述缓冲电路连接到所述PMOS管。
在本申请的一些实施例中，可选地，该路的时钟信号是根据所述第一选择信号的下降沿、所述第二选择信号的上升沿在时序上相对于所述基准时钟信号中的位置而确定的。
在本申请的一些实施例中，可选地，所述第一选择信号的下降沿、所述第二选择信号的上升沿在时序上位于所述基准时钟信号的不同周期内。
在本申请的一些实施例中，可选地，所述第一选择信号的脉宽、所述第二选择信号的脉宽与所述基准时钟信号的脉宽接近。
在本申请的一些实施例中，可选地，所述时钟产生电路包括四路时钟信号发生器。
根据本发明的一方面，提供一种模拟数字转换器，所述模拟数字转换器包括如上文所述的任意一种时钟产生电路。
根据本发明的一方面，提供一种时钟产生电路，所述时钟产生电路包括多路时钟信号发生器、选择信号发生器，其中：选择信号发生器配置成产生用于各路的第一选择信号、第二选择信号；每路时钟信号发生器包括：PMOS管，其连接到基准时钟信号，并且受所述第一选择信号控制而通断；第一NMOS管，其经由时钟连线连接到所述PMOS管，并且受所述第二选择信号控制而通断，其中根据所述时钟连线引出该路的时钟信号；以及第二NMOS管，其一端连接到所述第一NMOS管另一端接地，并且受所述基准时钟信号控制而通断。
根据本发明的一方面，提供一种时钟产生方法，所述方法产生多路时钟信号，每路时钟信号通过以下步骤产生：通过第一选择信号控制PMOS管的通断，所述PMOS管的一端连接到基准时钟信号；通过第二选择信号控制第一NMOS管的通断，所述第一NMOS管经由时钟连线连接到所述PMOS管；通过所述基准时钟信号控制第二NMOS管的通断，所述第二NMOS管的一端连接到所述第一NMOS管另一端接地；以及根据所述时钟连线引出该路的时钟信号。
在本申请的一些实施例中，可选地，该路的时钟信号是根据所述第一选择信号的下降沿、所述第二选择信号的上升沿在时序上相对于所述基准时钟信号中的位置而确定的。
在本申请的一些实施例中，可选地，所述第一选择信号的下降沿、所述第二选择信号的上升沿在时序上位于所述基准时钟信号的不同周期内。
在本申请的一些实施例中，可选地，所述第一选择信号的脉宽、所述第二选择信号的脉宽与所述基准时钟信号的脉宽接近。
在本申请的一些实施例中，可选地，所述方法产生四路时钟信号。
根据本发明的另一方面，提供一种计算机可读存储介质，所述计算机可读存储介质中存储有指令，当所述指令由处理器执行时，使得所述处理器执行如上文所述的任意一种更新文件的方法。
附图说明
从结合附图的以下详细说明中，将会使本发明的上述和其他目的及优点更加完整清楚，其中，相同或相似的要素采用相同的标号表示。
图1示出了根据本发明的一个实施例的时钟产生电路。
图2示出了根据本发明的一个实施例的时钟产生电路。
图3示出了根据本发明的一个实施例的时钟产生电路。
图4示出了根据本发明的一个实施例的时钟产生电路的示例时序图。
图5示出了根据现有技术的一种模拟数字转换器。
图6示出了根据现有技术的一种模拟数字转换器。
图7示出了根据现有技术的一种模拟数字转换器的时序图。
图8示出了根据现有技术的一种时钟产生电路。
图9示出了根据本发明的一个实施例的时钟产生方法。
具体实施方式
出于简洁和说明性目的，本文主要参考其示范实施例来描述本发明的原理。但是，本领域技术人员将容易地认识到相同的原理可等效地应用于所有类型的时钟产生电路、时钟产生方法、模拟数字转换器以及计算机可读存储介质，并且可以在其中实施这些相同或相似的原理，任何此类变化不背离本专利申请的真实精神和范围。
模拟数字转换器（ADC，analog-digital converter）是一类将模拟信号转换为数字信号的器件。图5示出了根据现有技术的一种模拟数字转换器，其为一种典型的流水线结构模数转换器。流水线结构模拟数字转换器相对于其他结构的模拟数字转换器来说，最大优势在于它在精度、速度、功耗等方面的很好平衡，其精度较高、转换速度较快、功耗较低且芯片面积较小，因此在无线通信、数字视频等高速高精度领域中的应用越来越广泛。图5所示的模拟数字转换器50包括了多级流水——502、504、……、506和508，每一级流水受时钟信号CK（或~CK）控制。输入信号VIN经过流水502产生最高有效位（MSB），……，经过流水508产生最低有效位（LSB）。若每级流水能产生m个bit的数据，n级级联就可以产生m*n个bit的数据。
另一方面，为了提高模拟数字转换器的速度，本领域中也常用时间交织的方式。图6示出了根据现有技术的一种模拟数字转换器，模拟数字转换器60包括了多个通道601、……、60N，每个通道可以诸如利用图5所示的模拟数字转换器50构成，各个通道受其采样时钟CKi（i = 1，……，N）的控制而确定是否开启。通道601、……、60N产生了该通道转换后的数字信号D1-DN，多路复用器MUX再将这些信号组合成Dout输出。如图所示，采样时钟CKi（i = 1，……，N）诸如可以利用PLL锁相环或者DLL锁相环电路产生。假设每个通道的采样速率为f，那么N路交织后总的采样速率为F=f*N。
图7示出了图6所示的模拟数字转换器60的一种可能的时序图，CKi（i = 1，……，N）是各通道的采样时钟，理想情况下，相邻两个通道的采样时钟的相位差为2π/N。由于各通道的元件之间的特性并非完全一致，因而实际时钟与理想时钟之间存在相位差（timeskew），这会在模拟数字转换器60的输出频谱上产生谐波，谐波能量正比于相位差与输入频率的乘积。因此，对于高采样率的时间交织模拟数字转换器来说，需要使得时钟产生电路的相位差尽可能地小。
图8示出了根据现有技术的一种时钟产生电路，时钟产生电路80由三个D触发器801、802和803组成，其连接关系如图所示。向时钟产生电路80输入时钟信号CKIN，其可以产生四路分频时钟（CKD_0、CKD_90、CKD_180和CKD_270），其中，时钟CKD_0、CKD_90、CKD_180和CKD_270的相位差为90°。如上文所描述的，由于各通道的元件之间的特性并非完全一致，因而实际时钟与理想时钟之间存在相位差。例如，芯片在制造过程中，由于存在非理想因素，D触发器801、802和803之间会存在很大的失配（mismatch），这可能造成产生的四路时钟与理想时钟之间存在较大相位差。
根据本发明的一方面，提供一种如图1所示的时钟产生电路10。时钟产生电路10包括多路时钟信号发生器（例如，101，……，10N），其中每路时钟信号发生器包括PMOS管、第一NMOS管和第二NMOS管等。举例而言，时钟信号发生器101（第1路）包括PMOS管1011、第一NMOS管1012和第二NMOS管1013等。
如图所示，第1路的PMOS管1011连接到基准时钟信号，并且受第一选择信号控制而通断，亦即，第一选择信号可以控制PMOS管1011的通断，进而可以选择性地允许信号通过PMOS管1011。第一NMOS管1012经由时钟连线连接到PMOS管，并且受第二选择信号控制而通断，亦即，第二选择信号可以控制第一NMOS管1012的通断，进而可以选择性地允许信号通过第一NMOS管1012。其中，可以根据时钟连线引出该路所产生的时钟信号。在本发明的一些示例中，时钟连线可以为PMOS管1011或第一NMOS管1012的管脚，由于其承载了要输出的时钟信号而被抽象为“时钟连线”。在本发明的另一些示例中，时钟连线可以是实际存在的实现电耦合的连线。从时钟连线引出的信号作为该路输出的时钟信号，各路时钟信号发生器产生的时钟信号组合可以用于如上文所描述的模拟数字转换器等。在一些示例中，接收各路时钟信号的器件可以受到时钟信号的边沿或者电平触发进行工作，特别是例如可以受到时钟信号的上升沿触发而工作。
继续参见图1，第1路的第二NMOS管1013的一端连接到第一NMOS管1012，第二NMOS管1013的另一端可以接地。第二NMOS管1013受基准时钟信号控制而通断，亦即，基准时钟信号可以控制第二NMOS管1013的通断，进而可以选择性地允许信号通过第二NMOS管1013。
通过以上可见，基准时钟信号不但作为PMOS管1011的输入，而且还控制第二NMOS管1013的通断。第一选择信号、第二选择信号以及基准时钟信号将按照既定的形式工作，从而控制PMOS管1011、第一NMOS管1012以及第二NMOS管1013，进而产生既定形式的第1路时钟信号。同样地，我们还可以生成既定形式的第2、3、……、N路时钟信号，这些信号之间的相位差诸如可以为2π/N。由于各路的PMOS管可以是低电平触发的，通过设计各个MOS管的控制信号，各路时钟信号的边沿（例如，上升沿）可以仅受PMOS管的通断和基准时钟信号共同影响。另一方面，由于基准时钟信号是各路所共用的，因而实际上各路时钟信号的边沿（例如，上升沿）仅受PMOS管的通断的影响。此外，可以在基准时钟信号的边沿处保证PMOS管处于正确的通断状态即可以保证各路时钟信号的边沿（例如，上升沿）总是取决于基准时钟信号的边沿。因而，即使各路PMOS管在制造上可能存在差异，各路时钟信号在时序上也可以保证边沿（例如，上升沿）的准确性，这对后续诸如受时钟边沿触发的器件来说就可以保证其时钟的准确性。
在本申请的一些实施例中，可以按照通常方式来设置PMOS管、第一NMOS管和第二NMOS管的管脚连线。例如，可以将第一选择信号连接到PMOS管的G极，第二选择信号连接到第一NMOS管的G极，基准时钟信号连接到第二NMOS管的G极。基准时钟信号连接到PMOS管的S极，PMOS管的D极经由时钟连线连接到第一NMOS管的D极，第一NMOS管的S极连接到第二NMOS管的D极，并且第二NMOS管的S极接地。如此，在本发明的一些示例中，当第一选择信号为低电平时，PMOS管导通；当第二选择信号为高电平时，第一NMOS管导通；当基准时钟信号为高电平时，第二NMOS管导通。
在本申请的一些实施例中，时钟产生电路还包括缓冲电路，基准时钟信号经由缓冲电路连接到PMOS管。本发明的上下文中的缓冲电路可以实现对输入信号的一定延迟，例如，可以延迟一个时钟周期。通过引入缓冲电路可以为分析基准时钟信号提供准备时间。如图2所示，除了与图1所示示例相同的元器件外，时钟产生电路20还包括缓冲电路202，基准时钟信号经由缓冲电路202连接到各路的PMOS管，而各路的第二NMOS管可以直接由基准时钟信号驱动。如图所示，在本发明的一些示例中，缓冲电路202可以由两个反相器级联组成。
在本申请的一些实施例中，该路的时钟信号是根据第一选择信号的下降沿、第二选择信号的上升沿在时序上相对于基准时钟信号中的位置而确定的。图4示出了根据本发明的一个实施例的时钟产生电路的示例时序图。其中CKIN为基准时钟信号，CKD为经过缓冲电路处理后的基准时钟信号（其与CKIN相差一个时钟周期）。CKSEL_P1表示供给第1路的PMOS管的第一选择信号，CKSEL_N1表示供给第1路的第一NMOS管的第二选择信号，以此类推。图4中共示出了4路时钟产生电路的控制信号，CKS1-CKS4则表示这4路时钟产生电路所生成的时钟信号。如图4中所示意的，CKS1的低电平区段的下降沿位置基本对应于基准时钟信号CKIN的上升沿（t2时刻），这是因为CKIN在上升沿后将保持高电平，因而第1路的第二NMOS管将被导通；此外，由于CKSEL_N1在t1-t3时刻处于高电平，因而第1路的第一NMOS管也将被导通。返回至图1或图2，此时第一路时钟信号将被下拉至与GND相同的电位。此后，第一NMOS管或第二NMOS管断开也不会影响时钟连线上的电位，亦即，CKS1将保持低电位。但是，当CKSEL_P1表现为低电平时，PMOS管将被导通，若CKD再为高电平，则CKS1也将随之跳变。如图所示，在t5时刻CKS1从低电平向高电平跳变。从这里可以看出，CKS1的上升沿位置仅与第1路的PMOS管的导通以及CKD有关，以此类推，CKS2的上升沿位置仅与第2路的PMOS管的导通以及CKD有关，CKS3的上升沿位置仅与第3路的PMOS管的导通以及CKD有关，并且CKS4的上升沿位置仅与第4路的PMOS管的导通以及CKD有关。由于CKD信号基本是维持在一个稳定周期的，因而实际上CKS1、CKS2、CKS3和CKS4的上升沿位置仅与第1、2、3和4路的PMOS管的导通时刻相关。例如，图4中示出的CKS3的上升沿（圆圈中）仅与CKSEL_P3的低电平位置（圆圈中）有关。换言之，CKS1、CKS2、CKS3和CKS4的上升沿位置仅与第1、2、3和4路的PMOS管的电气特性相关。
在本申请的一些实施例中，第一选择信号的下降沿、第二选择信号的上升沿在时序上位于基准时钟信号的不同周期内。如图4所示，为了使得CKS1等输出时钟脉冲款段占据基准时钟信号的一个周期，第一选择信号的下降沿、第二选择信号的上升沿在时序上位于基准时钟信号的相邻的周期内（具体而言，例如是图中所示的CKIN的相邻周期低电位处）。以此方式设定可以使得在时钟的一个上升沿处CKSEL_N1为高，而紧接着的上升沿处CKSEL_P1为高。当然，如果要使得输出时钟为其他形状，还可以进一步根据需要调整各路的第一选择信号的下降沿、第二选择信号的上升沿相对于基准时钟信号的的位置（例如，两者相距约两个基准时钟周期）。
在本申请的一些实施例中，第一选择信号的脉宽、第二选择信号的脉宽与基准时钟信号的脉宽接近。本文的上下文中所指称的基准时钟信号的脉宽是指基准时钟信号（占空比50%）的半周期。此种设定是为了便于在时序上设置第一选择信号、第二选择信号与基准时钟信号的位置关系。当然，第一选择信号的脉宽、第二选择信号的脉宽略小于基准时钟信号也是可行的，但是较小的脉宽将不利于捕捉基准时钟信号的边沿。一般而言可能不会采用大于基准时钟信号的脉宽的选择信号，这可能造成电路逻辑上的故障。
在本申请的一些实施例中，时钟产生电路包括四路时钟信号发生器。图3示出了根据本发明的一个实施例的时钟产生电路30，其包括时钟信号发生器301、302、303和304，以分别产生第1、2、3和4路时钟信号。同样的，图4所对应的实施例也是以包括四路时钟信号发生器的时钟产生电路来展开描述的。
根据本发明的一方面，提供一种模拟数字转换器，模拟数字转换器包括如上文的任意一种时钟产生电路。例如，本申请图6所描述的示例中的时钟信号CK1-CKN可以来自于上文记载的任意一种时钟产生电路，相应的，时钟产生电路包括了N路时钟信号发生器。
根据本发明的一方面，提供一种时钟产生电路，时钟产生电路包括多路时钟信号发生器、选择信号发生器。选择信号发生器配置成产生用于各路的第一选择信号、第二选择信号，这些信号将用于按照既定的形式供给MOS管，从而控制这些MOS管以既定的形式工作。
每路时钟信号发生器包括PMOS管、第一NMOS管和第二NMOS管。PMOS管被连接到基准时钟信号，并且受第一选择信号控制而通断，亦即，第一选择信号可以控制PMOS管的通断，进而可以选择性地允许信号通过PMOS管。第一NMOS管被经由时钟连线连接到PMOS管，并且受第二选择信号控制而通断。亦即，第二选择信号可以控制第一NMOS管的通断，进而可以选择性地允许信号通过第一NMOS管。其中根据时钟连线引出该路的时钟信号。在本发明的一些示例中，时钟连线可以为PMOS管或第一NMOS管的管脚，由于其承载了要输出的时钟信号而被抽象为“时钟连线”。在本发明的另一些示例中，时钟连线可以是实际存在的实现电耦合的连线。从时钟连线引出的信号作为该路输出的时钟信号，各路时钟信号发生器产生的时钟信号组合可以用于如上文所描述的模拟数字转换器等。在一些示例中，接收各路时钟信号的器件可以受到时钟信号的边沿或者电平触发进行工作，特别是例如可以受到时钟信号的上升沿触发而工作。
第二NMOS管的一端连接到第一NMOS管而另一端接地，并且受基准时钟信号控制而通断，亦即，基准时钟信号可以控制第二NMOS管的通断，进而可以选择性地允许信号通过第二NMOS管。
通过以上可见，基准时钟信号不但作为PMOS管的输入，而且还控制第二NMOS管的通断。第一选择信号、第二选择信号以及基准时钟信号将按照既定的形式工作，从而控制PMOS管、第一NMOS管以及第二NMOS管，进而产生既定形式的第1路时钟信号。同样地，我们还可以生成既定形式的第2、3、……、N路时钟信号，这些信号之间的相位差诸如可以为2π/N。由于各路的PMOS管可以是低电平触发的，通过设计各个MOS管的控制信号，各路时钟信号的边沿（例如，上升沿）可以仅受PMOS管的通断和基准时钟信号共同影响。另一方面，由于基准时钟信号是各路所共用的，因而实际上各路时钟信号的边沿（例如，上升沿）仅受PMOS管的通断的影响。此外，可以在基准时钟信号的边沿处保证PMOS管处于正确的通断状态即可以保证各路时钟信号的边沿（例如，上升沿）总是取决于基准时钟信号的边沿。因而，即使各路PMOS管在制造上可能存在差异，各路时钟信号在时序上也可以保证边沿（例如，上升沿）的准确性，这对后续诸如受时钟边沿触发的器件来说就可以保证其时钟的准确性。
根据本发明的一方面，提供一种时钟产生方法。本发明的上下文中的时钟产生方法可以产生多路时钟信号，如图9所示，每路时钟信号通过以下如下的步骤而产生。
在步骤901中，可以通过第一选择信号控制PMOS管的通断，亦即，第一选择信号可以控制PMOS管的通断，进而可以选择性地允许信号通过PMOS管。其中，PMOS管的一端被连接到基准时钟信号。在步骤902中，可以通过第二选择信号控制第一NMOS管的通断，亦即，第二选择信号可以控制第一NMOS管的通断，进而可以选择性地允许信号通过第一NMOS管。其中，第一NMOS管经由时钟连线连接到PMOS管。在步骤903中，可以通过基准时钟信号控制第二NMOS管的通断，亦即，基准时钟信号可以控制第二NMOS管的通断，进而可以选择性地允许信号通过第二NMOS管。其中，第二NMOS管的一端连接到第一NMOS管另一端接地。在步骤904中，根据时钟连线引出该路的时钟信号。
在本发明的一些示例中，各路时钟信号的产生是基于上文记载的PMOS管、第一NMOS管和第二NMOS管的，产生各路时钟信号的PMOS管、第一NMOS管和第二NMOS管的连接方式可以例如按照图1所示的方式进行。在本发明的一些示例中，时钟连线可以为PMOS管或第一NMOS管的管脚，由于其承载了要输出的时钟信号而被抽象为“时钟连线”。在本发明的另一些示例中，时钟连线可以是实际存在的实现电耦合的连线。从时钟连线引出的信号作为该路输出的时钟信号，各路时钟信号发生器产生的时钟信号组合可以用于如上文所描述的模拟数字转换器等。在一些示例中，接收各路时钟信号的器件可以受到时钟信号的边沿或者电平触发进行工作，特别是例如可以受到时钟信号的上升沿触发而工作。
通过以上可见，基准时钟信号不但作为PMOS管的输入，而且还控制第二NMOS管的通断。第一选择信号、第二选择信号以及基准时钟信号将按照既定的形式工作，从而控制PMOS管、第一NMOS管以及第二NMOS管，进而产生既定形式的第1路时钟信号。同样地，我们还可以生成既定形式的第2、3、……、N路时钟信号，这些信号之间的相位差诸如可以为2π/N。由于各路的PMOS管可以是低电平触发的，通过设计各个MOS管的控制信号，各路时钟信号的边沿（例如，上升沿）可以仅受PMOS管的通断和基准时钟信号共同影响。另一方面，由于基准时钟信号是各路所共用的，因而实际上各路时钟信号的边沿（例如，上升沿）仅受PMOS管的通断的影响。此外，可以在基准时钟信号的边沿处保证PMOS管处于正确的通断状态即可以保证各路时钟信号的边沿（例如，上升沿）总是取决于基准时钟信号的边沿。因而，即使各路PMOS管在制造上可能存在差异，各路时钟信号在时序上也可以保证边沿（例如，上升沿）的准确性，这对后续诸如受时钟边沿触发的器件来说就可以保证其时钟的准确性。
在本申请的一些实施例中，该路的时钟信号是根据第一选择信号的下降沿、第二选择信号的上升沿在时序上相对于基准时钟信号中的位置而确定的。例如，图4示出了根据本发明的一个实施例的时钟产生电路的示例时序图。其中CKIN为基准时钟信号，CKD为经过缓冲电路处理后的基准时钟信号（其与CKIN相差一个时钟周期）。CKSEL_P1表示供给第1路的PMOS管的第一选择信号，CKSEL_N1表示供给第1路的第一NMOS管的第二选择信号，以此类推。图4中共示出了4路时钟产生电路的控制信号，CKS1-CKS4则表示这4路时钟产生电路所生成的时钟信号。如图4中所示意的，CKS1的低电平区段的下降沿位置基本对应于基准时钟信号CKIN的上升沿（t2时刻），这是因为CKIN在上升沿后将保持高电平，因而第1路的第二NMOS管将被导通；此外，由于CKSEL_N1在t1-t3时刻处于高电平，因而第1路的第一NMOS管也将被导通。返回至图1或图2，此时第一路时钟信号将被下拉至与GND相同的电位。此后，第一NMOS管或第二NMOS管断开也不会影响时钟连线上的电位，亦即，CKS1将保持低电位。但是，当CKSEL_P1表现为低电平时，PMOS管将被导通，若CKD再为高电平，则CKS1也将随之跳变。如图所示，在t5时刻CKS1从低电平向高电平跳变。从这里可以看出，CKS1的上升沿位置仅与第1路的PMOS管的导通以及CKD有关，以此类推，CKS2的上升沿位置仅与第2路的PMOS管的导通以及CKD有关，CKS3的上升沿位置仅与第3路的PMOS管的导通以及CKD有关，并且CKS4的上升沿位置仅与第4路的PMOS管的导通以及CKD有关。由于CKD信号基本是维持在一个稳定周期的，因而实际上CKS1、CKS2、CKS3和CKS4的上升沿位置仅与第1、2、3和4路的PMOS管的导通时刻相关。例如，图4中示出的CKS3的上升沿（圆圈中）仅与CKSEL_P3的低电平位置（圆圈中）有关。换言之，CKS1、CKS2、CKS3和CKS4的上升沿位置仅与第1、2、3和4路的PMOS管的电气特性相关。
在本申请的一些实施例中，第一选择信号的下降沿、第二选择信号的上升沿在时序上位于基准时钟信号的不同周期内。如图4所示，为了使得CKS1等输出时钟脉冲款段占据基准时钟信号的一个周期，第一选择信号的下降沿、第二选择信号的上升沿在时序上位于基准时钟信号的相邻的周期内（具体而言，例如是图中所示的CKIN的相邻周期低电位处）。以此方式设定可以使得在时钟的一个上升沿处CKSEL_N1为高，而紧接着的上升沿处CKSEL_P1为高。当然，如果要使得输出时钟为其他形状，还可以进一步根据需要调整各路的第一选择信号的下降沿、第二选择信号的上升沿相对于基准时钟信号的的位置（例如，两者相距约两个基准时钟周期）。
在本申请的一些实施例中，第一选择信号的脉宽、第二选择信号的脉宽与基准时钟信号的脉宽接近。本文的上下文中所指称的基准时钟信号的脉宽是指基准时钟信号（占空比50%）的半周期。此种设定是为了便于在时序上设置第一选择信号、第二选择信号与基准时钟信号的位置关系。当然，第一选择信号的脉宽、第二选择信号的脉宽略小于基准时钟信号也是可行的，但是较小的脉宽将不利于捕捉基准时钟信号的边沿。一般而言可能不会采用大于基准时钟信号的脉宽的选择信号，这可能造成电路逻辑上的故障。
在本申请的一些实施例中，方法产生四路时钟信号。图3示出了根据本发明的一个实施例的时钟产生电路30，其包括时钟信号发生器301、302、303和304，以分别产生第1、2、3和4路时钟信号。同样的，图4所对应的实施例也是以包括四路时钟信号发生器的时钟产生电路来展开描述的。
根据本发明的另一方面，提供一种计算机可读存储介质，计算机可读存储介质中存储有指令，其特征在于，当指令由处理器执行时，使得处理器执行如上文所述的任意一种方法。本发明中所称的计算机可读介质包括各种类型的计算机存储介质，可以是通用或专用计算机能够存取的任何可用介质。举例而言，计算机可读介质可以包括RAM、ROM、E2PROM、CD-ROM或其他光盘存储器、磁盘存储器或其他磁存储设备、或者能够用于携带或存储具有指令或数据结构形式的期望的程序代码单元并能够由通用或特定用途计算机、或者通用或特定用途处理器进行存取的任何其他临时性或者非临时性介质。如本文所使用的，盘（disk）和碟（disc）包括紧致碟（CD）、激光碟、光碟、数字多用途光碟（DVD）、软盘和蓝光碟，其中盘通常磁性地复制数据，而碟则用激光来光学地复制数据。上述的组合也应当包括在计算机可读介质的保护范围之内。
综合以上可见，本发明提出了一种时钟信号产生的机制，其可以较大限度共用电路中的元器件进而减少时钟信号与理想时钟信号之间的相位差，进而提高时钟的准确性。需要说明的是，附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或者在一个或多个硬件模块或集成电路中实现这些功能实体，或者在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
以上例子主要说明了本发明的时钟产生电路、时钟产生方法、模拟数字转换器以及计算机可读存储介质。尽管只对其中一些本发明的实施方式进行了描述，但是本领域普通技术人员应当了解，本发明可以在不偏离其主旨与范围内以许多其他的形式实施。因此，所展示的例子与实施方式被视为示意性的而非限制性的，在不脱离如所附各权利要求所定义的本发明精神及范围的情况下，本发明可能涵盖各种的修改与替换。

Claims (10)

1.一种时钟产生电路，其特征在于，所述时钟产生电路包括多路时钟信号发生器，每路时钟信号发生器包括：
PMOS管，其连接到基准时钟信号，并且受第一选择信号控制而通断；
第一NMOS管，其经由时钟连线连接到所述PMOS管，并且受第二选择信号控制而通断，其中根据所述时钟连线引出该路的时钟信号；以及
第二NMOS管，其一端连接到所述第一NMOS管，另一端接地，并且受所述基准时钟信号控制而通断；
其中，所述第一选择信号连接到所述PMOS管的G极，所述第二选择信号连接到所述第一NMOS管的G极，所述基准时钟信号连接到第二NMOS管的G极；以及所述基准时钟信号连接到所述PMOS管的S极，所述PMOS管的D极经由所述时钟连线连接到所述第一NMOS管的D极，所述第一NMOS管的S极连接到所述第二NMOS管的D极，并且所述第二NMOS管的S极接地；
其中，所述第一选择信号的下降沿、第二选择信号的上升沿在时序上位于基准时钟信号的不同周期。
2.根据权利要求1所述的时钟产生电路，其特征在于，所述时钟产生电路还包括缓冲电路，所述基准时钟信号经由所述缓冲电路连接到所述PMOS管。
3.根据权利要求2所述的时钟产生电路，其特征在于，该路的时钟信号是根据所述第一选择信号的下降沿、所述第二选择信号的上升沿在时序上相对于所述基准时钟信号中的位置而确定的。
4.根据权利要求1所述的时钟产生电路，其特征在于，所述第一选择信号的脉宽、所述第二选择信号的脉宽与所述基准时钟信号的脉宽接近。
5.一种模拟数字转换器，其特征在于，所述模拟数字转换器包括如权利要求1-4中任一项所述的时钟产生电路。
6.一种时钟产生电路，其特征在于，所述时钟产生电路包括多路时钟信号发生器、选择信号发生器，其中：
选择信号发生器配置成产生用于各路的第一选择信号、第二选择信号；
每路时钟信号发生器包括：
PMOS管，其连接到基准时钟信号，并且受所述第一选择信号控制而通断；
第一NMOS管，其经由时钟连线连接到所述PMOS管，并且受所述第二选择信号控制而通断，其中根据所述时钟连线引出该路的时钟信号；以及
第二NMOS管，其一端连接到所述第一NMOS管而另一端接地，并且受所述基准时钟信号控制而通断；
其中，所述第一选择信号连接到所述PMOS管的G极，所述第二选择信号连接到所述第一NMOS管的G极，所述基准时钟信号连接到第二NMOS管的G极；以及所述基准时钟信号连接到所述PMOS管的S极，所述PMOS管的D极经由所述时钟连线连接到所述第一NMOS管的D极，所述第一NMOS管的S极连接到所述第二NMOS管的D极，并且所述第二NMOS管的S极接地；
其中，所述第一选择信号的下降沿、第二选择信号的上升沿在时序上位于基准时钟信号的不同周期。
7.一种时钟产生方法，其特征在于，所述方法由权利要求1或权利要求6所述的时钟产生电路执行，以产生多路时钟信号，每路时钟信号通过以下步骤产生：
通过第一选择信号控制PMOS管的通断，所述PMOS管的一端连接到基准时钟信号；
通过第二选择信号控制第一NMOS管的通断，所述第一NMOS管经由时钟连线连接到所述PMOS管；
通过所述基准时钟信号控制第二NMOS管的通断，所述第二NMOS管的一端连接到所述第一NMOS管而另一端接地；以及
根据所述时钟连线引出该路的时钟信号。
8.根据权利要求7所述的方法，其特征在于，该路的时钟信号是根据所述第一选择信号的下降沿、所述第二选择信号的上升沿在时序上相对于所述基准时钟信号中的位置而确定的。
9.根据权利要求8所述的方法，其特征在于，所述第一选择信号的脉宽、所述第二选择信号的脉宽与所述基准时钟信号的脉宽接近。
10.一种计算机可读存储介质，所述计算机可读存储介质中存储有指令，其特征在于，当所述指令由处理器执行时，使得所述处理器执行如权利要求7-9中任一项所述的方法。
CN202010453759.0A 2020-05-26 2020-05-26 一种时钟产生电路及方法、模拟数字转换器和存储介质 Active CN112751550B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010453759.0A CN112751550B (zh) 2020-05-26 2020-05-26 一种时钟产生电路及方法、模拟数字转换器和存储介质

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010453759.0A CN112751550B (zh) 2020-05-26 2020-05-26 一种时钟产生电路及方法、模拟数字转换器和存储介质

Publications (2)

Publication Number Publication Date
CN112751550A CN112751550A (zh) 2021-05-04
CN112751550B true CN112751550B (zh) 2024-04-19

Family

ID=75645251

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010453759.0A Active CN112751550B (zh) 2020-05-26 2020-05-26 一种时钟产生电路及方法、模拟数字转换器和存储介质

Country Status (1)

Country Link
CN (1) CN112751550B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116505928B (zh) * 2023-06-28 2023-09-22 牛芯半导体(深圳)有限公司 应用于tx时钟的缓冲器电路

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2337555A1 (de) * 1972-07-24 1974-02-07 Gen Instrument Corp Logische schaltungsanordnung fuer ein zweiphasen-taktsystem
DE102005063097A1 (de) * 2005-12-30 2007-07-12 Infineon Technologies Ag Gepulstes statisches Flip-Flop
CN101394178A (zh) * 2000-07-21 2009-03-25 恩益禧电子股份有限公司 时钟控制方法和电路
CN104639114A (zh) * 2015-03-04 2015-05-20 浙江工商大学 基于rsff的qclk生成单元
CN108449078A (zh) * 2018-05-21 2018-08-24 苏州芯算力智能科技有限公司 一种脉宽可调的脉冲时钟产生电路
CN109120257A (zh) * 2018-08-03 2019-01-01 中国电子科技集团公司第二十四研究所 一种低抖动分频时钟电路

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6747500B2 (en) * 2001-10-19 2004-06-08 Mitutoyo Corporation Compact delay circuit for CMOS integrated circuits used in low voltage low power devices

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2337555A1 (de) * 1972-07-24 1974-02-07 Gen Instrument Corp Logische schaltungsanordnung fuer ein zweiphasen-taktsystem
CN101394178A (zh) * 2000-07-21 2009-03-25 恩益禧电子股份有限公司 时钟控制方法和电路
DE102005063097A1 (de) * 2005-12-30 2007-07-12 Infineon Technologies Ag Gepulstes statisches Flip-Flop
CN104639114A (zh) * 2015-03-04 2015-05-20 浙江工商大学 基于rsff的qclk生成单元
CN108449078A (zh) * 2018-05-21 2018-08-24 苏州芯算力智能科技有限公司 一种脉宽可调的脉冲时钟产生电路
CN109120257A (zh) * 2018-08-03 2019-01-01 中国电子科技集团公司第二十四研究所 一种低抖动分频时钟电路
WO2020024515A1 (zh) * 2018-08-03 2020-02-06 中国电子科技集团公司第二十四研究所 一种低抖动分频时钟电路

Also Published As

Publication number Publication date
CN112751550A (zh) 2021-05-04

Similar Documents

Publication Publication Date Title
US8217824B2 (en) Analog-to-digital converter timing circuits
JP2000278141A (ja) マルチプレクサ
US20090074125A1 (en) Time-interleaved clock-data recovery and method thereof
CN102420612A (zh) 一种可抑制采样时间失配的时间交织模数转换器
CN113852362B (zh) 一种用于高速模数转换器的占空比可调电路
CN103098369B (zh) 毛刺减少的多路复用放大器
CN112751550B (zh) 一种时钟产生电路及方法、模拟数字转换器和存储介质
US7956785B2 (en) Return to zero digital to analog converter and converting method thereof
WO2012120569A1 (ja) 時間差デジタル変換回路およびそれを備えた時間差デジタル変換器
US8222944B2 (en) DC offset cancellation circuit
US8988269B2 (en) Time difference adjustment circuit and time-to-digital converter including the same
WO2022213725A1 (zh) 三态型量化的逐次逼近方法和逐次逼近模数转换电路
JPWO2009133658A1 (ja) 多信号スイッチ回路、電流スイッチセル回路、ラッチ回路、電流加算型ｄａｃ、及び半導体集積回路、映像機器、通信機器
US20100149016A1 (en) Pulse delay circuit and A/D converter including same
JP2010011140A (ja) デジタルｄｌｌ回路及び半導体装置
US7352309B2 (en) Circuit arrangement for generating switch-on signals
JP3945894B2 (ja) 半導体装置及び信号入力状態検出回路
Sun et al. A delay-line DPWM architecture with compensation module and delay-adjustable unit based on DLL
US7786914B2 (en) Time-interleaved delta-sigma modulator
Cheng et al. A high‐resolution hybrid digital pulse width modulator with dual‐edge‐triggered flip‐flops and hardware compensation
Mori et al. High-resolution DPWM generator for digitally controlled DC-DC converters
WO2010103626A1 (ja) クロック生成回路およびそれを備えた信号再生回路
CN115361017B (zh) 基于相位插值器的时钟偏斜校准电路
KR101446289B1 (ko) 시간-디지털 변환기 및 시간-디지털 변환 방법
US7519090B2 (en) Very high speed arbitrary number of multiple signal multiplexer

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant