JP3945894B2 - 半導体装置及び信号入力状態検出回路 - Google Patents
半導体装置及び信号入力状態検出回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、外部クロックを受信して内部クロックを発生する内部クロック発生回路を備える半導体装置に関し、特に外部クロックに同期した第１内部クロック（ＣＬＫ１）と外部クロックから１８０°の位相差を有する（１／２位相シフトした）第２内部クロックを発生する内部クロック発生回路を備える半導体装置に関する。
【０００２】
【従来の技術】
複数の半導体装置を組み合わせるシステムでは、各部の動作をクロックに同期させるのが一般的である。そのため、元になる原クロックを発生させて出力する半導体装置以外の半導体装置は、他の半導体装置から出力されるクロックを受信して半導体装置の内部で使用する内部クロックを発生させる内部クロック発生回路を有している。ここでは、外部との信号の入出力動作及び内部動作をクロックに同期して行うシンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）を例として説明を行うが、本発明はこれに限られるものではない。
【０００３】
図１は、ＳＤＲＡＭの全体構成を示す図である。ＳＤＲＡＭは、内部の動作をクロックに同期してパイプライン処理することにより、データ信号の入出力動作を高速化する。そのため、図１に示すように、クロックバッファ１０１に入力される外部クロックから内部クロックを発生する内部クロック発生回路１０２が設けられている。ＤＲＡＭコアやモードレジスタやデコーダなどで構成される内部回路１０７、データ入力回路１０５とデータ出力回路１０６で構成されるデータ入出力バッファ１０４、及びデータ信号以外の信号が入力される信号入力回路１０３には、内部クロック発生回路１０２で発生された内部クロックが供給され、各部が同期して動作するように制御される。
【０００４】
図２はＳＤＲＡＭにおけるデータ信号の入力動作を示す図である。図２の（１）に示すように、外部クロックＣＬＫに同期してこのＳＤＲＡＭに書き込むデータ信号が入力される。データ入力回路１０５は、内部クロック発生回路１０２から供給される内部クロックに同期してデータ信号をラッチしてＳＤＲＡＭ内に取り込む。図示のように、データ信号は外部クロックＣＬＫの立ち下がりエッジに同期して変化するので、内部クロック発生回路１０２は外部クロックＣＬＫと同じ内部クロックをデータ入力回路１０５に供給し、データ入力回路１０５は外部クロックＣＬＫの立ち上がりエッジに同期して入力データを取り込んでいた。すなわち、データ信号は外部クロックＣＬＫの１周期で変化していた。これはＳＤＲＡＭから出力されるデータ信号についても同様であり、出力データ信号は外部クロックＣＬＫの１周期で変化する。
【０００５】
近年、ＳＤＲＡＭのデータ転送速度の向上が求められており、クロックの周波数は非常に高くなってきている。しかし、クロックの周波数を高くすると信号の劣化等の問題が発生する。上記のように、データ信号はクロックの周期で変化しており、データ信号の周波数はクロックの半分であるので、データ信号をクロックと同じ周波数の信号とし、クロックの立ち上がりと立ち下がりの両方のエッジに同期して取り込むＤＤＲ(Double Data Rate)技術が提案されている。図２の（２）はＤＤＲ技術によるデータ信号の入力動作を示す図である。
【０００６】
図２の（２）に示すように、ＤＤＲ技術では、クロックＣＬＫの立ち上がりと立ち下がりのエッジの位相差は理想的には１８０°である。しかし、実際に取り込む外部クロックＣＬＫは、信号線の負荷などの関係で、立ち上がりと立ち下がりのエッジの位相差が１８０°でない場合が多い。また、内部クロック発生回路の特性等のため、内部クロックは立ち上がりと立ち下がりのエッジの位相差が１８０°でないことが多い。従って、内部クロックの立ち上がりと立ち下がりのエッジに同期してデータ信号を取り込んだり内部回路を動作させると正常な動作のための時間マージンを満たせなくなるという問題が生じる。
【０００７】
そこで、ＤＤＲ技術を使用する場合、信号の送信側は１８０°位相がずれた相補関係にある第１クロックＣＬＫと第２クロック／ＣＬＫのクロックを出力し、信号を受ける側はＣＬＫと／ＣＬＫの立ち上がりエッジに同期して信号を取り込むことが考えられる。この場合、ＳＤＲＡＭは図３の（１）に示すように、第１クロックバッファ１１１で第１クロックＣＬＫを受けて第１内部クロックＣＬＫ１を発生させ、第２クロックバッファ１１２で第２クロック／ＣＬＫを受けて第１内部クロック／ＣＬＫ１を発生させる。また別の方法として、外部クロックＣＬＫからディレイ・ロックド・ループ（ＤＬＬ）等の技術を使用してＳＤＲＡＭ内部で正確に１８０°位相がずれた第２内部クロックを発生させることが考えられる。この場合には、図３の（２）に示すように、クロックバッファ１２１で第１クロックＣＬＫを受けて第１内部クロックＣＬＫ１を発生させ、１８０°位相クロック発生回路１２２で１８０°位相のずれた第２内部クロック／ＣＬＫ１を発生させる。
【０００８】
【発明が解決しようとする課題】
ＳＤＲＡＭを製造する場合には、上記いずれの技術を使用するシステムに搭載されるかに応じて、図３の（１）と（２）に示された内部クロック発生回路（クロック入力回路）のいずれかを設けることになる。すなわち、相補クロックを使用する形式専用のＳＤＲＡＭと、内部で１８０°位相クロックを発生させる形式専用のＳＤＲＡＭが作られることになる。
【０００９】
しかし、類似の半導体装置（デバイス）でありながら、異なる２種類の仕様のものを製造するということは、生産効率を低下させると共に在庫管理などの点でコストアップの要因になる。また、このようなデバイスを使用するシステムを製造するメーカにとっても、在庫の増加などの点でコストアップの要因になる。そのため、相補クロックを使用する形式のシステムでも、内部で１８０°位相クロックを発生させる形式のシステムでも共通に使用できるデバイスであることが望ましい。
【００１０】
また、クロック周波数が高くなると、半導体装置内部での内部クロックの遅延が無視できなくなる。例えば、半導体装置のレイアウトの関係で、データ入力回路やデータ出力回路は内部クロック発生回路から離れて配置せざるをえない場合がある。そのような場合、内部クロック発生回路からデータ入力回路やデータ出力回路に供給する内部クロックに遅延が生じるが、この遅延はデータの入力動作や出力動作におけるずれを生じる。また、クロック入力バッファや内部クロック発生回路自体でもある程度の遅延は避けられない。クロック周波数が高くない時にはこのような遅延はほとんど問題にならなかったが、クロックの周波数が１００ＭＨｚ以上にもなるような場合には無視できなくなる。本出願人は、このような問題を解決するため、特願平８−２１３８８２号、特願平８−３３９９８８号、特願平８−２４５１１８号などで、遅延量が可変の可変ディレイラインを使用して、データ入力回路やデータ出力回路に供給する内部クロックを外部クロックに完全に同期させることを提案している。これらは相補クロックを使用するＤＤＲ(Double Data Rate)方式の半導体装置は開示しておらず、ＤＤＲ方式の半導体装置においても、データの入出力が外部クロックに完全に同期して行えることが望まれていた。
【００１１】
本発明は、このような問題を解決するもので、相補クロックを使用するＤＤＲ方式のシステムでも、内部で１８０°位相クロックを発生させる形式のシステムでも共通に使用できる半導体装置（デバイス）の実現、及びデータの入出力が外部クロックに完全に同期して行えるＤＤＲ方式の半導体装置の実現を目的とする。
【００１２】
【課題を解決するための手段】
図４は、本発明の第１の態様の原理構成を示す図である。図４に示すように、本発明の第１の態様の半導体装置は、外部クロックから相補関係にある第１及び第２内部クロックＣＬＫ１と／ＣＬＫ１を発生させる半導体装置であって、第１外部クロックＣＬＫが入力され、第１内部クロックＣＬＫ１を出力する第１クロック入力回路（バッファ）１１と、第１外部クロックＣＬＫと相補関係にある第２外部クロック／ＣＬＫが入力され、第２クロックを出力する第２クロック入力回路（バッファ）１２と、第１内部クロックＣＬＫ１から１８０°位相の異なる１／２位相シフト信号を発生する１／２位相クロック発生回路２２と、第２クロック入力バッファ１２に第２外部クロック／ＣＬＫが入力されているかを判定する／ＣＬＫ状態検出回路２１と、／ＣＬＫ状態検出回路２１の判定結果に従って、第２外部クロック／ＣＬＫが入力されている時には、第２クロックを第２内部クロック／ＣＬＫ１として出力し、第２外部クロック／ＣＬＫが入力されていない時には、１／２位相シフト信号を第２内部クロック／ＣＬＫ１として出力するように切り換えるスイッチ２３とを備えることを特徴とする。
【００１３】
本発明の半導体装置では、第２外部クロック／ＣＬＫが入力されている時には第２外部クロック／ＣＬＫから発生させた信号が、第２外部クロック／ＣＬＫが入力されていない時には第１内部クロックＣＬＫ１から発生された１８０°位相の異なる１／２位相シフト信号が、第２内部クロックとして出力されるので、いずれの形式のシステムにも対応できる。
【００１４】
第２外部クロックが入力されておらず、第２内部クロックとして１／２位相シフト信号が出力される時には、第２クロック入力回路１２を動作させる必要はないので、省電力のために第２クロック入力回路１２を不活性化することが望ましい。
また、第２外部クロックが入力されている時には、１／２位相クロック発生回路２２を動作させる必要はないので、省電力のために１／２位相クロック発生回路２２を停止させることが望ましい。この場合、１／２位相クロック発生回路２２への第１内部クロックの供給を停止すれば、実質的に停止状態になる。
【００１５】
１／２位相クロック発生回路２２は、所定の遅延量を単位として遅延量が選択可能なディレイラインを有するディレイロックドループ（ＤＬＬ）回路や、ＰＬＬ回路で構成する。
／ＣＬＫ状態検出回路２１の実現方法は各種考えられるが、例えば、第２クロックの切り替わりエッジを検出し、第２クロックの切り替わりを検出した時に、第２外部クロックが入力されていると判定する構成や、第２外部クロックが入力される入力ピンの電圧がＶＣＣ又はＶＳＳに固定されているか、入力ピンがオープン状態であることを検出した時に、第２外部クロックが入力されていないと判定する構成などが考えられる。第２クロックの切り替わりエッジを検出する場合、第２クロックの周波数が高く検出が難しいので、／ＣＬＫ状態検出回路に分周器を設け、第２外部クロックの周期より長い周期で、第２クロックの切り替わりエッジを検出するようにすることが望ましい。
【００１６】
／ＣＬＫ状態検出回路２１は、電源投入後の一定期間内に第２外部クロックが入力されているかを検出し、その後判定結果を維持するか、第２外部クロックが入力されているかを常時検出する。
また、クロック信号として小振幅の信号が入力される場合には、／ＣＬＫ状態検出回路２１として、第１のＰチャンネルトランジスタと第１のＮチャンネルトランジスタを電源の高電圧側端子と低電圧側端子の間に直列に接続し、第１のＰチャンネルトランジスタと第１のＮチャンネルトランジスタのゲートに小振幅の信号が印加され、第１のＰチャンネルトランジスタのゲート幅が第１のＮチャンネルトランジスタのゲート幅より十分に大きな第１のインバータと、第２のＰチャンネルトランジスタと第２のＮチャンネルトランジスタを電源の高電圧側端子と低電圧側端子の間に直列に接続し、第２のＰチャンネルトランジスタと第２のＮチャンネルトランジスタのゲートに小振幅の信号が印加され、第２のＮチャンネルトランジスタのゲート幅が第２のＰチャンネルトランジスタのゲート幅より十分に大きな第２のインバータと、第１のインバータの出力が高電圧側端子の電位に近い論理値で、第２のインバータの出力が低電圧側端子の電位に近い論理値であるかを検出した時に、小振幅の信号が入力されていることを示す有効信号を出力する論理回路とを有する信号入力状態検出回路を使用できる。
【００１７】
本発明の第２の態様の半導体装置は、上記目的を実現するため、相補関係にある第１及び第２外部クロックの位相がそれぞれ第１及び第２外部クロックの位相に一致するように調整することを特徴とする。
すなわち、本発明の第２の態様の半導体装置は、外部から相補関係にある第１及び第２外部クロックが入力される半導体装置であって、第１外部クロックが入力され、第１内部クロックを出力する第１クロック入力回路と、第２外部クロックが入力され、第２内部クロックを出力する第２クロック入力回路と、第１内部クロックの位相が前記第１外部クロックの位相に一致するように調整する第１の０°位相調整回路と、第２内部クロックの位相が前記第２外部クロックの位相に一致するように調整する第２の０°位相調整回路とを備えることを特徴とする。
【００１８】
第１及び第２内部クロックを合成した２倍の周波数のクロック信号が必要な場合には、第１の０°位相調整回路と第２の０°位相調整回路の出力を合成して、第１及び第２外部クロックの２倍の周波数の内部クロックを発生する合成器を設ける。
第１の及び第２の０°位相調整回路のぞれぞれは、内部クロックを遅延させる遅延量が可変である可変ディレイ回路と、可変ディレイ回路の出力するクロックが供給される部分のクロック信号と外部クロックの位相差をそれぞれ検出し、位相差が０°になるように可変ディレイ回路の遅延量を制御する制御信号を発生する位相差検出回路とを備えるように構成する。
【００１９】
位相差検出回路は、外部クロックがクロック入力回路から可変ディレイ回路を経て供給される経路における実際の信号を使用して位相差を検出しても、この経路と等価なダミー回路を設けて、等しい遅延量が生じるようにして位相差を検出するようにしてもよい。また、一部をダミー回路として、他の部分は実際の回路を使用して位相差を検出するようにしてもよい。
【００２０】
第１内部クロックと第２内部クロックの位相が正確に半周期（１８０°）ずれていることが確実であれば、第１位相差検出回路と第２位相差検出回路を共通化してもよい。
また、同様に第１内部クロックと第２内部クロックの位相が正確に半周期（１８０°）ずれていることが確実であれば、第１内部クロックと第２内部クロックの出力を合成器で合成した後、合成器の出力する内部クロックの位相が第１外部クロック又は第２外部クロックの位相に一致するように調整する０°位相調整回路とを設けてもよい。
【００２１】
前記０°位相調整回路は、前記内部クロックを遅延させる遅延量が可変である可変ディレイ回路と、前記可変ディレイ回路の出力するクロックが供給される部分のクロック信号を前記第１クロック入力回路又は前記第２クロック入力回路から前記合成器までの分遅延させた遅延クロックと前記第１又は第２外部クロックの位相差を検出し、該位相差が０°になるように前記可変ディレイ回路の遅延量を制御する制御信号を発生する位相差検出回路とを備える半導体装置。
【００２２】
この場合も、位相差検出回路は、外部クロックがクロック入力回路から可変ディレイ回路を経て供給される経路における実際の信号を使用して位相差を検出しても、この経路と等価なダミー回路を設けて、等しい遅延量が生じるようにして位相差を検出するようにしてもよい。また、一部をダミー回路として、他の部分は実際の回路を使用して位相差を検出するようにしてもよい。
【００２３】
【発明の実施の形態】
図５は、本発明の第１実施例の半導体装置における内部クロック発生回路の構成を示す図である。図示のように、第１実施例の回路は、図４の構成にスイッチ２４を加えたものであり、図４の１／２位相クロック発生回路２２をＤＬＬ回路で実現したものである。以下、各部について説明する。
【００２４】
図６は１／２位相シフトＤＬＬ回路２２の回路の全体構成を示す図である。図示のように、１／２位相シフトＤＬＬ回路２２は、同一の構成を有する第１と第２のディレイ回路３１と３４と、同一の構成を有するバッファ回路３２と３３と３５と、位相比較回路３６と、位相比較回路３６の判定結果に基づいてディレイ回路３１と３４の遅延量を調整するディレイ制御回路３７とを有する。ディレイ回路３１及び３４とディレイ制御回路３７は、図７に示すような回路構成を有する。まずディレイ回路とディレイ制御回路について説明する。
【００２５】
図７においては、ディレイ回路３１と３４の一方のみを参照番号４１で示し、他方は省略してある。ディレイ回路３１と３４は同一の構成を有し、ディレイ制御回路３７からの制御信号で同じ遅延量になるように調整される。図示のように、ディレイ回路４１は、複数のインバータを直列に接続したインバータ列４２と、入力の一方がインバータ列４２の２段毎の出力を受けるように設けられた複数のＡＮＤゲート４３−１、４３−２、…、４３−ｎで構成されるＡＮＤゲート列と、各ＡＮＤゲートの出力がゲートに印加され、ソースは接地され、ドレインが共通に接続されているＮ−チャンネルトランジスタ４４−１、４４−２、…、４４−ｎで構成されるトランジスタ列と、各Ｎ−チャンネルトランジスタのドレインが共通に接続される信号線と電源の高電位側の間に接続された抵抗４５と、入力がこの信号線に接続され内部クロックＣＬＫ２を出力するバッファ４６とを備える。ディレイ制御回路３７は、位相比較回路３６の比較結果に応じて、カウントアップとカウントダウンを切り換えるアップ・ダウンカウンタ４７と、アップ・ダウンカウンタ４７の出力をデコードするデコーダ４８とを備える。アップ・ダウンカウンタ４７は、必要に応じて「ＨＯＬＤ」信号を「Ｌ」にすることにより、カウント値を保持できる。「ＨＯＬＤ」信号が「Ｈ」の時で、第１内部クロックＣＬＫ１が立ち上がる時に、位相比較回路３６が比較結果に基づいて出力する「ＵＰ／ＤＯＷＮ」信号に応じて、カウントアップとカウントダウンのいずれかを行う。デコーダ４８は、アップ・ダウンカウンタ４７の出力に応じて、いずれか１つの出力を「Ｈ」にし、他の出力を「Ｌ」にする。アップ・ダウンカウンタ４７がカウントアップした場合には「Ｈ」にする出力位置を右にシフトし、カウントダウンする場合には「Ｈ」にする出力位置を左にシフトする。デコーダ４８の出力は、順に各ＡＮＤゲート４３−１、４３−２、…、４３−ｎのもう一方の入力に接続されており、デコーダ４８から「Ｈ」が入力されるＡＮＤゲートだけが活性化される。そして、インバータ列の出力のうち、活性化されたＡＮＤゲートに入力される信号が内部クロックＣＬＫ２として出力されることになり、どのＡＮＤゲートを活性化するかにより、インバータ列を通過する段数が変化するので、内部クロックの遅延量を選択することができる。
【００２６】
以上の説明のように、ディレイ回路３１と３４は、ディレイ制御回路３７の制御により、段階的に遅延量が選択できるようになっており、しかもディレイ回路３１と３４の遅延量は同一である。また、バッファ回路３２と３５は同じ構成であり、ディレイ回路３１とバッファ回路３２での遅延量と、ディレイ回路３４とバッファ回路３５での遅延量は同じである。位相比較回路３６は、ディレイ回路３１に入力される第１内部クロックＣＬＫ１とバッファ回路３５の出力を比較し、比較結果に応じて「ＵＰ／ＤＯＷＮ」信号をディレイ制御回路３７に出力する。具体的には、第１内部クロックＣＬＫ１の位相がバッファ回路３５の出力の位相より遅れている時には、「ＵＰ／ＤＯＷＮ」信号を「Ｈ」にして、ディレイ回路３１と３４の遅延量を増加させ、第１内部クロックＣＬＫ１の位相がバッファ回路３５の出力の位相より進んでいる時には、「ＵＰ／ＤＯＷＮ」信号を「Ｌ」にして、ディレイ回路３１と３４の遅延量を減少させる。このような処理を、第１内部クロックＣＬＫ１の位相とバッファ回路３５の出力の位相が一致するまで繰り返す。上記のように、ディレイ回路３１とバッファ回路３２での遅延量と、ディレイ回路３４とバッファ回路３５での遅延量は同じであるから、位相が一致した時には、バッファ３２の出力は第１内部クロックＣＬＫ１に対して１８０°位相がずれた状態である。
【００２７】
バッファ３３はバッファ３２と同一の構成であり、遅延量も同一であるので、バッファ３３の出力する１／２位相シフトクロックφ１／２はバッファ３２の出力と同一位相である。すなわち、φ１／２は第１内部クロックＣＬＫ１に対して１８０°位相がずれた信号である。
図８は、第１実施例の／ＣＬＫ状態検出回路２１の回路構成を示す図であり、図９はこの回路の制御信号を示す図であり、図１０は第２外部クロック／ＣＬＫが入力される場合の回路動作を示すタイムチャートであり、図１１は第２外部クロック／ＣＬＫが入力されない場合の回路動作を示すタイムチャートである。
【００２８】
電源の投入に応じて、ＮＯＲゲート６８と６９には、図９に示すようなスタータ信号ａとモードレジスタセット信号ｂが入力される。これに応じて、電源投入から所定時間後に、状態ラッチ信号ｃが立ち上がりトランスファーゲート５９を閉じて、インバータ６３と６４で構成されるフリップフロップの論理値を保持すると共に、トランスガファーゲート６５を通過状態にして、インバータ６３と６４で構成されるフリップフロップの論理値が出力される。また、状態ラッチ信号ｃが立ち上がると、バッファ５２は非活性状態になるので、第２外部クロック／ＣＬＫの状態の検出は状態ラッチ信号ｃが立ち上がるまでの間に行われ、それ以後は検出した結果が保持される。
【００２９】
図８及び図１０に示すように、第１及び第２クロック入力バッファ１１と１２の出力する第１と第２内部クロックＣＬＫ１と／ＣＬＫ１が入力される２個のバッファ５１と５２が設けられている。バッファ５１と５２の出力はそれぞれＨエッジパルス化回路５３と５４に入力される。Ｈエッジパルス化回路５３は、第１外部クロックの立ち上がりエッジに応じてパルスを発生する。そのパルスは、ディレイ５５で遅延された後トランジスタＱ２に印加され、インバータ５７と５８で構成されるフリップフロップの入力を「Ｌ」し、その論理状態が記憶される。ここで、第２外部クロックが入力されている（有効である）時には、Ｈエッジパルス化回路５４はパルスを発生し、トランジスタＱ１を導通させるので、インバータ５７と５８で構成されるフリップフロップの入力は「Ｈ」になり、フリップフロップの論理状態が変化する。第１外部クロックが再び立ちあがり、Ｈエッジパルス化回路５３がパルスを発生すると、トランスファーゲート６１を通過して、トランスファーゲート５９を通過状態にする。これに応じてインバータ５７と５８で構成されるフリップフロップに記憶された論理状態が、インバータ６３と６４で構成されるフリップフロップに転送され、記憶される。上記のように、Ｈエッジパルス化回路５３が発生したパルスは、ディレイ５５で遅延された後トランジスタＱ２のゲートに印加され、トランジスタＱ２を導通させるため、インバータ５７と５８で構成されるフリップフロップの入力が「Ｌ」になり状態が変化するが、トランスファーゲート５９はすでに閉じているので、論理状態が次段に転送されることはなく、インバータ６３と６４で構成されるフリップフロップはそのまま論理状態を維持する。以下、同じ動作を繰り返すので、第２外部クロックが変化してパルスが発生される限り、インバータ６３と６４で構成されるフリップフロップの論理状態は「Ｈ」のままである。上記のように、電源投入から所定時間後に状態ラッチ信号ｃが立ち上がると、その時点の状態が記憶されて維持されるので、第２外部信号が入力されていれば、判定信号ＤＣＫは「Ｈ」になり、そのまま維持される。
【００３０】
第２外部クロックが入力されていない（有効でない）時には、図１１に示すように、Ｈエッジパルス化回路５４はパルスを発生しないので、インバータ５７と５８で構成されるフリップフロップの入力は「Ｌ」のままで、論理状態は変化しない。従って、インバータ６３と６４で構成されるフリップフロップの論理状態は「Ｌ」のままで、この状態が状態ラッチ信号ｃの立ち上りに応じて記憶されて維持されるので、判定信号ＤＣＫは「Ｌ」になる。
／ＣＬＫ状態検出回路２１は、以上のようにして、第２外部クロックが入力されているかを判定し、入力されている場合には、スイッチ２３を第２クロック入力バッファ１２の出力する第２クロックｃｌｋｚが第２内部クロック／ＣＬＫ１として出力されるように切り換えると共に、スイッチ２４を遮断状態にし、入力されていない場合には、スイッチ２３を１／２位相シフトＤＬＬ回路２２の出力する１／２位相シフトクロックφ１／２が第２内部クロック／ＣＬＫ１として出力されるように切り換えると共に、スイッチ２４を接続状態にする。
【００３１】
図１２は第２クロック入力バッファ１２を構成する入力回路の構成例を示す図である。この入力回路に静電気に対する耐圧を向上させるためのＥＳＤ回路などを付加して入力バッファが構成される。図示のように、この入力回路はカレントミラー回路で構成されている。この回路は広く使用されているので詳しい説明は省略するが、トランジスタＱ１５のゲートには判定信号ＤＣＫが入力され、判定信号ＤＣＫが「Ｌ」の時、すなわち第２外部クロックが入力されない時には、入力回路を非活性状態にしている。カレントミラー回路は、入力信号の状態にかかわらず電流の流れる回路であり、消費電力が大きい。そのため、使用しない時には、非活性状態にすることにより、消費電力を低減できる。
【００３２】
図１３は、本発明の第２実施例の半導体装置における内部クロック発生回路の構成を示す図である。図示のように、第２実施例では、０°ＤＬＬ回路２５と２６が新たに設けられている点が第１実施例と異なり、更に／ＣＬＫ状態検出回路２１が第１実施例の／ＣＬＫ状態検出回路とは異なる。これらの異なる点についてのみ説明する。
【００３３】
外部クロックから内部クロックを発生させる場合、クロック入力バッファや内部クロック発生回路で遅延が生じる。また、クロック入力バッファから内部クロック発生回路までの信号経路においても遅延が生じる。クロックの周波数があまり高くない場合には、このような遅延はほとんど問題にならないが、非常に高い周波数のクロックの場合大きな問題になる。そこで、内部クロック発生回路にＤＬＬ回路やＰＬＬ回路を設けて、外部クロックと同一位相の内部クロックを発生させることが行われている。具体的には、図６及び図７に示したようなＤＬＬ回路を利用して、クロック入力バッファと内部クロック発生回路での遅延量及びクロック入力バッファから内部クロック発生回路までの信号経路での遅延量と同じ遅延を生じるダミー回路を設け、このダミー回路を通過したディレイ回路の出力と内部クロックの位相を比較して、一致するように制御することで、外部クロックと同一位相の内部クロックを発生させている。このような回路を０°ＤＬＬ回路と呼ぶこととする。このような回路はＰＬＬ回路でも実現できる。
【００３４】
図１３に示すように、第２実施例では、０°ＤＬＬ回路２５が第１クロック入力バッファ１１の出力する信号の位相を調整して、第１外部クロックＣＬＫと正確に同一位相の第１内部クロックＣＬＫ１を発生し、０°ＤＬＬ回路２６がスイッチ２３の出力する信号の位相を調整して、第２外部クロック／ＣＬＫと正確に同一位相の第２内部クロック／ＣＬＫ１を発生している。
【００３５】
図１４は、第２実施例の／ＣＬＫ状態検出回路の構成を示す図である。図示のように、この回路は、分周器８０が設けられている点を除けば、図７に示した第１実施例の／ＣＬＫ状態検出回路と同じである。図１５と図１６は、第２実施例の／ＣＬＫ状態検出回路の動作を示すタイムチャートであり、図１５は第２外部クロックが入力される場合の動作を示し、図１６は第２外部クロックが入力されない場合の動作を示す。ここでは１／２分周する場合の例を示してある。
【００３６】
分周器８０はバッファ５１の出力を分周して相補関係にある信号ＰとＱを出力する。従って、Ｈエッジパルス化回路５３で発生されるパルスの周期は第１実施例の場合の２倍である。Ｈエッジパルス化回路５４は、分周器８０の出力する信号Ｑが「Ｈ」の時のみ活性化される。従って、Ｈエッジパルス化回路５４で発生されるパルスの周期も第１実施例の場合である。Ｈエッジパルス化回路５４でパルスが発生された後、Ｈエッジパルス化回路５３でパルスが発生されるタイミングは第１実施例と同じであり、これらのパルスのグループに対しては、第１実施例と同じ動作を行う。従って、第１実施例と同じ検出動作になる。これにより、状態検出用の信号は周波数が低くなるため、／ＣＬＫの状態を容易に検出できるようになる。
【００３７】
図１７は、本発明の第３実施例の半導体装置における内部クロック発生回路の構成を示す図である。図示のように、第３実施例では、０°ＤＬＬ回路２６が第２クロック入力バッファ１２の後に設けられている点を除けば、第２実施例と同じであり、説明は省略する。
図１８は、本発明の第４実施例の半導体装置における内部クロック発生回路の構成を示す図である。図示のように、第４実施例では、０°ＤＬＬ回路２５の出力する正確に位相調整された第１内部クロックがスイッチ２４を介して１／２位相シフトＤＬＬ回路２２に供給される点を除けば、第３実施例と同じであり、説明は省略する。
【００３８】
図１９は、本発明の第５実施例の半導体装置における内部クロック発生回路の構成を示す図である。第５実施例は、信号が小振幅の高速インターフェースであるＳＳＴＬ規格用の回路である。ＳＳＴＬの場合、有力信号の振幅は基準電圧Ｖｒｅｆに対して上下に±０．２Ｖ変化する信号である。図示のように、第５実施例の回路は、第１実施例の回路とほぼ同様の構成を有するが、／ＣＬＫ状態検出回路２８が異なる。／ＣＬＫ状態検出回路２８は、第２外部クロック／ＣＬＫが入力される第２クロック入力ピンの状態を検出して、第２外部クロックが入力されているかを判定する。
【００３９】
図２０は、第５実施例の／ＣＬＫ状態検出回路２８の構成を示す図である。図示のように、第２クロック入力ピンと高電圧側の電源端子Ｖｃｃとの間には抵抗Ｒ１が接続されている。ＰチャンネルトランジスタＱ２１とＮチャンネルトランジスタＱ２２が高電圧側の電源端子Ｖｃｃと低電圧側の電源端子Ｖｓｓの間に直列に接続され、第１のインバータを構成する。また、ＰチャンネルトランジスタＱ２３とＮチャンネルトランジスタＱ２４が高電圧側の電源端子Ｖｃｃと低電圧側の電源端子Ｖｓｓの間に直列に接続され、第２のインバータを構成する。各トランジスタのゲートは抵抗Ｒ２を介して第２クロック入力ピンに接続されている。第１のインバータの出力はインバータ９１で反転された後ＮＯＲゲート９２に入力され、第２のインバータの出力は直接ＮＯＲゲート９２に入力される。
【００４０】
第１のインバータを構成するＰチャンネルトランジスタＱ２１のサイズ（ゲート幅）は、ＮチャンネルトランジスタＱ２２のサイズより十分に大きく作られており、第２のインバータを構成するＮチャンネルトランジスタＱ２４のサイズは、ＰチャンネルトランジスタＱ２３のサイズより十分に大きく作られている。第２クロック入力ピンに第２外部クロックが入力されると、ノードＮ１は中間レベルになる。ノードＮ１が中間レベルになると、ＰチャンネルトランジスタＱ２１のサイズの方がＮチャンネルトランジスタＱ２２のサイズより十分に大きいため、第１のインバータの出力（ノードＮ２）は「Ｈ」になる。同様に、ＮチャンネルトランジスタＱ２４のサイズの方がＰチャンネルトランジスタＱ２３のサイズより十分に大きいため、第２のインバータの出力（ノードＮ３）は「Ｌ」になる。従って、判定信号ＤＣＫは「Ｈ」になる。
【００４１】
第２クロック入力ピンの電位がＶｃｃの時には、ノードＮ１もＶｃｃになり、ノードＮ２とＮ３は共に「Ｌ」になり、判定信号ＤＣＫは「Ｌ」になる。第２クロック入力ピンの電位がＶｓｓの時には、ノードＮ１もＶｓｓになり、ノードＮ２とＮ３は共に「Ｈ」になり、判定信号ＤＣＫは「Ｌ」になる。更に、第２クロック入力ピンがオープンであった時には、ノードＮ１がＶｃｃになるので、判定信号ＤＣＫは「Ｌ」になる。このように、判定信号ＤＣＫは、第２外部クロックが入力される時は「Ｈ」で、それ以外の時には「Ｌ」である。
【００４２】
これまで説明した第１から第５実施例では、ＤＤＲ方式のシステムにおいて、第１外部クロックＣＬＫのみが入力される場合と第１外部クロックＣＬＫと第２外部クロック／ＣＬＫの両方が入力される場合とがあり、いずれの状態であるか検出して自動的に対応でき、発生された第１及び第２内部クロックはそれぞれ独立して使用される例を説明した。しかし、データ出力回路などでは、第１及び第２内部クロックの両方に応じて動作する必要がある回路が使用されることもある。そこで、以下に説明する実施例では、第１及び第２外部クロックＣＬＫ、／ＣＬＫの両方が入力され、第１及び第２内部クロックの両方に応じて動作するデータ出力回路が使用されるＤＤＲ方式のシステムの例を説明する。
【００４３】
図２１は、第６実施例の出力クロック発生回路の構成を示す図である。また、図２２は合成器の回路構成を示す図であり、図２３は第６実施例の動作を示すタイムチャートである。
図２１に示すように、第６実施例の出力クロック発生回路は、第１外部クロックＣＬＫ（Ｎ１）が入力される第１クロックバッファ１１と、第２外部クロック／ＣＬＫ（Ｎ２）が入力される第２クロックバッファ１２を有する。これは第１実施例と同じであり、ここから半導体装置の各部に第１の内部クロックＣＬＫと第２の内部クロック／ＣＬＫが供給される。第６実施例のデータ出力バッファ２０６は、供給される内部クロックの立ち上がりエッジに応じてデータを出力する回路で、１つの回路からＤＤＲ方式でデータを出力する。そのため、図２２に示すように、第１外部クロックＣＬＫと第２外部クロック／ＣＬＫの２倍の周波数のクロックＮ５が供給される必要がある。このような２倍の周波数のクロックＮ５を発生するため、図２２に示すような、第１及び第２内部クロックＮ３、Ｎ４からＮ５を発生させる合成器２０５が使用される。ここまでは従来技術である。
【００４４】
図２３に示すように、データ出力バッファ２０６は、第１外部クロックＣＬＫと第２外部クロック／ＣＬＫのそれぞれの立ち上がりエッジに対して所定の位相で（ここでは０°で）で出力データを変化させることが要求され、そのためにはデータ出力バッファ２０６に供給するクロックＮ５の立ち上がりエッジが第１及び第２外部クロックＣＬＫ、／ＣＬＫの立ち上がりエッジの少し前（データ出力バッファ２０６での遅延分だけ前）であることが要求される。第１及び第２クロックバッファ１１、１２から出力された第１及び第２内部クロックをそのまま合成器２０５に供給したのでは、合成器２０５の出力するクロックＮ５が上記の条件を満たす保証はない。そこで、第６実施例では、第１クロックバッファ１１の出力する第１クロックを遅延させ、遅延量が可変である第１可変ディレイ回路２０１と、Ｎ５が上記の条件を満たすように第１可変ディレイ回路２０１の遅延量を制御する第１の０°（３６０°）ＤＬＬ回路２０２とで構成される第１の０°位相調整回路と、第２クロックバッファ１２の出力する第２クロックを遅延させ、遅延量が可変である第２可変ディレイ回路２０３と、Ｎ５が上記の条件を満たすように第２可変ディレイ回路２０３の遅延量を制御する第２の０°（３６０°）ＤＬＬ回路２０４とで構成される第２の０°位相調整回路とを設ける。
【００４５】
第１の及び第２の０°ＤＬＬ回路２０２、２０４は、実際にデータ出力バッファ２０６から出力される出力データと第１及び第２外部クロックＣＬＫ、／ＣＬＫの位相を比較して、出力データの位相がＣＬＫ、／ＣＬＫの位相に対して進んでいるか遅れているかを判定し、その判定結果に基づいて第１及び第２可変ディレイ回路２０１、２０３の遅延量を制御することが考えられる。しかし、第６実施例ではレイアウトなどの制約も考慮して、第１の及び第２の０°ＤＬＬ回路２０２、２０４に、第１及び第２クロック入力バッファ１１、１２からデータ出力バッファ２０６に至る信号経路と等価なダミー経路を設けて、ダミー経路の信号を使用して位相状態を検出するようにしている。第１及び第２の０°位相調整回路は、同一の構成を有するので、以下第１の０°位相調整回路について説明する。
【００４６】
図２４は、第６実施例の０°（３６０°）ＤＬＬ回路の構成を示す図である。図２４に示すように、第１の０°ＤＬＬ回路２０２は、第１クロック入力バッファ１１から出力される内部クロックＣＬＫ１を１／Ｎ分周する１／Ｎ分周器３０１と、１／Ｎ分周器３０１の出力をディレイ制御回路３０４から指示された量だけ遅延させるダミー可変ディレイ回路３０２と、その出力を遅延させるダミーデータ出力バッファ３０５と、その出力を更に遅延させるダミー入力バッファ３０６と、１／Ｎ分周器３０１の出力とダミー入力バッファ３０６の出力の位相を比較する位相比較器３０３と、位相比較器３０３の比較結果に基づいてダミー可変ディレイ回路３０２と第１可変ディレイ回路２０１の遅延量を制御するディレイ制御回路３０４とを有する。
【００４７】
１／Ｎ分周器３０１は、消費電力を低減するために、第１の０°ＤＬＬ回路２０２における動作周波数を低下させる回路である。第１及び第２外部クロックＣＬＫ、／ＣＬＫは急激に変化することはないので、定常状態では第１の０°ＤＬＬ回路２０２におけるフィードバック制御を頻繁に行う必要はない。一方、システムの電源が投入されて半導体装置が動作を開始すると、ＤＬＬ回路が安定して内部クロックが外部クロックに同期するまで初期化動作が行われるが、１／Ｎ分周器３０１を設けるとその分初期化動作に要する時間が長くなる。そこで、これらのことを勘案して初期化動作の時間が許容できる範囲で１／Ｎ分周器３０１の分周比を設定して、消費電力を低減している。
【００４８】
ダミー可変ディレイ回路３０２は、後述するように、ディレイ制御回路３０４からの制御信号に従って遅延量を変化させることはできる回路であり、第１可変ディレイ回路２０１も同一の構成である。ダミーデータ出力バッファ３０５は、第１可変ディレイ回路２０１から合成器２０５を経由してデータ出力バッファ２０６に至る信号経路と同じ遅延を生じる回路である。また、ダミー入力バッファ３０６は、第１クロック入力バッファ１１から第１可変ディレイ回路２０１に至る信号経路と同じ遅延を生じる回路である。いずれにしろ、第１クロック入力バッファ１１から第１可変ディレイ回路２０１及び合成器２０５を経由してデータ出力バッファ２０６に至る信号経路と、ダミー可変ディレイ回路３０２からダミーデータ出力バッファ３０５を経由してダミー入力バッファ３０６に至る信号経路は等価に作られており、温度変化などに対しても信号遅延量が同じように変化するように作られている。
【００４９】
位相比較器３０３は、１／Ｎ分周器３０１の出力とダミー入力バッファ３０６の出力の位相を比較して、どちらが進んでいるという比較結果をディレイ制御回路３０４に出力する。ディレイ制御回路３０４は、この比較結果に基づいて、位相が一致するようにダミー可変ディレイ回路３０２の遅延量を増加又は減少させる制御信号を出力する。従って、位相が一致した時には、ダミー可変ディレイ回路３０２からダミーデータ出力バッファ３０５を経由してダミー入力バッファ３０６に至る信号経路の遅延量はクロックの１周期の整数倍（通常は１倍）であり、１／Ｎ分周器３０１の出力とダミー入力バッファ３０６の出力は位相が３６０°異なることになる。
【００５０】
上記のように、第１可変ディレイ回路２０１は、ダミー可変ディレイ回路３０２と同一の構成を有し、ディレイ制御回路３０４から同じ制御信号が供給されて制御されるので、ダミー可変ディレイ回路３０２と同じ遅延量である。また、第１クロック入力バッファ１１から第１可変ディレイ回路２０１及び合成器２０５を経由してデータ出力バッファ２０６に至る信号経路と、ダミー可変ディレイ回路３０２からダミーデータ出力バッファ３０５を経由してダミー入力バッファ３０６に至る信号経路は等価であるから、第１クロック入力バッファ１１から第１可変ディレイ回路２０１及び合成器２０５を経由してデータ出力バッファ２０６に至る信号経路の遅延量はクロックの１周期分である。同様に、第２クロック入力バッファ１２から第２可変ディレイ回路２０３及び合成器２０５を経由してデータ出力バッファ２０６に至る信号経路の遅延量はクロックの１周期分である。従って、データ出力バッファ２０６から出力される出力データは第１外部クロックＣＬＫと第２外部クロック／ＣＬＫに交互に同期して変化することになる。
【００５１】
次に、第６実施例のダミー可変ディレイ回路３０２、位相比較回路３０３及びディレイ制御回路３０４について説明する。図２５は、同じ構成を有する第１可変ディレイ回路２０１とダミー可変ディレイ回路３０２の回路構成と動作波形を示す図であり、（１）が１ビット分のディレイ回路の構成を、（３）が１ビット分のディレイ回路を複数段接続した時の構成と動作説明を示し、（２）が１ビット分のディレイ回路の動作を示すタイムチャートである。
【００５２】
図２５の（１）に示すようように、１ビット分のディレイ回路は２個のＮＡＮＤ回路４０１と４０２、及びインバータ４０３からなる。この１ビット分のディレイ回路の動作を図２５の（２）で説明すると、入力φＥは活性化信号で、“Ｈ”レベルの時にディレイ回路が動作する。（２）ではφＥが“Ｈ”になって信号の受付が可能になった状態を示してある。信号ＩＮは１ビット分のディレイ回路への入力信号を、φＮは複数段接続された隣接する右側からの信号を、ＯＵＴは１ビット分のディレイ回路の出力信号を、４ａ−１と４ａ−２は（１）の回路における対応する内部端子の波形を示している。従って、ＯＵＴは左側へのφＮになる。
【００５３】
φＮが“Ｌ”の時には、ＯＵＴは常に“Ｌ”である。φＮが“Ｈ”でφＥが“Ｌ”の時にはＯＵＴは“Ｈ”である。φＮが“Ｈ”でφＥが“Ｈ”の時に、入力信号ＩＮが“Ｌ”であればＯＵＴは“Ｈ”になり、ＩＮが“Ｈ”であれば“Ｌ”になる。図２５の（２）は、φＥ＝Ｈ、φＮ＝Ｈの状態で、ＩＮがＬからＨに立ち上がると、その入力信号ＩＮがＮＡＮＡＤゲート４０１，４０２及びインバータ４０３で反転されながら、出力ＯＵＴに伝達されている様子を示している。
【００５４】
図２５の（３）は、（１）の１ビット分のディレイ回路を複数段カスケード接続した例で、実際のディレイ回路に相当する。図では３段しか示していないが、実際には多数段に接続されている。活性化信号φＥの信号線は回路要素毎に、φＥ−１、φＥ−２、φＥ−３のように複数本あり、これらの信号はディレイ制御回路４３によってコントロールされる。
【００５５】
図では真ん中の１ビット分のディレイ回路が活性化されており、φＥ−２が“Ｈ”となっている。その場合、入力信号ＩＮが“Ｌ”から“Ｈ”に変化すると、左端の１ビット分のディレイ回路と右端の１ビット分のディレイ回路のφＥ−１とφＥ−３は“Ｌ”であるから、太線のように入力信号ＩＮはＮＡＮＤ回路４０１−１と４０１−３で止められてしまう。一方、活性化されている真ん中の１ビット分のディレイ回路のφＥ−２は“Ｈ”レベルであるから、入力信号ＩＮはＮＡＮＤ回路４０１−２を通過する。右側の１ビット分のディレイ回路の出力ＯＵＴは“Ｈ”であるから、入力信号ＩＮはＮＡＮＤ回路４０２−２も通過して、ＯＵＴには信号“Ｌ”として伝達されることになる。上記のように、右側のＯＵＴ、すなわちφＮが“Ｌ”の時には、ＯＵＴは常に“Ｌ”になるので、この“Ｌ”の信号は左側の１ビット分のディレイ回路のＮＡＮＤ回路、インバータに順次伝達され、最終的なＯＵＴ信号として取り出される。
【００５６】
このように、活性化された１ビット分のディレイ回路を介して、入力信号ＩＮは折り返されるように信号伝達され、最終的なＯＵＴ信号になる。つまり、どの部分の活性化信号φＥを“Ｈ”にするかにより、ディレイ量を制御することができる。１ビット分のディレイ量は、ＮＡＮＤ回路とインバータの合計の信号伝搬時間で決定され、この時間がＤＬＬ回路のディレイ単位時間になる。全体のディレイ時間は、１ビット分のディレイ量に通過する段数を乗じた量になる。
【００５７】
図２６はディレイ制御回路３０４の回路構成を示す図である。図２６に示すように、ディレイ制御回路も点線で囲った１ビット分のディレイ制御回路４３０−２を、ディレイ回路の段数分接続した構成であり、各段の出力がディレイ回路の各段の活性化信号φＥになる。
１ビット分のディレイ制御回路４３０−２は、ＮＡＮＤ４３２−２と、インバータ４３３−２で構成されるフリップフロップの両端にそれぞれ直列に接続されたトランジスタ４３５−２、４３７−２、４３８−２、４３９−２、そしてＮＯＲ回路４３１−２を有する。トランジスタ４３８−２のゲートは、前段の端子５ａ−２に、トランジスタ４３９−２のゲートは、後段の端子５ａ−５に接続されて、前段と後段の信号を受けるようになっている。一方、直列接続されている他方のトランジスタには、カウントアップする時のセット信号φＳＥとφＳＯ、カウントダウンする時のリセット信号φＲＥとφＲＯが１回路おきに接続されている。図示のように、真ん中の１ビット分のディレイ制御回路４３０−２では、トランジスタ４３５−２がφＳＯに、トランジスタ４３７−２がφＲＯに接続され、ディレイ制御回路４３０−２の両側の回路ではそれぞれφＳＥとφＲＥに接続される。ＮＯＲ回路４３１−２には、左側の５ａ−１とこの回路の５ａ−４の信号が入力される構成になっている。なお、φＲはディレイ制御回路をリセットする信号で、電源投入後に一時的に“Ｌ”レベルになり、その後は“Ｈ”に固定される。
【００５８】
図２７は、図２６のディレイ制御回路の動作を示す図である。
まず、φＲが一時的に“Ｌ”になり、端子５ａ−１，５ａ−３，５ａ−５が“Ｈ”に、５ａ−２，５ａ−４，５ａ−６が“Ｌ”にリットされる。カウントアップする時には、カウントアップ信号φＳＥとφＳＯが交互に“Ｈ”と“Ｌ”を繰り返す。φＳＥが“Ｌ”から“Ｈ”になると、５ａ−１は接地されて“Ｌ”に、５ａ−２は“Ｈ”に変化する。５ａ−２が“Ｈ”に変化したのを受けて、φＥ−１は“Ｈ”から“Ｌ”に変化する。この状態はフリップフロップにラッチされるので、φＳＥが“Ｌ”に戻ったとしても、出力φＥ−１は“Ｌ”のままである。そして、５ａ−１が“Ｌ”に変化したことを受けて、出力φＥ−２が“Ｌ”から“Ｈ”に変化する。５ａ−２が“Ｈ”に変化したのでトランジスタ４３８─２はオン状態になり、φＳＯが“Ｌ”から“Ｈ”になると、５ａ−３は接地されて“Ｌ”に、５ａ−４は“Ｈ”に変化する。５ａ−４が“Ｈ”に変化したのを受けて、φＥ−２は“Ｈ”から“Ｌ”に変化する。この状態はフリップフロップにラッチされるので、φＳＯが“Ｌ”に戻ったとしても、出力φＥ−２は“Ｌ”のままである。そして、５ａ−３が“Ｌ”に変化したことを受けて、出力φＥ−３が“Ｌ”から“Ｈ”に変化する。図では、φＳＥとφＳＯが１パルスずつ出ているだけであるが、ディレイ制御回路が何段にも接続されており、φＳＥとφＳＯが交互に“Ｈ”と“Ｌ”を繰り返せば、出力φＥが“Ｈ”になる段の位置が順次右側にシフトする。従って、位相比較回路４２の比較結果によりディレイ量を増加させる必要がある場合には、交互にφＳＥとφＳＯのパルスを入力すればよい。
【００５９】
カウントアップ信号φＳＥとφＳＯ、及びカウントダウン信号φＲＥとφＲＯが出力されない状態、すなわち“Ｌ”である状態が維持されれば、出力φＥは“Ｈ”になる段の位置は固定される。従って、位相比較回路４２の比較結果によりディレイ量を維持する必要がある場合には、φＳＥ、φＳＯ、φＲＥ及びφＲＯのパルスを入力しないようにする。
【００６０】
カウントダウンする時には、φＲＥとφＲＯのパルスを交互に入力すると、カウントアップ時と逆に出力φＥが“Ｈ”になる段の位置が順次左側にシフトする。
以上説明したように、図２６に示したディレイ制御回路では、パルスを入力することにより、出力φＥが“Ｈ”になる段の位置を１つずつ移動させることが可能であり、これらの出力φＥで図２５の（３）に示したディレイ回路を制御すればディレイ量が１単位ずつ増減するように制御することができる。
【００６１】
位相比較回路３０３は、位相比較部と増幅回路部の２つの回路部分で構成される。図２８は位相比較部の回路構成を示す図であり、図２９は位相比較部の動作を示すタイムチャートであり、図３０は増幅回路部の回路構成を示す図であり、図３１は増幅回路部の動作を示すタイムチャートである。
図２８において、φｏｕｔとφｅｘｔはこの位相比較回路３０３で比較する出力信号と外部クロックであり、φｅｘｔを基準としてφｏｕｔの位相が判定され、φａからφｅは増幅回路に接続される出力信号を示している。図２８に示すように、位相比較部は、２個のＮＡＮＤ回路で構成されたフリップフロップ回路４２１と４２２、その状態をラッチするラッチ回路４２５と４２６、ラッチ回路の活性化信号を生成する回路４２４、及び外部クロックφｅｘｔの位相許容値を得る１ディレイ分のディレイ回路４２３からなる。
【００６２】
図２９において、（１）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相が進んでおり、φｏｕｔがφｅｘｔより先に“Ｌ”から“Ｈ”になる場合を示している。φｏｕｔとφｅｘｔが共に“Ｌ”の時にはフリップフロップ回路４２１と４２２の端子６ａ−２、６ａ−３、６ａ−４、６ａ−５は共に“Ｈ”になっている。φｏｕｔが“Ｌ”から“Ｈ”に変化すると、端子６ａ−２と６ａ−４は共に“Ｈ”から“Ｌ”に変化する。その後、φｅｘｔが“Ｌ”から“Ｈ”に、１ディレイ分遅れて端子６ａ−１が“Ｌ”から“Ｈ”になるが、フリップフロップの両端の電位はすでに確定しているので、なにも変化を起きない。結局、６ａ−２は“Ｌ”、６ａ−３は“Ｈ”、６ａ−４は“Ｌ”、６ａ−５は“Ｈ”を維持する。一方、φｅｘｔが“Ｌ”から“Ｈ”に変化したのに応じて、回路４２４のφａは“Ｌ”から“Ｈ”に変化し、６ａ−６には一時的に“Ｈ”レベルになるパルスが印加される。この６ａ−６はラッチ回路４２５と４２６のＮＡＮＤ回路に入力されているので、ＮＡＮＤ回路が一時的に活性化されて、フリップフロップ回路４２１と４２２の両端の電位状態をラッチ回路４２５と４２６に取り込むことになる。最終的には、φｂが“Ｈ”、φｃが“Ｌ”、φｄが“Ｈ”、φｅが“Ｌ”となる。
【００６３】
次に、（２）は比較対象信号φｏｕｔと比較基準信号φｅｘｔの位相がほぼ同じで、φｏｕｔがφｅｘｔとほぼ同時に“Ｌ”から“Ｈ”になる場合を示している。φｏｕｔの立ち上がり時点と６ａ−１の立ち上がり時点との時間差内にφｏｕｔが“Ｌ”から“Ｈ”に変化した時である。この場合、まずφｅｘｔが“Ｌ”から“Ｈ”になることによってフリップフロップ４２１の端子６ａ−３が“Ｌ”から“Ｈ”に変化するが、フリップフロップ４２２では６ａ−１が“Ｌ”のままなので、逆に６ａ−４が“Ｈ”から“Ｌ”に変化する。その後に６ａ−１が“Ｈ”から“Ｌ”に変化するが、フリップフロップ４２２の状態はすでに決まっているので何も変化が起きない。その後に、６ａ−６が一時的に“Ｈ”になるので、ラッチ回路にはこの状態が記憶される。結局、φｂが“Ｌ”、φｃが“Ｈ”、φｄが“Ｈ”、φｅが“Ｌ”となる。
【００６４】
更に、（３）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相が遅れており、φｏｕｔがφｅｘｔより後に“Ｌ”から“Ｈ”になる場合を示している。この場合は、φｅｘｔによって２個のフリップフロップ回路４２１と４２２に変化が生じて、６ａ−３と６ａ−５が“Ｈ”から“Ｌ”に変化する。そして、最終的には、φｂが“Ｌ”、φｃが“Ｈ”、φｄが“Ｌ”、φｅが“Ｈ”となる。
【００６５】
このように、φｅｘｔの立ち上がり時間を基準として、φｏｕｔの立ち上がり時間がそれ以前に“Ｈ”になったか、ほぼ同時であったか、遅れて“Ｈ”になったかを検出することが可能になる。これらの検出結果をφｂ、φｃ、φｄ、及びφｅの値としてラッチしておき、その値に基づいてディレイ制御回路をカウントアップするか、カウントダウンするかを決める。
【００６６】
図３０は位相比較回路３０３の増幅回路部の回路構成を示す図である。
増幅回路部は、ＪＫフリップフロップ４２７と、ＮＡＮＤとインバータで構成される増幅部４２８の２つの部分からなる。ＪＫフリップフロップ４２７には、図２８の位相比較部から信号φａが入力され、φａが“Ｌ”であるか“Ｈ”であるかに応じて７ａ−９と７ａ−１１の電位が交互に“Ｌ”と“Ｈ”を繰り返す仕組みになている。増幅部４２８は、ＪＫフリップフロップ４２７の出力信号と、φｂからφｄの信号を受けて増幅して出力する。
【００６７】
まず、ＪＫフリップフロップ４２７の動作を図３１のタイミングチャートを参照して説明する。時間Ｔ１で、φａが“Ｈ”から“Ｌ”に変化すると、端子７ａ−１７ａ−１０が“Ｌ”から“Ｈ”に変化する。一方、７ａ−１の変化に応じて、７ａ−５と７ａ−６と７ａ−７に状態の変化が起こるが、φａが“Ｌ”であるために、７ａ−８には変化が生じない。結局、出力７ａ−９は変化せず、７ａ−１１のみが“Ｌ”から“Ｈ”になる。次に、時間Ｔ２になって、φａが“Ｌ”から“Ｈ”に変化すると、時間Ｔ１での動きと逆に端子７ａ−８は“Ｈ”から“Ｌ”に、７ａ−１０は７ａ−７が変化しないので変化せず、出力７ａ−９は“Ｌ”から“Ｈ”に変化し、７ａ−１１は変化しない。このように、ＪＫフリップフロップ回路４２７は、φａの動きに応じて出力７ａ−９と７ａ−１１が交互に“Ｈ”と“Ｌ”を繰り返す動きをする。
【００６８】
次に、増幅部４２８の動作を、図３２から図３４を参照して説明する。図３２は、比較基準信号φｅｘｔの立ち上がりに対して、比較対象信号φｏｕｔが先に“Ｌ”から“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、φｂが“Ｈ”、φｃが“Ｌ”、φｄが“Ｈ”、φｅが“Ｌ”である。結局、７ａ−１２が“Ｈ”に、７ａ−１３が“Ｌ”に固定され、φＳＯとφＳＥがＪＫフリップフロップの状態に応じて変化するが、φＲＯとφＲＥは７ａ−１３が“Ｌ”のため変化しない。
【００６９】
図３３は、比較対象信号φｏｕｔが比較基準信号φｅｘｔとほぼ同時に“Ｌ”から“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、φｂが“Ｌ”、φｃが“Ｈ”、φｄが“Ｈ”、φｅが“Ｌ”である。結局、７ａ−１２と７ａ−１３が“Ｌ”に固定され、φＳＯとφＳＥがＪＫフリップフロップの出力が増幅部に影響することはなく、φＳＯとφＳＥとφＲＯとφＲＥは“Ｌ”に固定されたままになる。
【００７０】
図３４は、比較対象信号φｏｕｔが比較基準信号φｅｘｔの立ち上がりに対して遅れて“Ｌ”から“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、φｂが“Ｌ”、φｃが“Ｈ”、φｄが“Ｌ”、φｅが“Ｈ”である。結局、７ａ−１２が“Ｌ”に、７ａ−１３が“Ｈ”に固定され、φＲＯとφＲＥがＪＫフリップフロップの状態に応じて変化するが、φＳＯとφＳＥは７ａ−１３が“Ｌ”のため変化しない。
【００７１】
第６実施例では、以上の構成により、立ち上がりエッジが正確に１８０°ずれた２つの外部クロックの立ち上がりエッジと正確に同期した内部クロックがデータ出力バッファに供給されるので、出力データは２つの外部クロックの立ち上がりエッジに交互に正確に同期して変化する。すなわち、位相ずれのない正確なＤＤＲ方式のデータ出力が行える。
【００７２】
図１３に示した第２実施例及び図１７に示した第３実施例の０°ＤＬＬ回路２５、２６として、第６実施例の０°（３６０°）ＤＬＬ回路が使用できる。なお、ＤＬＬ回路は他にも各種の構成のものがあり、それらも同様に使用できる。更に、ＰＬＬ回路を使用することもできる。
図３５は、第７実施例の出力クロック発生回路の構成を示す図である。第７実施例は、第１及び第２外部クロックＣＬＫ、／ＣＬＫの立ち上がりエッジが正確に１８０°位相がずれている場合に適用できる実施例であり、第１及び第２の０°ＤＬＬ回路２０２、２０４を共通化して０°ＤＬＬ回路２１１として点が第６実施例と異なる。第１及び第２外部クロックＣＬＫ、／ＣＬＫの立ち上がりエッジが、正確に１８０°位相がずれている場合には、第１及び第２可変ディレイ回路２０１、２０３の遅延量は同一である。そこで、第７実施例では、第６実施例ではの第１及び第２の０°ＤＬＬ回路２０２、２０４を共通化して、回路構成を簡単にしている。
【００７３】
第６及び第７実施例では、第１及び第２クロック入力バッファ１１、１２から出力された２つ内部クロックの遅延量を調整した後合成したが、第１及び第２外部クロックＣＬＫ、／ＣＬＫの立ち上がりエッジが正確に１８０°位相がずれている場合には、２つ内部クロックを合成した後位相調整することも可能である。図３６は、第８実施例の出力クロック発生回路の構成を示す図である。図３６に示すように、第８実施例の回路においては、第１及び第２クロック入力バッファ１１、１２から出力された２つ内部クロックが合成器２０５で合成された後、可変ディレイ回路２２２に入力される。可変ディレイ回路２２２の遅延量は、０°ＤＬＬ回路２２１で第６及び第７実施例と同様に制御される。可変ディレイ回路２２２は第１及び第２可変ディレイ回路２０１、２０３と同じ構成を有し、０°ＤＬＬ回路２２１は第１及び第２の０°ＤＬＬ回路２０２、２０４及び０°ＤＬＬ回路２１１と同じ構成を有する。
【００７４】
第７実施例では第１及び第２可変ディレイ回路２０１、２０３の２個の可変ディレイ回路が使用されていたが、第８実施例では１個の可変ディレイ回路２２２が使用されだけであり、第７実施例より更に構成が簡単である。
図３７は、第９実施例の出力クロック発生回路の構成を示す図である。図３６と比較して明らかなように、０°ＤＬＬ回路２２１の代わりに０°ＤＬＬ回路２２３が設けられている点が第８実施例と異なる。０°ＤＬＬ回路２２３は、合成器２０５の出力を入力として位相差を検出し、可変ディレイ回路２２２の遅延量を制御する。０°ＤＬＬ回路２２３は、構成は０°ＤＬＬ回路２２１と同じであるが、合成器２０５で合成された周波数が２倍のクロック信号が供給される点が異なる。しかし、１／Ｎ分周器の分周比を２倍にすれば動作は同じである。
【００７５】
【発明の効果】
以上説明したように、本発明の半導体装置は、相補クロックを使用する形式のシステムでも、内部で１８０°位相クロックを発生させる形式のシステムでも共通に使用できるので、別々の仕様の半導体装置とする必要がない。従って、これを生産するメーカにおいては、生産効率を高めることができると共に在庫管理が容易になり、コストダウンが図れる。また、これを使用する装置メーカにおいては、部品の共通化が図れるので、在庫管理が容易になり、コストダウンが図れる。
【００７６】
また、ＤＤＲ方式の半導体装置においてデータの入出力が相補関係にある２つの外部クロックに完全に同期して行えるようになる。
【図面の簡単な説明】
【図１】ＳＤＲＡＭの全体構成を示す図である。
【図２】ＳＤＲＡＭのデータ入力動作を示す図である。
【図３】従来の相補クロックの発生回路を示す図である。
【図４】本発明の原理構成図である。
【図５】本発明の第１実施例のＳＤＲＡＭの内部クロック発生回路の構成を示す図である。
【図６】第１実施例の１／２位相シフトＤＬＬ回路の構成を示す図である。
【図７】第１実施例のディレイ回路と、ディレイ制御回路の構成例を示す図である。
【図８】第１実施例の／ＣＬＫ状態検出回路の構成を示す図である。
【図９】／ＣＬＫ状態検出回路の制御信号を示す図である。
【図１０】第１実施例の／ＣＬＫ状態検出回路の動作を示すタイムチャートである。
【図１１】第１実施例の／ＣＬＫ状態検出回路の動作を示すタイムチャートである。
【図１２】第１実施例の入力回路の構成を示す図である。
【図１３】本発明の第２実施例のＳＤＲＡＭの内部クロック発生回路の構成を示す図である。
【図１４】第２実施例の／ＣＬＫ状態検出回路の構成を示す図である。
【図１５】第２実施例の／ＣＬＫ状態検出回路の動作を示すタイムチャートである。
【図１６】第２実施例の／ＣＬＫ状態検出回路の動作を示すタイムチャートである。
【図１７】本発明の第３実施例のＳＤＲＡＭの内部クロック発生回路の構成を示す図である。
【図１８】本発明の第４実施例のＳＤＲＡＭの内部クロック発生回路の構成を示す図である。
【図１９】本発明の第５実施例のＳＤＲＡＭの内部クロック発生回路の構成を示す図である。
【図２０】第５実施例の／ＣＬＫ状態検出回路の構成を示す図である。
【図２１】第６実施例の出力クロック発生回路の構成を示す図である。
【図２２】第６実施例の出力クロック発生回路で使用する合成器の回路構成を示す図である。
【図２３】第６実施例の出力クロック発生回路の動作を示すタイムチャートである。
【図２４】第６実施例の０°（３６０°）ＤＬＬ回路の構成を示す図である。
【図２５】第６実施例の可変ディレイ回路の構成と動作を示す図である。
【図２６】第６実施例のディレイ制御回路の構成を示す図である。
【図２７】第６実施例のディレイ制御回路の動作を示すタイムチャートである。
【図２８】第６実施例の位相比較回路（位相比較部）の構成を示す図である。
【図２９】第６実施例の位相比較回路（位相比較部）の動作を示すタイムチャートである。
【図３０】第６実施例の位相比較回路（増幅回路部）の構成を示す図である。
【図３１】第６実施例の位相比較回路（ＪＫフリップフロップ）の動作を示すタイムチャートである。
【図３２】第６実施例の位相比較回路（増幅回路部）の動作を示すタイムチャートである。
【図３３】第６実施例の位相比較回路（増幅回路部）の動作を示すタイムチャートである。
【図３４】第６実施例の位相比較回路（増幅回路部）の動作を示すタイムチャートである。
【図３５】第７実施例の出力クロック発生回路の構成を示す図である。
【図３６】第８実施例の出力クロック発生回路の構成を示す図である。
【図３７】第９実施例の出力クロック発生回路の構成を示す図である。
【符号の説明】
１１…第１クロック入力バッファ
１２…第２クロック入力バッファ
２１…／ＣＬＫ状態検出回路
２２…１／２位相クロック発生回路（１／２位相シフトＤＬＬ回路）
２３…スイッチ
２４…スイッチ
２５、２６…０°ＤＬＬ回路
２０１…第１可変ディレイ回路
２０２…第１の０°ＤＬＬ回路
２０３…第２可変ディレイ回路
２０４…第２の０°ＤＬＬ回路
２０５…合成器
２０６…データ出力バッファ
【発明の属する技術分野】
本発明は、外部クロックを受信して内部クロックを発生する内部クロック発生回路を備える半導体装置に関し、特に外部クロックに同期した第１内部クロック（ＣＬＫ１）と外部クロックから１８０°の位相差を有する（１／２位相シフトした）第２内部クロックを発生する内部クロック発生回路を備える半導体装置に関する。
【０００２】
【従来の技術】
複数の半導体装置を組み合わせるシステムでは、各部の動作をクロックに同期させるのが一般的である。そのため、元になる原クロックを発生させて出力する半導体装置以外の半導体装置は、他の半導体装置から出力されるクロックを受信して半導体装置の内部で使用する内部クロックを発生させる内部クロック発生回路を有している。ここでは、外部との信号の入出力動作及び内部動作をクロックに同期して行うシンクロナス・ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）を例として説明を行うが、本発明はこれに限られるものではない。
【０００３】
図１は、ＳＤＲＡＭの全体構成を示す図である。ＳＤＲＡＭは、内部の動作をクロックに同期してパイプライン処理することにより、データ信号の入出力動作を高速化する。そのため、図１に示すように、クロックバッファ１０１に入力される外部クロックから内部クロックを発生する内部クロック発生回路１０２が設けられている。ＤＲＡＭコアやモードレジスタやデコーダなどで構成される内部回路１０７、データ入力回路１０５とデータ出力回路１０６で構成されるデータ入出力バッファ１０４、及びデータ信号以外の信号が入力される信号入力回路１０３には、内部クロック発生回路１０２で発生された内部クロックが供給され、各部が同期して動作するように制御される。
【０００４】
図２はＳＤＲＡＭにおけるデータ信号の入力動作を示す図である。図２の（１）に示すように、外部クロックＣＬＫに同期してこのＳＤＲＡＭに書き込むデータ信号が入力される。データ入力回路１０５は、内部クロック発生回路１０２から供給される内部クロックに同期してデータ信号をラッチしてＳＤＲＡＭ内に取り込む。図示のように、データ信号は外部クロックＣＬＫの立ち下がりエッジに同期して変化するので、内部クロック発生回路１０２は外部クロックＣＬＫと同じ内部クロックをデータ入力回路１０５に供給し、データ入力回路１０５は外部クロックＣＬＫの立ち上がりエッジに同期して入力データを取り込んでいた。すなわち、データ信号は外部クロックＣＬＫの１周期で変化していた。これはＳＤＲＡＭから出力されるデータ信号についても同様であり、出力データ信号は外部クロックＣＬＫの１周期で変化する。
【０００５】
近年、ＳＤＲＡＭのデータ転送速度の向上が求められており、クロックの周波数は非常に高くなってきている。しかし、クロックの周波数を高くすると信号の劣化等の問題が発生する。上記のように、データ信号はクロックの周期で変化しており、データ信号の周波数はクロックの半分であるので、データ信号をクロックと同じ周波数の信号とし、クロックの立ち上がりと立ち下がりの両方のエッジに同期して取り込むＤＤＲ(Double Data Rate)技術が提案されている。図２の（２）はＤＤＲ技術によるデータ信号の入力動作を示す図である。
【０００６】
図２の（２）に示すように、ＤＤＲ技術では、クロックＣＬＫの立ち上がりと立ち下がりのエッジの位相差は理想的には１８０°である。しかし、実際に取り込む外部クロックＣＬＫは、信号線の負荷などの関係で、立ち上がりと立ち下がりのエッジの位相差が１８０°でない場合が多い。また、内部クロック発生回路の特性等のため、内部クロックは立ち上がりと立ち下がりのエッジの位相差が１８０°でないことが多い。従って、内部クロックの立ち上がりと立ち下がりのエッジに同期してデータ信号を取り込んだり内部回路を動作させると正常な動作のための時間マージンを満たせなくなるという問題が生じる。
【０００７】
そこで、ＤＤＲ技術を使用する場合、信号の送信側は１８０°位相がずれた相補関係にある第１クロックＣＬＫと第２クロック／ＣＬＫのクロックを出力し、信号を受ける側はＣＬＫと／ＣＬＫの立ち上がりエッジに同期して信号を取り込むことが考えられる。この場合、ＳＤＲＡＭは図３の（１）に示すように、第１クロックバッファ１１１で第１クロックＣＬＫを受けて第１内部クロックＣＬＫ１を発生させ、第２クロックバッファ１１２で第２クロック／ＣＬＫを受けて第１内部クロック／ＣＬＫ１を発生させる。また別の方法として、外部クロックＣＬＫからディレイ・ロックド・ループ（ＤＬＬ）等の技術を使用してＳＤＲＡＭ内部で正確に１８０°位相がずれた第２内部クロックを発生させることが考えられる。この場合には、図３の（２）に示すように、クロックバッファ１２１で第１クロックＣＬＫを受けて第１内部クロックＣＬＫ１を発生させ、１８０°位相クロック発生回路１２２で１８０°位相のずれた第２内部クロック／ＣＬＫ１を発生させる。
【０００８】
【発明が解決しようとする課題】
ＳＤＲＡＭを製造する場合には、上記いずれの技術を使用するシステムに搭載されるかに応じて、図３の（１）と（２）に示された内部クロック発生回路（クロック入力回路）のいずれかを設けることになる。すなわち、相補クロックを使用する形式専用のＳＤＲＡＭと、内部で１８０°位相クロックを発生させる形式専用のＳＤＲＡＭが作られることになる。
【０００９】
しかし、類似の半導体装置（デバイス）でありながら、異なる２種類の仕様のものを製造するということは、生産効率を低下させると共に在庫管理などの点でコストアップの要因になる。また、このようなデバイスを使用するシステムを製造するメーカにとっても、在庫の増加などの点でコストアップの要因になる。そのため、相補クロックを使用する形式のシステムでも、内部で１８０°位相クロックを発生させる形式のシステムでも共通に使用できるデバイスであることが望ましい。
【００１０】
また、クロック周波数が高くなると、半導体装置内部での内部クロックの遅延が無視できなくなる。例えば、半導体装置のレイアウトの関係で、データ入力回路やデータ出力回路は内部クロック発生回路から離れて配置せざるをえない場合がある。そのような場合、内部クロック発生回路からデータ入力回路やデータ出力回路に供給する内部クロックに遅延が生じるが、この遅延はデータの入力動作や出力動作におけるずれを生じる。また、クロック入力バッファや内部クロック発生回路自体でもある程度の遅延は避けられない。クロック周波数が高くない時にはこのような遅延はほとんど問題にならなかったが、クロックの周波数が１００ＭＨｚ以上にもなるような場合には無視できなくなる。本出願人は、このような問題を解決するため、特願平８−２１３８８２号、特願平８−３３９９８８号、特願平８−２４５１１８号などで、遅延量が可変の可変ディレイラインを使用して、データ入力回路やデータ出力回路に供給する内部クロックを外部クロックに完全に同期させることを提案している。これらは相補クロックを使用するＤＤＲ(Double Data Rate)方式の半導体装置は開示しておらず、ＤＤＲ方式の半導体装置においても、データの入出力が外部クロックに完全に同期して行えることが望まれていた。
【００１１】
本発明は、このような問題を解決するもので、相補クロックを使用するＤＤＲ方式のシステムでも、内部で１８０°位相クロックを発生させる形式のシステムでも共通に使用できる半導体装置（デバイス）の実現、及びデータの入出力が外部クロックに完全に同期して行えるＤＤＲ方式の半導体装置の実現を目的とする。
【００１２】
【課題を解決するための手段】
図４は、本発明の第１の態様の原理構成を示す図である。図４に示すように、本発明の第１の態様の半導体装置は、外部クロックから相補関係にある第１及び第２内部クロックＣＬＫ１と／ＣＬＫ１を発生させる半導体装置であって、第１外部クロックＣＬＫが入力され、第１内部クロックＣＬＫ１を出力する第１クロック入力回路（バッファ）１１と、第１外部クロックＣＬＫと相補関係にある第２外部クロック／ＣＬＫが入力され、第２クロックを出力する第２クロック入力回路（バッファ）１２と、第１内部クロックＣＬＫ１から１８０°位相の異なる１／２位相シフト信号を発生する１／２位相クロック発生回路２２と、第２クロック入力バッファ１２に第２外部クロック／ＣＬＫが入力されているかを判定する／ＣＬＫ状態検出回路２１と、／ＣＬＫ状態検出回路２１の判定結果に従って、第２外部クロック／ＣＬＫが入力されている時には、第２クロックを第２内部クロック／ＣＬＫ１として出力し、第２外部クロック／ＣＬＫが入力されていない時には、１／２位相シフト信号を第２内部クロック／ＣＬＫ１として出力するように切り換えるスイッチ２３とを備えることを特徴とする。
【００１３】
本発明の半導体装置では、第２外部クロック／ＣＬＫが入力されている時には第２外部クロック／ＣＬＫから発生させた信号が、第２外部クロック／ＣＬＫが入力されていない時には第１内部クロックＣＬＫ１から発生された１８０°位相の異なる１／２位相シフト信号が、第２内部クロックとして出力されるので、いずれの形式のシステムにも対応できる。
【００１４】
第２外部クロックが入力されておらず、第２内部クロックとして１／２位相シフト信号が出力される時には、第２クロック入力回路１２を動作させる必要はないので、省電力のために第２クロック入力回路１２を不活性化することが望ましい。
また、第２外部クロックが入力されている時には、１／２位相クロック発生回路２２を動作させる必要はないので、省電力のために１／２位相クロック発生回路２２を停止させることが望ましい。この場合、１／２位相クロック発生回路２２への第１内部クロックの供給を停止すれば、実質的に停止状態になる。
【００１５】
１／２位相クロック発生回路２２は、所定の遅延量を単位として遅延量が選択可能なディレイラインを有するディレイロックドループ（ＤＬＬ）回路や、ＰＬＬ回路で構成する。
／ＣＬＫ状態検出回路２１の実現方法は各種考えられるが、例えば、第２クロックの切り替わりエッジを検出し、第２クロックの切り替わりを検出した時に、第２外部クロックが入力されていると判定する構成や、第２外部クロックが入力される入力ピンの電圧がＶＣＣ又はＶＳＳに固定されているか、入力ピンがオープン状態であることを検出した時に、第２外部クロックが入力されていないと判定する構成などが考えられる。第２クロックの切り替わりエッジを検出する場合、第２クロックの周波数が高く検出が難しいので、／ＣＬＫ状態検出回路に分周器を設け、第２外部クロックの周期より長い周期で、第２クロックの切り替わりエッジを検出するようにすることが望ましい。
【００１６】
／ＣＬＫ状態検出回路２１は、電源投入後の一定期間内に第２外部クロックが入力されているかを検出し、その後判定結果を維持するか、第２外部クロックが入力されているかを常時検出する。
また、クロック信号として小振幅の信号が入力される場合には、／ＣＬＫ状態検出回路２１として、第１のＰチャンネルトランジスタと第１のＮチャンネルトランジスタを電源の高電圧側端子と低電圧側端子の間に直列に接続し、第１のＰチャンネルトランジスタと第１のＮチャンネルトランジスタのゲートに小振幅の信号が印加され、第１のＰチャンネルトランジスタのゲート幅が第１のＮチャンネルトランジスタのゲート幅より十分に大きな第１のインバータと、第２のＰチャンネルトランジスタと第２のＮチャンネルトランジスタを電源の高電圧側端子と低電圧側端子の間に直列に接続し、第２のＰチャンネルトランジスタと第２のＮチャンネルトランジスタのゲートに小振幅の信号が印加され、第２のＮチャンネルトランジスタのゲート幅が第２のＰチャンネルトランジスタのゲート幅より十分に大きな第２のインバータと、第１のインバータの出力が高電圧側端子の電位に近い論理値で、第２のインバータの出力が低電圧側端子の電位に近い論理値であるかを検出した時に、小振幅の信号が入力されていることを示す有効信号を出力する論理回路とを有する信号入力状態検出回路を使用できる。
【００１７】
本発明の第２の態様の半導体装置は、上記目的を実現するため、相補関係にある第１及び第２外部クロックの位相がそれぞれ第１及び第２外部クロックの位相に一致するように調整することを特徴とする。
すなわち、本発明の第２の態様の半導体装置は、外部から相補関係にある第１及び第２外部クロックが入力される半導体装置であって、第１外部クロックが入力され、第１内部クロックを出力する第１クロック入力回路と、第２外部クロックが入力され、第２内部クロックを出力する第２クロック入力回路と、第１内部クロックの位相が前記第１外部クロックの位相に一致するように調整する第１の０°位相調整回路と、第２内部クロックの位相が前記第２外部クロックの位相に一致するように調整する第２の０°位相調整回路とを備えることを特徴とする。
【００１８】
第１及び第２内部クロックを合成した２倍の周波数のクロック信号が必要な場合には、第１の０°位相調整回路と第２の０°位相調整回路の出力を合成して、第１及び第２外部クロックの２倍の周波数の内部クロックを発生する合成器を設ける。
第１の及び第２の０°位相調整回路のぞれぞれは、内部クロックを遅延させる遅延量が可変である可変ディレイ回路と、可変ディレイ回路の出力するクロックが供給される部分のクロック信号と外部クロックの位相差をそれぞれ検出し、位相差が０°になるように可変ディレイ回路の遅延量を制御する制御信号を発生する位相差検出回路とを備えるように構成する。
【００１９】
位相差検出回路は、外部クロックがクロック入力回路から可変ディレイ回路を経て供給される経路における実際の信号を使用して位相差を検出しても、この経路と等価なダミー回路を設けて、等しい遅延量が生じるようにして位相差を検出するようにしてもよい。また、一部をダミー回路として、他の部分は実際の回路を使用して位相差を検出するようにしてもよい。
【００２０】
第１内部クロックと第２内部クロックの位相が正確に半周期（１８０°）ずれていることが確実であれば、第１位相差検出回路と第２位相差検出回路を共通化してもよい。
また、同様に第１内部クロックと第２内部クロックの位相が正確に半周期（１８０°）ずれていることが確実であれば、第１内部クロックと第２内部クロックの出力を合成器で合成した後、合成器の出力する内部クロックの位相が第１外部クロック又は第２外部クロックの位相に一致するように調整する０°位相調整回路とを設けてもよい。
【００２１】
前記０°位相調整回路は、前記内部クロックを遅延させる遅延量が可変である可変ディレイ回路と、前記可変ディレイ回路の出力するクロックが供給される部分のクロック信号を前記第１クロック入力回路又は前記第２クロック入力回路から前記合成器までの分遅延させた遅延クロックと前記第１又は第２外部クロックの位相差を検出し、該位相差が０°になるように前記可変ディレイ回路の遅延量を制御する制御信号を発生する位相差検出回路とを備える半導体装置。
【００２２】
この場合も、位相差検出回路は、外部クロックがクロック入力回路から可変ディレイ回路を経て供給される経路における実際の信号を使用して位相差を検出しても、この経路と等価なダミー回路を設けて、等しい遅延量が生じるようにして位相差を検出するようにしてもよい。また、一部をダミー回路として、他の部分は実際の回路を使用して位相差を検出するようにしてもよい。
【００２３】
【発明の実施の形態】
図５は、本発明の第１実施例の半導体装置における内部クロック発生回路の構成を示す図である。図示のように、第１実施例の回路は、図４の構成にスイッチ２４を加えたものであり、図４の１／２位相クロック発生回路２２をＤＬＬ回路で実現したものである。以下、各部について説明する。
【００２４】
図６は１／２位相シフトＤＬＬ回路２２の回路の全体構成を示す図である。図示のように、１／２位相シフトＤＬＬ回路２２は、同一の構成を有する第１と第２のディレイ回路３１と３４と、同一の構成を有するバッファ回路３２と３３と３５と、位相比較回路３６と、位相比較回路３６の判定結果に基づいてディレイ回路３１と３４の遅延量を調整するディレイ制御回路３７とを有する。ディレイ回路３１及び３４とディレイ制御回路３７は、図７に示すような回路構成を有する。まずディレイ回路とディレイ制御回路について説明する。
【００２５】
図７においては、ディレイ回路３１と３４の一方のみを参照番号４１で示し、他方は省略してある。ディレイ回路３１と３４は同一の構成を有し、ディレイ制御回路３７からの制御信号で同じ遅延量になるように調整される。図示のように、ディレイ回路４１は、複数のインバータを直列に接続したインバータ列４２と、入力の一方がインバータ列４２の２段毎の出力を受けるように設けられた複数のＡＮＤゲート４３−１、４３−２、…、４３−ｎで構成されるＡＮＤゲート列と、各ＡＮＤゲートの出力がゲートに印加され、ソースは接地され、ドレインが共通に接続されているＮ−チャンネルトランジスタ４４−１、４４−２、…、４４−ｎで構成されるトランジスタ列と、各Ｎ−チャンネルトランジスタのドレインが共通に接続される信号線と電源の高電位側の間に接続された抵抗４５と、入力がこの信号線に接続され内部クロックＣＬＫ２を出力するバッファ４６とを備える。ディレイ制御回路３７は、位相比較回路３６の比較結果に応じて、カウントアップとカウントダウンを切り換えるアップ・ダウンカウンタ４７と、アップ・ダウンカウンタ４７の出力をデコードするデコーダ４８とを備える。アップ・ダウンカウンタ４７は、必要に応じて「ＨＯＬＤ」信号を「Ｌ」にすることにより、カウント値を保持できる。「ＨＯＬＤ」信号が「Ｈ」の時で、第１内部クロックＣＬＫ１が立ち上がる時に、位相比較回路３６が比較結果に基づいて出力する「ＵＰ／ＤＯＷＮ」信号に応じて、カウントアップとカウントダウンのいずれかを行う。デコーダ４８は、アップ・ダウンカウンタ４７の出力に応じて、いずれか１つの出力を「Ｈ」にし、他の出力を「Ｌ」にする。アップ・ダウンカウンタ４７がカウントアップした場合には「Ｈ」にする出力位置を右にシフトし、カウントダウンする場合には「Ｈ」にする出力位置を左にシフトする。デコーダ４８の出力は、順に各ＡＮＤゲート４３−１、４３−２、…、４３−ｎのもう一方の入力に接続されており、デコーダ４８から「Ｈ」が入力されるＡＮＤゲートだけが活性化される。そして、インバータ列の出力のうち、活性化されたＡＮＤゲートに入力される信号が内部クロックＣＬＫ２として出力されることになり、どのＡＮＤゲートを活性化するかにより、インバータ列を通過する段数が変化するので、内部クロックの遅延量を選択することができる。
【００２６】
以上の説明のように、ディレイ回路３１と３４は、ディレイ制御回路３７の制御により、段階的に遅延量が選択できるようになっており、しかもディレイ回路３１と３４の遅延量は同一である。また、バッファ回路３２と３５は同じ構成であり、ディレイ回路３１とバッファ回路３２での遅延量と、ディレイ回路３４とバッファ回路３５での遅延量は同じである。位相比較回路３６は、ディレイ回路３１に入力される第１内部クロックＣＬＫ１とバッファ回路３５の出力を比較し、比較結果に応じて「ＵＰ／ＤＯＷＮ」信号をディレイ制御回路３７に出力する。具体的には、第１内部クロックＣＬＫ１の位相がバッファ回路３５の出力の位相より遅れている時には、「ＵＰ／ＤＯＷＮ」信号を「Ｈ」にして、ディレイ回路３１と３４の遅延量を増加させ、第１内部クロックＣＬＫ１の位相がバッファ回路３５の出力の位相より進んでいる時には、「ＵＰ／ＤＯＷＮ」信号を「Ｌ」にして、ディレイ回路３１と３４の遅延量を減少させる。このような処理を、第１内部クロックＣＬＫ１の位相とバッファ回路３５の出力の位相が一致するまで繰り返す。上記のように、ディレイ回路３１とバッファ回路３２での遅延量と、ディレイ回路３４とバッファ回路３５での遅延量は同じであるから、位相が一致した時には、バッファ３２の出力は第１内部クロックＣＬＫ１に対して１８０°位相がずれた状態である。
【００２７】
バッファ３３はバッファ３２と同一の構成であり、遅延量も同一であるので、バッファ３３の出力する１／２位相シフトクロックφ１／２はバッファ３２の出力と同一位相である。すなわち、φ１／２は第１内部クロックＣＬＫ１に対して１８０°位相がずれた信号である。
図８は、第１実施例の／ＣＬＫ状態検出回路２１の回路構成を示す図であり、図９はこの回路の制御信号を示す図であり、図１０は第２外部クロック／ＣＬＫが入力される場合の回路動作を示すタイムチャートであり、図１１は第２外部クロック／ＣＬＫが入力されない場合の回路動作を示すタイムチャートである。
【００２８】
電源の投入に応じて、ＮＯＲゲート６８と６９には、図９に示すようなスタータ信号ａとモードレジスタセット信号ｂが入力される。これに応じて、電源投入から所定時間後に、状態ラッチ信号ｃが立ち上がりトランスファーゲート５９を閉じて、インバータ６３と６４で構成されるフリップフロップの論理値を保持すると共に、トランスガファーゲート６５を通過状態にして、インバータ６３と６４で構成されるフリップフロップの論理値が出力される。また、状態ラッチ信号ｃが立ち上がると、バッファ５２は非活性状態になるので、第２外部クロック／ＣＬＫの状態の検出は状態ラッチ信号ｃが立ち上がるまでの間に行われ、それ以後は検出した結果が保持される。
【００２９】
図８及び図１０に示すように、第１及び第２クロック入力バッファ１１と１２の出力する第１と第２内部クロックＣＬＫ１と／ＣＬＫ１が入力される２個のバッファ５１と５２が設けられている。バッファ５１と５２の出力はそれぞれＨエッジパルス化回路５３と５４に入力される。Ｈエッジパルス化回路５３は、第１外部クロックの立ち上がりエッジに応じてパルスを発生する。そのパルスは、ディレイ５５で遅延された後トランジスタＱ２に印加され、インバータ５７と５８で構成されるフリップフロップの入力を「Ｌ」し、その論理状態が記憶される。ここで、第２外部クロックが入力されている（有効である）時には、Ｈエッジパルス化回路５４はパルスを発生し、トランジスタＱ１を導通させるので、インバータ５７と５８で構成されるフリップフロップの入力は「Ｈ」になり、フリップフロップの論理状態が変化する。第１外部クロックが再び立ちあがり、Ｈエッジパルス化回路５３がパルスを発生すると、トランスファーゲート６１を通過して、トランスファーゲート５９を通過状態にする。これに応じてインバータ５７と５８で構成されるフリップフロップに記憶された論理状態が、インバータ６３と６４で構成されるフリップフロップに転送され、記憶される。上記のように、Ｈエッジパルス化回路５３が発生したパルスは、ディレイ５５で遅延された後トランジスタＱ２のゲートに印加され、トランジスタＱ２を導通させるため、インバータ５７と５８で構成されるフリップフロップの入力が「Ｌ」になり状態が変化するが、トランスファーゲート５９はすでに閉じているので、論理状態が次段に転送されることはなく、インバータ６３と６４で構成されるフリップフロップはそのまま論理状態を維持する。以下、同じ動作を繰り返すので、第２外部クロックが変化してパルスが発生される限り、インバータ６３と６４で構成されるフリップフロップの論理状態は「Ｈ」のままである。上記のように、電源投入から所定時間後に状態ラッチ信号ｃが立ち上がると、その時点の状態が記憶されて維持されるので、第２外部信号が入力されていれば、判定信号ＤＣＫは「Ｈ」になり、そのまま維持される。
【００３０】
第２外部クロックが入力されていない（有効でない）時には、図１１に示すように、Ｈエッジパルス化回路５４はパルスを発生しないので、インバータ５７と５８で構成されるフリップフロップの入力は「Ｌ」のままで、論理状態は変化しない。従って、インバータ６３と６４で構成されるフリップフロップの論理状態は「Ｌ」のままで、この状態が状態ラッチ信号ｃの立ち上りに応じて記憶されて維持されるので、判定信号ＤＣＫは「Ｌ」になる。
／ＣＬＫ状態検出回路２１は、以上のようにして、第２外部クロックが入力されているかを判定し、入力されている場合には、スイッチ２３を第２クロック入力バッファ１２の出力する第２クロックｃｌｋｚが第２内部クロック／ＣＬＫ１として出力されるように切り換えると共に、スイッチ２４を遮断状態にし、入力されていない場合には、スイッチ２３を１／２位相シフトＤＬＬ回路２２の出力する１／２位相シフトクロックφ１／２が第２内部クロック／ＣＬＫ１として出力されるように切り換えると共に、スイッチ２４を接続状態にする。
【００３１】
図１２は第２クロック入力バッファ１２を構成する入力回路の構成例を示す図である。この入力回路に静電気に対する耐圧を向上させるためのＥＳＤ回路などを付加して入力バッファが構成される。図示のように、この入力回路はカレントミラー回路で構成されている。この回路は広く使用されているので詳しい説明は省略するが、トランジスタＱ１５のゲートには判定信号ＤＣＫが入力され、判定信号ＤＣＫが「Ｌ」の時、すなわち第２外部クロックが入力されない時には、入力回路を非活性状態にしている。カレントミラー回路は、入力信号の状態にかかわらず電流の流れる回路であり、消費電力が大きい。そのため、使用しない時には、非活性状態にすることにより、消費電力を低減できる。
【００３２】
図１３は、本発明の第２実施例の半導体装置における内部クロック発生回路の構成を示す図である。図示のように、第２実施例では、０°ＤＬＬ回路２５と２６が新たに設けられている点が第１実施例と異なり、更に／ＣＬＫ状態検出回路２１が第１実施例の／ＣＬＫ状態検出回路とは異なる。これらの異なる点についてのみ説明する。
【００３３】
外部クロックから内部クロックを発生させる場合、クロック入力バッファや内部クロック発生回路で遅延が生じる。また、クロック入力バッファから内部クロック発生回路までの信号経路においても遅延が生じる。クロックの周波数があまり高くない場合には、このような遅延はほとんど問題にならないが、非常に高い周波数のクロックの場合大きな問題になる。そこで、内部クロック発生回路にＤＬＬ回路やＰＬＬ回路を設けて、外部クロックと同一位相の内部クロックを発生させることが行われている。具体的には、図６及び図７に示したようなＤＬＬ回路を利用して、クロック入力バッファと内部クロック発生回路での遅延量及びクロック入力バッファから内部クロック発生回路までの信号経路での遅延量と同じ遅延を生じるダミー回路を設け、このダミー回路を通過したディレイ回路の出力と内部クロックの位相を比較して、一致するように制御することで、外部クロックと同一位相の内部クロックを発生させている。このような回路を０°ＤＬＬ回路と呼ぶこととする。このような回路はＰＬＬ回路でも実現できる。
【００３４】
図１３に示すように、第２実施例では、０°ＤＬＬ回路２５が第１クロック入力バッファ１１の出力する信号の位相を調整して、第１外部クロックＣＬＫと正確に同一位相の第１内部クロックＣＬＫ１を発生し、０°ＤＬＬ回路２６がスイッチ２３の出力する信号の位相を調整して、第２外部クロック／ＣＬＫと正確に同一位相の第２内部クロック／ＣＬＫ１を発生している。
【００３５】
図１４は、第２実施例の／ＣＬＫ状態検出回路の構成を示す図である。図示のように、この回路は、分周器８０が設けられている点を除けば、図７に示した第１実施例の／ＣＬＫ状態検出回路と同じである。図１５と図１６は、第２実施例の／ＣＬＫ状態検出回路の動作を示すタイムチャートであり、図１５は第２外部クロックが入力される場合の動作を示し、図１６は第２外部クロックが入力されない場合の動作を示す。ここでは１／２分周する場合の例を示してある。
【００３６】
分周器８０はバッファ５１の出力を分周して相補関係にある信号ＰとＱを出力する。従って、Ｈエッジパルス化回路５３で発生されるパルスの周期は第１実施例の場合の２倍である。Ｈエッジパルス化回路５４は、分周器８０の出力する信号Ｑが「Ｈ」の時のみ活性化される。従って、Ｈエッジパルス化回路５４で発生されるパルスの周期も第１実施例の場合である。Ｈエッジパルス化回路５４でパルスが発生された後、Ｈエッジパルス化回路５３でパルスが発生されるタイミングは第１実施例と同じであり、これらのパルスのグループに対しては、第１実施例と同じ動作を行う。従って、第１実施例と同じ検出動作になる。これにより、状態検出用の信号は周波数が低くなるため、／ＣＬＫの状態を容易に検出できるようになる。
【００３７】
図１７は、本発明の第３実施例の半導体装置における内部クロック発生回路の構成を示す図である。図示のように、第３実施例では、０°ＤＬＬ回路２６が第２クロック入力バッファ１２の後に設けられている点を除けば、第２実施例と同じであり、説明は省略する。
図１８は、本発明の第４実施例の半導体装置における内部クロック発生回路の構成を示す図である。図示のように、第４実施例では、０°ＤＬＬ回路２５の出力する正確に位相調整された第１内部クロックがスイッチ２４を介して１／２位相シフトＤＬＬ回路２２に供給される点を除けば、第３実施例と同じであり、説明は省略する。
【００３８】
図１９は、本発明の第５実施例の半導体装置における内部クロック発生回路の構成を示す図である。第５実施例は、信号が小振幅の高速インターフェースであるＳＳＴＬ規格用の回路である。ＳＳＴＬの場合、有力信号の振幅は基準電圧Ｖｒｅｆに対して上下に±０．２Ｖ変化する信号である。図示のように、第５実施例の回路は、第１実施例の回路とほぼ同様の構成を有するが、／ＣＬＫ状態検出回路２８が異なる。／ＣＬＫ状態検出回路２８は、第２外部クロック／ＣＬＫが入力される第２クロック入力ピンの状態を検出して、第２外部クロックが入力されているかを判定する。
【００３９】
図２０は、第５実施例の／ＣＬＫ状態検出回路２８の構成を示す図である。図示のように、第２クロック入力ピンと高電圧側の電源端子Ｖｃｃとの間には抵抗Ｒ１が接続されている。ＰチャンネルトランジスタＱ２１とＮチャンネルトランジスタＱ２２が高電圧側の電源端子Ｖｃｃと低電圧側の電源端子Ｖｓｓの間に直列に接続され、第１のインバータを構成する。また、ＰチャンネルトランジスタＱ２３とＮチャンネルトランジスタＱ２４が高電圧側の電源端子Ｖｃｃと低電圧側の電源端子Ｖｓｓの間に直列に接続され、第２のインバータを構成する。各トランジスタのゲートは抵抗Ｒ２を介して第２クロック入力ピンに接続されている。第１のインバータの出力はインバータ９１で反転された後ＮＯＲゲート９２に入力され、第２のインバータの出力は直接ＮＯＲゲート９２に入力される。
【００４０】
第１のインバータを構成するＰチャンネルトランジスタＱ２１のサイズ（ゲート幅）は、ＮチャンネルトランジスタＱ２２のサイズより十分に大きく作られており、第２のインバータを構成するＮチャンネルトランジスタＱ２４のサイズは、ＰチャンネルトランジスタＱ２３のサイズより十分に大きく作られている。第２クロック入力ピンに第２外部クロックが入力されると、ノードＮ１は中間レベルになる。ノードＮ１が中間レベルになると、ＰチャンネルトランジスタＱ２１のサイズの方がＮチャンネルトランジスタＱ２２のサイズより十分に大きいため、第１のインバータの出力（ノードＮ２）は「Ｈ」になる。同様に、ＮチャンネルトランジスタＱ２４のサイズの方がＰチャンネルトランジスタＱ２３のサイズより十分に大きいため、第２のインバータの出力（ノードＮ３）は「Ｌ」になる。従って、判定信号ＤＣＫは「Ｈ」になる。
【００４１】
第２クロック入力ピンの電位がＶｃｃの時には、ノードＮ１もＶｃｃになり、ノードＮ２とＮ３は共に「Ｌ」になり、判定信号ＤＣＫは「Ｌ」になる。第２クロック入力ピンの電位がＶｓｓの時には、ノードＮ１もＶｓｓになり、ノードＮ２とＮ３は共に「Ｈ」になり、判定信号ＤＣＫは「Ｌ」になる。更に、第２クロック入力ピンがオープンであった時には、ノードＮ１がＶｃｃになるので、判定信号ＤＣＫは「Ｌ」になる。このように、判定信号ＤＣＫは、第２外部クロックが入力される時は「Ｈ」で、それ以外の時には「Ｌ」である。
【００４２】
これまで説明した第１から第５実施例では、ＤＤＲ方式のシステムにおいて、第１外部クロックＣＬＫのみが入力される場合と第１外部クロックＣＬＫと第２外部クロック／ＣＬＫの両方が入力される場合とがあり、いずれの状態であるか検出して自動的に対応でき、発生された第１及び第２内部クロックはそれぞれ独立して使用される例を説明した。しかし、データ出力回路などでは、第１及び第２内部クロックの両方に応じて動作する必要がある回路が使用されることもある。そこで、以下に説明する実施例では、第１及び第２外部クロックＣＬＫ、／ＣＬＫの両方が入力され、第１及び第２内部クロックの両方に応じて動作するデータ出力回路が使用されるＤＤＲ方式のシステムの例を説明する。
【００４３】
図２１は、第６実施例の出力クロック発生回路の構成を示す図である。また、図２２は合成器の回路構成を示す図であり、図２３は第６実施例の動作を示すタイムチャートである。
図２１に示すように、第６実施例の出力クロック発生回路は、第１外部クロックＣＬＫ（Ｎ１）が入力される第１クロックバッファ１１と、第２外部クロック／ＣＬＫ（Ｎ２）が入力される第２クロックバッファ１２を有する。これは第１実施例と同じであり、ここから半導体装置の各部に第１の内部クロックＣＬＫと第２の内部クロック／ＣＬＫが供給される。第６実施例のデータ出力バッファ２０６は、供給される内部クロックの立ち上がりエッジに応じてデータを出力する回路で、１つの回路からＤＤＲ方式でデータを出力する。そのため、図２２に示すように、第１外部クロックＣＬＫと第２外部クロック／ＣＬＫの２倍の周波数のクロックＮ５が供給される必要がある。このような２倍の周波数のクロックＮ５を発生するため、図２２に示すような、第１及び第２内部クロックＮ３、Ｎ４からＮ５を発生させる合成器２０５が使用される。ここまでは従来技術である。
【００４４】
図２３に示すように、データ出力バッファ２０６は、第１外部クロックＣＬＫと第２外部クロック／ＣＬＫのそれぞれの立ち上がりエッジに対して所定の位相で（ここでは０°で）で出力データを変化させることが要求され、そのためにはデータ出力バッファ２０６に供給するクロックＮ５の立ち上がりエッジが第１及び第２外部クロックＣＬＫ、／ＣＬＫの立ち上がりエッジの少し前（データ出力バッファ２０６での遅延分だけ前）であることが要求される。第１及び第２クロックバッファ１１、１２から出力された第１及び第２内部クロックをそのまま合成器２０５に供給したのでは、合成器２０５の出力するクロックＮ５が上記の条件を満たす保証はない。そこで、第６実施例では、第１クロックバッファ１１の出力する第１クロックを遅延させ、遅延量が可変である第１可変ディレイ回路２０１と、Ｎ５が上記の条件を満たすように第１可変ディレイ回路２０１の遅延量を制御する第１の０°（３６０°）ＤＬＬ回路２０２とで構成される第１の０°位相調整回路と、第２クロックバッファ１２の出力する第２クロックを遅延させ、遅延量が可変である第２可変ディレイ回路２０３と、Ｎ５が上記の条件を満たすように第２可変ディレイ回路２０３の遅延量を制御する第２の０°（３６０°）ＤＬＬ回路２０４とで構成される第２の０°位相調整回路とを設ける。
【００４５】
第１の及び第２の０°ＤＬＬ回路２０２、２０４は、実際にデータ出力バッファ２０６から出力される出力データと第１及び第２外部クロックＣＬＫ、／ＣＬＫの位相を比較して、出力データの位相がＣＬＫ、／ＣＬＫの位相に対して進んでいるか遅れているかを判定し、その判定結果に基づいて第１及び第２可変ディレイ回路２０１、２０３の遅延量を制御することが考えられる。しかし、第６実施例ではレイアウトなどの制約も考慮して、第１の及び第２の０°ＤＬＬ回路２０２、２０４に、第１及び第２クロック入力バッファ１１、１２からデータ出力バッファ２０６に至る信号経路と等価なダミー経路を設けて、ダミー経路の信号を使用して位相状態を検出するようにしている。第１及び第２の０°位相調整回路は、同一の構成を有するので、以下第１の０°位相調整回路について説明する。
【００４６】
図２４は、第６実施例の０°（３６０°）ＤＬＬ回路の構成を示す図である。図２４に示すように、第１の０°ＤＬＬ回路２０２は、第１クロック入力バッファ１１から出力される内部クロックＣＬＫ１を１／Ｎ分周する１／Ｎ分周器３０１と、１／Ｎ分周器３０１の出力をディレイ制御回路３０４から指示された量だけ遅延させるダミー可変ディレイ回路３０２と、その出力を遅延させるダミーデータ出力バッファ３０５と、その出力を更に遅延させるダミー入力バッファ３０６と、１／Ｎ分周器３０１の出力とダミー入力バッファ３０６の出力の位相を比較する位相比較器３０３と、位相比較器３０３の比較結果に基づいてダミー可変ディレイ回路３０２と第１可変ディレイ回路２０１の遅延量を制御するディレイ制御回路３０４とを有する。
【００４７】
１／Ｎ分周器３０１は、消費電力を低減するために、第１の０°ＤＬＬ回路２０２における動作周波数を低下させる回路である。第１及び第２外部クロックＣＬＫ、／ＣＬＫは急激に変化することはないので、定常状態では第１の０°ＤＬＬ回路２０２におけるフィードバック制御を頻繁に行う必要はない。一方、システムの電源が投入されて半導体装置が動作を開始すると、ＤＬＬ回路が安定して内部クロックが外部クロックに同期するまで初期化動作が行われるが、１／Ｎ分周器３０１を設けるとその分初期化動作に要する時間が長くなる。そこで、これらのことを勘案して初期化動作の時間が許容できる範囲で１／Ｎ分周器３０１の分周比を設定して、消費電力を低減している。
【００４８】
ダミー可変ディレイ回路３０２は、後述するように、ディレイ制御回路３０４からの制御信号に従って遅延量を変化させることはできる回路であり、第１可変ディレイ回路２０１も同一の構成である。ダミーデータ出力バッファ３０５は、第１可変ディレイ回路２０１から合成器２０５を経由してデータ出力バッファ２０６に至る信号経路と同じ遅延を生じる回路である。また、ダミー入力バッファ３０６は、第１クロック入力バッファ１１から第１可変ディレイ回路２０１に至る信号経路と同じ遅延を生じる回路である。いずれにしろ、第１クロック入力バッファ１１から第１可変ディレイ回路２０１及び合成器２０５を経由してデータ出力バッファ２０６に至る信号経路と、ダミー可変ディレイ回路３０２からダミーデータ出力バッファ３０５を経由してダミー入力バッファ３０６に至る信号経路は等価に作られており、温度変化などに対しても信号遅延量が同じように変化するように作られている。
【００４９】
位相比較器３０３は、１／Ｎ分周器３０１の出力とダミー入力バッファ３０６の出力の位相を比較して、どちらが進んでいるという比較結果をディレイ制御回路３０４に出力する。ディレイ制御回路３０４は、この比較結果に基づいて、位相が一致するようにダミー可変ディレイ回路３０２の遅延量を増加又は減少させる制御信号を出力する。従って、位相が一致した時には、ダミー可変ディレイ回路３０２からダミーデータ出力バッファ３０５を経由してダミー入力バッファ３０６に至る信号経路の遅延量はクロックの１周期の整数倍（通常は１倍）であり、１／Ｎ分周器３０１の出力とダミー入力バッファ３０６の出力は位相が３６０°異なることになる。
【００５０】
上記のように、第１可変ディレイ回路２０１は、ダミー可変ディレイ回路３０２と同一の構成を有し、ディレイ制御回路３０４から同じ制御信号が供給されて制御されるので、ダミー可変ディレイ回路３０２と同じ遅延量である。また、第１クロック入力バッファ１１から第１可変ディレイ回路２０１及び合成器２０５を経由してデータ出力バッファ２０６に至る信号経路と、ダミー可変ディレイ回路３０２からダミーデータ出力バッファ３０５を経由してダミー入力バッファ３０６に至る信号経路は等価であるから、第１クロック入力バッファ１１から第１可変ディレイ回路２０１及び合成器２０５を経由してデータ出力バッファ２０６に至る信号経路の遅延量はクロックの１周期分である。同様に、第２クロック入力バッファ１２から第２可変ディレイ回路２０３及び合成器２０５を経由してデータ出力バッファ２０６に至る信号経路の遅延量はクロックの１周期分である。従って、データ出力バッファ２０６から出力される出力データは第１外部クロックＣＬＫと第２外部クロック／ＣＬＫに交互に同期して変化することになる。
【００５１】
次に、第６実施例のダミー可変ディレイ回路３０２、位相比較回路３０３及びディレイ制御回路３０４について説明する。図２５は、同じ構成を有する第１可変ディレイ回路２０１とダミー可変ディレイ回路３０２の回路構成と動作波形を示す図であり、（１）が１ビット分のディレイ回路の構成を、（３）が１ビット分のディレイ回路を複数段接続した時の構成と動作説明を示し、（２）が１ビット分のディレイ回路の動作を示すタイムチャートである。
【００５２】
図２５の（１）に示すようように、１ビット分のディレイ回路は２個のＮＡＮＤ回路４０１と４０２、及びインバータ４０３からなる。この１ビット分のディレイ回路の動作を図２５の（２）で説明すると、入力φＥは活性化信号で、“Ｈ”レベルの時にディレイ回路が動作する。（２）ではφＥが“Ｈ”になって信号の受付が可能になった状態を示してある。信号ＩＮは１ビット分のディレイ回路への入力信号を、φＮは複数段接続された隣接する右側からの信号を、ＯＵＴは１ビット分のディレイ回路の出力信号を、４ａ−１と４ａ−２は（１）の回路における対応する内部端子の波形を示している。従って、ＯＵＴは左側へのφＮになる。
【００５３】
φＮが“Ｌ”の時には、ＯＵＴは常に“Ｌ”である。φＮが“Ｈ”でφＥが“Ｌ”の時にはＯＵＴは“Ｈ”である。φＮが“Ｈ”でφＥが“Ｈ”の時に、入力信号ＩＮが“Ｌ”であればＯＵＴは“Ｈ”になり、ＩＮが“Ｈ”であれば“Ｌ”になる。図２５の（２）は、φＥ＝Ｈ、φＮ＝Ｈの状態で、ＩＮがＬからＨに立ち上がると、その入力信号ＩＮがＮＡＮＡＤゲート４０１，４０２及びインバータ４０３で反転されながら、出力ＯＵＴに伝達されている様子を示している。
【００５４】
図２５の（３）は、（１）の１ビット分のディレイ回路を複数段カスケード接続した例で、実際のディレイ回路に相当する。図では３段しか示していないが、実際には多数段に接続されている。活性化信号φＥの信号線は回路要素毎に、φＥ−１、φＥ−２、φＥ−３のように複数本あり、これらの信号はディレイ制御回路４３によってコントロールされる。
【００５５】
図では真ん中の１ビット分のディレイ回路が活性化されており、φＥ−２が“Ｈ”となっている。その場合、入力信号ＩＮが“Ｌ”から“Ｈ”に変化すると、左端の１ビット分のディレイ回路と右端の１ビット分のディレイ回路のφＥ−１とφＥ−３は“Ｌ”であるから、太線のように入力信号ＩＮはＮＡＮＤ回路４０１−１と４０１−３で止められてしまう。一方、活性化されている真ん中の１ビット分のディレイ回路のφＥ−２は“Ｈ”レベルであるから、入力信号ＩＮはＮＡＮＤ回路４０１−２を通過する。右側の１ビット分のディレイ回路の出力ＯＵＴは“Ｈ”であるから、入力信号ＩＮはＮＡＮＤ回路４０２−２も通過して、ＯＵＴには信号“Ｌ”として伝達されることになる。上記のように、右側のＯＵＴ、すなわちφＮが“Ｌ”の時には、ＯＵＴは常に“Ｌ”になるので、この“Ｌ”の信号は左側の１ビット分のディレイ回路のＮＡＮＤ回路、インバータに順次伝達され、最終的なＯＵＴ信号として取り出される。
【００５６】
このように、活性化された１ビット分のディレイ回路を介して、入力信号ＩＮは折り返されるように信号伝達され、最終的なＯＵＴ信号になる。つまり、どの部分の活性化信号φＥを“Ｈ”にするかにより、ディレイ量を制御することができる。１ビット分のディレイ量は、ＮＡＮＤ回路とインバータの合計の信号伝搬時間で決定され、この時間がＤＬＬ回路のディレイ単位時間になる。全体のディレイ時間は、１ビット分のディレイ量に通過する段数を乗じた量になる。
【００５７】
図２６はディレイ制御回路３０４の回路構成を示す図である。図２６に示すように、ディレイ制御回路も点線で囲った１ビット分のディレイ制御回路４３０−２を、ディレイ回路の段数分接続した構成であり、各段の出力がディレイ回路の各段の活性化信号φＥになる。
１ビット分のディレイ制御回路４３０−２は、ＮＡＮＤ４３２−２と、インバータ４３３−２で構成されるフリップフロップの両端にそれぞれ直列に接続されたトランジスタ４３５−２、４３７−２、４３８−２、４３９−２、そしてＮＯＲ回路４３１−２を有する。トランジスタ４３８−２のゲートは、前段の端子５ａ−２に、トランジスタ４３９−２のゲートは、後段の端子５ａ−５に接続されて、前段と後段の信号を受けるようになっている。一方、直列接続されている他方のトランジスタには、カウントアップする時のセット信号φＳＥとφＳＯ、カウントダウンする時のリセット信号φＲＥとφＲＯが１回路おきに接続されている。図示のように、真ん中の１ビット分のディレイ制御回路４３０−２では、トランジスタ４３５−２がφＳＯに、トランジスタ４３７−２がφＲＯに接続され、ディレイ制御回路４３０−２の両側の回路ではそれぞれφＳＥとφＲＥに接続される。ＮＯＲ回路４３１−２には、左側の５ａ−１とこの回路の５ａ−４の信号が入力される構成になっている。なお、φＲはディレイ制御回路をリセットする信号で、電源投入後に一時的に“Ｌ”レベルになり、その後は“Ｈ”に固定される。
【００５８】
図２７は、図２６のディレイ制御回路の動作を示す図である。
まず、φＲが一時的に“Ｌ”になり、端子５ａ−１，５ａ−３，５ａ−５が“Ｈ”に、５ａ−２，５ａ−４，５ａ−６が“Ｌ”にリットされる。カウントアップする時には、カウントアップ信号φＳＥとφＳＯが交互に“Ｈ”と“Ｌ”を繰り返す。φＳＥが“Ｌ”から“Ｈ”になると、５ａ−１は接地されて“Ｌ”に、５ａ−２は“Ｈ”に変化する。５ａ−２が“Ｈ”に変化したのを受けて、φＥ−１は“Ｈ”から“Ｌ”に変化する。この状態はフリップフロップにラッチされるので、φＳＥが“Ｌ”に戻ったとしても、出力φＥ−１は“Ｌ”のままである。そして、５ａ−１が“Ｌ”に変化したことを受けて、出力φＥ−２が“Ｌ”から“Ｈ”に変化する。５ａ−２が“Ｈ”に変化したのでトランジスタ４３８─２はオン状態になり、φＳＯが“Ｌ”から“Ｈ”になると、５ａ−３は接地されて“Ｌ”に、５ａ−４は“Ｈ”に変化する。５ａ−４が“Ｈ”に変化したのを受けて、φＥ−２は“Ｈ”から“Ｌ”に変化する。この状態はフリップフロップにラッチされるので、φＳＯが“Ｌ”に戻ったとしても、出力φＥ−２は“Ｌ”のままである。そして、５ａ−３が“Ｌ”に変化したことを受けて、出力φＥ−３が“Ｌ”から“Ｈ”に変化する。図では、φＳＥとφＳＯが１パルスずつ出ているだけであるが、ディレイ制御回路が何段にも接続されており、φＳＥとφＳＯが交互に“Ｈ”と“Ｌ”を繰り返せば、出力φＥが“Ｈ”になる段の位置が順次右側にシフトする。従って、位相比較回路４２の比較結果によりディレイ量を増加させる必要がある場合には、交互にφＳＥとφＳＯのパルスを入力すればよい。
【００５９】
カウントアップ信号φＳＥとφＳＯ、及びカウントダウン信号φＲＥとφＲＯが出力されない状態、すなわち“Ｌ”である状態が維持されれば、出力φＥは“Ｈ”になる段の位置は固定される。従って、位相比較回路４２の比較結果によりディレイ量を維持する必要がある場合には、φＳＥ、φＳＯ、φＲＥ及びφＲＯのパルスを入力しないようにする。
【００６０】
カウントダウンする時には、φＲＥとφＲＯのパルスを交互に入力すると、カウントアップ時と逆に出力φＥが“Ｈ”になる段の位置が順次左側にシフトする。
以上説明したように、図２６に示したディレイ制御回路では、パルスを入力することにより、出力φＥが“Ｈ”になる段の位置を１つずつ移動させることが可能であり、これらの出力φＥで図２５の（３）に示したディレイ回路を制御すればディレイ量が１単位ずつ増減するように制御することができる。
【００６１】
位相比較回路３０３は、位相比較部と増幅回路部の２つの回路部分で構成される。図２８は位相比較部の回路構成を示す図であり、図２９は位相比較部の動作を示すタイムチャートであり、図３０は増幅回路部の回路構成を示す図であり、図３１は増幅回路部の動作を示すタイムチャートである。
図２８において、φｏｕｔとφｅｘｔはこの位相比較回路３０３で比較する出力信号と外部クロックであり、φｅｘｔを基準としてφｏｕｔの位相が判定され、φａからφｅは増幅回路に接続される出力信号を示している。図２８に示すように、位相比較部は、２個のＮＡＮＤ回路で構成されたフリップフロップ回路４２１と４２２、その状態をラッチするラッチ回路４２５と４２６、ラッチ回路の活性化信号を生成する回路４２４、及び外部クロックφｅｘｔの位相許容値を得る１ディレイ分のディレイ回路４２３からなる。
【００６２】
図２９において、（１）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相が進んでおり、φｏｕｔがφｅｘｔより先に“Ｌ”から“Ｈ”になる場合を示している。φｏｕｔとφｅｘｔが共に“Ｌ”の時にはフリップフロップ回路４２１と４２２の端子６ａ−２、６ａ−３、６ａ−４、６ａ−５は共に“Ｈ”になっている。φｏｕｔが“Ｌ”から“Ｈ”に変化すると、端子６ａ−２と６ａ−４は共に“Ｈ”から“Ｌ”に変化する。その後、φｅｘｔが“Ｌ”から“Ｈ”に、１ディレイ分遅れて端子６ａ−１が“Ｌ”から“Ｈ”になるが、フリップフロップの両端の電位はすでに確定しているので、なにも変化を起きない。結局、６ａ−２は“Ｌ”、６ａ−３は“Ｈ”、６ａ−４は“Ｌ”、６ａ−５は“Ｈ”を維持する。一方、φｅｘｔが“Ｌ”から“Ｈ”に変化したのに応じて、回路４２４のφａは“Ｌ”から“Ｈ”に変化し、６ａ−６には一時的に“Ｈ”レベルになるパルスが印加される。この６ａ−６はラッチ回路４２５と４２６のＮＡＮＤ回路に入力されているので、ＮＡＮＤ回路が一時的に活性化されて、フリップフロップ回路４２１と４２２の両端の電位状態をラッチ回路４２５と４２６に取り込むことになる。最終的には、φｂが“Ｈ”、φｃが“Ｌ”、φｄが“Ｈ”、φｅが“Ｌ”となる。
【００６３】
次に、（２）は比較対象信号φｏｕｔと比較基準信号φｅｘｔの位相がほぼ同じで、φｏｕｔがφｅｘｔとほぼ同時に“Ｌ”から“Ｈ”になる場合を示している。φｏｕｔの立ち上がり時点と６ａ−１の立ち上がり時点との時間差内にφｏｕｔが“Ｌ”から“Ｈ”に変化した時である。この場合、まずφｅｘｔが“Ｌ”から“Ｈ”になることによってフリップフロップ４２１の端子６ａ−３が“Ｌ”から“Ｈ”に変化するが、フリップフロップ４２２では６ａ−１が“Ｌ”のままなので、逆に６ａ−４が“Ｈ”から“Ｌ”に変化する。その後に６ａ−１が“Ｈ”から“Ｌ”に変化するが、フリップフロップ４２２の状態はすでに決まっているので何も変化が起きない。その後に、６ａ−６が一時的に“Ｈ”になるので、ラッチ回路にはこの状態が記憶される。結局、φｂが“Ｌ”、φｃが“Ｈ”、φｄが“Ｈ”、φｅが“Ｌ”となる。
【００６４】
更に、（３）は比較対象信号φｏｕｔが比較基準信号φｅｘｔよりも位相が遅れており、φｏｕｔがφｅｘｔより後に“Ｌ”から“Ｈ”になる場合を示している。この場合は、φｅｘｔによって２個のフリップフロップ回路４２１と４２２に変化が生じて、６ａ−３と６ａ−５が“Ｈ”から“Ｌ”に変化する。そして、最終的には、φｂが“Ｌ”、φｃが“Ｈ”、φｄが“Ｌ”、φｅが“Ｈ”となる。
【００６５】
このように、φｅｘｔの立ち上がり時間を基準として、φｏｕｔの立ち上がり時間がそれ以前に“Ｈ”になったか、ほぼ同時であったか、遅れて“Ｈ”になったかを検出することが可能になる。これらの検出結果をφｂ、φｃ、φｄ、及びφｅの値としてラッチしておき、その値に基づいてディレイ制御回路をカウントアップするか、カウントダウンするかを決める。
【００６６】
図３０は位相比較回路３０３の増幅回路部の回路構成を示す図である。
増幅回路部は、ＪＫフリップフロップ４２７と、ＮＡＮＤとインバータで構成される増幅部４２８の２つの部分からなる。ＪＫフリップフロップ４２７には、図２８の位相比較部から信号φａが入力され、φａが“Ｌ”であるか“Ｈ”であるかに応じて７ａ−９と７ａ−１１の電位が交互に“Ｌ”と“Ｈ”を繰り返す仕組みになている。増幅部４２８は、ＪＫフリップフロップ４２７の出力信号と、φｂからφｄの信号を受けて増幅して出力する。
【００６７】
まず、ＪＫフリップフロップ４２７の動作を図３１のタイミングチャートを参照して説明する。時間Ｔ１で、φａが“Ｈ”から“Ｌ”に変化すると、端子７ａ−１７ａ−１０が“Ｌ”から“Ｈ”に変化する。一方、７ａ−１の変化に応じて、７ａ−５と７ａ−６と７ａ−７に状態の変化が起こるが、φａが“Ｌ”であるために、７ａ−８には変化が生じない。結局、出力７ａ−９は変化せず、７ａ−１１のみが“Ｌ”から“Ｈ”になる。次に、時間Ｔ２になって、φａが“Ｌ”から“Ｈ”に変化すると、時間Ｔ１での動きと逆に端子７ａ−８は“Ｈ”から“Ｌ”に、７ａ−１０は７ａ−７が変化しないので変化せず、出力７ａ−９は“Ｌ”から“Ｈ”に変化し、７ａ−１１は変化しない。このように、ＪＫフリップフロップ回路４２７は、φａの動きに応じて出力７ａ−９と７ａ−１１が交互に“Ｈ”と“Ｌ”を繰り返す動きをする。
【００６８】
次に、増幅部４２８の動作を、図３２から図３４を参照して説明する。図３２は、比較基準信号φｅｘｔの立ち上がりに対して、比較対象信号φｏｕｔが先に“Ｌ”から“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、φｂが“Ｈ”、φｃが“Ｌ”、φｄが“Ｈ”、φｅが“Ｌ”である。結局、７ａ−１２が“Ｈ”に、７ａ−１３が“Ｌ”に固定され、φＳＯとφＳＥがＪＫフリップフロップの状態に応じて変化するが、φＲＯとφＲＥは７ａ−１３が“Ｌ”のため変化しない。
【００６９】
図３３は、比較対象信号φｏｕｔが比較基準信号φｅｘｔとほぼ同時に“Ｌ”から“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、φｂが“Ｌ”、φｃが“Ｈ”、φｄが“Ｈ”、φｅが“Ｌ”である。結局、７ａ−１２と７ａ−１３が“Ｌ”に固定され、φＳＯとφＳＥがＪＫフリップフロップの出力が増幅部に影響することはなく、φＳＯとφＳＥとφＲＯとφＲＥは“Ｌ”に固定されたままになる。
【００７０】
図３４は、比較対象信号φｏｕｔが比較基準信号φｅｘｔの立ち上がりに対して遅れて“Ｌ”から“Ｈ”になる場合を示している。この場合の位相比較部からの入力信号は、φｂが“Ｌ”、φｃが“Ｈ”、φｄが“Ｌ”、φｅが“Ｈ”である。結局、７ａ−１２が“Ｌ”に、７ａ−１３が“Ｈ”に固定され、φＲＯとφＲＥがＪＫフリップフロップの状態に応じて変化するが、φＳＯとφＳＥは７ａ−１３が“Ｌ”のため変化しない。
【００７１】
第６実施例では、以上の構成により、立ち上がりエッジが正確に１８０°ずれた２つの外部クロックの立ち上がりエッジと正確に同期した内部クロックがデータ出力バッファに供給されるので、出力データは２つの外部クロックの立ち上がりエッジに交互に正確に同期して変化する。すなわち、位相ずれのない正確なＤＤＲ方式のデータ出力が行える。
【００７２】
図１３に示した第２実施例及び図１７に示した第３実施例の０°ＤＬＬ回路２５、２６として、第６実施例の０°（３６０°）ＤＬＬ回路が使用できる。なお、ＤＬＬ回路は他にも各種の構成のものがあり、それらも同様に使用できる。更に、ＰＬＬ回路を使用することもできる。
図３５は、第７実施例の出力クロック発生回路の構成を示す図である。第７実施例は、第１及び第２外部クロックＣＬＫ、／ＣＬＫの立ち上がりエッジが正確に１８０°位相がずれている場合に適用できる実施例であり、第１及び第２の０°ＤＬＬ回路２０２、２０４を共通化して０°ＤＬＬ回路２１１として点が第６実施例と異なる。第１及び第２外部クロックＣＬＫ、／ＣＬＫの立ち上がりエッジが、正確に１８０°位相がずれている場合には、第１及び第２可変ディレイ回路２０１、２０３の遅延量は同一である。そこで、第７実施例では、第６実施例ではの第１及び第２の０°ＤＬＬ回路２０２、２０４を共通化して、回路構成を簡単にしている。
【００７３】
第６及び第７実施例では、第１及び第２クロック入力バッファ１１、１２から出力された２つ内部クロックの遅延量を調整した後合成したが、第１及び第２外部クロックＣＬＫ、／ＣＬＫの立ち上がりエッジが正確に１８０°位相がずれている場合には、２つ内部クロックを合成した後位相調整することも可能である。図３６は、第８実施例の出力クロック発生回路の構成を示す図である。図３６に示すように、第８実施例の回路においては、第１及び第２クロック入力バッファ１１、１２から出力された２つ内部クロックが合成器２０５で合成された後、可変ディレイ回路２２２に入力される。可変ディレイ回路２２２の遅延量は、０°ＤＬＬ回路２２１で第６及び第７実施例と同様に制御される。可変ディレイ回路２２２は第１及び第２可変ディレイ回路２０１、２０３と同じ構成を有し、０°ＤＬＬ回路２２１は第１及び第２の０°ＤＬＬ回路２０２、２０４及び０°ＤＬＬ回路２１１と同じ構成を有する。
【００７４】
第７実施例では第１及び第２可変ディレイ回路２０１、２０３の２個の可変ディレイ回路が使用されていたが、第８実施例では１個の可変ディレイ回路２２２が使用されだけであり、第７実施例より更に構成が簡単である。
図３７は、第９実施例の出力クロック発生回路の構成を示す図である。図３６と比較して明らかなように、０°ＤＬＬ回路２２１の代わりに０°ＤＬＬ回路２２３が設けられている点が第８実施例と異なる。０°ＤＬＬ回路２２３は、合成器２０５の出力を入力として位相差を検出し、可変ディレイ回路２２２の遅延量を制御する。０°ＤＬＬ回路２２３は、構成は０°ＤＬＬ回路２２１と同じであるが、合成器２０５で合成された周波数が２倍のクロック信号が供給される点が異なる。しかし、１／Ｎ分周器の分周比を２倍にすれば動作は同じである。
【００７５】
【発明の効果】
以上説明したように、本発明の半導体装置は、相補クロックを使用する形式のシステムでも、内部で１８０°位相クロックを発生させる形式のシステムでも共通に使用できるので、別々の仕様の半導体装置とする必要がない。従って、これを生産するメーカにおいては、生産効率を高めることができると共に在庫管理が容易になり、コストダウンが図れる。また、これを使用する装置メーカにおいては、部品の共通化が図れるので、在庫管理が容易になり、コストダウンが図れる。
【００７６】
また、ＤＤＲ方式の半導体装置においてデータの入出力が相補関係にある２つの外部クロックに完全に同期して行えるようになる。
【図面の簡単な説明】
【図１】ＳＤＲＡＭの全体構成を示す図である。
【図２】ＳＤＲＡＭのデータ入力動作を示す図である。
【図３】従来の相補クロックの発生回路を示す図である。
【図４】本発明の原理構成図である。
【図５】本発明の第１実施例のＳＤＲＡＭの内部クロック発生回路の構成を示す図である。
【図６】第１実施例の１／２位相シフトＤＬＬ回路の構成を示す図である。
【図７】第１実施例のディレイ回路と、ディレイ制御回路の構成例を示す図である。
【図８】第１実施例の／ＣＬＫ状態検出回路の構成を示す図である。
【図９】／ＣＬＫ状態検出回路の制御信号を示す図である。
【図１０】第１実施例の／ＣＬＫ状態検出回路の動作を示すタイムチャートである。
【図１１】第１実施例の／ＣＬＫ状態検出回路の動作を示すタイムチャートである。
【図１２】第１実施例の入力回路の構成を示す図である。
【図１３】本発明の第２実施例のＳＤＲＡＭの内部クロック発生回路の構成を示す図である。
【図１４】第２実施例の／ＣＬＫ状態検出回路の構成を示す図である。
【図１５】第２実施例の／ＣＬＫ状態検出回路の動作を示すタイムチャートである。
【図１６】第２実施例の／ＣＬＫ状態検出回路の動作を示すタイムチャートである。
【図１７】本発明の第３実施例のＳＤＲＡＭの内部クロック発生回路の構成を示す図である。
【図１８】本発明の第４実施例のＳＤＲＡＭの内部クロック発生回路の構成を示す図である。
【図１９】本発明の第５実施例のＳＤＲＡＭの内部クロック発生回路の構成を示す図である。
【図２０】第５実施例の／ＣＬＫ状態検出回路の構成を示す図である。
【図２１】第６実施例の出力クロック発生回路の構成を示す図である。
【図２２】第６実施例の出力クロック発生回路で使用する合成器の回路構成を示す図である。
【図２３】第６実施例の出力クロック発生回路の動作を示すタイムチャートである。
【図２４】第６実施例の０°（３６０°）ＤＬＬ回路の構成を示す図である。
【図２５】第６実施例の可変ディレイ回路の構成と動作を示す図である。
【図２６】第６実施例のディレイ制御回路の構成を示す図である。
【図２７】第６実施例のディレイ制御回路の動作を示すタイムチャートである。
【図２８】第６実施例の位相比較回路（位相比較部）の構成を示す図である。
【図２９】第６実施例の位相比較回路（位相比較部）の動作を示すタイムチャートである。
【図３０】第６実施例の位相比較回路（増幅回路部）の構成を示す図である。
【図３１】第６実施例の位相比較回路（ＪＫフリップフロップ）の動作を示すタイムチャートである。
【図３２】第６実施例の位相比較回路（増幅回路部）の動作を示すタイムチャートである。
【図３３】第６実施例の位相比較回路（増幅回路部）の動作を示すタイムチャートである。
【図３４】第６実施例の位相比較回路（増幅回路部）の動作を示すタイムチャートである。
【図３５】第７実施例の出力クロック発生回路の構成を示す図である。
【図３６】第８実施例の出力クロック発生回路の構成を示す図である。
【図３７】第９実施例の出力クロック発生回路の構成を示す図である。
【符号の説明】
１１…第１クロック入力バッファ
１２…第２クロック入力バッファ
２１…／ＣＬＫ状態検出回路
２２…１／２位相クロック発生回路（１／２位相シフトＤＬＬ回路）
２３…スイッチ
２４…スイッチ
２５、２６…０°ＤＬＬ回路
２０１…第１可変ディレイ回路
２０２…第１の０°ＤＬＬ回路
２０３…第２可変ディレイ回路
２０４…第２の０°ＤＬＬ回路
２０５…合成器
２０６…データ出力バッファ
Claims (11)
- 外部クロックから相補関係にある第１及び第２内部クロックを発生させる半導体装置であって、
第１外部クロックが入力され、前記第１内部クロックを出力する第１クロック入力回路と、
前記第１外部クロックと相補関係にある第２外部クロックが入力され、第２クロックを出力する第２クロック入力回路と、
前記第１内部クロックから１８０°位相の異なる１／２位相シフト信号を発生する１／２位相クロック発生回路と、
前記第２クロック入力回路に前記第２外部クロックが入力されているかを判定する／ＣＬＫ状態検出回路と、
該／ＣＬＫ状態検出回路の判定結果に従って、前記第２外部クロックが入力されている時には、前記第２クロックを前記第２内部クロックとして出力し、前記第２外部クロックが入力されていない時には、前記１／２位相シフト信号を前記第２内部クロックとして出力するように切り換えるスイッチとを備えることを特徴とする半導体装置。 - 請求項１に記載の半導体装置であって、
前記第２外部クロックが入力されていない時には、前記第２クロック入力回路を不活性化する半導体装置。 - 請求項１又は２に記載の半導体装置であって、
前記第２外部クロックが入力されている時には、前記１／２位相クロック発生回路を停止させる半導体装置。 - 請求項１から３のいずれか１項に記載の半導体装置であって、
前記１／２位相クロック発生回路は、所定の遅延量を単位として遅延量が選択可能なディレイラインを有するディレイロックドループ（ＤＬＬ）回路で構成されている半導体装置。 - 請求項１から３のいずれか１項に記載の半導体装置であって、
前記１／２位相クロック発生回路は、ＰＬＬ回路で構成されている半導体装置。 - 請求項１から５のいずれか１項に記載の半導体装置であって、
前記／ＣＬＫ状態検出回路は、前記第２外部クロックの切り替わりエッジを検出し、該第２外部クロックの切り替わりを検出した時に、前記第２外部クロックが入力されていると判定する半導体装置。 - 請求項６に記載の半導体装置であって、
前記／ＣＬＫ状態検出回路は分周器を備え、前記第２外部クロックの周期より長い周期で、前記第２外部クロックの切り替わりエッジを検出する半導体装置。 - 請求項１から５のいずれか１項に記載の半導体装置であって、
前記／ＣＬＫ状態検出回路は、前記第２外部クロックが入力される入力ピンの電圧がＶＣＣ又はＶＳＳに固定されているか、前記入力ピンがオープン状態であることを検出した時に、前記第２外部クロックが入力されていないと判定する半導体装置。 - 請求項１から８のいずれか１項に記載の半導体装置であって、
前記／ＣＬＫ状態検出回路は、電源投入後の一定期間内に前記第２外部クロックが入力されているかを検出し、その後判定結果を維持する半導体装置。 - 請求項１から８のいずれか１項に記載の半導体装置であって、
前記／ＣＬＫ状態検出回路は、前記第２外部クロックが入力されているかを、前記半導体装置の電源印加後は常時検出する半導体装置。 - 請求項１から１０のいずれか１項に記載の半導体装置であって、
前記第１内部クロックの位相が前記第１外部クロックの位相に一致するように調整する第１の０°位相調整回路と、
前記第２クロックの位相が前記第２外部クロックの位相に一致するように調整する第２の０°位相調整回路とを備える半導体装置。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9209817B2 (en) | 2011-05-27 | 2015-12-08 | Renesas Electronics Corporation | Clock generation circuit, display device drive circuit, and control method of clock generation circuit |
Families Citing this family (7)
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-
1998
- 1998-03-11 JP JP05942998A patent/JP3945894B2/ja not_active Expired - Fee Related
Cited By (1)
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| US9209817B2 (en) | 2011-05-27 | 2015-12-08 | Renesas Electronics Corporation | Clock generation circuit, display device drive circuit, and control method of clock generation circuit |
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| JPH117768A (ja) | 1999-01-12 |
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