JPH117768A - 半導体装置及び信号入力状態検出回路 - Google Patents

Abstract

(57)【要約】 【課題】 相補クロックを使用する形式のシステムで
も、内部で１８０°位相クロックを発生させる形式のシ
ステムでも共通に使用できる半導体装置の実現。 【解決手段】 外部クロックから相補関係にある第１及
び第２内部クロックＣＬＫ１と／ＣＬＫ１を発生させる
半導体装置であって、第１外部クロックＣＬＫが入力さ
れＣＬＫ１を出力する第１クロック入力回路１１と、第
２外部クロック／ＣＬＫが入力され第２クロックを出力
する第２クロック入力回路１２と、ＣＬＫ１から１／２
位相シフト信号を発生する１／２位相クロック発生回路
２２と、第２クロック入力バッファ１２に／ＣＬＫが入
力されているかを判定する／ＣＬＫ状態検出回路２１
と、第２外部クロック／ＣＬＫが入力されている時には
第２クロックを、入力されていない時には１／２位相シ
フト信号を、第２内部クロック／ＣＬＫ１として出力す
るように切り換えるスイッチ２３とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部クロックを受
信して内部クロックを発生する内部クロック発生回路を
備える半導体装置に関し、特に外部クロックに同期した
第１内部クロック（ＣＬＫ１）と外部クロックから１８
０°の位相差を有する（１／２位相シフトした）第２内
部クロックを発生する内部クロック発生回路を備える半
導体装置に関する。

【０００２】

【従来の技術】複数の半導体装置を組み合わせるシステ
ムでは、各部の動作をクロックに同期させるのが一般的
である。そのため、元になる原クロックを発生させて出
力する半導体装置以外の半導体装置は、他の半導体装置
から出力されるクロックを受信して半導体装置の内部で
使用する内部クロックを発生させる内部クロック発生回
路を有している。ここでは、外部との信号の入出力動作
及び内部動作をクロックに同期して行うシンクロナス・
ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡ
Ｍ）を例として説明を行うが、本発明はこれに限られる
ものではない。

【０００３】図１は、ＳＤＲＡＭの全体構成を示す図で
ある。ＳＤＲＡＭは、内部の動作をクロックに同期して
パイプライン処理することにより、データ信号の入出力
動作を高速化する。そのため、図１に示すように、クロ
ックバッファ１０１に入力される外部クロックから内部
クロックを発生する内部クロック発生回路１０２が設け
られている。ＤＲＡＭコアやモードレジスタやデコーダ
などで構成される内部回路１０７、データ入力回路１０
５とデータ出力回路１０６で構成されるデータ入出力バ
ッファ１０４、及びデータ信号以外の信号が入力される
信号入力回路１０３には、内部クロック発生回路１０２
で発生された内部クロックが供給され、各部が同期して
動作するように制御される。

【０００４】図２はＳＤＲＡＭにおけるデータ信号の入
力動作を示す図である。図２の（１）に示すように、外
部クロックＣＬＫに同期してこのＳＤＲＡＭに書き込む
データ信号が入力される。データ入力回路１０５は、内
部クロック発生回路１０２から供給される内部クロック
に同期してデータ信号をラッチしてＳＤＲＡＭ内に取り
込む。図示のように、データ信号は外部クロックＣＬＫ
の立ち下がりエッジに同期して変化するので、内部クロ
ック発生回路１０２は外部クロックＣＬＫと同じ内部ク
ロックをデータ入力回路１０５に供給し、データ入力回
路１０５は外部クロックＣＬＫの立ち上がりエッジに同
期して入力データを取り込んでいた。すなわち、データ
信号は外部クロックＣＬＫの１周期で変化していた。こ
れはＳＤＲＡＭから出力されるデータ信号についても同
様であり、出力データ信号は外部クロックＣＬＫの１周
期で変化する。

【０００５】近年、ＳＤＲＡＭのデータ転送速度の向上
が求められており、クロックの周波数は非常に高くなっ
てきている。しかし、クロックの周波数を高くすると信
号の劣化等の問題が発生する。上記のように、データ信
号はクロックの周期で変化しており、データ信号の周波
数はクロックの半分であるので、データ信号をクロック
と同じ周波数の信号とし、クロックの立ち上がりと立ち
下がりの両方のエッジに同期して取り込むＤＤＲ(Doubl
e Data Rate)技術が提案されている。図２の（２）はＤ
ＤＲ技術によるデータ信号の入力動作を示す図である。

【０００６】図２の（２）に示すように、ＤＤＲ技術で
は、クロックＣＬＫの立ち上がりと立ち下がりのエッジ
の位相差は理想的には１８０°である。しかし、実際に
取り込む外部クロックＣＬＫは、信号線の負荷などの関
係で、立ち上がりと立ち下がりのエッジの位相差が１８
０°でない場合が多い。また、内部クロック発生回路の
特性等のため、内部クロックは立ち上がりと立ち下がり
のエッジの位相差が１８０°でないことが多い。従っ
て、内部クロックの立ち上がりと立ち下がりのエッジに
同期してデータ信号を取り込んだり内部回路を動作させ
ると正常な動作のための時間マージンを満たせなくなる
という問題が生じる。

【０００７】そこで、ＤＤＲ技術を使用する場合、信号
の送信側は１８０°位相がずれた相補関係にある第１ク
ロックＣＬＫと第２クロック／ＣＬＫのクロックを出力
し、信号を受ける側はＣＬＫと／ＣＬＫの立ち上がりエ
ッジに同期して信号を取り込むことが考えられる。この
場合、ＳＤＲＡＭは図３の（１）に示すように、第１ク
ロックバッファ１１１で第１クロックＣＬＫを受けて第
１内部クロックＣＬＫ１を発生させ、第２クロックバッ
ファ１１２で第２クロック／ＣＬＫを受けて第１内部ク
ロック／ＣＬＫ１を発生させる。また別の方法として、
外部クロックＣＬＫからディレイ・ロックド・ループ
（ＤＬＬ）等の技術を使用してＳＤＲＡＭ内部で正確に
１８０°位相がずれた第２内部クロックを発生させるこ
とが考えられる。この場合には、図３の（２）に示すよ
うに、クロックバッファ１２１で第１クロックＣＬＫを
受けて第１内部クロックＣＬＫ１を発生させ、１８０°
位相クロック発生回路１２２で１８０°位相のずれた第
２内部クロック／ＣＬＫ１を発生させる。

【０００８】

【発明が解決しようとする課題】ＳＤＲＡＭを製造する
場合には、上記いずれの技術を使用するシステムに搭載
されるかに応じて、図３の（１）と（２）に示された内
部クロック発生回路（クロック入力回路）のいずれかを
設けることになる。すなわち、相補クロックを使用する
形式専用のＳＤＲＡＭと、内部で１８０°位相クロック
を発生させる形式専用のＳＤＲＡＭが作られることにな
る。

【０００９】しかし、類似の半導体装置（デバイス）で
ありながら、異なる２種類の仕様のものを製造するとい
うことは、生産効率を低下させると共に在庫管理などの
点でコストアップの要因になる。また、このようなデバ
イスを使用するシステムを製造するメーカにとっても、
在庫の増加などの点でコストアップの要因になる。その
ため、相補クロックを使用する形式のシステムでも、内
部で１８０°位相クロックを発生させる形式のシステム
でも共通に使用できるデバイスであることが望ましい。

【００１０】また、クロック周波数が高くなると、半導
体装置内部での内部クロックの遅延が無視できなくな
る。例えば、半導体装置のレイアウトの関係で、データ
入力回路やデータ出力回路は内部クロック発生回路から
離れて配置せざるをえない場合がある。そのような場
合、内部クロック発生回路からデータ入力回路やデータ
出力回路に供給する内部クロックに遅延が生じるが、こ
の遅延はデータの入力動作や出力動作におけるずれを生
じる。また、クロック入力バッファや内部クロック発生
回路自体でもある程度の遅延は避けられない。クロック
周波数が高くない時にはこのような遅延はほとんど問題
にならなかったが、クロックの周波数が１００ＭＨｚ以
上にもなるような場合には無視できなくなる。本出願人
は、このような問題を解決するため、特願平８−２１３
８８２号、特願平８−３３９９８８号、特願平８−２４
５１１８号などで、遅延量が可変の可変ディレイライン
を使用して、データ入力回路やデータ出力回路に供給す
る内部クロックを外部クロックに完全に同期させること
を提案している。これらは相補クロックを使用するＤＤ
Ｒ(Double Data Rate)方式の半導体装置は開示しておら
ず、ＤＤＲ方式の半導体装置においても、データの入出
力が外部クロックに完全に同期して行えることが望まれ
ていた。

【００１１】本発明は、このような問題を解決するもの
で、相補クロックを使用するＤＤＲ方式のシステムで
も、内部で１８０°位相クロックを発生させる形式のシ
ステムでも共通に使用できる半導体装置（デバイス）の
実現、及びデータの入出力が外部クロックに完全に同期
して行えるＤＤＲ方式の半導体装置の実現を目的とす
る。

【００１２】

【課題を解決するための手段】図４は、本発明の第１の
態様の原理構成を示す図である。図４に示すように、本
発明の第１の態様の半導体装置は、外部クロックから相
補関係にある第１及び第２内部クロックＣＬＫ１と／Ｃ
ＬＫ１を発生させる半導体装置であって、第１外部クロ
ックＣＬＫが入力され、第１内部クロックＣＬＫ１を出
力する第１クロック入力回路（バッファ）１１と、第１
外部クロックＣＬＫと相補関係にある第２外部クロック
／ＣＬＫが入力され、第２クロックを出力する第２クロ
ック入力回路（バッファ）１２と、第１内部クロックＣ
ＬＫ１から１８０°位相の異なる１／２位相シフト信号
を発生する１／２位相クロック発生回路２２と、第２ク
ロック入力バッファ１２に第２外部クロック／ＣＬＫが
入力されているかを判定する／ＣＬＫ状態検出回路２１
と、／ＣＬＫ状態検出回路２１の判定結果に従って、第
２外部クロック／ＣＬＫが入力されている時には、第２
クロックを第２内部クロック／ＣＬＫ１として出力し、
第２外部クロック／ＣＬＫが入力されていない時には、
１／２位相シフト信号を第２内部クロック／ＣＬＫ１と
して出力するように切り換えるスイッチ２３とを備える
ことを特徴とする。

【００１３】本発明の半導体装置では、第２外部クロッ
ク／ＣＬＫが入力されている時には第２外部クロック／
ＣＬＫから発生させた信号が、第２外部クロック／ＣＬ
Ｋが入力されていない時には第１内部クロックＣＬＫ１
から発生された１８０°位相の異なる１／２位相シフト
信号が、第２内部クロックとして出力されるので、いず
れの形式のシステムにも対応できる。

【００１４】第２外部クロックが入力されておらず、第
２内部クロックとして１／２位相シフト信号が出力され
る時には、第２クロック入力回路１２を動作させる必要
はないので、省電力のために第２クロック入力回路１２
を不活性化することが望ましい。また、第２外部クロッ
クが入力されている時には、１／２位相クロック発生回
路２２を動作させる必要はないので、省電力のために１
／２位相クロック発生回路２２を停止させることが望ま
しい。この場合、１／２位相クロック発生回路２２への
第１内部クロックの供給を停止すれば、実質的に停止状
態になる。

【００１５】１／２位相クロック発生回路２２は、所定
の遅延量を単位として遅延量が選択可能なディレイライ
ンを有するディレイロックドループ（ＤＬＬ）回路や、
ＰＬＬ回路で構成する。／ＣＬＫ状態検出回路２１の実
現方法は各種考えられるが、例えば、第２クロックの切
り替わりエッジを検出し、第２クロックの切り替わりを
検出した時に、第２外部クロックが入力されていると判
定する構成や、第２外部クロックが入力される入力ピン
の電圧がＶＣＣ又はＶＳＳに固定されているか、入力ピ
ンがオープン状態であることを検出した時に、第２外部
クロックが入力されていないと判定する構成などが考え
られる。第２クロックの切り替わりエッジを検出する場
合、第２クロックの周波数が高く検出が難しいので、／
ＣＬＫ状態検出回路に分周器を設け、第２外部クロック
の周期より長い周期で、第２クロックの切り替わりエッ
ジを検出するようにすることが望ましい。

【００１６】／ＣＬＫ状態検出回路２１は、電源投入後
の一定期間内に第２外部クロックが入力されているかを
検出し、その後判定結果を維持するか、第２外部クロッ
クが入力されているかを常時検出する。また、クロック
信号として小振幅の信号が入力される場合には、／ＣＬ
Ｋ状態検出回路２１として、第１のＰチャンネルトラン
ジスタと第１のＮチャンネルトランジスタを電源の高電
圧側端子と低電圧側端子の間に直列に接続し、第１のＰ
チャンネルトランジスタと第１のＮチャンネルトランジ
スタのゲートに小振幅の信号が印加され、第１のＰチャ
ンネルトランジスタのゲート幅が第１のＮチャンネルト
ランジスタのゲート幅より十分に大きな第１のインバー
タと、第２のＰチャンネルトランジスタと第２のＮチャ
ンネルトランジスタを電源の高電圧側端子と低電圧側端
子の間に直列に接続し、第２のＰチャンネルトランジス
タと第２のＮチャンネルトランジスタのゲートに小振幅
の信号が印加され、第２のＮチャンネルトランジスタの
ゲート幅が第２のＰチャンネルトランジスタのゲート幅
より十分に大きな第２のインバータと、第１のインバー
タの出力が高電圧側端子の電位に近い論理値で、第２の
インバータの出力が低電圧側端子の電位に近い論理値で
あるかを検出した時に、小振幅の信号が入力されている
ことを示す有効信号を出力する論理回路とを有する信号
入力状態検出回路を使用できる。

【００１７】本発明の第２の態様の半導体装置は、上記
目的を実現するため、相補関係にある第１及び第２外部
クロックの位相がそれぞれ第１及び第２外部クロックの
位相に一致するように調整することを特徴とする。すな
わち、本発明の第２の態様の半導体装置は、外部から相
補関係にある第１及び第２外部クロックが入力される半
導体装置であって、第１外部クロックが入力され、第１
内部クロックを出力する第１クロック入力回路と、第２
外部クロックが入力され、第２内部クロックを出力する
第２クロック入力回路と、第１内部クロックの位相が前
記第１外部クロックの位相に一致するように調整する第
１の０°位相調整回路と、第２内部クロックの位相が前
記第２外部クロックの位相に一致するように調整する第
２の０°位相調整回路とを備えることを特徴とする。

【００１８】第１及び第２内部クロックを合成した２倍
の周波数のクロック信号が必要な場合には、第１の０°
位相調整回路と第２の０°位相調整回路の出力を合成し
て、第１及び第２外部クロックの２倍の周波数の内部ク
ロックを発生する合成器を設ける。第１の及び第２の０
°位相調整回路のぞれぞれは、内部クロックを遅延させ
る遅延量が可変である可変ディレイ回路と、可変ディレ
イ回路の出力するクロックが供給される部分のクロック
信号と外部クロックの位相差をそれぞれ検出し、位相差
が０°になるように可変ディレイ回路の遅延量を制御す
る制御信号を発生する位相差検出回路とを備えるように
構成する。

【００１９】位相差検出回路は、外部クロックがクロッ
ク入力回路から可変ディレイ回路を経て供給される経路
における実際の信号を使用して位相差を検出しても、こ
の経路と等価なダミー回路を設けて、等しい遅延量が生
じるようにして位相差を検出するようにしてもよい。ま
た、一部をダミー回路として、他の部分は実際の回路を
使用して位相差を検出するようにしてもよい。

【００２０】第１内部クロックと第２内部クロックの位
相が正確に半周期（１８０°）ずれていることが確実で
あれば、第１位相差検出回路と第２位相差検出回路を共
通化してもよい。また、同様に第１内部クロックと第２
内部クロックの位相が正確に半周期（１８０°）ずれて
いることが確実であれば、第１内部クロックと第２内部
クロックの出力を合成器で合成した後、合成器の出力す
る内部クロックの位相が第１外部クロック又は第２外部
クロックの位相に一致するように調整する０°位相調整
回路とを設けてもよい。

【００２１】前記０°位相調整回路は、前記内部クロッ
クを遅延させる遅延量が可変である可変ディレイ回路
と、前記可変ディレイ回路の出力するクロックが供給さ
れる部分のクロック信号を前記第１クロック入力回路又
は前記第２クロック入力回路から前記合成器までの分遅
延させた遅延クロックと前記第１又は第２外部クロック
の位相差を検出し、該位相差が０°になるように前記可
変ディレイ回路の遅延量を制御する制御信号を発生する
位相差検出回路とを備える半導体装置。

【００２２】この場合も、位相差検出回路は、外部クロ
ックがクロック入力回路から可変ディレイ回路を経て供
給される経路における実際の信号を使用して位相差を検
出しても、この経路と等価なダミー回路を設けて、等し
い遅延量が生じるようにして位相差を検出するようにし
てもよい。また、一部をダミー回路として、他の部分は
実際の回路を使用して位相差を検出するようにしてもよ
い。

【００２３】

【発明の実施の形態】図５は、本発明の第１実施例の半
導体装置における内部クロック発生回路の構成を示す図
である。図示のように、第１実施例の回路は、図４の構
成にスイッチ２４を加えたものであり、図４の１／２位
相クロック発生回路２２をＤＬＬ回路で実現したもので
ある。以下、各部について説明する。

【００２４】図６は１／２位相シフトＤＬＬ回路２２の
回路の全体構成を示す図である。図示のように、１／２
位相シフトＤＬＬ回路２２は、同一の構成を有する第１
と第２のディレイ回路３１と３４と、同一の構成を有す
るバッファ回路３２と３３と３５と、位相比較回路３６
と、位相比較回路３６の判定結果に基づいてディレイ回
路３１と３４の遅延量を調整するディレイ制御回路３７
とを有する。ディレイ回路３１及び３４とディレイ制御
回路３７は、図７に示すような回路構成を有する。まず
ディレイ回路とディレイ制御回路について説明する。

【００２５】図７においては、ディレイ回路３１と３４
の一方のみを参照番号４１で示し、他方は省略してあ
る。ディレイ回路３１と３４は同一の構成を有し、ディ
レイ制御回路３７からの制御信号で同じ遅延量になるよ
うに調整される。図示のように、ディレイ回路４１は、
複数のインバータを直列に接続したインバータ列４２
と、入力の一方がインバータ列４２の２段毎の出力を受
けるように設けられた複数のＡＮＤゲート４３−１、４
３−２、…、４３−ｎで構成されるＡＮＤゲート列と、
各ＡＮＤゲートの出力がゲートに印加され、ソースは接
地され、ドレインが共通に接続されているＮ−チャンネ
ルトランジスタ４４−１、４４−２、…、４４−ｎで構
成されるトランジスタ列と、各Ｎ−チャンネルトランジ
スタのドレインが共通に接続される信号線と電源の高電
位側の間に接続された抵抗４５と、入力がこの信号線に
接続され内部クロックＣＬＫ２を出力するバッファ４６
とを備える。ディレイ制御回路３７は、位相比較回路３
６の比較結果に応じて、カウントアップとカウントダウ
ンを切り換えるアップ・ダウンカウンタ４７と、アップ
・ダウンカウンタ４７の出力をデコードするデコーダ４
８とを備える。アップ・ダウンカウンタ４７は、必要に
応じて「ＨＯＬＤ」信号を「Ｌ」にすることにより、カ
ウント値を保持できる。「ＨＯＬＤ」信号が「Ｈ」の時
で、第１内部クロックＣＬＫ１が立ち上がる時に、位相
比較回路３６が比較結果に基づいて出力する「ＵＰ／Ｄ
ＯＷＮ」信号に応じて、カウントアップとカウントダウ
ンのいずれかを行う。デコーダ４８は、アップ・ダウン
カウンタ４７の出力に応じて、いずれか１つの出力を
「Ｈ」にし、他の出力を「Ｌ」にする。アップ・ダウン
カウンタ４７がカウントアップした場合には「Ｈ」にす
る出力位置を右にシフトし、カウントダウンする場合に
は「Ｈ」にする出力位置を左にシフトする。デコーダ４
８の出力は、順に各ＡＮＤゲート４３−１、４３−２、
…、４３−ｎのもう一方の入力に接続されており、デコ
ーダ４８から「Ｈ」が入力されるＡＮＤゲートだけが活
性化される。そして、インバータ列の出力のうち、活性
化されたＡＮＤゲートに入力される信号が内部クロック
ＣＬＫ２として出力されることになり、どのＡＮＤゲー
トを活性化するかにより、インバータ列を通過する段数
が変化するので、内部クロックの遅延量を選択すること
ができる。

【００２６】以上の説明のように、ディレイ回路３１と
３４は、ディレイ制御回路３７の制御により、段階的に
遅延量が選択できるようになっており、しかもディレイ
回路３１と３４の遅延量は同一である。また、バッファ
回路３２と３５は同じ構成であり、ディレイ回路３１と
バッファ回路３２での遅延量と、ディレイ回路３４とバ
ッファ回路３５での遅延量は同じである。位相比較回路
３６は、ディレイ回路３１に入力される第１内部クロッ
クＣＬＫ１とバッファ回路３５の出力を比較し、比較結
果に応じて「ＵＰ／ＤＯＷＮ」信号をディレイ制御回路
３７に出力する。具体的には、第１内部クロックＣＬＫ
１の位相がバッファ回路３５の出力の位相より遅れてい
る時には、「ＵＰ／ＤＯＷＮ」信号を「Ｈ」にして、デ
ィレイ回路３１と３４の遅延量を増加させ、第１内部ク
ロックＣＬＫ１の位相がバッファ回路３５の出力の位相
より進んでいる時には、「ＵＰ／ＤＯＷＮ」信号を
「Ｌ」にして、ディレイ回路３１と３４の遅延量を減少
させる。このような処理を、第１内部クロックＣＬＫ１
の位相とバッファ回路３５の出力の位相が一致するまで
繰り返す。上記のように、ディレイ回路３１とバッファ
回路３２での遅延量と、ディレイ回路３４とバッファ回
路３５での遅延量は同じであるから、位相が一致した時
には、バッファ３２の出力は第１内部クロックＣＬＫ１
に対して１８０°位相がずれた状態である。

【００２７】バッファ３３はバッファ３２と同一の構成
であり、遅延量も同一であるので、バッファ３３の出力
する１／２位相シフトクロックφ１／２はバッファ３２
の出力と同一位相である。すなわち、φ１／２は第１内
部クロックＣＬＫ１に対して１８０°位相がずれた信号
である。図８は、第１実施例の／ＣＬＫ状態検出回路２
１の回路構成を示す図であり、図９はこの回路の制御信
号を示す図であり、図１０は第２外部クロック／ＣＬＫ
が入力される場合の回路動作を示すタイムチャートであ
り、図１１は第２外部クロック／ＣＬＫが入力されない
場合の回路動作を示すタイムチャートである。

【００２８】電源の投入に応じて、ＮＯＲゲート６８と
６９には、図９に示すようなスタータ信号ａとモードレ
ジスタセット信号ｂが入力される。これに応じて、電源
投入から所定時間後に、状態ラッチ信号ｃが立ち上がり
トランスファーゲート５９を閉じて、インバータ６３と
６４で構成されるフリップフロップの論理値を保持する
と共に、トランスガファーゲート６５を通過状態にし
て、インバータ６３と６４で構成されるフリップフロッ
プの論理値が出力される。また、状態ラッチ信号ｃが立
ち上がると、バッファ５２は非活性状態になるので、第
２外部クロック／ＣＬＫの状態の検出は状態ラッチ信号
ｃが立ち上がるまでの間に行われ、それ以後は検出した
結果が保持される。

【００２９】図８及び図１０に示すように、第１及び第
２クロック入力バッファ１１と１２の出力する第１と第
２内部クロックＣＬＫ１と／ＣＬＫ１が入力される２個
のバッファ５１と５２が設けられている。バッファ５１
と５２の出力はそれぞれＨエッジパルス化回路５３と５
４に入力される。Ｈエッジパルス化回路５３は、第１外
部クロックの立ち上がりエッジに応じてパルスを発生す
る。そのパルスは、ディレイ５５で遅延された後トラン
ジスタＱ２に印加され、インバータ５７と５８で構成さ
れるフリップフロップの入力を「Ｌ」し、その論理状態
が記憶される。ここで、第２外部クロックが入力されて
いる（有効である）時には、Ｈエッジパルス化回路５４
はパルスを発生し、トランジスタＱ１を導通させるの
で、インバータ５７と５８で構成されるフリップフロッ
プの入力は「Ｈ」になり、フリップフロップの論理状態
が変化する。第１外部クロックが再び立ちあがり、Ｈエ
ッジパルス化回路５３がパルスを発生すると、トランス
ファーゲート６１を通過して、トランスファーゲート５
９を通過状態にする。これに応じてインバータ５７と５
８で構成されるフリップフロップに記憶された論理状態
が、インバータ６３と６４で構成されるフリップフロッ
プに転送され、記憶される。上記のように、Ｈエッジパ
ルス化回路５３が発生したパルスは、ディレイ５５で遅
延された後トランジスタＱ２のゲートに印加され、トラ
ンジスタＱ２を導通させるため、インバータ５７と５８
で構成されるフリップフロップの入力が「Ｌ」になり状
態が変化するが、トランスファーゲート５９はすでに閉
じているので、論理状態が次段に転送されることはな
く、インバータ６３と６４で構成されるフリップフロッ
プはそのまま論理状態を維持する。以下、同じ動作を繰
り返すので、第２外部クロックが変化してパルスが発生
される限り、インバータ６３と６４で構成されるフリッ
プフロップの論理状態は「Ｈ」のままである。上記のよ
うに、電源投入から所定時間後に状態ラッチ信号ｃが立
ち上がると、その時点の状態が記憶されて維持されるの
で、第２外部信号が入力されていれば、判定信号ＤＣＫ
は「Ｈ」になり、そのまま維持される。

【００３０】第２外部クロックが入力されていない（有
効でない）時には、図１１に示すように、Ｈエッジパル
ス化回路５４はパルスを発生しないので、インバータ５
７と５８で構成されるフリップフロップの入力は「Ｌ」
のままで、論理状態は変化しない。従って、インバータ
６３と６４で構成されるフリップフロップの論理状態は
「Ｌ」のままで、この状態が状態ラッチ信号ｃの立ち上
りに応じて記憶されて維持されるので、判定信号ＤＣＫ
は「Ｌ」になる。／ＣＬＫ状態検出回路２１は、以上の
ようにして、第２外部クロックが入力されているかを判
定し、入力されている場合には、スイッチ２３を第２ク
ロック入力バッファ１２の出力する第２クロックｃｌｋ
ｚが第２内部クロック／ＣＬＫ１として出力されるよう
に切り換えると共に、スイッチ２４を遮断状態にし、入
力されていない場合には、スイッチ２３を１／２位相シ
フトＤＬＬ回路２２の出力する１／２位相シフトクロッ
クφ１／２が第２内部クロック／ＣＬＫ１として出力さ
れるように切り換えると共に、スイッチ２４を接続状態
にする。

【００３１】図１２は第２クロック入力バッファ１２を
構成する入力回路の構成例を示す図である。この入力回
路に静電気に対する耐圧を向上させるためのＥＳＤ回路
などを付加して入力バッファが構成される。図示のよう
に、この入力回路はカレントミラー回路で構成されてい
る。この回路は広く使用されているので詳しい説明は省
略するが、トランジスタＱ１５のゲートには判定信号Ｄ
ＣＫが入力され、判定信号ＤＣＫが「Ｌ」の時、すなわ
ち第２外部クロックが入力されない時には、入力回路を
非活性状態にしている。カレントミラー回路は、入力信
号の状態にかかわらず電流の流れる回路であり、消費電
力が大きい。そのため、使用しない時には、非活性状態
にすることにより、消費電力を低減できる。

【００３２】図１３は、本発明の第２実施例の半導体装
置における内部クロック発生回路の構成を示す図であ
る。図示のように、第２実施例では、０°ＤＬＬ回路２
５と２６が新たに設けられている点が第１実施例と異な
り、更に／ＣＬＫ状態検出回路２１が第１実施例の／Ｃ
ＬＫ状態検出回路とは異なる。これらの異なる点につい
てのみ説明する。

【００３３】外部クロックから内部クロックを発生させ
る場合、クロック入力バッファや内部クロック発生回路
で遅延が生じる。また、クロック入力バッファから内部
クロック発生回路までの信号経路においても遅延が生じ
る。クロックの周波数があまり高くない場合には、この
ような遅延はほとんど問題にならないが、非常に高い周
波数のクロックの場合大きな問題になる。そこで、内部
クロック発生回路にＤＬＬ回路やＰＬＬ回路を設けて、
外部クロックと同一位相の内部クロックを発生させるこ
とが行われている。具体的には、図６及び図７に示した
ようなＤＬＬ回路を利用して、クロック入力バッファと
内部クロック発生回路での遅延量及びクロック入力バッ
ファから内部クロック発生回路までの信号経路での遅延
量と同じ遅延を生じるダミー回路を設け、このダミー回
路を通過したディレイ回路の出力と内部クロックの位相
を比較して、一致するように制御することで、外部クロ
ックと同一位相の内部クロックを発生させている。この
ような回路を０°ＤＬＬ回路と呼ぶこととする。このよ
うな回路はＰＬＬ回路でも実現できる。

【００３４】図１３に示すように、第２実施例では、０
°ＤＬＬ回路２５が第１クロック入力バッファ１１の出
力する信号の位相を調整して、第１外部クロックＣＬＫ
と正確に同一位相の第１内部クロックＣＬＫ１を発生
し、０°ＤＬＬ回路２６がスイッチ２３の出力する信号
の位相を調整して、第２外部クロック／ＣＬＫと正確に
同一位相の第２内部クロック／ＣＬＫ１を発生してい
る。

【００３５】図１４は、第２実施例の／ＣＬＫ状態検出
回路の構成を示す図である。図示のように、この回路
は、分周器８０が設けられている点を除けば、図７に示
した第１実施例の／ＣＬＫ状態検出回路と同じである。
図１５と図１６は、第２実施例の／ＣＬＫ状態検出回路
の動作を示すタイムチャートであり、図１５は第２外部
クロックが入力される場合の動作を示し、図１６は第２
外部クロックが入力されない場合の動作を示す。ここで
は１／２分周する場合の例を示してある。

【００３６】分周器８０はバッファ５１の出力を分周し
て相補関係にある信号ＰとＱを出力する。従って、Ｈエ
ッジパルス化回路５３で発生されるパルスの周期は第１
実施例の場合の２倍である。Ｈエッジパルス化回路５４
は、分周器８０の出力する信号Ｑが「Ｈ」の時のみ活性
化される。従って、Ｈエッジパルス化回路５４で発生さ
れるパルスの周期も第１実施例の場合である。Ｈエッジ
パルス化回路５４でパルスが発生された後、Ｈエッジパ
ルス化回路５３でパルスが発生されるタイミングは第１
実施例と同じであり、これらのパルスのグループに対し
ては、第１実施例と同じ動作を行う。従って、第１実施
例と同じ検出動作になる。これにより、状態検出用の信
号は周波数が低くなるため、／ＣＬＫの状態を容易に検
出できるようになる。

【００３７】図１７は、本発明の第３実施例の半導体装
置における内部クロック発生回路の構成を示す図であ
る。図示のように、第３実施例では、０°ＤＬＬ回路２
６が第２クロック入力バッファ１２の後に設けられてい
る点を除けば、第２実施例と同じであり、説明は省略す
る。図１８は、本発明の第４実施例の半導体装置におけ
る内部クロック発生回路の構成を示す図である。図示の
ように、第４実施例では、０°ＤＬＬ回路２５の出力す
る正確に位相調整された第１内部クロックがスイッチ２
４を介して１／２位相シフトＤＬＬ回路２２に供給され
る点を除けば、第３実施例と同じであり、説明は省略す
る。

【００３８】図１９は、本発明の第５実施例の半導体装
置における内部クロック発生回路の構成を示す図であ
る。第５実施例は、信号が小振幅の高速インターフェー
スであるＳＳＴＬ規格用の回路である。ＳＳＴＬの場
合、有力信号の振幅は基準電圧Ｖｒｅｆに対して上下に
±０．２Ｖ変化する信号である。図示のように、第５実
施例の回路は、第１実施例の回路とほぼ同様の構成を有
するが、／ＣＬＫ状態検出回路２８が異なる。／ＣＬＫ
状態検出回路２８は、第２外部クロック／ＣＬＫが入力
される第２クロック入力ピンの状態を検出して、第２外
部クロックが入力されているかを判定する。

【００３９】図２０は、第５実施例の／ＣＬＫ状態検出
回路２８の構成を示す図である。図示のように、第２ク
ロック入力ピンと高電圧側の電源端子Ｖｃｃとの間には
抵抗Ｒ１が接続されている。Ｐチャンネルトランジスタ
Ｑ２１とＮチャンネルトランジスタＱ２２が高電圧側の
電源端子Ｖｃｃと低電圧側の電源端子Ｖｓｓの間に直列
に接続され、第１のインバータを構成する。また、Ｐチ
ャンネルトランジスタＱ２３とＮチャンネルトランジス
タＱ２４が高電圧側の電源端子Ｖｃｃと低電圧側の電源
端子Ｖｓｓの間に直列に接続され、第２のインバータを
構成する。各トランジスタのゲートは抵抗Ｒ２を介して
第２クロック入力ピンに接続されている。第１のインバ
ータの出力はインバータ９１で反転された後ＮＯＲゲー
ト９２に入力され、第２のインバータの出力は直接ＮＯ
Ｒゲート９２に入力される。

【００４０】第１のインバータを構成するＰチャンネル
トランジスタＱ２１のサイズ（ゲート幅）は、Ｎチャン
ネルトランジスタＱ２２のサイズより十分に大きく作ら
れており、第２のインバータを構成するＮチャンネルト
ランジスタＱ２４のサイズは、Ｐチャンネルトランジス
タＱ２３のサイズより十分に大きく作られている。第２
クロック入力ピンに第２外部クロックが入力されると、
ノードＮ１は中間レベルになる。ノードＮ１が中間レベ
ルになると、ＰチャンネルトランジスタＱ２１のサイズ
の方がＮチャンネルトランジスタＱ２２のサイズより十
分に大きいため、第１のインバータの出力（ノードＮ
２）は「Ｈ」になる。同様に、Ｎチャンネルトランジス
タＱ２４のサイズの方がＰチャンネルトランジスタＱ２
３のサイズより十分に大きいため、第２のインバータの
出力（ノードＮ３）は「Ｌ」になる。従って、判定信号
ＤＣＫは「Ｈ」になる。

【００４１】第２クロック入力ピンの電位がＶｃｃの時
には、ノードＮ１もＶｃｃになり、ノードＮ２とＮ３は
共に「Ｌ」になり、判定信号ＤＣＫは「Ｌ」になる。第
２クロック入力ピンの電位がＶｓｓの時には、ノードＮ
１もＶｓｓになり、ノードＮ２とＮ３は共に「Ｈ」にな
り、判定信号ＤＣＫは「Ｌ」になる。更に、第２クロッ
ク入力ピンがオープンであった時には、ノードＮ１がＶ
ｃｃになるので、判定信号ＤＣＫは「Ｌ」になる。この
ように、判定信号ＤＣＫは、第２外部クロックが入力さ
れる時は「Ｈ」で、それ以外の時には「Ｌ」である。

【００４２】これまで説明した第１から第５実施例で
は、ＤＤＲ方式のシステムにおいて、第１外部クロック
ＣＬＫのみが入力される場合と第１外部クロックＣＬＫ
と第２外部クロック／ＣＬＫの両方が入力される場合と
があり、いずれの状態であるか検出して自動的に対応で
き、発生された第１及び第２内部クロックはそれぞれ独
立して使用される例を説明した。しかし、データ出力回
路などでは、第１及び第２内部クロックの両方に応じて
動作する必要がある回路が使用されることもある。そこ
で、以下に説明する実施例では、第１及び第２外部クロ
ックＣＬＫ、／ＣＬＫの両方が入力され、第１及び第２
内部クロックの両方に応じて動作するデータ出力回路が
使用されるＤＤＲ方式のシステムの例を説明する。

【００４３】図２１は、第６実施例の出力クロック発生
回路の構成を示す図である。また、図２２は合成器の回
路構成を示す図であり、図２３は第６実施例の動作を示
すタイムチャートである。図２１に示すように、第６実
施例の出力クロック発生回路は、第１外部クロックＣＬ
Ｋ（Ｎ１）が入力される第１クロックバッファ１１と、
第２外部クロック／ＣＬＫ（Ｎ２）が入力される第２ク
ロックバッファ１２を有する。これは第１実施例と同じ
であり、ここから半導体装置の各部に第１の内部クロッ
クＣＬＫと第２の内部クロック／ＣＬＫが供給される。
第６実施例のデータ出力バッファ２０６は、供給される
内部クロックの立ち上がりエッジに応じてデータを出力
する回路で、１つの回路からＤＤＲ方式でデータを出力
する。そのため、図２２に示すように、第１外部クロッ
クＣＬＫと第２外部クロック／ＣＬＫの２倍の周波数の
クロックＮ５が供給される必要がある。このような２倍
の周波数のクロックＮ５を発生するため、図２２に示す
ような、第１及び第２内部クロックＮ３、Ｎ４からＮ５
を発生させる合成器２０５が使用される。ここまでは従
来技術である。

【００４４】図２３に示すように、データ出力バッファ
２０６は、第１外部クロックＣＬＫと第２外部クロック
／ＣＬＫのそれぞれの立ち上がりエッジに対して所定の
位相で（ここでは０°で）で出力データを変化させるこ
とが要求され、そのためにはデータ出力バッファ２０６
に供給するクロックＮ５の立ち上がりエッジが第１及び
第２外部クロックＣＬＫ、／ＣＬＫの立ち上がりエッジ
の少し前（データ出力バッファ２０６での遅延分だけ
前）であることが要求される。第１及び第２クロックバ
ッファ１１、１２から出力された第１及び第２内部クロ
ックをそのまま合成器２０５に供給したのでは、合成器
２０５の出力するクロックＮ５が上記の条件を満たす保
証はない。そこで、第６実施例では、第１クロックバッ
ファ１１の出力する第１クロックを遅延させ、遅延量が
可変である第１可変ディレイ回路２０１と、Ｎ５が上記
の条件を満たすように第１可変ディレイ回路２０１の遅
延量を制御する第１の０°（３６０°）ＤＬＬ回路２０
２とで構成される第１の０°位相調整回路と、第２クロ
ックバッファ１２の出力する第２クロックを遅延させ、
遅延量が可変である第２可変ディレイ回路２０３と、Ｎ
５が上記の条件を満たすように第２可変ディレイ回路２
０３の遅延量を制御する第２の０°（３６０°）ＤＬＬ
回路２０４とで構成される第２の０°位相調整回路とを
設ける。

【００４５】第１の及び第２の０°ＤＬＬ回路２０２、
２０４は、実際にデータ出力バッファ２０６から出力さ
れる出力データと第１及び第２外部クロックＣＬＫ、／
ＣＬＫの位相を比較して、出力データの位相がＣＬＫ、
／ＣＬＫの位相に対して進んでいるか遅れているかを判
定し、その判定結果に基づいて第１及び第２可変ディレ
イ回路２０１、２０３の遅延量を制御することが考えら
れる。しかし、第６実施例ではレイアウトなどの制約も
考慮して、第１の及び第２の０°ＤＬＬ回路２０２、２
０４に、第１及び第２クロック入力バッファ１１、１２
からデータ出力バッファ２０６に至る信号経路と等価な
ダミー経路を設けて、ダミー経路の信号を使用して位相
状態を検出するようにしている。第１及び第２の０°位
相調整回路は、同一の構成を有するので、以下第１の０
°位相調整回路について説明する。

【００４６】図２４は、第６実施例の０°（３６０°）
ＤＬＬ回路の構成を示す図である。図２４に示すよう
に、第１の０°ＤＬＬ回路２０２は、第１クロック入力
バッファ１１から出力される内部クロックＣＬＫ１を１
／Ｎ分周する１／Ｎ分周器３０１と、１／Ｎ分周器３０
１の出力をディレイ制御回路３０４から指示された量だ
け遅延させるダミー可変ディレイ回路３０２と、その出
力を遅延させるダミーデータ出力バッファ３０５と、そ
の出力を更に遅延させるダミー入力バッファ３０６と、
１／Ｎ分周器３０１の出力とダミー入力バッファ３０６
の出力の位相を比較する位相比較器３０３と、位相比較
器３０３の比較結果に基づいてダミー可変ディレイ回路
３０２と第１可変ディレイ回路２０１の遅延量を制御す
るディレイ制御回路３０４とを有する。

【００４７】１／Ｎ分周器３０１は、消費電力を低減す
るために、第１の０°ＤＬＬ回路２０２における動作周
波数を低下させる回路である。第１及び第２外部クロッ
クＣＬＫ、／ＣＬＫは急激に変化することはないので、
定常状態では第１の０°ＤＬＬ回路２０２におけるフィ
ードバック制御を頻繁に行う必要はない。一方、システ
ムの電源が投入されて半導体装置が動作を開始すると、
ＤＬＬ回路が安定して内部クロックが外部クロックに同
期するまで初期化動作が行われるが、１／Ｎ分周器３０
１を設けるとその分初期化動作に要する時間が長くな
る。そこで、これらのことを勘案して初期化動作の時間
が許容できる範囲で１／Ｎ分周器３０１の分周比を設定
して、消費電力を低減している。

【００４８】ダミー可変ディレイ回路３０２は、後述す
るように、ディレイ制御回路３０４からの制御信号に従
って遅延量を変化させることはできる回路であり、第１
可変ディレイ回路２０１も同一の構成である。ダミーデ
ータ出力バッファ３０５は、第１可変ディレイ回路２０
１から合成器２０５を経由してデータ出力バッファ２０
６に至る信号経路と同じ遅延を生じる回路である。ま
た、ダミー入力バッファ３０６は、第１クロック入力バ
ッファ１１から第１可変ディレイ回路２０１に至る信号
経路と同じ遅延を生じる回路である。いずれにしろ、第
１クロック入力バッファ１１から第１可変ディレイ回路
２０１及び合成器２０５を経由してデータ出力バッファ
２０６に至る信号経路と、ダミー可変ディレイ回路３０
２からダミーデータ出力バッファ３０５を経由してダミ
ー入力バッファ３０６に至る信号経路は等価に作られて
おり、温度変化などに対しても信号遅延量が同じように
変化するように作られている。

【００４９】位相比較器３０３は、１／Ｎ分周器３０１
の出力とダミー入力バッファ３０６の出力の位相を比較
して、どちらが進んでいるという比較結果をディレイ制
御回路３０４に出力する。ディレイ制御回路３０４は、
この比較結果に基づいて、位相が一致するようにダミー
可変ディレイ回路３０２の遅延量を増加又は減少させる
制御信号を出力する。従って、位相が一致した時には、
ダミー可変ディレイ回路３０２からダミーデータ出力バ
ッファ３０５を経由してダミー入力バッファ３０６に至
る信号経路の遅延量はクロックの１周期の整数倍（通常
は１倍）であり、１／Ｎ分周器３０１の出力とダミー入
力バッファ３０６の出力は位相が３６０°異なることに
なる。

【００５０】上記のように、第１可変ディレイ回路２０
１は、ダミー可変ディレイ回路３０２と同一の構成を有
し、ディレイ制御回路３０４から同じ制御信号が供給さ
れて制御されるので、ダミー可変ディレイ回路３０２と
同じ遅延量である。また、第１クロック入力バッファ１
１から第１可変ディレイ回路２０１及び合成器２０５を
経由してデータ出力バッファ２０６に至る信号経路と、
ダミー可変ディレイ回路３０２からダミーデータ出力バ
ッファ３０５を経由してダミー入力バッファ３０６に至
る信号経路は等価であるから、第１クロック入力バッフ
ァ１１から第１可変ディレイ回路２０１及び合成器２０
５を経由してデータ出力バッファ２０６に至る信号経路
の遅延量はクロックの１周期分である。同様に、第２ク
ロック入力バッファ１２から第２可変ディレイ回路２０
３及び合成器２０５を経由してデータ出力バッファ２０
６に至る信号経路の遅延量はクロックの１周期分であ
る。従って、データ出力バッファ２０６から出力される
出力データは第１外部クロックＣＬＫと第２外部クロッ
ク／ＣＬＫに交互に同期して変化することになる。

【００５１】次に、第６実施例のダミー可変ディレイ回
路３０２、位相比較回路３０３及びディレイ制御回路３
０４について説明する。図２５は、同じ構成を有する第
１可変ディレイ回路２０１とダミー可変ディレイ回路３
０２の回路構成と動作波形を示す図であり、（１）が１
ビット分のディレイ回路の構成を、（３）が１ビット分
のディレイ回路を複数段接続した時の構成と動作説明を
示し、（２）が１ビット分のディレイ回路の動作を示す
タイムチャートである。

【００５２】図２５の（１）に示すようように、１ビッ
ト分のディレイ回路は２個のＮＡＮＤ回路４０１と４０
２、及びインバータ４０３からなる。この１ビット分の
ディレイ回路の動作を図２５の（２）で説明すると、入
力φＥは活性化信号で、“Ｈ”レベルの時にディレイ回
路が動作する。（２）ではφＥが“Ｈ”になって信号の
受付が可能になった状態を示してある。信号ＩＮは１ビ
ット分のディレイ回路への入力信号を、φＮは複数段接
続された隣接する右側からの信号を、ＯＵＴは１ビット
分のディレイ回路の出力信号を、４ａ−１と４ａ−２は
（１）の回路における対応する内部端子の波形を示して
いる。従って、ＯＵＴは左側へのφＮになる。

【００５３】φＮが“Ｌ”の時には、ＯＵＴは常に
“Ｌ”である。φＮが“Ｈ”でφＥが“Ｌ”の時にはＯ
ＵＴは“Ｈ”である。φＮが“Ｈ”でφＥが“Ｈ”の時
に、入力信号ＩＮが“Ｌ”であればＯＵＴは“Ｈ”にな
り、ＩＮが“Ｈ”であれば“Ｌ”になる。図２５の
（２）は、φＥ＝Ｈ、φＮ＝Ｈの状態で、ＩＮがＬから
Ｈに立ち上がると、その入力信号ＩＮがＮＡＮＡＤゲー
ト４０１，４０２及びインバータ４０３で反転されなが
ら、出力ＯＵＴに伝達されている様子を示している。

【００５４】図２５の（３）は、（１）の１ビット分の
ディレイ回路を複数段カスケード接続した例で、実際の
ディレイ回路に相当する。図では３段しか示していない
が、実際には多数段に接続されている。活性化信号φＥ
の信号線は回路要素毎に、φＥ−１、φＥ−２、φＥ−
３のように複数本あり、これらの信号はディレイ制御回
路４３によってコントロールされる。

【００５５】図では真ん中の１ビット分のディレイ回路
が活性化されており、φＥ−２が“Ｈ”となっている。
その場合、入力信号ＩＮが“Ｌ”から“Ｈ”に変化する
と、左端の１ビット分のディレイ回路と右端の１ビット
分のディレイ回路のφＥ−１とφＥ−３は“Ｌ”である
から、太線のように入力信号ＩＮはＮＡＮＤ回路４０１
−１と４０１−３で止められてしまう。一方、活性化さ
れている真ん中の１ビット分のディレイ回路のφＥ−２
は“Ｈ”レベルであるから、入力信号ＩＮはＮＡＮＤ回
路４０１−２を通過する。右側の１ビット分のディレイ
回路の出力ＯＵＴは“Ｈ”であるから、入力信号ＩＮは
ＮＡＮＤ回路４０２−２も通過して、ＯＵＴには信号
“Ｌ”として伝達されることになる。上記のように、右
側のＯＵＴ、すなわちφＮが“Ｌ”の時には、ＯＵＴは
常に“Ｌ”になるので、この“Ｌ”の信号は左側の１ビ
ット分のディレイ回路のＮＡＮＤ回路、インバータに順
次伝達され、最終的なＯＵＴ信号として取り出される。

【００５６】このように、活性化された１ビット分のデ
ィレイ回路を介して、入力信号ＩＮは折り返されるよう
に信号伝達され、最終的なＯＵＴ信号になる。つまり、
どの部分の活性化信号φＥを“Ｈ”にするかにより、デ
ィレイ量を制御することができる。１ビット分のディレ
イ量は、ＮＡＮＤ回路とインバータの合計の信号伝搬時
間で決定され、この時間がＤＬＬ回路のディレイ単位時
間になる。全体のディレイ時間は、１ビット分のディレ
イ量に通過する段数を乗じた量になる。

【００５７】図２６はディレイ制御回路３０４の回路構
成を示す図である。図２６に示すように、ディレイ制御
回路も点線で囲った１ビット分のディレイ制御回路４３
０−２を、ディレイ回路の段数分接続した構成であり、
各段の出力がディレイ回路の各段の活性化信号φＥにな
る。１ビット分のディレイ制御回路４３０−２は、ＮＡ
ＮＤ４３２−２と、インバータ４３３−２で構成される
フリップフロップの両端にそれぞれ直列に接続されたト
ランジスタ４３５−２、４３７−２、４３８−２、４３
９−２、そしてＮＯＲ回路４３１−２を有する。トラン
ジスタ４３８−２のゲートは、前段の端子５ａ−２に、
トランジスタ４３９−２のゲートは、後段の端子５ａ−
５に接続されて、前段と後段の信号を受けるようになっ
ている。一方、直列接続されている他方のトランジスタ
には、カウントアップする時のセット信号φＳＥとφＳ
Ｏ、カウントダウンする時のリセット信号φＲＥとφＲ
Ｏが１回路おきに接続されている。図示のように、真ん
中の１ビット分のディレイ制御回路４３０−２では、ト
ランジスタ４３５−２がφＳＯに、トランジスタ４３７
−２がφＲＯに接続され、ディレイ制御回路４３０−２
の両側の回路ではそれぞれφＳＥとφＲＥに接続され
る。ＮＯＲ回路４３１−２には、左側の５ａ−１とこの
回路の５ａ−４の信号が入力される構成になっている。
なお、φＲはディレイ制御回路をリセットする信号で、
電源投入後に一時的に“Ｌ”レベルになり、その後は
“Ｈ”に固定される。

【００５８】図２７は、図２６のディレイ制御回路の動
作を示す図である。まず、φＲが一時的に“Ｌ”にな
り、端子５ａ−１，５ａ−３，５ａ−５が“Ｈ”に、５
ａ−２，５ａ−４，５ａ−６が“Ｌ”にリットされる。
カウントアップする時には、カウントアップ信号φＳＥ
とφＳＯが交互に“Ｈ”と“Ｌ”を繰り返す。φＳＥが
“Ｌ”から“Ｈ”になると、５ａ−１は接地されて
“Ｌ”に、５ａ−２は“Ｈ”に変化する。５ａ−２が
“Ｈ”に変化したのを受けて、φＥ−１は“Ｈ”から
“Ｌ”に変化する。この状態はフリップフロップにラッ
チされるので、φＳＥが“Ｌ”に戻ったとしても、出力
φＥ−１は“Ｌ”のままである。そして、５ａ−１が
“Ｌ”に変化したことを受けて、出力φＥ−２が“Ｌ”
から“Ｈ”に変化する。５ａ−２が“Ｈ”に変化したの
でトランジスタ４３８─２はオン状態になり、φＳＯが
“Ｌ”から“Ｈ”になると、５ａ−３は接地されて
“Ｌ”に、５ａ−４は“Ｈ”に変化する。５ａ−４が
“Ｈ”に変化したのを受けて、φＥ−２は“Ｈ”から
“Ｌ”に変化する。この状態はフリップフロップにラッ
チされるので、φＳＯが“Ｌ”に戻ったとしても、出力
φＥ−２は“Ｌ”のままである。そして、５ａ−３が
“Ｌ”に変化したことを受けて、出力φＥ−３が“Ｌ”
から“Ｈ”に変化する。図では、φＳＥとφＳＯが１パ
ルスずつ出ているだけであるが、ディレイ制御回路が何
段にも接続されており、φＳＥとφＳＯが交互に“Ｈ”
と“Ｌ”を繰り返せば、出力φＥが“Ｈ”になる段の位
置が順次右側にシフトする。従って、位相比較回路４２
の比較結果によりディレイ量を増加させる必要がある場
合には、交互にφＳＥとφＳＯのパルスを入力すればよ
い。

【００５９】カウントアップ信号φＳＥとφＳＯ、及び
カウントダウン信号φＲＥとφＲＯが出力されない状
態、すなわち“Ｌ”である状態が維持されれば、出力φ
Ｅは“Ｈ”になる段の位置は固定される。従って、位相
比較回路４２の比較結果によりディレイ量を維持する必
要がある場合には、φＳＥ、φＳＯ、φＲＥ及びφＲＯ
のパルスを入力しないようにする。

【００６０】カウントダウンする時には、φＲＥとφＲ
Ｏのパルスを交互に入力すると、カウントアップ時と逆
に出力φＥが“Ｈ”になる段の位置が順次左側にシフト
する。以上説明したように、図２６に示したディレイ制
御回路では、パルスを入力することにより、出力φＥが
“Ｈ”になる段の位置を１つずつ移動させることが可能
であり、これらの出力φＥで図２５の（３）に示したデ
ィレイ回路を制御すればディレイ量が１単位ずつ増減す
るように制御することができる。

【００６１】位相比較回路３０３は、位相比較部と増幅
回路部の２つの回路部分で構成される。図２８は位相比
較部の回路構成を示す図であり、図２９は位相比較部の
動作を示すタイムチャートであり、図３０は増幅回路部
の回路構成を示す図であり、図３１は増幅回路部の動作
を示すタイムチャートである。図２８において、φｏｕ
ｔとφｅｘｔはこの位相比較回路３０３で比較する出力
信号と外部クロックであり、φｅｘｔを基準としてφｏ
ｕｔの位相が判定され、φａからφｅは増幅回路に接続
される出力信号を示している。図２８に示すように、位
相比較部は、２個のＮＡＮＤ回路で構成されたフリップ
フロップ回路４２１と４２２、その状態をラッチするラ
ッチ回路４２５と４２６、ラッチ回路の活性化信号を生
成する回路４２４、及び外部クロックφｅｘｔの位相許
容値を得る１ディレイ分のディレイ回路４２３からな
る。

【００６２】図２９において、（１）は比較対象信号φ
ｏｕｔが比較基準信号φｅｘｔよりも位相が進んでお
り、φｏｕｔがφｅｘｔより先に“Ｌ”から“Ｈ”にな
る場合を示している。φｏｕｔとφｅｘｔが共に“Ｌ”
の時にはフリップフロップ回路４２１と４２２の端子６
ａ−２、６ａ−３、６ａ−４、６ａ−５は共に“Ｈ”に
なっている。φｏｕｔが“Ｌ”から“Ｈ”に変化する
と、端子６ａ−２と６ａ−４は共に“Ｈ”から“Ｌ”に
変化する。その後、φｅｘｔが“Ｌ”から“Ｈ”に、１
ディレイ分遅れて端子６ａ−１が“Ｌ”から“Ｈ”にな
るが、フリップフロップの両端の電位はすでに確定して
いるので、なにも変化を起きない。結局、６ａ−２は
“Ｌ”、６ａ−３は“Ｈ”、６ａ−４は“Ｌ”、６ａ−
５は“Ｈ”を維持する。一方、φｅｘｔが“Ｌ”から
“Ｈ”に変化したのに応じて、回路４２４のφａは
“Ｌ”から“Ｈ”に変化し、６ａ−６には一時的に
“Ｈ”レベルになるパルスが印加される。この６ａ−６
はラッチ回路４２５と４２６のＮＡＮＤ回路に入力され
ているので、ＮＡＮＤ回路が一時的に活性化されて、フ
リップフロップ回路４２１と４２２の両端の電位状態を
ラッチ回路４２５と４２６に取り込むことになる。最終
的には、φｂが“Ｈ”、φｃが“Ｌ”、φｄが“Ｈ”、
φｅが“Ｌ”となる。

【００６３】次に、（２）は比較対象信号φｏｕｔと比
較基準信号φｅｘｔの位相がほぼ同じで、φｏｕｔがφ
ｅｘｔとほぼ同時に“Ｌ”から“Ｈ”になる場合を示し
ている。φｏｕｔの立ち上がり時点と６ａ−１の立ち上
がり時点との時間差内にφｏｕｔが“Ｌ”から“Ｈ”に
変化した時である。この場合、まずφｅｘｔが“Ｌ”か
ら“Ｈ”になることによってフリップフロップ４２１の
端子６ａ−３が“Ｌ”から“Ｈ”に変化するが、フリッ
プフロップ４２２では６ａ−１が“Ｌ”のままなので、
逆に６ａ−４が“Ｈ”から“Ｌ”に変化する。その後に
６ａ−１が“Ｈ”から“Ｌ”に変化するが、フリップフ
ロップ４２２の状態はすでに決まっているので何も変化
が起きない。その後に、６ａ−６が一時的に“Ｈ”にな
るので、ラッチ回路にはこの状態が記憶される。結局、
φｂが“Ｌ”、φｃが“Ｈ”、φｄが“Ｈ”、φｅが
“Ｌ”となる。

【００６４】更に、（３）は比較対象信号φｏｕｔが比
較基準信号φｅｘｔよりも位相が遅れており、φｏｕｔ
がφｅｘｔより後に“Ｌ”から“Ｈ”になる場合を示し
ている。この場合は、φｅｘｔによって２個のフリップ
フロップ回路４２１と４２２に変化が生じて、６ａ−３
と６ａ−５が“Ｈ”から“Ｌ”に変化する。そして、最
終的には、φｂが“Ｌ”、φｃが“Ｈ”、φｄが
“Ｌ”、φｅが“Ｈ”となる。

【００６５】このように、φｅｘｔの立ち上がり時間を
基準として、φｏｕｔの立ち上がり時間がそれ以前に
“Ｈ”になったか、ほぼ同時であったか、遅れて“Ｈ”
になったかを検出することが可能になる。これらの検出
結果をφｂ、φｃ、φｄ、及びφｅの値としてラッチし
ておき、その値に基づいてディレイ制御回路をカウント
アップするか、カウントダウンするかを決める。

【００６６】図３０は位相比較回路３０３の増幅回路部
の回路構成を示す図である。増幅回路部は、ＪＫフリッ
プフロップ４２７と、ＮＡＮＤとインバータで構成され
る増幅部４２８の２つの部分からなる。ＪＫフリップフ
ロップ４２７には、図２８の位相比較部から信号φａが
入力され、φａが“Ｌ”であるか“Ｈ”であるかに応じ
て７ａ−９と７ａ−１１の電位が交互に“Ｌ”と“Ｈ”
を繰り返す仕組みになている。増幅部４２８は、ＪＫフ
リップフロップ４２７の出力信号と、φｂからφｄの信
号を受けて増幅して出力する。

【００６７】まず、ＪＫフリップフロップ４２７の動作
を図３１のタイミングチャートを参照して説明する。時
間Ｔ１で、φａが“Ｈ”から“Ｌ”に変化すると、端子
７ａ−１７ａ−１０が“Ｌ”から“Ｈ”に変化する。一
方、７ａ−１の変化に応じて、７ａ−５と７ａ−６と７
ａ−７に状態の変化が起こるが、φａが“Ｌ”であるた
めに、７ａ−８には変化が生じない。結局、出力７ａ−
９は変化せず、７ａ−１１のみが“Ｌ”から“Ｈ”にな
る。次に、時間Ｔ２になって、φａが“Ｌ”から“Ｈ”
に変化すると、時間Ｔ１での動きと逆に端子７ａ−８は
“Ｈ”から“Ｌ”に、７ａ−１０は７ａ−７が変化しな
いので変化せず、出力７ａ−９は“Ｌ”から“Ｈ”に変
化し、７ａ−１１は変化しない。このように、ＪＫフリ
ップフロップ回路４２７は、φａの動きに応じて出力７
ａ−９と７ａ−１１が交互に“Ｈ”と“Ｌ”を繰り返す
動きをする。

【００６８】次に、増幅部４２８の動作を、図３２から
図３４を参照して説明する。図３２は、比較基準信号φ
ｅｘｔの立ち上がりに対して、比較対象信号φｏｕｔが
先に“Ｌ”から“Ｈ”になる場合を示している。この場
合の位相比較部からの入力信号は、φｂが“Ｈ”、φｃ
が“Ｌ”、φｄが“Ｈ”、φｅが“Ｌ”である。結局、
７ａ−１２が“Ｈ”に、７ａ−１３が“Ｌ”に固定さ
れ、φＳＯとφＳＥがＪＫフリップフロップの状態に応
じて変化するが、φＲＯとφＲＥは７ａ−１３が“Ｌ”
のため変化しない。

【００６９】図３３は、比較対象信号φｏｕｔが比較基
準信号φｅｘｔとほぼ同時に“Ｌ”から“Ｈ”になる場
合を示している。この場合の位相比較部からの入力信号
は、φｂが“Ｌ”、φｃが“Ｈ”、φｄが“Ｈ”、φｅ
が“Ｌ”である。結局、７ａ−１２と７ａ−１３が
“Ｌ”に固定され、φＳＯとφＳＥがＪＫフリップフロ
ップの出力が増幅部に影響することはなく、φＳＯとφ
ＳＥとφＲＯとφＲＥは“Ｌ”に固定されたままにな
る。

【００７０】図３４は、比較対象信号φｏｕｔが比較基
準信号φｅｘｔの立ち上がりに対して遅れて“Ｌ”から
“Ｈ”になる場合を示している。この場合の位相比較部
からの入力信号は、φｂが“Ｌ”、φｃが“Ｈ”、φｄ
が“Ｌ”、φｅが“Ｈ”である。結局、７ａ−１２が
“Ｌ”に、７ａ−１３が“Ｈ”に固定され、φＲＯとφ
ＲＥがＪＫフリップフロップの状態に応じて変化する
が、φＳＯとφＳＥは７ａ−１３が“Ｌ”のため変化し
ない。

【００７１】第６実施例では、以上の構成により、立ち
上がりエッジが正確に１８０°ずれた２つの外部クロッ
クの立ち上がりエッジと正確に同期した内部クロックが
データ出力バッファに供給されるので、出力データは２
つの外部クロックの立ち上がりエッジに交互に正確に同
期して変化する。すなわち、位相ずれのない正確なＤＤ
Ｒ方式のデータ出力が行える。

【００７２】図１３に示した第２実施例及び図１７に示
した第３実施例の０°ＤＬＬ回路２５、２６として、第
６実施例の０°（３６０°）ＤＬＬ回路が使用できる。
なお、ＤＬＬ回路は他にも各種の構成のものがあり、そ
れらも同様に使用できる。更に、ＰＬＬ回路を使用する
こともできる。図３５は、第７実施例の出力クロック発
生回路の構成を示す図である。第７実施例は、第１及び
第２外部クロックＣＬＫ、／ＣＬＫの立ち上がりエッジ
が正確に１８０°位相がずれている場合に適用できる実
施例であり、第１及び第２の０°ＤＬＬ回路２０２、２
０４を共通化して０°ＤＬＬ回路２１１として点が第６
実施例と異なる。第１及び第２外部クロックＣＬＫ、／
ＣＬＫの立ち上がりエッジが、正確に１８０°位相がず
れている場合には、第１及び第２可変ディレイ回路２０
１、２０３の遅延量は同一である。そこで、第７実施例
では、第６実施例ではの第１及び第２の０°ＤＬＬ回路
２０２、２０４を共通化して、回路構成を簡単にしてい
る。

【００７３】第６及び第７実施例では、第１及び第２ク
ロック入力バッファ１１、１２から出力された２つ内部
クロックの遅延量を調整した後合成したが、第１及び第
２外部クロックＣＬＫ、／ＣＬＫの立ち上がりエッジが
正確に１８０°位相がずれている場合には、２つ内部ク
ロックを合成した後位相調整することも可能である。図
３６は、第８実施例の出力クロック発生回路の構成を示
す図である。図３６に示すように、第８実施例の回路に
おいては、第１及び第２クロック入力バッファ１１、１
２から出力された２つ内部クロックが合成器２０５で合
成された後、可変ディレイ回路２２２に入力される。可
変ディレイ回路２２２の遅延量は、０°ＤＬＬ回路２２
１で第６及び第７実施例と同様に制御される。可変ディ
レイ回路２２２は第１及び第２可変ディレイ回路２０
１、２０３と同じ構成を有し、０°ＤＬＬ回路２２１は
第１及び第２の０°ＤＬＬ回路２０２、２０４及び０°
ＤＬＬ回路２１１と同じ構成を有する。

【００７４】第７実施例では第１及び第２可変ディレイ
回路２０１、２０３の２個の可変ディレイ回路が使用さ
れていたが、第８実施例では１個の可変ディレイ回路２
２２が使用されだけであり、第７実施例より更に構成が
簡単である。図３７は、第９実施例の出力クロック発生
回路の構成を示す図である。図３６と比較して明らかな
ように、０°ＤＬＬ回路２２１の代わりに０°ＤＬＬ回
路２２３が設けられている点が第８実施例と異なる。０
°ＤＬＬ回路２２３は、合成器２０５の出力を入力とし
て位相差を検出し、可変ディレイ回路２２２の遅延量を
制御する。０°ＤＬＬ回路２２３は、構成は０°ＤＬＬ
回路２２１と同じであるが、合成器２０５で合成された
周波数が２倍のクロック信号が供給される点が異なる。
しかし、１／Ｎ分周器の分周比を２倍にすれば動作は同
じである。

【００７５】

【発明の効果】以上説明したように、本発明の半導体装
置は、相補クロックを使用する形式のシステムでも、内
部で１８０°位相クロックを発生させる形式のシステム
でも共通に使用できるので、別々の仕様の半導体装置と
する必要がない。従って、これを生産するメーカにおい
ては、生産効率を高めることができると共に在庫管理が
容易になり、コストダウンが図れる。また、これを使用
する装置メーカにおいては、部品の共通化が図れるの
で、在庫管理が容易になり、コストダウンが図れる。

【００７６】また、ＤＤＲ方式の半導体装置においてデ
ータの入出力が相補関係にある２つの外部クロックに完
全に同期して行えるようになる。

【図面の簡単な説明】

【図１】ＳＤＲＡＭの全体構成を示す図である。

【図２】ＳＤＲＡＭのデータ入力動作を示す図である。

【図３】従来の相補クロックの発生回路を示す図であ
る。

【図４】本発明の原理構成図である。

【図５】本発明の第１実施例のＳＤＲＡＭの内部クロッ
ク発生回路の構成を示す図である。

【図６】第１実施例の１／２位相シフトＤＬＬ回路の構
成を示す図である。

【図７】第１実施例のディレイ回路と、ディレイ制御回
路の構成例を示す図である。

【図８】第１実施例の／ＣＬＫ状態検出回路の構成を示
す図である。

【図９】／ＣＬＫ状態検出回路の制御信号を示す図であ
る。

【図１０】第１実施例の／ＣＬＫ状態検出回路の動作を
示すタイムチャートである。

【図１１】第１実施例の／ＣＬＫ状態検出回路の動作を
示すタイムチャートである。

【図１２】第１実施例の入力回路の構成を示す図であ
る。

【図１３】本発明の第２実施例のＳＤＲＡＭの内部クロ
ック発生回路の構成を示す図である。

【図１４】第２実施例の／ＣＬＫ状態検出回路の構成を
示す図である。

【図１５】第２実施例の／ＣＬＫ状態検出回路の動作を
示すタイムチャートである。

【図１６】第２実施例の／ＣＬＫ状態検出回路の動作を
示すタイムチャートである。

【図１７】本発明の第３実施例のＳＤＲＡＭの内部クロ
ック発生回路の構成を示す図である。

【図１８】本発明の第４実施例のＳＤＲＡＭの内部クロ
ック発生回路の構成を示す図である。

【図１９】本発明の第５実施例のＳＤＲＡＭの内部クロ
ック発生回路の構成を示す図である。

【図２０】第５実施例の／ＣＬＫ状態検出回路の構成を
示す図である。

【図２１】第６実施例の出力クロック発生回路の構成を
示す図である。

【図２２】第６実施例の出力クロック発生回路で使用す
る合成器の回路構成を示す図である。

【図２３】第６実施例の出力クロック発生回路の動作を
示すタイムチャートである。

【図２４】第６実施例の０°（３６０°）ＤＬＬ回路の
構成を示す図である。

【図２５】第６実施例の可変ディレイ回路の構成と動作
を示す図である。

【図２６】第６実施例のディレイ制御回路の構成を示す
図である。

【図２７】第６実施例のディレイ制御回路の動作を示す
タイムチャートである。

【図２８】第６実施例の位相比較回路（位相比較部）の
構成を示す図である。

【図２９】第６実施例の位相比較回路（位相比較部）の
動作を示すタイムチャートである。

【図３０】第６実施例の位相比較回路（増幅回路部）の
構成を示す図である。

【図３１】第６実施例の位相比較回路（ＪＫフリップフ
ロップ）の動作を示すタイムチャートである。

【図３２】第６実施例の位相比較回路（増幅回路部）の
動作を示すタイムチャートである。

【図３３】第６実施例の位相比較回路（増幅回路部）の
動作を示すタイムチャートである。

【図３４】第６実施例の位相比較回路（増幅回路部）の
動作を示すタイムチャートである。

【図３５】第７実施例の出力クロック発生回路の構成を
示す図である。

【図３６】第８実施例の出力クロック発生回路の構成を
示す図である。

【図３７】第９実施例の出力クロック発生回路の構成を
示す図である。

【符号の説明】

１１…第１クロック入力バッファ １２…第２クロック入力バッファ ２１…／ＣＬＫ状態検出回路 ２２…１／２位相クロック発生回路（１／２位相シフト
ＤＬＬ回路） ２３…スイッチ ２４…スイッチ ２５、２６…０°ＤＬＬ回路 ２０１…第１可変ディレイ回路 ２０２…第１の０°ＤＬＬ回路 ２０３…第２可変ディレイ回路 ２０４…第２の０°ＤＬＬ回路 ２０５…合成器 ２０６…データ出力バッファ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０３Ｋ 5/15 Ｃ (72)発明者 松崎 康郎 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 富田 浩由 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内

Claims (18)

【特許請求の範囲】
1. 【請求項１】 外部クロックから相補関係にある第１及
   び第２内部クロックを発生させる半導体装置であって、 第１外部クロックが入力され、前記第１内部クロックを
   出力する第１クロック入力回路と、 前記第１外部クロックと相補関係にある第２外部クロッ
   クが入力され、第２クロックを出力する第２クロック入
   力回路と、 前記第１内部クロックから１８０°位相の異なる１／２
   位相シフト信号を発生する１／２位相クロック発生回路
   と、 前記第２クロック入力バッファに前記第２外部クロック
   が入力されているかを判定する／ＣＬＫ状態検出回路
   と、 該／ＣＬＫ状態検出回路の判定結果に従って、前記第２
   外部クロックが入力されている時には、前記第２クロッ
   クを前記第２内部クロックとして出力し、前記第２外部
   クロックが入力されていない時には、前記１／２位相シ
   フト信号を前記第２内部クロックとして出力するように
   切り換えるスイッチとを備えることを特徴とする半導体
   装置。
2. 【請求項２】 請求項１に記載の半導体装置であって、 前記第２外部クロックが入力されていない時には、前記
   第２クロック入力回路を不活性化する半導体装置。
3. 【請求項３】 請求項１又は２に記載の半導体装置であ
   って、 前記第２外部クロックが入力されている時には、前記１
   ／２位相クロック発生回路を停止させる半導体装置。
4. 【請求項４】 請求項１から３のいずれか１項に記載の
   半導体装置であって、 前記１／２位相クロック発生回路は、所定の遅延量を単
   位として遅延量が選択可能なディレイラインを有するデ
   ィレイロックドループ（ＤＬＬ）回路で構成されている
   半導体装置。
5. 【請求項５】 請求項１から３のいずれか１項に記載の
   半導体装置であって、 前記１／２位相クロック発生回路は、ＰＬＬ回路で構成
   されている半導体装置。
6. 【請求項６】 請求項１から５のいずれか１項に記載の
   半導体装置であって、 前記／ＣＬＫ状態検出回路は、前記第２クロックの切り
   替わりエッジを検出し、該第２クロックの切り替わりを
   検出した時に、前記第２外部クロックが入力されている
   と判定する半導体装置。
7. 【請求項７】 請求項６に記載の半導体装置であって、 前記／ＣＬＫ状態検出回路は分周器を備え、前記第２外
   部クロックの周期より長い周期で、前記第２クロックの
   切り替わりエッジを検出する半導体装置。
8. 【請求項８】 請求項１から５のいずれか１項に記載の
   半導体装置であって、 前記／ＣＬＫ状態検出回路は、前記第２外部クロックが
   入力される入力ピンの電圧がＶＣＣ又はＶＳＳに固定さ
   れているか、前記入力ピンがオープン状態であることを
   検出した時に、前記第２外部クロックが入力されていな
   いと判定する半導体装置。
9. 【請求項９】 請求項１から８のいずれか１項に記載の
   半導体装置であって、 前記／ＣＬＫ状態検出回路は、電源投入後の一定期間内
   に前記第２外部クロックが入力されているかを検出し、
   その後判定結果を維持する半導体装置。
10. 【請求項１０】 請求項１から８のいずれか１項に記載
    の半導体装置であって、 前記／ＣＬＫ状態検出回路は、前記第２外部クロックが
    入力されているかを常時検出する半導体装置。
11. 【請求項１１】 請求項１から１０のいずれか１項に記
    載の半導体装置であって、 前記第１内部クロックの位相が前記第１外部クロックの
    位相に一致するように調整する第１の０°位相調整回路
    と、 前記第２クロックの位相が前記第２外部クロックの位相
    に一致するように調整する第２の０°位相調整回路とを
    備える半導体装置。
12. 【請求項１２】 小振幅の信号が入力されているかを検
    出する信号入力状態検出回路であって、 第１のＰチャンネルトランジスタと第１のＮチャンネル
    トランジスタを電源の高電圧側端子と低電圧側端子の間
    に直列に接続し、前記第１のＰチャンネルトランジスタ
    と前記第１のＮチャンネルトランジスタのゲートに前記
    小振幅の信号が印加され、前記第１のＰチャンネルトラ
    ンジスタのゲート幅が前記第１のＮチャンネルトランジ
    スタのゲート幅より十分に大きな第１のインバータと、 第２のＰチャンネルトランジスタと第２のＮチャンネル
    トランジスタを電源の高電圧側端子と低電圧側端子の間
    に直列に接続し、前記第２のＰチャンネルトランジスタ
    と前記第２のＮチャンネルトランジスタのゲートに前記
    小振幅の信号が印加され、前記第２のＮチャンネルトラ
    ンジスタのゲート幅が前記第２のＰチャンネルトランジ
    スタのゲート幅より十分に大きな第２のインバータと、 前記第１のインバータの出力が前記高電圧側端子の電位
    に近い論理値で、前記第２のインバータの出力が前記低
    電圧側端子の電位に近い論理値であるかを検出した時
    に、前記小振幅の信号が入力されていることを示す有効
    信号を出力する論理回路とを備えることを特徴とする信
    号入力状態検出回路。
13. 【請求項１３】 外部から相補関係にある第１及び第２
    外部クロックが入力される半導体装置であって、 前記第１外部クロックが入力され、第１内部クロックを
    出力する第１クロック入力回路と、 前記第２外部クロックが入力され、第２内部クロックを
    出力する第２クロック入力回路と、 前記第１内部クロックの位相が前記第１外部クロックの
    位相に一致するように調整する第１の０°位相調整回路
    と、 前記第２内部クロックの位相が前記第２外部クロックの
    位相に一致するように調整する第２の０°位相調整回路
    とを備えることを特徴とする半導体装置。
14. 【請求項１４】 請求項１３に記載の半導体装置であっ
    て、 前記第１の０°位相調整回路と前記第２の０°位相調整
    回路の出力を合成して、前記第１及び第２外部クロック
    の２倍の周波数の内部クロックを発生する合成器を備え
    る半導体装置。
15. 【請求項１５】 請求項１３又は１４に記載の半導体装
    置であって、 前記第１の０°位相調整回路は、前記第１内部クロック
    を遅延させる遅延量が可変である第１可変ディレイ回路
    と、前記第１可変ディレイ回路の出力する第１クロック
    が供給される部分のクロック信号と前記第１外部クロッ
    クの位相差を検出し、該位相差が０°になるように前記
    第１可変ディレイ回路の遅延量を制御する第１制御信号
    を発生する第１位相差検出回路とを備え、 前記第２の０°位相調整回路は、前記第２内部クロック
    を遅延させる遅延量が可変である第２可変ディレイ回路
    と、前記第２可変ディレイ回路の出力する第２クロック
    が供給される部分のクロック信号と前記第２外部クロッ
    クの位相差を検出し、該位相差が０°になるように前記
    第２可変ディレイ回路の遅延量を制御する第２制御信号
    を発生する第２位相差検出回路とを備える半導体装置。
16. 【請求項１６】 請求項１５に記載の半導体装置であっ
    て、 前記第１位相差検出回路と前記第２位相差検出回路は共
    通化されており、前記第１制御信号又は前記第２制御信
    号の一方のみを共通制御信号として発生し、該共通制御
    信号で前記第１及び第２可変ディレイ回路の遅延量を制
    御する半導体装置。
17. 【請求項１７】 外部から相補関係にある第１及び第２
    外部クロックが入力される半導体装置であって、 前記第１外部クロックが入力され、第１内部クロックを
    出力する第１クロック入力回路と、 前記第２外部クロックが入力され、第２内部クロックを
    出力する第２クロック入力回路と、 前記第１クロック入力回路と前記第２クロック入力回路
    の出力を合成して、前記第１及び第２外部クロックの２
    倍の周波数の内部クロックを発生する合成器と、 該合成器の出力する内部クロックの位相が前記第１外部
    クロック又は前記第２外部クロックの位相に一致するよ
    うに調整する０°位相調整回路とを備えることを特徴と
    する半導体装置。
18. 【請求項１８】 請求項１７に記載の半導体装置であっ
    て、 前記０°位相調整回路は、前記内部クロックを遅延させ
    る遅延量が可変である可変ディレイ回路と、前記可変デ
    ィレイ回路の出力するクロックが供給される部分のクロ
    ック信号を前記第１クロック入力回路又は前記第２クロ
    ック入力回路から前記合成器までの分遅延させた遅延ク
    ロックと前記第１又は第２外部クロックの位相差を検出
    し、該位相差が０°になるように前記可変ディレイ回路
    の遅延量を制御する制御信号を発生する位相差検出回路
    とを備える半導体装置。