JP2010518547A - メモリシステムのクロックモード決定 - Google Patents
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Abstract
【選択図】 3C
Description
共同で所有された米国特許出願番号第11/771,241号、発明の名称『混合タイプのメモリ装置を動作するシステムおよびその方法』(SYSTEM AND METHOD OF OPERATING MEMORY DEVICES OF MIXED TYPE)に開示され、これらの内容は、参照としてここに含まれる。例えば、高速のDRAMメモリは、動作をキャッシュするため使用されることができ、他方で、不揮発性のフラッシュメモリは、低電力の大量データストレージのために使用されることができる。使用されるメモリ装置のタイプに関わらず、各々のメモリ装置は、コマンドで動作するよう個々にアドレス可能であり、シリアルインターフェースおよび制御論理ブロック308が予め決定されたプロトコルによるコマンドを受け取るように構成されるからである。1つの実施例によると、前述のクロックモード構成回路は、シリアルインターフェースおよび制御論理ブロック308内で実行される。
クロックスイッチ回路402および構成可能なデータ入力/出力バッファ404のようなクロックスイッチ回路および構成可能なデータ入力/出力バッファを、前述した方法で自動的に構成する。メモリ装置が、MODEに対応するクロックおよびデータ信号を受け取るように構成されると、任意のステップとして、メモリコントローラは、最後のメモリ装置のPHASEを、デフォルト値からアクティブレベルに切替えるコマンドを発することができる。図8Aを参照すると、メモリ装置のスタートアップもしくはリセット時のPHASEのデフォルト値は、CKIおよびCKI#を通過させるような低論理レベルであることができ、他方、アクティブ値は、PLL706の180度および360度のクロック出力を送るためのVDDであることができる。
Claims (35)
- クロックと入力データを受け取る半導体装置であって、
クロックと入力データの一致するエッジを受け取り、かつ入力データをサンプルするためにデータ有効ウィンドー内に位置されるシフトされたクロックエッジを提供する第1のモードで動作可能であり、入力データをサンプルするためにクロックと入力データの一致しないエッジを受け取る第2のモードで動作可能である、構成可能な入力回路を含む半導体装置。 - 半導体装置はさらに、前記第1のモードおよび第2のモードを設定するために前記構成可能な入力回路に電圧を提供する入力ピンを含む、請求項1に記載の半導体装置。
- 前記入力ピンは、基準電圧ピンを含み、基準電圧ピンは、前記第2のモードを設定するために低電力供給レベルと高電力供給レベルのうちの1つに設定され、かつ前記第1のモードを設定するために基準電圧レベルに設定される、請求項2に記載の半導体装置。
- 前記基準電圧レベルは、低電力供給レベルと高電力供給レベルの間にあり、かつ入力データの論理レベルを感知するために前記構成可能な入力回路によって使用される、請求項3に記載の半導体装置。
- 前記構成可能な入力回路は、クロックに応答してシフトされたクロックエッジを提供するクロックシンセサイザを含む、請求項1に記載の半導体装置。
- 前記クロックシンセサイザは、遅延ロックループ(DLL)および位相ロックループ(PLL)のうちの1つを含む、請求項5に記載の半導体装置。
- 前記クロックシンセサイザは、第2のモードでディスエーブルされる、請求項5に記載の半導体装置。
- 前記構成可能な入力回路は、
データ入力ピンに結合され、入力データを受け取るシングルエンドの入力バッファであって、当該入力バッファは第2のモードでイネーブルされ、第1のモードでディスエーブルされる、前記シングルエンドの入力バッファと、
前記データ入力に結合され、入力データを受け取る差動入力バッファであって、当該差動入力バッファは、第1のモードでイネーブルされ、電圧に対する入力データの論理レベルを感知する、前記差動入力バッファとを含む、請求項2に記載の半導体装置。 - 構成可能なメモリ装置であって、
基準電圧入力ポートの電圧レベルを感知し、かつ感知された電圧レベルに対応するモード選択信号を提供するモードセッターと、
クロック入力ポートに結合され、並列の相補的なクロック信号と直列の相補的なクロック信号のうちの少なくとも1つを受け取るクロックスイッチであって、当該クロックスイッチは、前記モード選択信号の第1の論理状態に応答した並列の相補的なクロック信号および前記モード選択信号の第2の論理状態に応答した直列の相補的なクロック信号のうちの1つに対応する相補的な内部クロック信号を発生する、前記クロックスイッチと、
データ入力ポートと基準電圧入力ポートに結合され、前記モード選択信号の第2の論理状態に応答して電圧レベルに対するデータ入力ポートで受け取られたデータを感知する、構成可能なデータ入力/出力バッファと、
を有するメモリ装置。 - 前記モードセッターは、
電圧レベルを、プリセットされた基準電圧と比較し、かつ前記プリセットされた基準電圧に対する電圧レベルに対応する感知出力を提供する感知回路と、
前記感知出力をラッチし、かつ第1の論理状態および第2の論理状態の1つを有するモード選択信号を提供するラッチと、
を含む、請求項9に記載のメモリ装置。 - 前記感知回路は、
前記プリセットされた基準電圧を提供する基準電圧回路と、
前記電圧レベルと前記プリセットされた基準電圧に応答して前記感知出力を提供するコンパレータと、
を含む、請求項10に記載のメモリ装置。 - 前記基準電圧回路は、VDDとVSSの間に結合された分圧器を含む、請求項11に記載のメモリ装置。
- メモリ装置はさらに、予め決められた時間期間の後に、前記分圧器を通る電流を遮断する電力遮断装置を含む、請求項12に記載のメモリ装置。
- 前記モードセッターは、
リセット信号がインアクティブ論理状態に駆動されたとき、前記予め決められた時間期間の後に前記電力遮断装置をオフする遅延回路を含む、請求項13に記載のメモリ装置。 - 前記遅延回路は、
前記リセット信号がインアクティブ論理状態にあるときにイネーブルされ、クロック信号の2nのアクティブなエッジがカウントされたとき、最上位ビットをアクティブな論理状態に駆動するnビットカウンタであって、nは、1よりも大きい整数の値であり、前記電力遮断装置をオフするため、最上位ビットがアクティブな論理状態にあることに対応するディスエーブル信号を発生する、前記nビットカウントを含む、請求項14に記載のメモリ装置。 - 前記クロックスイッチは、
前記モード選択信号の第1の論理状態に応答してバッファされた並列の相補的なクロック信号を提供し、かつ前記モード選択信号の第2の論理状態に応答して直列の相補的なクロック信号に対応する感知されたクロック信号を提供する、クロック入力バッファと、
前記モード選択信号が第1の論理状態にあるときの前記バッファされた並列の相補的なクロック信号、および前記モード選択信号が第2の論理状態にあるときの感知されたクロック信号のうちの1つに応答して、相補的な内部クロック信号を発生するクロック発生器と、
前記モード選択信号が第2の論理状態にあるとき、前記相補的な内部クロック信号をクロック出力ポートを介して駆動するクロック出力バッファと、
を含む、請求項9に記載のメモリ装置。 - 前記クロック入力バッファは、
第2の論理状態の前記モード選択信号に応答してイネーブルされ、直列の相補的なクロック信号に応答して、前記感知されたクロック信号を提供するコンパレータと、
第2の論理状態の前記モード選択信号に応答してイネーブルされ、並列の相補的なクロック信号に応答して、前記バッファされた並列の相補的なクロック信号を提供する、一対のバッファと、
を含む、請求項16に記載のメモリ装置。 - 前記クロック発生器は、
前記感知されたクロック信号に応答して、第1のクロック信号と当該第1のクロック信号に対して180度シフトされた第2のクロック信号を提供するクロックシンセサイザと、
前記モード選択信号が第2の論理状態にあるとき、前記相補的な内部クロック信号として、第1のクロック信号と第2のクロック信号を通過させ、前記モード選択信号が第2の論理状態にあるとき、前記相補的な内部クロック信号として、前記遅延された並列の相補的なクロック信号を通過させる、スイッチ回路と、
を含む、請求項16に記載のメモリ装置。 - 前記クロックシンセサイザは、位相ロックループ(PLL)と遅延ロックループ(DLL)の1つを含む、請求項18に記載のメモリ装置。
- 前記クロック出力バッファは、第2の論理状態の前記モード選択信号に応答してイネーブルされ、前記相補的な内部クロック信号をクロック出力ポートを介して駆動する、一対のドライバを含む、請求項16に記載のメモリ装置。
- 前記クロックシンセサイザは、第3のクロック信号と第4のクロック信号を提供し、前記第3のクロック信号は、前記第1のクロック信号に対して90度シフトされ、前記第4のクロック信号は、前記第3のクロック信号に対して180度シフトされる、請求項18に記載のメモリ装置。
- 前記クロック発生器はさらに、前記相補的な内部クロック信号と前記第3および第4のクロック信号の1つを前記クロック出力バッファに選択的に与える位相選択回路を含む、請求項21に記載のメモリ装置。
- 前記構成可能なデータ入力/出力バッファは、
前記モード選択信号に応答して、データと電圧レベル間の比較から生じる感知されたデータとデータに対応するバッファされたデータとのうちの1つに対応する入力データを選択的に提供する、データ入力バッファを含む、請求項9に記載のメモリ装置。 - 前記データ入力バッファは、
前記モード選択信号が第2の論理状態のときにイネーブルされ、電圧レベルとデータの電圧とに応答して入力データを提供するコンパレータと、
前記モード選択信号が第1の論理状態にあるときにイネーブルされ、バッファされたデータを提供するバッファと、
を含む、請求項23に記載のメモリ装置。 - 前記構成可能なデータ入力/出力バッファはさらに、入力データとローカルリードデータのうちの1つをデータ出力バッファに選択的に通過させるデータスイッチを含む、請求項23に記載のメモリ装置。
- 入力データを感知する基準電圧を受け取るメモリ装置のクロック動作モードを構成する方法であって、
a)基準電圧を設定し、
b)前記基準電圧を、プリセットされた基準電圧と比較し、前記プリセットされた基準電圧に対する基準電圧に対応するモード選択信号を発生し、
c)前記モード選択信号に応答して、並列の相補的なクロック信号と直列の相補的なクロック信号の1つを受け取るようにクロック入力バッファを構成する、方法。 - 前記比較することは、前記モード選択信号をラッチすることを含む、請求項26に記載の方法。
- 前記比較することは、予め決められた遅延の後に、前記基準電圧を前記プリセットされた基準電圧と比較するために使用される感知回路をディスエーブルすることを含む、請求項26に記載の方法。
- 前記予め決められた遅延は、リセット信号の非アサートの後に、2nのクロックエッジをカウントすることにより決定される、請求項28に記載の方法。
- 前記リセット信号がアサートされている間、前記プリセットされた基準電圧は、電圧供給にフロートする、請求項29に記載の方法。
- 前記構成することは、前記モード選択信号の第1の論理状態に応答して、直列の相補的なクロック信号を受け取るコンパレータをイネーブルし、かつ並列の相補的なクロック信号を受け取るバッファをディスエーブルすることを含む、請求項26に記載の方法。
- 前記イネーブルすることは、前記コンパレータからの感知されたクロック信号に応答して、第1のクロック信号と当該第1のクロック信号に対して180度シフトされた第2のクロック信号を発生するクロックシンセサイザをイネーブルすることを含む、請求項31に記載の方法。
- 前記クロックシンセサイザをイネーブルすることは、内部クロック信号として、第1のクロック信号および第2のクロック信号と前記並列の相補的なクロック信号に対応するバッファされた並列の相補的なクロック信号との1つを、前記モード選択信号に応答して提供することを含む、請求項32に記載の方法。
- 前記クロックシンセサイザは、第3のクロック信号と第4のクロック信号を発生し、第3のクロック信号は、第1のクロック信号に対して90度シフトされ、第4のクロック信号は、第3のクロック信号に対して180度シフトされ、前記構成することは、前記内部クロック信号と第3および第4のクロック信号との1つを、位相選択信号に応答して、選択的に通過させることを含む、請求項33に記載の方法。
- 並列クロック信号および直列クロック信号の1つで動作するように構成可能なメモリシステムであって、
前記並列クロック信号および前記直列クロック信号の1つを提供するメモリコントローラと、
少なくとも1つの直列に接続されたメモリ装置であって、当該少なくとも1つのメモリ装置は、
前記並列クロック信号および前記直列クロック信号の1つを受け取るクロック入力ポートと、
予め決められた電圧レベルおよび電圧供給レベルの1つに設定された基準電圧を受け取る基準電圧入力ポートと、
前記基準電圧を予め決められた電圧レベルと比較し、かつ前記比較の結果に対応するモード選択信号を発生するモードセッターと、
前記クロック入力ポートに結合され、前記モード選択信号に応答して、前記並列クロック信号と前記直列の相補的なクロック信号の1つに対応する相補的な内部クロック信号を発生する、クロックスイッチ回路と、
を有するメモリシステム。
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