JPH10275140A - マイクロコンピュータ - Google Patents
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- JPH10275140A JPH10275140A JP8084397A JP8084397A JPH10275140A JP H10275140 A JPH10275140 A JP H10275140A JP 8084397 A JP8084397 A JP 8084397A JP 8084397 A JP8084397 A JP 8084397A JP H10275140 A JPH10275140 A JP H10275140A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Microcomputers (AREA)
- Read Only Memory (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】高機能化に伴いプログラム格納用メモリの容量
が増大しても消費電力の増加を抑制可能なマイクロコン
ピュータを提供する。 【解決手段】メモリ回路１が、高速動作対応の高速モー
ドプログラムを格納した高速ＲＯＭ１１と、低速動作対
応の低速モードプログラムを格納しこの低速モード対応
のプログラムアドレスで読出す低速ＲＯＭ１２とを備え
る。低速動作時には高速ＲＯＭ１１の動作を停止させる
動作指示信号Ｅを出力するメモリ制御器３を備える。
が増大しても消費電力の増加を抑制可能なマイクロコン
ピュータを提供する。 【解決手段】メモリ回路１が、高速動作対応の高速モー
ドプログラムを格納した高速ＲＯＭ１１と、低速動作対
応の低速モードプログラムを格納しこの低速モード対応
のプログラムアドレスで読出す低速ＲＯＭ１２とを備え
る。低速動作時には高速ＲＯＭ１１の動作を停止させる
動作指示信号Ｅを出力するメモリ制御器３を備える。
Description
【０００１】
【発明の属する技術分野】本発明はマイクロコンピュー
タに関し、特に携帯電話やデジタルビデオカメラ等の携
帯機器に使用する動作速度可変型のマイクロコンピュー
タに関する。
タに関し、特に携帯電話やデジタルビデオカメラ等の携
帯機器に使用する動作速度可変型のマイクロコンピュー
タに関する。
【０００２】
【従来の技術】近年動作スピードが可変可能なマイクロ
コンピュータが携帯電話やデジタルビデオカメラ等の種
々の携帯機器に採用されている。この種の携帯機器の高
機能化に伴いマイクロコンピュータも高性能化が求めら
れ、現在では動作周波数も従来の１０倍程度になって来
ているが、常時高速動作を行っていると、消費電力が大
きいのでバッテリーの寿命が短くなり、携帯機器の商品
価値が下がることにつながる。これは周知のように、Ｃ
ＭＯＳで構成される論理回路部の消費電力は、動作周波
数に比例し増加するので低速動作により、消費電力を抑
制できるためである。よって、消費電力低減化のために
３２ＫＨｚ位の低速動作モードを設け、待機時には消費
電力の低減化を図っている。
コンピュータが携帯電話やデジタルビデオカメラ等の種
々の携帯機器に採用されている。この種の携帯機器の高
機能化に伴いマイクロコンピュータも高性能化が求めら
れ、現在では動作周波数も従来の１０倍程度になって来
ているが、常時高速動作を行っていると、消費電力が大
きいのでバッテリーの寿命が短くなり、携帯機器の商品
価値が下がることにつながる。これは周知のように、Ｃ
ＭＯＳで構成される論理回路部の消費電力は、動作周波
数に比例し増加するので低速動作により、消費電力を抑
制できるためである。よって、消費電力低減化のために
３２ＫＨｚ位の低速動作モードを設け、待機時には消費
電力の低減化を図っている。
【０００３】例えば、携帯電話では、通話時は音声変換
や通信処理等の高速動作を行っているが、待機時には時
計やキー入力機能のみの低速動作を行っている。また、
待機時間は高速動作期間より十分長いのが通例であるた
め、携帯機器の連続使用時間を長くなることにつなが
り、商品価値を上げている。
や通信処理等の高速動作を行っているが、待機時には時
計やキー入力機能のみの低速動作を行っている。また、
待機時間は高速動作期間より十分長いのが通例であるた
め、携帯機器の連続使用時間を長くなることにつなが
り、商品価値を上げている。
【０００４】一方、マイクロコンピュータは、定常的に
電流を流すことにより高速動作を実現するセンスアンプ
等のアナログ回路をメモリの読出回路等に使用している
が、この様なアナログ回路を内蔵すると、低速動作時で
も定常電流が流れるため、低速動作時に消費電力が低減
せず、低消費電力化の観点から問題になってくる。
電流を流すことにより高速動作を実現するセンスアンプ
等のアナログ回路をメモリの読出回路等に使用している
が、この様なアナログ回路を内蔵すると、低速動作時で
も定常電流が流れるため、低速動作時に消費電力が低減
せず、低消費電力化の観点から問題になってくる。
【０００５】このための解決手法として特開平２−７２
９６号公報（文献１）記載の従来のマイクロコンピュー
タ内蔵のリードオンリーメモリ（ＲＯＭ）の消費電力低
減化を図ったメモリ装置は、高速動作時には定常電流を
必要とするが本質的に高速な電流センス型アンプを使用
して高速読出を実施し、低速動作時には動作速度は遅い
が定常電流パスがないダイナミック読出回路を使用して
低消費電力化を行っていた。
９６号公報（文献１）記載の従来のマイクロコンピュー
タ内蔵のリードオンリーメモリ（ＲＯＭ）の消費電力低
減化を図ったメモリ装置は、高速動作時には定常電流を
必要とするが本質的に高速な電流センス型アンプを使用
して高速読出を実施し、低速動作時には動作速度は遅い
が定常電流パスがないダイナミック読出回路を使用して
低消費電力化を行っていた。
【０００６】文献１記載の従来のマイクロコンピュータ
内蔵のメモリ装置の一部であるＲＯＭ読出回路をブロッ
クで示す図９を参照すると、この従来のマイクロコンピ
ュータのＲＯＭ読出回路は、ＮチャネルＭＯＳ型のトラ
ンジスタから成るＲＯＭセルＭ３，Ｍ５と、Ｎチャネル
ＭＯＳ型のトランジスタＮ１２，Ｎ９とＰチャネルＭＯ
Ｓ型のトランジスタＰ７，Ｐ８とトランジスタＮ１２，
Ｐ７のドレイン共通接続点である節点Ｘ１０の電位を反
転しデータ信号ＤＩを出力するインバータＩ１１とから
成る電流センス型のアンプ１０１と、それぞれスイッチ
回路を構成するＮチャネルＭＯＳ型のトランジスタＮ１
３，Ｎ１５，Ｎ１６と、ＰチャネルＭＯＳ型のトランジ
スタＰ１４，Ｐ１７，Ｐ２１，Ｐ２２，Ｐ２８と、各々
の一方の入力がアドレス線Ａ１，Ａ２に他方の入力がＯ
Ａ回路Ｏ２７の出力に各々の出力がトランジスタＭ３，
Ｍ５の各々のゲートにそれぞれ接続したＡＮＤ回路Ａ２
９，Ａ３０と、一方の入力がデータ線Ｄ４に他方の入力
が反転制御信号ＢＣＳに出力がトランジスタＮ１２のゲ
ートにそれぞれ接続したＮＯＲ回路Ｏ２３と、一方の入
力がトランジスタＮ１６のドレインに他方の入力が反転
制御信号ＢＣＳに出力がトランジスタＮ１６のゲートに
それぞれ接続したＮＯＲ回路Ｏ２４と、制御信号ＣＳを
反転して反転制御信号ＢＣＳを出力するインバータＩ２
５と、プリチャード信号φ１と制御信号ＣＳとの論理和
をとるＯＡ回路Ｏ２７と、データ線Ｄ４のデータ信号Ｄ
Ｓと反転制御信号ＢＣＳ，データ信号ＤＩと制御信号Ｃ
Ｓの各々の論理積の論理和を取り出力信号ＲＯを出力す
る選択回路Ｓ２６とを備える。
内蔵のメモリ装置の一部であるＲＯＭ読出回路をブロッ
クで示す図９を参照すると、この従来のマイクロコンピ
ュータのＲＯＭ読出回路は、ＮチャネルＭＯＳ型のトラ
ンジスタから成るＲＯＭセルＭ３，Ｍ５と、Ｎチャネル
ＭＯＳ型のトランジスタＮ１２，Ｎ９とＰチャネルＭＯ
Ｓ型のトランジスタＰ７，Ｐ８とトランジスタＮ１２，
Ｐ７のドレイン共通接続点である節点Ｘ１０の電位を反
転しデータ信号ＤＩを出力するインバータＩ１１とから
成る電流センス型のアンプ１０１と、それぞれスイッチ
回路を構成するＮチャネルＭＯＳ型のトランジスタＮ１
３，Ｎ１５，Ｎ１６と、ＰチャネルＭＯＳ型のトランジ
スタＰ１４，Ｐ１７，Ｐ２１，Ｐ２２，Ｐ２８と、各々
の一方の入力がアドレス線Ａ１，Ａ２に他方の入力がＯ
Ａ回路Ｏ２７の出力に各々の出力がトランジスタＭ３，
Ｍ５の各々のゲートにそれぞれ接続したＡＮＤ回路Ａ２
９，Ａ３０と、一方の入力がデータ線Ｄ４に他方の入力
が反転制御信号ＢＣＳに出力がトランジスタＮ１２のゲ
ートにそれぞれ接続したＮＯＲ回路Ｏ２３と、一方の入
力がトランジスタＮ１６のドレインに他方の入力が反転
制御信号ＢＣＳに出力がトランジスタＮ１６のゲートに
それぞれ接続したＮＯＲ回路Ｏ２４と、制御信号ＣＳを
反転して反転制御信号ＢＣＳを出力するインバータＩ２
５と、プリチャード信号φ１と制御信号ＣＳとの論理和
をとるＯＡ回路Ｏ２７と、データ線Ｄ４のデータ信号Ｄ
Ｓと反転制御信号ＢＣＳ，データ信号ＤＩと制御信号Ｃ
Ｓの各々の論理積の論理和を取り出力信号ＲＯを出力す
る選択回路Ｓ２６とを備える。
【０００７】図９を参照して動作を説明すると、まず、
制御信号ＣＳがＨレベルのときは、トランジスタＰ２
１，Ｐ２２はオフ状態，ＯＲ回路Ｏ２７の出力はＨレベ
ルとなるのでＡＮＤ回路Ａ２９，Ａ３０の各々はそれぞ
れアドレス線Ａ１，Ａ２の各々の情報がそのまま出力
し、トランジスタＰ２８はオフ状態となる。一方、選択
回路Ｓ２６は制御信号ＣＳのＨレベルに応答してインバ
ータＩ１１即ちアンプ１０１の出力を選択出力する。
制御信号ＣＳがＨレベルのときは、トランジスタＰ２
１，Ｐ２２はオフ状態，ＯＲ回路Ｏ２７の出力はＨレベ
ルとなるのでＡＮＤ回路Ａ２９，Ａ３０の各々はそれぞ
れアドレス線Ａ１，Ａ２の各々の情報がそのまま出力
し、トランジスタＰ２８はオフ状態となる。一方、選択
回路Ｓ２６は制御信号ＣＳのＨレベルに応答してインバ
ータＩ１１即ちアンプ１０１の出力を選択出力する。
【０００８】次に、制御信号ＣＳがＬレベルのときは、
反転選択信号ＢＣＳがＨレベルとなるので、ＮＯＲ回路
Ｏ２３，Ｏ２４の出力はＬレベルとなりトランジスタＮ
１２，Ｎ１３はオフ状態となりこれらトランジスタＮ１
２，Ｎ１３及びトランジスタＰ１７を経由する定常電流
経路が遮断される。一方、トランジスタＰ２１，Ｐ２２
はオン状態となるのでトランジスタＰ８，Ｐ１４のゲー
トにＨレベルが供給されこれらトランジスタＰ８，Ｐ１
４オフとなる。したがってトランジスタＰ１４，Ｎ１３
及びトランジスタＰ８，Ｎ９を経由する定常電流も遮断
される。一方、選択回路Ｓ２６は制御信号ＣＳのＬレベ
ルに応答してデータＤＳ、すなわちダイナミック読出回
路の出力を選択出力する。このときプリチャード信号φ
１がＬレベルの時は、ＡＮＤ回路Ａ２９，Ａ３０の各々
はＬレベルを出力するのでＲＯＭセルＭ３，Ｍ５はオフ
状態であり、その期間選択回路Ｓ２６はプリチャージさ
れたデータ線Ｄ４のデータすなわちＨレベルを出力す
る。次に、プリチャード信号φ１がＨレベルとなると、
トランジスタＰ２８がオフとなり、このときアドレス線
Ａ１がＨレベルの時にＡＮＤ回路Ａ２９の出力がＨレベ
ルとなるがＲＯＭセルＮ３はドレインがデータ線Ｄ４に
接続されていないので、データ線Ｄ４はプリチャージさ
れたＨレベルを記憶データとして保持し出力される。
反転選択信号ＢＣＳがＨレベルとなるので、ＮＯＲ回路
Ｏ２３，Ｏ２４の出力はＬレベルとなりトランジスタＮ
１２，Ｎ１３はオフ状態となりこれらトランジスタＮ１
２，Ｎ１３及びトランジスタＰ１７を経由する定常電流
経路が遮断される。一方、トランジスタＰ２１，Ｐ２２
はオン状態となるのでトランジスタＰ８，Ｐ１４のゲー
トにＨレベルが供給されこれらトランジスタＰ８，Ｐ１
４オフとなる。したがってトランジスタＰ１４，Ｎ１３
及びトランジスタＰ８，Ｎ９を経由する定常電流も遮断
される。一方、選択回路Ｓ２６は制御信号ＣＳのＬレベ
ルに応答してデータＤＳ、すなわちダイナミック読出回
路の出力を選択出力する。このときプリチャード信号φ
１がＬレベルの時は、ＡＮＤ回路Ａ２９，Ａ３０の各々
はＬレベルを出力するのでＲＯＭセルＭ３，Ｍ５はオフ
状態であり、その期間選択回路Ｓ２６はプリチャージさ
れたデータ線Ｄ４のデータすなわちＨレベルを出力す
る。次に、プリチャード信号φ１がＨレベルとなると、
トランジスタＰ２８がオフとなり、このときアドレス線
Ａ１がＨレベルの時にＡＮＤ回路Ａ２９の出力がＨレベ
ルとなるがＲＯＭセルＮ３はドレインがデータ線Ｄ４に
接続されていないので、データ線Ｄ４はプリチャージさ
れたＨレベルを記憶データとして保持し出力される。
【０００９】このように、従来のマイクロコンピュータ
内蔵のメモリ装置は、例えば２０ＭＨｚ動作等の高速動
作が必要な時は制御信号ＣＳをＨレベルに設定し、メモ
リの読出し回路を電流センス型のアンプ１０１を用いた
高速読出回路を動作させて実行すべきプログラムをこの
メモリから高速で読出ている。
内蔵のメモリ装置は、例えば２０ＭＨｚ動作等の高速動
作が必要な時は制御信号ＣＳをＨレベルに設定し、メモ
リの読出し回路を電流センス型のアンプ１０１を用いた
高速読出回路を動作させて実行すべきプログラムをこの
メモリから高速で読出ている。
【００１０】また、例えば３２ＫＨｚ位の低速動作で低
消費電力動作が要求される場合には、制御信号ＣＳとし
てＬレベルを設定して読出し回路をダイナミック読出回
路に切替え、メモリから実行すべきプログラムを読み出
すようにしている。この場合メモリの消費電力は、制御
信号ＣＳにより消費電力の大きいアンプ１０１への電流
供給が停止しており、ダイナミック読出回路の消費電流
はビット線の充放電電流だけであるため、低速動作では
低消費電力動作が実現できる。
消費電力動作が要求される場合には、制御信号ＣＳとし
てＬレベルを設定して読出し回路をダイナミック読出回
路に切替え、メモリから実行すべきプログラムを読み出
すようにしている。この場合メモリの消費電力は、制御
信号ＣＳにより消費電力の大きいアンプ１０１への電流
供給が停止しており、ダイナミック読出回路の消費電流
はビット線の充放電電流だけであるため、低速動作では
低消費電力動作が実現できる。
【００１１】しかしながら、近年の携帯機器の高機能化
に伴うマイクロコンピュータの高性能化により、現在で
は動作周波数も従来の１０倍程度になって来ているが、
常時高速動作を行っていると、消費電力が大きいのでバ
ッテリーの寿命が短くなり、携帯機器の商品価値が下が
ることにつながる。よって、上述のように消費電力低減
化のために３２ＫＨｚ位の低速動作モードを設け、待機
時には消費電力の低減化を図っている。
に伴うマイクロコンピュータの高性能化により、現在で
は動作周波数も従来の１０倍程度になって来ているが、
常時高速動作を行っていると、消費電力が大きいのでバ
ッテリーの寿命が短くなり、携帯機器の商品価値が下が
ることにつながる。よって、上述のように消費電力低減
化のために３２ＫＨｚ位の低速動作モードを設け、待機
時には消費電力の低減化を図っている。
【００１２】また、高級言語であるＣ言語でのプログラ
ム開発や携帯機器の高機能化によりプログラムサイズが
近年増加しており、これに対応するためマイクロコンピ
ュータに内蔵されるメモリ（ＲＯＭ）のサイズも従来の
１０倍程度に増加して来ている。このため、上述したよ
うにプログラム格納用のメモリの読出回路を、高速動作
時には電流センス型のアンプを用い、低速動作時にはダ
イナミック読出回路を用いるように構成しても、メモリ
サイズが大きいため、低速動作時は従来より消費電力が
増加することになる。
ム開発や携帯機器の高機能化によりプログラムサイズが
近年増加しており、これに対応するためマイクロコンピ
ュータに内蔵されるメモリ（ＲＯＭ）のサイズも従来の
１０倍程度に増加して来ている。このため、上述したよ
うにプログラム格納用のメモリの読出回路を、高速動作
時には電流センス型のアンプを用い、低速動作時にはダ
イナミック読出回路を用いるように構成しても、メモリ
サイズが大きいため、低速動作時は従来より消費電力が
増加することになる。
【００１３】低速動作時にも消費電力が増加する理由を
次に記載する。
次に記載する。
【００１４】ビット線当たりの消費電流ＩＢは充放電を
考えると次式で表される。
考えると次式で表される。
【００１５】ＩＢ＝ｆ（動作周波数ＫＨｚ）・Ｃ（負荷
容量ＰＦ）・Ｖ×２ 実際のハイエンドマイクロコンピュータの場合、命令コ
ードの語長は３２ビット（４バイト）単位で読み出すた
め、充放電されるデータ線の本数は平均１６本と仮定で
きる。
容量ＰＦ）・Ｖ×２ 実際のハイエンドマイクロコンピュータの場合、命令コ
ードの語長は３２ビット（４バイト）単位で読み出すた
め、充放電されるデータ線の本数は平均１６本と仮定で
きる。
【００１６】メモリサイズの小さい数十ＫバイトＲＯＭ
の場合データ線１本当たりの負荷容量は約５ｐＦ程度で
あるから、低消費電力動作時の動作周波数を３２ＫＨ
ｚ、動作電圧を３Ｖとするとこの場合の消費電流ＩＢＳ
は次のようになる。 ＩＢＳ＝３２×５×３×１６（データ線数本）×２＝約
１５μＡ しかし、前述の様に近年ＲＯＭサイズが増加しており、
例えば最近の一般的な数百ＫバイトのＲＯＭの場合、デ
ータ線１本当たりの負荷容量は約２０ｐＦになる。この
時の消費電流ＩＢＬは次のようになる。 ＩＢＬ＝３２×２０×３×１６×２＝約６１μＡ すなわち従来のマイクロコンピュータのメモリと同様の
読出方法を使用しても消費電流は最低で約６１μＡにな
り、従来の４倍の電力を消費することになる。
の場合データ線１本当たりの負荷容量は約５ｐＦ程度で
あるから、低消費電力動作時の動作周波数を３２ＫＨ
ｚ、動作電圧を３Ｖとするとこの場合の消費電流ＩＢＳ
は次のようになる。 ＩＢＳ＝３２×５×３×１６（データ線数本）×２＝約
１５μＡ しかし、前述の様に近年ＲＯＭサイズが増加しており、
例えば最近の一般的な数百ＫバイトのＲＯＭの場合、デ
ータ線１本当たりの負荷容量は約２０ｐＦになる。この
時の消費電流ＩＢＬは次のようになる。 ＩＢＬ＝３２×２０×３×１６×２＝約６１μＡ すなわち従来のマイクロコンピュータのメモリと同様の
読出方法を使用しても消費電流は最低で約６１μＡにな
り、従来の４倍の電力を消費することになる。
【００１７】
【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータは、低消費電力対応の低速動作時でもプ
ログラム格納用メモリの全ＲＯＭをアクセス可能なよう
に構成しているので、高機能化に伴う上記プログラム格
納用メモリの容量の増大によりメモリアクセスの充放電
電流対応の消費電流の増加が無視できなくなるという欠
点があった。
ロコンピュータは、低消費電力対応の低速動作時でもプ
ログラム格納用メモリの全ＲＯＭをアクセス可能なよう
に構成しているので、高機能化に伴う上記プログラム格
納用メモリの容量の増大によりメモリアクセスの充放電
電流対応の消費電流の増加が無視できなくなるという欠
点があった。
【００１８】本発明の目的は、高機能化に伴いプログラ
ム格納用メモリの容量が増大しても消費電力の増加を抑
制可能なマイクロコンピュータを提供することにある。
ム格納用メモリの容量が増大しても消費電力の増加を抑
制可能なマイクロコンピュータを提供することにある。
【００１９】
【課題を解決するための手段】本発明のマイクロコンピ
ュータは、プログラムを格納したプログラムメモリと、
前記プログラムメモリからプログラムを読出すためのプ
ログラムアドレスを設定するプログラムカウンタと通常
の高速動作対応の高速モードと待機時を含む低速動作対
応の低速モードとのいずれか一方を設定し動作モード信
号を出力する動作モード設定レジスタとを備える中央処
理装置と、前記動作モード信号の設定値に応答して前記
高速モード対応の高速クロック信号と前記低速モード対
応の低速クロック信号とのいずれか一方を選択し動作ク
ロックとして出力する動作スピード制御回路とを備える
マイクロコンピュータにおいて、 前記プログラムメモリが、前記高速動作対応の高速モー
ドプログラムを格納し前記高速モード対応の予め定めた
第１の範囲の前記プログラムアドレスで読出す高速動作
メモリと、前記低速動作対応の低速モードプログラムを
格納し前記低速モード対応の予め定めた第２の範囲の前
記プログラムアドレスで読出す低速動作メモリとを備
え、 前記低速動作時には前記高速動作メモリの動作を停止さ
せる高速動作停止信号を出力するメモリ動作制御手段を
備えて構成されている。
ュータは、プログラムを格納したプログラムメモリと、
前記プログラムメモリからプログラムを読出すためのプ
ログラムアドレスを設定するプログラムカウンタと通常
の高速動作対応の高速モードと待機時を含む低速動作対
応の低速モードとのいずれか一方を設定し動作モード信
号を出力する動作モード設定レジスタとを備える中央処
理装置と、前記動作モード信号の設定値に応答して前記
高速モード対応の高速クロック信号と前記低速モード対
応の低速クロック信号とのいずれか一方を選択し動作ク
ロックとして出力する動作スピード制御回路とを備える
マイクロコンピュータにおいて、 前記プログラムメモリが、前記高速動作対応の高速モー
ドプログラムを格納し前記高速モード対応の予め定めた
第１の範囲の前記プログラムアドレスで読出す高速動作
メモリと、前記低速動作対応の低速モードプログラムを
格納し前記低速モード対応の予め定めた第２の範囲の前
記プログラムアドレスで読出す低速動作メモリとを備
え、 前記低速動作時には前記高速動作メモリの動作を停止さ
せる高速動作停止信号を出力するメモリ動作制御手段を
備えて構成されている。
【００２０】
【発明の実施の形態】次に、本発明の実施の形態をブロ
ックで示す図１（Ａ）を参照すると、この図に示す本実
施の形態のマイクロコンピュータは、プログラムを格納
するメモリ回路１と、ＣＰＵ２と、動作指示信号Ｅを出
力するメモリ制御器３と、動作モード設定信号Ｍの供給
に応答して外部クロックＣＫＬ（３２ＫＨｚ），ＣＫＨ
（２０ＭＨｚ）のいずれか一方を選択し動作クロックＣ
ＫとしてＣＰＵ２に供給する動作スピード制御回路４と
を備える。
ックで示す図１（Ａ）を参照すると、この図に示す本実
施の形態のマイクロコンピュータは、プログラムを格納
するメモリ回路１と、ＣＰＵ２と、動作指示信号Ｅを出
力するメモリ制御器３と、動作モード設定信号Ｍの供給
に応答して外部クロックＣＫＬ（３２ＫＨｚ），ＣＫＨ
（２０ＭＨｚ）のいずれか一方を選択し動作クロックＣ
ＫとしてＣＰＵ２に供給する動作スピード制御回路４と
を備える。
【００２１】メモリ回路１は、電流センス型アンプを読
出回路に使用し高速動作を行う高速ＲＯＭ１１と、ダイ
ナミック型読出回路を使用し低速低消費電力動作を行う
低速ＲＯＭ１２と、読出制御を行う読出回路１３とを備
える。
出回路に使用し高速動作を行う高速ＲＯＭ１１と、ダイ
ナミック型読出回路を使用し低速低消費電力動作を行う
低速ＲＯＭ１２と、読出制御を行う読出回路１３とを備
える。
【００２２】ＣＰＵ２はプログラムカウンタ２１と、高
速・低速各モードのいずれか一方を設定し動作モード設
定信号Ｍを出力する動作モード設定レジスタ２２とを備
える。
速・低速各モードのいずれか一方を設定し動作モード設
定信号Ｍを出力する動作モード設定レジスタ２２とを備
える。
【００２３】メモリ回路１のメモリマップの一例を模式
的に示した図１（Ｂ）を参照すると、このメモリ回路１
は全メモリ容量が１２８ＫＢの例であり、アドレス００
０００Ｈ〜１８０００Ｈが高速ＲＯＭ１１に、アドレス
１８０００Ｈ〜２００００Ｈがの低速ＲＯＭ１２にそれ
ぞれ対応する。
的に示した図１（Ｂ）を参照すると、このメモリ回路１
は全メモリ容量が１２８ＫＢの例であり、アドレス００
０００Ｈ〜１８０００Ｈが高速ＲＯＭ１１に、アドレス
１８０００Ｈ〜２００００Ｈがの低速ＲＯＭ１２にそれ
ぞれ対応する。
【００２４】次に、図１を参照して本実施の形態の動作
について説明すると、まず、ＣＰＵ２内部のプログラム
カウンタ２１はメモリ回路１の高速ＲＯＭ１１，低速Ｒ
ＯＭ１２に命令読出用アドレスＡを出力する。高速ＲＯ
Ｍ１１，低速ＲＯＭ１２は上記アドレスＡの値に基づ
き、ＣＰＵ２へプログラムコードを命令データＤとして
送る。メモリ制御器３は上記アドレスＡの値をモニタし
ており、このアドレスＡの値に基づき高速動作，低消費
電力動作のいずれであるかを判断し、低消費電力動作と
判断した時は高速ＲＯＭ１１へ動作指示信号Ｅを送る。
また、動作スピード制御回路４は、ＣＰＵ２内部のモー
ド設定レジスタ２２が出力するモード設定信号Ｍの値に
基づき、３２ＫＨｚの外部クロックＣＫＬか２０ＭＨｚ
の外部クロックＣＫＨを切替え、いずれか一方をＣＰＵ
２やメモリ回路１へ動作用のクロックＣＫとして供給す
る。
について説明すると、まず、ＣＰＵ２内部のプログラム
カウンタ２１はメモリ回路１の高速ＲＯＭ１１，低速Ｒ
ＯＭ１２に命令読出用アドレスＡを出力する。高速ＲＯ
Ｍ１１，低速ＲＯＭ１２は上記アドレスＡの値に基づ
き、ＣＰＵ２へプログラムコードを命令データＤとして
送る。メモリ制御器３は上記アドレスＡの値をモニタし
ており、このアドレスＡの値に基づき高速動作，低消費
電力動作のいずれであるかを判断し、低消費電力動作と
判断した時は高速ＲＯＭ１１へ動作指示信号Ｅを送る。
また、動作スピード制御回路４は、ＣＰＵ２内部のモー
ド設定レジスタ２２が出力するモード設定信号Ｍの値に
基づき、３２ＫＨｚの外部クロックＣＫＬか２０ＭＨｚ
の外部クロックＣＫＨを切替え、いずれか一方をＣＰＵ
２やメモリ回路１へ動作用のクロックＣＫとして供給す
る。
【００２５】本実施の形態の処理をフローチャートで示
す図２を併せて参照すると、まず、高速動作の処理（ス
テップＳ１）時には高速ＲＯＭ１１を使用し、００００
０Ｈ〜１８０００Ｈ番地からプログラムを読出し、所定
の処理を行う。次に、高速動作から低消費電力動作へ動
作変更を行う時は、まず動作モード設定レジスタ２２に
０を書込み動作モード信号ＭをＬレベルとして、動作周
波数すなわちクロックＣＫの周波数を２０ＭＨｚから３
２ＫＨｚへ変更する（ステップＳ２）。次に１８０００
Ｈ番地以降の低速ＲＯＭ１２のＲＯＭへ分岐する（ステ
ップＳ３）。すると、アドレスＡの値をモニタしている
メモリ制御器３は低消費電力モードに移行したと判断
し、動作指示信号ＥをＬベルにして高速ＲＯＭ１１へ供
給することにより高速ＲＯＭ１１への電流供給を停止す
る。
す図２を併せて参照すると、まず、高速動作の処理（ス
テップＳ１）時には高速ＲＯＭ１１を使用し、００００
０Ｈ〜１８０００Ｈ番地からプログラムを読出し、所定
の処理を行う。次に、高速動作から低消費電力動作へ動
作変更を行う時は、まず動作モード設定レジスタ２２に
０を書込み動作モード信号ＭをＬレベルとして、動作周
波数すなわちクロックＣＫの周波数を２０ＭＨｚから３
２ＫＨｚへ変更する（ステップＳ２）。次に１８０００
Ｈ番地以降の低速ＲＯＭ１２のＲＯＭへ分岐する（ステ
ップＳ３）。すると、アドレスＡの値をモニタしている
メモリ制御器３は低消費電力モードに移行したと判断
し、動作指示信号ＥをＬベルにして高速ＲＯＭ１１へ供
給することにより高速ＲＯＭ１１への電流供給を停止す
る。
【００２６】次に、低消費電力動作時は１８０００Ｈ番
地以降のＲＯＭのプログラムを読み込んで動作を行う
（ステップＳ４，Ｓ５）。低消費電力動作から高速動作
へ動作変更を行う時は、高速ＲＯＭ１１のＲＯＭ０００
００Ｈ〜１８０００Ｈ番地へ分岐する（ステップＳ
６）。分岐すると、メモリ制御器３は高速動作モードと
判断し、高速動作型高速ＲＯＭ１１へ動作指示信号Ｅを
Ｈレベルにして供給することにより高速ＲＯＭ１１へ電
流供給を再開する。分岐後に動作モード設定レジスタ２
２に１を書込み、動作周波数すなわちクロックＣＫの周
波数を３２ＫＨｚから２０ＭＨｚへ変更し高速動作を開
始する（ステップＳ８）。
地以降のＲＯＭのプログラムを読み込んで動作を行う
（ステップＳ４，Ｓ５）。低消費電力動作から高速動作
へ動作変更を行う時は、高速ＲＯＭ１１のＲＯＭ０００
００Ｈ〜１８０００Ｈ番地へ分岐する（ステップＳ
６）。分岐すると、メモリ制御器３は高速動作モードと
判断し、高速動作型高速ＲＯＭ１１へ動作指示信号Ｅを
Ｈレベルにして供給することにより高速ＲＯＭ１１へ電
流供給を再開する。分岐後に動作モード設定レジスタ２
２に１を書込み、動作周波数すなわちクロックＣＫの周
波数を３２ＫＨｚから２０ＭＨｚへ変更し高速動作を開
始する（ステップＳ８）。
【００２７】次に、メモリ回路１の読出回路１３を図９
と共通の構成要素には共通の文字／数字を用いて同様に
回路図で示す図３を参照すると、この読出回路１３は従
来と共通のＲＯＭセルＭ３，Ｍ５と、トランジスタＮ１
２，Ｎ９，Ｐ７，Ｐ８とインバータＩ１１とから成る電
流センス型のアンプ１０１と、トランジスタＮ１３，Ｎ
１５，Ｎ１６，Ｐ１４，Ｐ１７，Ｐ２１，Ｐ２２と、Ｎ
ＯＲ回路Ｏ２３，Ｏ２４と、インバータい１１，Ｉ２５
とを備え、ダイナミック読出回路が不要なので選択回路
Ｓ２６が削除され、また、プリチャージも不要なのでＯ
Ａ回路Ｏ２７とＡＮＤ回路Ａ２９，Ａ３０とトランジス
タＰ２９とが削除されている。
と共通の構成要素には共通の文字／数字を用いて同様に
回路図で示す図３を参照すると、この読出回路１３は従
来と共通のＲＯＭセルＭ３，Ｍ５と、トランジスタＮ１
２，Ｎ９，Ｐ７，Ｐ８とインバータＩ１１とから成る電
流センス型のアンプ１０１と、トランジスタＮ１３，Ｎ
１５，Ｎ１６，Ｐ１４，Ｐ１７，Ｐ２１，Ｐ２２と、Ｎ
ＯＲ回路Ｏ２３，Ｏ２４と、インバータい１１，Ｉ２５
とを備え、ダイナミック読出回路が不要なので選択回路
Ｓ２６が削除され、また、プリチャージも不要なのでＯ
Ａ回路Ｏ２７とＡＮＤ回路Ａ２９，Ａ３０とトランジス
タＰ２９とが削除されている。
【００２８】図３を参照して動作について説明すると、
高速ＲＯＭ１１を使用する場合は、制御信号ＥをＨレベ
ルにすることにより、インバータＩ２５を介して接続さ
れているＮＯＲ回路Ｏ２３，Ｏ２４がインバータとして
動作しセンスアンプ部１０１が動作して、ＲＯＭセルＭ
３，Ｍ５の状態を読出すことができる。
高速ＲＯＭ１１を使用する場合は、制御信号ＥをＨレベ
ルにすることにより、インバータＩ２５を介して接続さ
れているＮＯＲ回路Ｏ２３，Ｏ２４がインバータとして
動作しセンスアンプ部１０１が動作して、ＲＯＭセルＭ
３，Ｍ５の状態を読出すことができる。
【００２９】次に、高速ＲＯＭ１１を停止させ、消費電
流を抑える場合は、制御信号ＥをＬレベルにする。Ｌレ
ベルの制御信号Ｅの供給に応答してトランジスタＰ２
１，Ｐ２２はオン状態となるため、節点Ｘ６，Ｘ１８が
Ｈレベルとなり、トランジスタＰ７，Ｐ８，Ｐ１４，Ｐ
１７が節点Ｘ１０，Ｘ１９への電流供給を停止する。ま
た、インバータ回路Ｉ２５の出力はＨレベルになるた
め、ＮＯＲ回路Ｏ２３，Ｏ２４のインバータ動作が停止
する。この結果、電流センス型アンプへの電流供給を停
止するため、高速ＲＯＭ１１のセンスアンプ部の消費電
流値が０となる。
流を抑える場合は、制御信号ＥをＬレベルにする。Ｌレ
ベルの制御信号Ｅの供給に応答してトランジスタＰ２
１，Ｐ２２はオン状態となるため、節点Ｘ６，Ｘ１８が
Ｈレベルとなり、トランジスタＰ７，Ｐ８，Ｐ１４，Ｐ
１７が節点Ｘ１０，Ｘ１９への電流供給を停止する。ま
た、インバータ回路Ｉ２５の出力はＨレベルになるた
め、ＮＯＲ回路Ｏ２３，Ｏ２４のインバータ動作が停止
する。この結果、電流センス型アンプへの電流供給を停
止するため、高速ＲＯＭ１１のセンスアンプ部の消費電
流値が０となる。
【００３０】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の文字／数字を用いてブロック
で示す図４を参照すると、この図に示す本実施の形態の
第１の実施の形態との相違点は、ＣＰＵ２の代わりにプ
ログラム命令により書込まれたＨ，Ｌのいずれかの値に
対応して動作指示信号Ｅを出力するメモり制御レジスタ
２３をさらに備えるＣＰＵ２Ａを備え、メモリ制御器３
を削除したことである。メモり制御レジスタ２３はフリ
ップフロップ等で構成する。図４及び本実施の形態の処
理をフローチャートで示す図５を参照して本実施の形態
の動作について説明すると、高速ＲＯＭ１１の動作，停
止制御をメモリ制御器３によるアドレスのモニタで行う
のではなく、プログラムを実行してＣＰＵ２Ａからの命
令によりメモリ制御レジスタ２３へＨ，Ｌのいずれかの
値の書込みにより動作、停止制御を行う。本実施の形態
では、メモリ制御レジスタ２３の内容によって高速ＲＯ
Ｍ１１の電流供給制御を行うため、高速ＲＯＭ１１のア
ドレスＲＯＭとは独立して制御が可能になる。
共通の構成要素には共通の文字／数字を用いてブロック
で示す図４を参照すると、この図に示す本実施の形態の
第１の実施の形態との相違点は、ＣＰＵ２の代わりにプ
ログラム命令により書込まれたＨ，Ｌのいずれかの値に
対応して動作指示信号Ｅを出力するメモり制御レジスタ
２３をさらに備えるＣＰＵ２Ａを備え、メモリ制御器３
を削除したことである。メモり制御レジスタ２３はフリ
ップフロップ等で構成する。図４及び本実施の形態の処
理をフローチャートで示す図５を参照して本実施の形態
の動作について説明すると、高速ＲＯＭ１１の動作，停
止制御をメモリ制御器３によるアドレスのモニタで行う
のではなく、プログラムを実行してＣＰＵ２Ａからの命
令によりメモリ制御レジスタ２３へＨ，Ｌのいずれかの
値の書込みにより動作、停止制御を行う。本実施の形態
では、メモリ制御レジスタ２３の内容によって高速ＲＯ
Ｍ１１の電流供給制御を行うため、高速ＲＯＭ１１のア
ドレスＲＯＭとは独立して制御が可能になる。
【００３１】まず、高速動作（ステップＳ１）から低消
費電力動作へ動作変更を行う時は、動作モード設定レジ
スタ２に０を書込み、動作周波数を２０ＭＨｚから３２
ＫＨｚに設定変更（ステップＳ２）し、低速ＲＯＭ１２
に分岐する（ステップＳ３）。その後、メモリ制御レジ
スタ２３に０を書き込む（ステップＳ３１）。これによ
り、高速ＲＯＭ１１へＬレベルの動作指示信号Ｅが出力
されるため、高速ＲＯＭ１１への電流供給が止まり、低
消費電力動作を開始する（ステップＳ４，Ｓ５）。
費電力動作へ動作変更を行う時は、動作モード設定レジ
スタ２に０を書込み、動作周波数を２０ＭＨｚから３２
ＫＨｚに設定変更（ステップＳ２）し、低速ＲＯＭ１２
に分岐する（ステップＳ３）。その後、メモリ制御レジ
スタ２３に０を書き込む（ステップＳ３１）。これによ
り、高速ＲＯＭ１１へＬレベルの動作指示信号Ｅが出力
されるため、高速ＲＯＭ１１への電流供給が止まり、低
消費電力動作を開始する（ステップＳ４，Ｓ５）。
【００３２】次に、低消費電力動作から高速動作へ動作
変更を行う時は、メモリ制御レジスタ２３に１を書き込
む（ステップＳ５１）。動作指示信号ＥはＨレベルとな
り、高速ＲＯＭ１１への電流供給を再開するため、高速
ＲＯＭ１１が動作を再開始する。高速ＲＯＭ１１へ分岐
後（ステップＳ６）、動作モードレジスタ２２に１を書
込み、動作周波数を３２ＫＨｚから２０ＭＨｚへ変更し
（ステップＳ７）、高速動作を開始する（ステップＳ
８）。
変更を行う時は、メモリ制御レジスタ２３に１を書き込
む（ステップＳ５１）。動作指示信号ＥはＨレベルとな
り、高速ＲＯＭ１１への電流供給を再開するため、高速
ＲＯＭ１１が動作を再開始する。高速ＲＯＭ１１へ分岐
後（ステップＳ６）、動作モードレジスタ２２に１を書
込み、動作周波数を３２ＫＨｚから２０ＭＨｚへ変更し
（ステップＳ７）、高速動作を開始する（ステップＳ
８）。
【００３３】次に、本発明の第３の実施の形態を図４と
共通の構成要素には共通の文字／数字を用いてブロック
で示す図６を参照すると、この図に示す本実施の形態の
前述の第２の実施の形態との相違点は、メモリ回路１の
低速ＲＯＭ１１の代わりに低消費電力型、例えばダイナ
ミック動作によりデータを読出せるランダムアクセスメ
モリ（ＲＡＭ）５と、所要プログラムを格納した外部Ｒ
ＯＭ６とを備えることである。図６及び本実施の形態の
処理をフローチャートで示す図７を参照して本実施の形
態の動作について説明すると、高速動作（ステップＳ
１）から低消費電力動作へ動作変更を行う時は、まず低
電力動作時に必要なプログラムを高速ＲＯＭ１１、若し
くは外部に接続されたＲＯＭ６からＲＡＭ５へ転送する
（ステップＳ１１）。プログラムの転送完了（ステップ
Ｓ１２）後、動作モード設定レジスタ２２に０を書込み
（ステップＳ２）、動作周波数を２０ＭＨｚから３２Ｋ
Ｈｚに変更する。次に、ＲＡＭ５のＲＯＭに分岐し（ス
テップＳ３）、メモリ制御レジスタ２３へ０を書込み
（ステップＳ３１）、高速ＲＯＭ１１の動作を停止さ
せ、低消費電力動作を行う（ステップＳ４，Ｓ５）。
共通の構成要素には共通の文字／数字を用いてブロック
で示す図６を参照すると、この図に示す本実施の形態の
前述の第２の実施の形態との相違点は、メモリ回路１の
低速ＲＯＭ１１の代わりに低消費電力型、例えばダイナ
ミック動作によりデータを読出せるランダムアクセスメ
モリ（ＲＡＭ）５と、所要プログラムを格納した外部Ｒ
ＯＭ６とを備えることである。図６及び本実施の形態の
処理をフローチャートで示す図７を参照して本実施の形
態の動作について説明すると、高速動作（ステップＳ
１）から低消費電力動作へ動作変更を行う時は、まず低
電力動作時に必要なプログラムを高速ＲＯＭ１１、若し
くは外部に接続されたＲＯＭ６からＲＡＭ５へ転送する
（ステップＳ１１）。プログラムの転送完了（ステップ
Ｓ１２）後、動作モード設定レジスタ２２に０を書込み
（ステップＳ２）、動作周波数を２０ＭＨｚから３２Ｋ
Ｈｚに変更する。次に、ＲＡＭ５のＲＯＭに分岐し（ス
テップＳ３）、メモリ制御レジスタ２３へ０を書込み
（ステップＳ３１）、高速ＲＯＭ１１の動作を停止さ
せ、低消費電力動作を行う（ステップＳ４，Ｓ５）。
【００３４】次に、低消費電力動作から高速動作へ動作
変更を行う時は、まずメモリ制御レジスタ２３へ１を書
込み（ステップＳ５１）、高速ＲＯＭ１１の動作を再開
させる。高速ＲＯＭ１１の動作開始後に高速ＲＯＭ１１
へ分岐し（ステップＳ６６）、メモリ制御レジスタ２３
に１を書き込んで動作周波数を３２ＫＨｚから２０ＭＨ
ｚに変更し（ステップＳ７）高速動作を開始する（ステ
ップＳ８）。
変更を行う時は、まずメモリ制御レジスタ２３へ１を書
込み（ステップＳ５１）、高速ＲＯＭ１１の動作を再開
させる。高速ＲＯＭ１１の動作開始後に高速ＲＯＭ１１
へ分岐し（ステップＳ６６）、メモリ制御レジスタ２３
に１を書き込んで動作周波数を３２ＫＨｚから２０ＭＨ
ｚに変更し（ステップＳ７）高速動作を開始する（ステ
ップＳ８）。
【００３５】次に低消費電力型ＲＡＭ５の構成を回路図
で示す図８を参照すると、このＲＡＭ５は、ＲＡＭセル
ＭＡ５１，ＭＡ５２と、ライト回路５１と、リード回路
５２と、ＰチャネルトランジスタＰ５６，Ｐ５７，Ｐ５
８と、ＮチャネルトランジスタＮ５９，Ｎ６０，Ｎ６
１，Ｎ６３，Ｎ６４と、インバータＩ７８と、ＯＲ回路
７３と、ＡＮＤ回路Ａ７１，Ａ７２とを備える。
で示す図８を参照すると、このＲＡＭ５は、ＲＡＭセル
ＭＡ５１，ＭＡ５２と、ライト回路５１と、リード回路
５２と、ＰチャネルトランジスタＰ５６，Ｐ５７，Ｐ５
８と、ＮチャネルトランジスタＮ５９，Ｎ６０，Ｎ６
１，Ｎ６３，Ｎ６４と、インバータＩ７８と、ＯＲ回路
７３と、ＡＮＤ回路Ａ７１，Ａ７２とを備える。
【００３６】動作について説明すると、まず、プログラ
ムをＲＡＭ５に移動する場合は、まずプログラムのデー
タＤがライトデータ線Ｗからライト回路５１に入力され
る。この入力後、ＣＰＵ２がＲ／Ｗ信号線をＬレベルに
設定すると、インバータＩ７８を介してライト回路５１
の中にあるクロックドインバータＩ６７，Ｉ６８が動作
を開始し、入力データＤがＱ線に、及びその反転データ
ＤＢがＱＢ線にそれぞれ伝わる。これにより、アドレス
線Ａ１，Ａ２により選択したＲＡＭセルＭＡ５１，ＭＡ
５２にデータが記憶される。
ムをＲＡＭ５に移動する場合は、まずプログラムのデー
タＤがライトデータ線Ｗからライト回路５１に入力され
る。この入力後、ＣＰＵ２がＲ／Ｗ信号線をＬレベルに
設定すると、インバータＩ７８を介してライト回路５１
の中にあるクロックドインバータＩ６７，Ｉ６８が動作
を開始し、入力データＤがＱ線に、及びその反転データ
ＤＢがＱＢ線にそれぞれ伝わる。これにより、アドレス
線Ａ１，Ａ２により選択したＲＡＭセルＭＡ５１，ＭＡ
５２にデータが記憶される。
【００３７】次に、ＲＡＭ５から記憶データを読み出す
時は、Ｒ／Ｗ信号線をＨレベルに設定する。すると、イ
ンバータＩ７８を介してＯＲ回路７３はクロックＣＰを
出力し、クロックＣＰがＬレベルの時、トランジスタＰ
５６，Ｐ５７，Ｐ５８を介してＱ，ＱＢ線にプリチャー
ジを行う。クロックＣＰがＨレベルになるとプリチャー
ジが終了する。アドレス線Ａ１，Ａ２によりＲＡＭセル
ＭＡ５１，ＭＡ５２が選択され、ＲＡＭセルＭＡ５１，
ＭＡ５２の保持値及びその反転値の各々がＱ線，ＱＢ線
の各々にそれぞれ伝達される。Ｑ線，ＱＢ線はリード回
路５２に接続されており、ここでＲＡＭセルＭＡ５１，
ＭＡ５２の値をラッチし、リードデータ線Ｒを経由して
出力する。またリード回路５２はダイナミック読出型で
あるため、高速読出で使用する電流センス型アンプより
も消費電流は小さくなる。
時は、Ｒ／Ｗ信号線をＨレベルに設定する。すると、イ
ンバータＩ７８を介してＯＲ回路７３はクロックＣＰを
出力し、クロックＣＰがＬレベルの時、トランジスタＰ
５６，Ｐ５７，Ｐ５８を介してＱ，ＱＢ線にプリチャー
ジを行う。クロックＣＰがＨレベルになるとプリチャー
ジが終了する。アドレス線Ａ１，Ａ２によりＲＡＭセル
ＭＡ５１，ＭＡ５２が選択され、ＲＡＭセルＭＡ５１，
ＭＡ５２の保持値及びその反転値の各々がＱ線，ＱＢ線
の各々にそれぞれ伝達される。Ｑ線，ＱＢ線はリード回
路５２に接続されており、ここでＲＡＭセルＭＡ５１，
ＭＡ５２の値をラッチし、リードデータ線Ｒを経由して
出力する。またリード回路５２はダイナミック読出型で
あるため、高速読出で使用する電流センス型アンプより
も消費電流は小さくなる。
【００３８】従来の技術ではメモリサイズが数百Ｋバイ
ト位での場合、低速低消費電力動作でもメモリの消費電
力は約６１μＡになることを先に述べた。
ト位での場合、低速低消費電力動作でもメモリの消費電
力は約６１μＡになることを先に述べた。
【００３９】本発明のプログラムメモリを分割し、待機
状態等の低速動作時には、対応のプログラムのみを格納
した低速動作メモリＲＯＭのみを使用してプログラムを
実行させその期間は消費電力の大きい高速動作メモリＲ
ＯＭの電流供給を停止することにより、低消費電力動作
時のメモリ容量は数十Ｋバイトで済むため、全体のプロ
グラムサイズが増加してもメモリの消費電力は約１５μ
Ａ以下となる。すなわち、全体のプログラムサイズが増
加しても低消費電力動作が可能になる。
状態等の低速動作時には、対応のプログラムのみを格納
した低速動作メモリＲＯＭのみを使用してプログラムを
実行させその期間は消費電力の大きい高速動作メモリＲ
ＯＭの電流供給を停止することにより、低消費電力動作
時のメモリ容量は数十Ｋバイトで済むため、全体のプロ
グラムサイズが増加してもメモリの消費電力は約１５μ
Ａ以下となる。すなわち、全体のプログラムサイズが増
加しても低消費電力動作が可能になる。
【００４０】
【発明の効果】以上説明したように、本発明のマイクロ
コンピュータは、プログラムメモリが、高速モードプロ
グラムを格納した高速動作メモリと、低速モードプログ
ラムを格納し第２の範囲のプログラムアドレスで読出す
低速動作メモリとを備え、低速動作時には高速動作停止
信号を出力するメモリ動作制御手段を備えるので、待機
状態等の低速動作時には低速動作メモリＲＯＭのみを使
用してプログラムを実行させその期間は消費電力の大き
い高速動作メモリＲＯＭの電流供給を停止することによ
り、全体のプログラムサイズが増加しても低消費電力動
作が可能になるという効果がある。
コンピュータは、プログラムメモリが、高速モードプロ
グラムを格納した高速動作メモリと、低速モードプログ
ラムを格納し第２の範囲のプログラムアドレスで読出す
低速動作メモリとを備え、低速動作時には高速動作停止
信号を出力するメモリ動作制御手段を備えるので、待機
状態等の低速動作時には低速動作メモリＲＯＭのみを使
用してプログラムを実行させその期間は消費電力の大き
い高速動作メモリＲＯＭの電流供給を停止することによ
り、全体のプログラムサイズが増加しても低消費電力動
作が可能になるという効果がある。
【図１】本発明のマイクロコンピュータの第１の実施の
形態を示すブロック図及びメモリマップ図である。
形態を示すブロック図及びメモリマップ図である。
【図２】本実施の形態のマイクロコンピュータにおける
動作の一例を示すフローチャートである。
動作の一例を示すフローチャートである。
【図３】図１の読出回路の一例を示す回路図である。
【図４】本発明のマイクロコンピュータの第２の実施の
形態を示すブロック図である。
形態を示すブロック図である。
【図５】本実施の形態のマイクロコンピュータにおける
動作の一例を示すフローチャートである。
動作の一例を示すフローチャートである。
【図６】本発明のマイクロコンピュータの第３の実施の
形態を示すブロック図である。
形態を示すブロック図である。
【図７】本実施の形態のマイクロコンピュータにおける
動作の一例を示すフローチャートである。
動作の一例を示すフローチャートである。
【図８】図６のＲＡＭの一例を示す回路図である。
【図９】従来のマイクロコンピュータのメモリ読出回路
の一例を示す回路図である。
の一例を示す回路図である。
１，１Ａ メモリ回路 ２，２Ａ ＣＰＵ ３ メモリ制御器 ４ 動作スピード制御回路 ５ ＲＡＭ ６ 外部ＲＯＭ １１ 高速ＲＯＭ １２ 低速ＲＯＭ １３ 読出回路 ２１ プログラムカウンタ ２２ 動作モード設定レジスタ ２３ メモリ制御レジスタ
Claims (5)
- 【請求項１】 プログラムを格納したプログラムメモリ
と、前記プログラムメモリからプログラムを読出すため
のプログラムアドレスを設定するプログラムカウンタと
通常の高速動作対応の高速モードと待機時を含む低速動
作対応の低速モードとのいずれか一方を設定し動作モー
ド信号を出力する動作モード設定レジスタとを備える中
央処理装置と、前記動作モード信号の設定値に応答して
前記高速モード対応の高速クロック信号と前記低速モー
ド対応の低速クロック信号とのいずれか一方を選択し動
作クロックとして出力する動作スピード制御回路とを備
えるマイクロコンピュータにおいて、 前記プログラムメモリが、前記高速動作対応の高速モー
ドプログラムを格納し前記高速モード対応の予め定めた
第１の範囲の前記プログラムアドレスで読出す高速動作
メモリと、前記低速動作対応の低速モードプログラムを
格納し前記低速モード対応の予め定めた第２の範囲の前
記プログラムアドレスで読出す低速動作メモリとを備
え、 前記低速動作時には前記高速動作メモリの動作を停止さ
せる高速動作停止信号を出力するメモリ動作制御手段を
備えることを特徴とするマイクロコンピュータ。 - 【請求項２】 前記高速動作メモリが、電流センス型ア
ンプ読出回路を用いた高速動作型のＲＯＭを備え、 前記低速動作メモリが、前記高速動作型ＲＯＭよりも消
費電力の少ないビット線充放電型の低消費電力型読出回
路を用いた低消費電力型ＲＯＭを備えることを特徴とす
る請求項１記載のマイクロコンピュータ。 - 【請求項３】 前記メモリ動作制御手段が、前記第２の
範囲の前記プログラムアドレスの検出に応答して前記高
速動作停止信号を出力するメモリ制御回路を備えること
を特徴とする請求項１記載のマイクロコンピュータ。 - 【請求項４】 前記メモリ動作制御手段が、前記低速モ
ード対応の低速データが設定されこの低速データの読出
に応答して前記高速動作停止信号を出力するメモリ制御
設定レジスタを前記中央処理装置に備えることを特徴と
する請求項１記載のマイクロコンピュータ。 - 【請求項５】 前記低速動作メモリが、ビット線充放電
型の低消費電力型読出回路を用いた低消費電力型ＲＡＭ
を備えることを特徴とする請求項１記載のマイクロコン
ピュータ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8084397A JPH10275140A (ja) | 1997-03-31 | 1997-03-31 | マイクロコンピュータ |
| KR1019980011050A KR100283549B1 (ko) | 1997-03-31 | 1998-03-30 | 프로그램 메모리의 용량이 증가하는 경우에도 전력소비를억제시키는 것이 가능한 마이크로컴퓨터 |
| CN98101225A CN1118067C (zh) | 1997-03-31 | 1998-03-30 | 在程序存储器容量增加时能抑制能耗的微型计算机 |
| EP98105867A EP0869508A3 (en) | 1997-03-31 | 1998-03-31 | Microcomputer capable of suppressing power consumption even if a program memory is increased in capacity |
| US09/052,674 US5991889A (en) | 1997-03-31 | 1998-03-31 | Microcomputer capable of suppressing power consumption even if a program memory is increased in capacity |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8084397A JPH10275140A (ja) | 1997-03-31 | 1997-03-31 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10275140A true JPH10275140A (ja) | 1998-10-13 |
Family
ID=13729646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8084397A Pending JPH10275140A (ja) | 1997-03-31 | 1997-03-31 | マイクロコンピュータ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5991889A (ja) |
| EP (1) | EP0869508A3 (ja) |
| JP (1) | JPH10275140A (ja) |
| KR (1) | KR100283549B1 (ja) |
| CN (1) | CN1118067C (ja) |
Families Citing this family (16)
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