JPH11283377A - センスアンプ回路 - Google Patents
センスアンプ回路Info
- Publication number
- JPH11283377A JPH11283377A JP8318198A JP8318198A JPH11283377A JP H11283377 A JPH11283377 A JP H11283377A JP 8318198 A JP8318198 A JP 8318198A JP 8318198 A JP8318198 A JP 8318198A JP H11283377 A JPH11283377 A JP H11283377A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- inverter
- output
- circuit
- inverters
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 センスアンプ回路のリードバス線に接続され
るインバータが要因とされる出力の遅延を解消し、出力
の高速化を可能にしたセンスアンプ回路を提供する。 【解決手段】 一対のインバータ回路ＩＮＶ１，ＩＮＶ
２で構成されるセンスアンプＳＡと、センスアンプＳＡ
の出力部に接続されるインバータＩ１，Ｉ２，Ｉ３を有
するセンスアンプ回路に、センスアンプＳＡを活性化さ
せるための信号ＳＥ２によってオンされるトランスファ
スイッチＳＷ１，ＳＷ２を、それぞれセンスアンプＳＡ
と各インバータＩ１，Ｉ３の出力端との間に接続する。
センスアンプＳＡの活性時にインバータＩ１，Ｉ３出力
をセンスアンプＳＡに戻すことにより、センスアンプＳ
Ａは、インバータ回路ＩＮＶ１，ＩＮＶ２とインバータ
Ｉ１，Ｉ３からなるインバータ２個並列構成の回路構成
となり、センスアンプを構成するインバータサイズが見
かけ上大きくなり、出力のインバータを一段分省略した
のと同程度に出力を高速化することが可能となる。
るインバータが要因とされる出力の遅延を解消し、出力
の高速化を可能にしたセンスアンプ回路を提供する。 【解決手段】 一対のインバータ回路ＩＮＶ１，ＩＮＶ
２で構成されるセンスアンプＳＡと、センスアンプＳＡ
の出力部に接続されるインバータＩ１，Ｉ２，Ｉ３を有
するセンスアンプ回路に、センスアンプＳＡを活性化さ
せるための信号ＳＥ２によってオンされるトランスファ
スイッチＳＷ１，ＳＷ２を、それぞれセンスアンプＳＡ
と各インバータＩ１，Ｉ３の出力端との間に接続する。
センスアンプＳＡの活性時にインバータＩ１，Ｉ３出力
をセンスアンプＳＡに戻すことにより、センスアンプＳ
Ａは、インバータ回路ＩＮＶ１，ＩＮＶ２とインバータ
Ｉ１，Ｉ３からなるインバータ２個並列構成の回路構成
となり、センスアンプを構成するインバータサイズが見
かけ上大きくなり、出力のインバータを一段分省略した
のと同程度に出力を高速化することが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に用
いられ、記憶素子から読み出された電流を増幅するため
のセンスアンプ回路に関し、特に読み出し出力の高速化
を可能にしたセンスアンプ回路に関する。
いられ、記憶素子から読み出された電流を増幅するため
のセンスアンプ回路に関し、特に読み出し出力の高速化
を可能にしたセンスアンプ回路に関する。
【０００２】
【従来の技術】図４は本発明が対象とする出力部にイン
バータを有するセンスアンプの従来構成の回路図であ
る。リードバス線ＲＢＴ，ＲＢＢは各々ディジット線の
ＴＲＵＥ（正）とＢＡＲ（負）とに接続されている。こ
れらリードバス線ＲＢＴ，ＲＢＢは、読み出し時に図外
のメモリセルから読み出されるデータに伴って電位差を
生じ、トランジスタＰ４，Ｐ５を介してセンスアンプＳ
Ａに伝える。ＰチャネルＭＯＳトランジスタＰ１〜Ｐ３
で構成される部分は、ＳＡＥＱ信号を受けてリードバス
線ＲＢＴ，ＲＢＢのプリチャージイコライズを行う回路
である。また、前記ＰチャネルＭＯＳトランジスタＰ
４，Ｐ５は、リードバス線ＲＢＴ，ＲＢＢとセンスアン
プＳＡを接続し、リードバス線ＲＢＴ，ＲＢＢの電位差
をセンスアンプＳＡに伝えると共に、ＳＥ２信号を受け
てセンスアンプＳＡが活性化すると同時にリードバス線
を切り離す役割を担っている。また、ＰチャネルＭＯＳ
トランジスタＰ６，Ｐ７は、センスアンプＳＡ入出力部
Ｘ２，Ｘ１に位置し、ＳＡＥＱ信号を受け、センスアン
プＳＡをプリチャージする事により、センスアンプＳＡ
の非活性化を行う。
バータを有するセンスアンプの従来構成の回路図であ
る。リードバス線ＲＢＴ，ＲＢＢは各々ディジット線の
ＴＲＵＥ（正）とＢＡＲ（負）とに接続されている。こ
れらリードバス線ＲＢＴ，ＲＢＢは、読み出し時に図外
のメモリセルから読み出されるデータに伴って電位差を
生じ、トランジスタＰ４，Ｐ５を介してセンスアンプＳ
Ａに伝える。ＰチャネルＭＯＳトランジスタＰ１〜Ｐ３
で構成される部分は、ＳＡＥＱ信号を受けてリードバス
線ＲＢＴ，ＲＢＢのプリチャージイコライズを行う回路
である。また、前記ＰチャネルＭＯＳトランジスタＰ
４，Ｐ５は、リードバス線ＲＢＴ，ＲＢＢとセンスアン
プＳＡを接続し、リードバス線ＲＢＴ，ＲＢＢの電位差
をセンスアンプＳＡに伝えると共に、ＳＥ２信号を受け
てセンスアンプＳＡが活性化すると同時にリードバス線
を切り離す役割を担っている。また、ＰチャネルＭＯＳ
トランジスタＰ６，Ｐ７は、センスアンプＳＡ入出力部
Ｘ２，Ｘ１に位置し、ＳＡＥＱ信号を受け、センスアン
プＳＡをプリチャージする事により、センスアンプＳＡ
の非活性化を行う。
【０００３】センスアンプＳＡは、ＰチャネルＭＯＳト
ランジスタＰ８，Ｐ９とＮチャネルＭＯＳトランジスタ
Ｎ１，Ｎ２，Ｎ３から構成され、前記トランジスタＰ
８，Ｎ１からなる第１インバータ回路と、トランジスタ
Ｐ９，Ｎ２からなる第２インバータ回路とで構成される
フルラッチ型センスアンプである。なお、ＮチャネルＭ
ＯＳトランジスタＮ３のゲートに入るＳＥ１信号と、Ｐ
チャネルＭＯＳトランジスタＰ８，Ｐ９のソースに入る
ＳＥ２信号によりセンスアンプＳＡは活性化される。
ランジスタＰ８，Ｐ９とＮチャネルＭＯＳトランジスタ
Ｎ１，Ｎ２，Ｎ３から構成され、前記トランジスタＰ
８，Ｎ１からなる第１インバータ回路と、トランジスタ
Ｐ９，Ｎ２からなる第２インバータ回路とで構成される
フルラッチ型センスアンプである。なお、ＮチャネルＭ
ＯＳトランジスタＮ３のゲートに入るＳＥ１信号と、Ｐ
チャネルＭＯＳトランジスタＰ８，Ｐ９のソースに入る
ＳＥ２信号によりセンスアンプＳＡは活性化される。
【０００４】さらに、インバータＩ１，Ｉ３はセンスア
ンプＳＡの出力部Ｘ２，Ｘ１に接続されており、インバ
ータＩ１はＩ２を介しＩ３と同相の信号を出す。これら
ＹインバータＩ２またはＩ３の各出力は、インバータ接
続されたＰチャネルＭＯＳトランジスタＰ１０とＮチャ
ネルＭＯＳトランジスタＮ４のそれぞれのゲートに接続
され、かつこれらトランジスタＰ１０，Ｎ４の接続点に
ＷＲＢ線が接続され、このＷＲＢ線に“Ｈ”あるいは
“Ｌ”の信号が出力される。
ンプＳＡの出力部Ｘ２，Ｘ１に接続されており、インバ
ータＩ１はＩ２を介しＩ３と同相の信号を出す。これら
ＹインバータＩ２またはＩ３の各出力は、インバータ接
続されたＰチャネルＭＯＳトランジスタＰ１０とＮチャ
ネルＭＯＳトランジスタＮ４のそれぞれのゲートに接続
され、かつこれらトランジスタＰ１０，Ｎ４の接続点に
ＷＲＢ線が接続され、このＷＲＢ線に“Ｈ”あるいは
“Ｌ”の信号が出力される。
【０００５】このセンスアンプ回路では、読み出し動作
が始まる前には、ＳＡＥＱ，ＳＥ１，ＳＥ２は全て
“Ｌ”となっている。 まず、ＳＡＥＱが“Ｌ”から
“Ｈ”になり、トランジスタＰ１〜Ｐ３，Ｐ６，Ｐ７が
各々オフし、リードバス線ＲＢＴ，ＴＢＢの電位差がセ
ンスアンプＳＡに到達できるようになる。次に、ワード
線が選択されセルのデータにより、リードバス線ＲＢ
Ｂ，ＲＢＴが開き出し、その電位差がセンスアンプＳＡ
まで到達する。次に、ＳＥ１が“Ｌ”から“Ｈ”となり
トランジスタＮ３がオンしセンスアンプＳＡ活性化の第
１段階が完了する。最後に、ＳＥ２が“Ｌ”から“Ｈ”
となり初めて、センスアンプＳＡが活性化され、かつこ
れと同時トランジスタＰ４，Ｐ５によりリードバス線Ｒ
ＢＴ，ＲＢＢを切り離す。活性化されたセンスアンプＳ
Ａは、第１インバータ回路（Ｐ８，Ｎ１）と第２インバ
ータ回路（Ｐ９，Ｎ２）とで構成されており、リードバ
ス線ＲＢＴ，ＲＢＢのデータを増幅し、データを確定す
る。これにより、センスアンプＳＡの出力がインバータ
Ｉ１，Ｉ２とＩ３を介してトランジスタＰ１０，Ｎ４に
伝わり、ＷＲＢに“Ｈ”または“Ｌ”のデータが出力さ
れる。
が始まる前には、ＳＡＥＱ，ＳＥ１，ＳＥ２は全て
“Ｌ”となっている。 まず、ＳＡＥＱが“Ｌ”から
“Ｈ”になり、トランジスタＰ１〜Ｐ３，Ｐ６，Ｐ７が
各々オフし、リードバス線ＲＢＴ，ＴＢＢの電位差がセ
ンスアンプＳＡに到達できるようになる。次に、ワード
線が選択されセルのデータにより、リードバス線ＲＢ
Ｂ，ＲＢＴが開き出し、その電位差がセンスアンプＳＡ
まで到達する。次に、ＳＥ１が“Ｌ”から“Ｈ”となり
トランジスタＮ３がオンしセンスアンプＳＡ活性化の第
１段階が完了する。最後に、ＳＥ２が“Ｌ”から“Ｈ”
となり初めて、センスアンプＳＡが活性化され、かつこ
れと同時トランジスタＰ４，Ｐ５によりリードバス線Ｒ
ＢＴ，ＲＢＢを切り離す。活性化されたセンスアンプＳ
Ａは、第１インバータ回路（Ｐ８，Ｎ１）と第２インバ
ータ回路（Ｐ９，Ｎ２）とで構成されており、リードバ
ス線ＲＢＴ，ＲＢＢのデータを増幅し、データを確定す
る。これにより、センスアンプＳＡの出力がインバータ
Ｉ１，Ｉ２とＩ３を介してトランジスタＰ１０，Ｎ４に
伝わり、ＷＲＢに“Ｈ”または“Ｌ”のデータが出力さ
れる。
【０００６】
【発明が解決しようとする課題】この従来のセンスアン
プ回路では、リードバス線ＲＢＴ，ＲＢＢから出力用の
トランジスタＰ１０，Ｎ４までの間にインバータＩ１と
Ｉ２及びＩ３が存在しているため、これらインバータで
の遅延によりＷＲＢの出力の高速化が難しい。この遅延
を低減するためには、各インバータサイズを大きくする
ことが考えられるが、これでは各インバータの占有面積
が大きくなり、センスアンプ回路の微細化、高集積化を
図る上で好ましくない。また、前記各インバータがリー
ドバス線ＲＢＴ，ＲＢＢに対する負荷となり、出力が遅
延されてその高速化が抑制されることにもなる。
プ回路では、リードバス線ＲＢＴ，ＲＢＢから出力用の
トランジスタＰ１０，Ｎ４までの間にインバータＩ１と
Ｉ２及びＩ３が存在しているため、これらインバータで
の遅延によりＷＲＢの出力の高速化が難しい。この遅延
を低減するためには、各インバータサイズを大きくする
ことが考えられるが、これでは各インバータの占有面積
が大きくなり、センスアンプ回路の微細化、高集積化を
図る上で好ましくない。また、前記各インバータがリー
ドバス線ＲＢＴ，ＲＢＢに対する負荷となり、出力が遅
延されてその高速化が抑制されることにもなる。
【０００７】本発明の目的は、リードバス線に接続され
るインバータが要因とされる出力の遅延を解消し、出力
の高速化を可能にしたセンスアンプ回路を提供すること
にある。
るインバータが要因とされる出力の遅延を解消し、出力
の高速化を可能にしたセンスアンプ回路を提供すること
にある。
【０００８】
【課題を解決するための手段】本発明は、一対のインバ
ータ回路で構成されるセンスアンプと、前記センスアン
プの出力部にインバータを有するセンスアンプ回路にお
いて、前記センスアンプの活性時に、前記出力部のイン
バータの出力を前記センスアンプに戻す手段を備える。
また、本発明は、センスアンプと、前記センスアンプの
出力部にインバータを有するセンスアンプ回路におい
て、前記センスアンプが活性化されない状態時に前記イ
ンバータを前記センスアンプから切り離す手段を備え
る。さらに、本発明は、一対のインバータ回路で構成さ
れるセンスアンプと、前記センスアンプの出力部にイン
バータを有するセンスアンプ回路において、前記センス
アンプの活性時に、前記出力部のインバータの出力を前
記センスアンプに戻す手段と、前記センスアンプが活性
化される前に前記インバータを前記センスアンプから切
り離す手段を備える。
ータ回路で構成されるセンスアンプと、前記センスアン
プの出力部にインバータを有するセンスアンプ回路にお
いて、前記センスアンプの活性時に、前記出力部のイン
バータの出力を前記センスアンプに戻す手段を備える。
また、本発明は、センスアンプと、前記センスアンプの
出力部にインバータを有するセンスアンプ回路におい
て、前記センスアンプが活性化されない状態時に前記イ
ンバータを前記センスアンプから切り離す手段を備え
る。さらに、本発明は、一対のインバータ回路で構成さ
れるセンスアンプと、前記センスアンプの出力部にイン
バータを有するセンスアンプ回路において、前記センス
アンプの活性時に、前記出力部のインバータの出力を前
記センスアンプに戻す手段と、前記センスアンプが活性
化される前に前記インバータを前記センスアンプから切
り離す手段を備える。
【０００９】センスアンプの活性時にインバータのの出
力をセンスアンプに戻すことにより、センスアンプはイ
ンバータ２個並列構成の回路構成となり、センスアンプ
を構成するインバータサイズが見かけ上大きくなり、出
力のインバータを一段分省略したのと同程度に出力を高
速化することが可能となる。また、センスアンプが活性
化する前のメモリセルからデータがセンスアンプに向け
て出力されるときに、センスアンプからインバータを切
り離しておく事により、データに加わる負荷が軽減され
て対をなすデータの開きが大きくなり、センスアンプが
活性化した後の出力の高速化が可能となる。
力をセンスアンプに戻すことにより、センスアンプはイ
ンバータ２個並列構成の回路構成となり、センスアンプ
を構成するインバータサイズが見かけ上大きくなり、出
力のインバータを一段分省略したのと同程度に出力を高
速化することが可能となる。また、センスアンプが活性
化する前のメモリセルからデータがセンスアンプに向け
て出力されるときに、センスアンプからインバータを切
り離しておく事により、データに加わる負荷が軽減され
て対をなすデータの開きが大きくなり、センスアンプが
活性化した後の出力の高速化が可能となる。
【００１０】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は、本発明の第１実施形態の回
路図ある。なお、図４に示した従来構成と同一部分には
同一符号を付してある。すなわち、リードバス線ＲＢ
Ｔ，ＲＢＢは各々ディジット線のＴＲＵＥとＢＡＲとに
繋がっている。前記リードバス線ＲＢＴ，ＲＢＢは、読
み出し時に図外のメモリセルからのデータに伴って電位
差を生じ、ＰチャネルＭＯＳトランジスタＰ４，Ｐ５を
介してセンスアンプＳＡに伝える。ＰチャネルＭＯＳト
ランジスタＰ１〜Ｐ３で構成される部分は、ＳＡＥＱ信
号を受け、リードバス線ＲＢＴ，ＲＢＢのプリチャージ
イコライズを行う。前記ＰチャネルＭＯＳトランジスタ
Ｐ４，Ｐ５は、リードバス線ＲＢＴ，ＲＢＢとセンスア
ンプＳＡを接続し、リードバス線ＲＢＴ，ＲＢＢの電位
差をセンスアンプＳＡに伝えると共に、ＳＥ２信号を受
けセンスアンプＳＡが活性化すると同時にリードバス線
ＲＢＴ，ＴＢＢをセンスアンプＳＡから切り離す役割を
担う。また、ＰチャネルＭＯＳトランジスタＰ６，Ｐ７
は、センスアンプＳＡの入出力部Ｘ１，Ｘ２に位置し、
ＳＡＥＱ信号を受け、センスアンプＳＡをプリチャージ
する事により、センスアンプＳＡの非活性化を行う。
参照して説明する。図１は、本発明の第１実施形態の回
路図ある。なお、図４に示した従来構成と同一部分には
同一符号を付してある。すなわち、リードバス線ＲＢ
Ｔ，ＲＢＢは各々ディジット線のＴＲＵＥとＢＡＲとに
繋がっている。前記リードバス線ＲＢＴ，ＲＢＢは、読
み出し時に図外のメモリセルからのデータに伴って電位
差を生じ、ＰチャネルＭＯＳトランジスタＰ４，Ｐ５を
介してセンスアンプＳＡに伝える。ＰチャネルＭＯＳト
ランジスタＰ１〜Ｐ３で構成される部分は、ＳＡＥＱ信
号を受け、リードバス線ＲＢＴ，ＲＢＢのプリチャージ
イコライズを行う。前記ＰチャネルＭＯＳトランジスタ
Ｐ４，Ｐ５は、リードバス線ＲＢＴ，ＲＢＢとセンスア
ンプＳＡを接続し、リードバス線ＲＢＴ，ＲＢＢの電位
差をセンスアンプＳＡに伝えると共に、ＳＥ２信号を受
けセンスアンプＳＡが活性化すると同時にリードバス線
ＲＢＴ，ＴＢＢをセンスアンプＳＡから切り離す役割を
担う。また、ＰチャネルＭＯＳトランジスタＰ６，Ｐ７
は、センスアンプＳＡの入出力部Ｘ１，Ｘ２に位置し、
ＳＡＥＱ信号を受け、センスアンプＳＡをプリチャージ
する事により、センスアンプＳＡの非活性化を行う。
【００１１】前記センスアンプＳＡは、ＰチャネルＭＯ
ＳトランジスタＰ８，Ｐ９とＮチャネルＭＯＳトランジ
スタＮ１，Ｎ２，Ｎ３から構成され、トランジスタＰ
８，Ｎ１からなる第１インバータ回路ＩＮＶ１と、トラ
ンジスタＰ９，Ｎ２からなる第２インバータ回路ＩＮＶ
２とで構成されるフルラッチ型センスアンプとして構成
されている。そして、前記トランジスタＮ３のゲートに
入力されるＳＥ１信号と、トランジスタＰ８，Ｐ９のソ
ースに入るＳＥ２信号によりセンスアンプＳＡが活性化
される。
ＳトランジスタＰ８，Ｐ９とＮチャネルＭＯＳトランジ
スタＮ１，Ｎ２，Ｎ３から構成され、トランジスタＰ
８，Ｎ１からなる第１インバータ回路ＩＮＶ１と、トラ
ンジスタＰ９，Ｎ２からなる第２インバータ回路ＩＮＶ
２とで構成されるフルラッチ型センスアンプとして構成
されている。そして、前記トランジスタＮ３のゲートに
入力されるＳＥ１信号と、トランジスタＰ８，Ｐ９のソ
ースに入るＳＥ２信号によりセンスアンプＳＡが活性化
される。
【００１２】また、前記センスアンプＳＡの入出力部Ｘ
２，Ｘ１には、それぞれインバータＩ１，Ｉ３が接続さ
れており、前記インバータＩ１にはさらに直列にインバ
ータＩ２が接続されている。これにより、インバータＩ
２からはインバータＩ３と同相の信号を出す。そして、
前記インバータＩ２，Ｉ３の出力は、ソースが電源に接
続されたＰチャネルＭＯＳトランジスタＰ１０とソース
が接地されたＮチャネルＭＯＳトランジスタＮ４の各ゲ
ートに接続され、かつこれらトランジスタＰ１０，Ｎ４
の接続点には出力線ＷＲＢが接続されており、これによ
り前記インバータＩ２，Ｉ３の出力に応じてトランジス
タＰ１０，Ｎ４のいずれかがＯＮすることで、ＷＲＢ線
に“Ｈ”あるいは“Ｌ”の信号が出力される。
２，Ｘ１には、それぞれインバータＩ１，Ｉ３が接続さ
れており、前記インバータＩ１にはさらに直列にインバ
ータＩ２が接続されている。これにより、インバータＩ
２からはインバータＩ３と同相の信号を出す。そして、
前記インバータＩ２，Ｉ３の出力は、ソースが電源に接
続されたＰチャネルＭＯＳトランジスタＰ１０とソース
が接地されたＮチャネルＭＯＳトランジスタＮ４の各ゲ
ートに接続され、かつこれらトランジスタＰ１０，Ｎ４
の接続点には出力線ＷＲＢが接続されており、これによ
り前記インバータＩ２，Ｉ３の出力に応じてトランジス
タＰ１０，Ｎ４のいずれかがＯＮすることで、ＷＲＢ線
に“Ｈ”あるいは“Ｌ”の信号が出力される。
【００１３】さらに、前記インバータＩ１，Ｉ３の各出
力端には、それぞれＰチャネルＭＯＳトランジスタＰ１
１，Ｐ１２とＮチャネルＭＯＳトランジスタＮ５，Ｎ６
を並列接続した第１トランスファスイッチＳＷ１（Ｐ１
１，Ｎ５）と、第２トランスファスイッチＳＷ２（Ｐ１
２，Ｎ６）の各一端が接続され、これらトランスファス
イッチＳＷ１，ＳＷ２の他端は前記センスアンプＳＡを
構成する第１インバータ回路ＩＮＶ１，ＩＮＶ２の出力
端に接続されている。そして、前記各トランスファスイ
ッチＳＷ１，ＳＷ２の各トランジスタＮ５，Ｎ６のゲー
トには前記ＳＥ２が入力され、各トランジスタＰ１１，
Ｐ１２のゲートにはインバータＩ４を通して前記ＳＥ２
の反転信号が入力されるように構成されている。したが
って、前記トランスファスイッチＳＷ１，ＳＷ２がオン
されたときには、前記インバータＩ１，Ｉ３の出力はそ
れぞれセンスアンプＳＡの第１及び第２の各インバータ
回路ＩＮＶ１，ＩＮＶ２の入力に接続された状態とな
る。
力端には、それぞれＰチャネルＭＯＳトランジスタＰ１
１，Ｐ１２とＮチャネルＭＯＳトランジスタＮ５，Ｎ６
を並列接続した第１トランスファスイッチＳＷ１（Ｐ１
１，Ｎ５）と、第２トランスファスイッチＳＷ２（Ｐ１
２，Ｎ６）の各一端が接続され、これらトランスファス
イッチＳＷ１，ＳＷ２の他端は前記センスアンプＳＡを
構成する第１インバータ回路ＩＮＶ１，ＩＮＶ２の出力
端に接続されている。そして、前記各トランスファスイ
ッチＳＷ１，ＳＷ２の各トランジスタＮ５，Ｎ６のゲー
トには前記ＳＥ２が入力され、各トランジスタＰ１１，
Ｐ１２のゲートにはインバータＩ４を通して前記ＳＥ２
の反転信号が入力されるように構成されている。したが
って、前記トランスファスイッチＳＷ１，ＳＷ２がオン
されたときには、前記インバータＩ１，Ｉ３の出力はそ
れぞれセンスアンプＳＡの第１及び第２の各インバータ
回路ＩＮＶ１，ＩＮＶ２の入力に接続された状態とな
る。
【００１４】この構成のセンスアンプ回路によれば、読
み出し動作が始まる前には、ＳＡＥＱ，ＳＥ１，ＳＥ２
は全て“Ｌ”となっている。まず、ＳＡＥＱが“Ｌ”か
ら“Ｈ”になり、トランジスタＰ１〜Ｐ３，Ｐ６，Ｐ７
が各々オフし、リードバス線ＲＢＴ，ＲＢＢの電位差が
センスアンプＳＡに到達できるようになる。次に，ワー
ド線が選択されたメモリセルのデータにより、リードバ
ス線ＲＢＢ，ＲＢＴが開き出し、その電位差がセンスア
ンプＳＡまで到達する。次に、ＳＥ１が“Ｌ”から
“Ｈ”となりトランジスタＮ３がオンし、センスアンプ
ＳＡ活性化の第１段階が完了する。最後に、ＳＥ２が
“Ｌ”から“Ｈ”となり初めて、センスアンプＳＡが活
性化される。このＳＥ２によりセンスアンプＳＡが活性
化されると同時にトランジスタＰ４，Ｐ５によりリード
バス線ＲＢＴ，ＲＢＢを切り離す。更に、これと同時
に、第１及び第２の各トランスファスイッチＳＷ１，Ｓ
Ｗ２がオンして各インバータＩ１，Ｉ３の出力が、それ
ぞれセンスアンプＳＡの第１及び第２の各インバータ回
路ＩＮＶ１，ＩＮＶ２の入力と繋がる。これにより、活
性化されたセンスアンプＳＡは、第１インバータ回路Ｉ
ＮＶ１とインバータＩ３、及び第２インバータ回路ＩＮ
Ｖ２とインバータＩ１のそれぞれ並列のインバータから
なるフルラッチ型ＳＡの構成となり、データが確定する
と共に、センスアンプＳＡ出力がインバータＩ１，Ｉ２
とＩ３を介してトランジスタＰ１０，Ｎ４に伝わり、Ｗ
ＲＢにデータが出力される。
み出し動作が始まる前には、ＳＡＥＱ，ＳＥ１，ＳＥ２
は全て“Ｌ”となっている。まず、ＳＡＥＱが“Ｌ”か
ら“Ｈ”になり、トランジスタＰ１〜Ｐ３，Ｐ６，Ｐ７
が各々オフし、リードバス線ＲＢＴ，ＲＢＢの電位差が
センスアンプＳＡに到達できるようになる。次に，ワー
ド線が選択されたメモリセルのデータにより、リードバ
ス線ＲＢＢ，ＲＢＴが開き出し、その電位差がセンスア
ンプＳＡまで到達する。次に、ＳＥ１が“Ｌ”から
“Ｈ”となりトランジスタＮ３がオンし、センスアンプ
ＳＡ活性化の第１段階が完了する。最後に、ＳＥ２が
“Ｌ”から“Ｈ”となり初めて、センスアンプＳＡが活
性化される。このＳＥ２によりセンスアンプＳＡが活性
化されると同時にトランジスタＰ４，Ｐ５によりリード
バス線ＲＢＴ，ＲＢＢを切り離す。更に、これと同時
に、第１及び第２の各トランスファスイッチＳＷ１，Ｓ
Ｗ２がオンして各インバータＩ１，Ｉ３の出力が、それ
ぞれセンスアンプＳＡの第１及び第２の各インバータ回
路ＩＮＶ１，ＩＮＶ２の入力と繋がる。これにより、活
性化されたセンスアンプＳＡは、第１インバータ回路Ｉ
ＮＶ１とインバータＩ３、及び第２インバータ回路ＩＮ
Ｖ２とインバータＩ１のそれぞれ並列のインバータから
なるフルラッチ型ＳＡの構成となり、データが確定する
と共に、センスアンプＳＡ出力がインバータＩ１，Ｉ２
とＩ３を介してトランジスタＰ１０，Ｎ４に伝わり、Ｗ
ＲＢにデータが出力される。
【００１５】このように、このセンスアンプ回路では、
センスアンプＳＡが活性化されたときには、センスアン
プＳＡはインバータ２個並列構成の回路構成となる。こ
れにより、センスアンプＳＡを構成するインバータサイ
ズを見かけ上大きくすることができ、これにより出力の
インバータを一段分省略したのと同程度にＷＲＢの出力
を高速化することが可能となる。本発明者によるシュミ
レーションの結果では、従来例と比較してＷＲＢの出力
が８０ｐＳ高速化される事を確認した。
センスアンプＳＡが活性化されたときには、センスアン
プＳＡはインバータ２個並列構成の回路構成となる。こ
れにより、センスアンプＳＡを構成するインバータサイ
ズを見かけ上大きくすることができ、これにより出力の
インバータを一段分省略したのと同程度にＷＲＢの出力
を高速化することが可能となる。本発明者によるシュミ
レーションの結果では、従来例と比較してＷＲＢの出力
が８０ｐＳ高速化される事を確認した。
【００１６】図２は本発明の第２の実施形態の回路図で
あり、図４に示した従来構成と同一部分には同一符号を
付し、その説明は省略する。この第２の実施形態では、
センスアンプＳＡの入出力部Ｘ２，Ｘ１とインバータＩ
１，Ｉ３との間にＰチャネルＭＯＳトランジスタＰ１
３，Ｐ１４とＮチャネルＭＯＳトランジスタＮ７，Ｎ８
からなる第３トランスファスイッチＳＷ３と第４トラン
スファスイッチＳＷ４を介挿し、かつトランジスタＮ
７，Ｎ８のゲートには前記ＳＥ２が入力され、トランジ
スタＰ１３，Ｐ１４のゲートにはＳＥ２の反転信号が入
力される。また、前記インバータＩ１，Ｉ３の入力端に
は、それぞれプリチャージ用のＰＭＯＳトランジスタＰ
１５，Ｐ１６のソース・ドレインが電源との間に介挿さ
れ、これらトランジスタＰ１５，Ｐ１６のゲートには前
記ＳＥ２が入力される。
あり、図４に示した従来構成と同一部分には同一符号を
付し、その説明は省略する。この第２の実施形態では、
センスアンプＳＡの入出力部Ｘ２，Ｘ１とインバータＩ
１，Ｉ３との間にＰチャネルＭＯＳトランジスタＰ１
３，Ｐ１４とＮチャネルＭＯＳトランジスタＮ７，Ｎ８
からなる第３トランスファスイッチＳＷ３と第４トラン
スファスイッチＳＷ４を介挿し、かつトランジスタＮ
７，Ｎ８のゲートには前記ＳＥ２が入力され、トランジ
スタＰ１３，Ｐ１４のゲートにはＳＥ２の反転信号が入
力される。また、前記インバータＩ１，Ｉ３の入力端に
は、それぞれプリチャージ用のＰＭＯＳトランジスタＰ
１５，Ｐ１６のソース・ドレインが電源との間に介挿さ
れ、これらトランジスタＰ１５，Ｐ１６のゲートには前
記ＳＥ２が入力される。
【００１７】この第２の実施形態では、選択されたメモ
リセルからデータが出てリードバス線ＲＢＴ，ＲＢＢが
開き始める前に、第３及び第４の各トランスファスイッ
チＳＷ３，ＳＷ４をオフし、センスアンプＳＡの入出力
部Ｘ２，Ｘ１からインバータＩ１，Ｉ３を切り離してお
く事により、リードバス線ＲＢＴ，ＲＢＢの負荷が軽く
なり、リードバス線ＲＢＴ，ＲＢＢの開きが拡大され
る。したがって、ＳＥ２が“Ｌ”から“Ｈ”になり、セ
ンスアンプＳＡが活性化する時のリードバス線ＲＢＴ，
ＲＢＢの開きは大きくなり、センスアンプＳＡが活性化
した後のＷＲＢへの出力の高速化が可能となる。また、
ＳＡ非活性で、かつトランスファスイッチＳＷ３，ＳＷ
４がオフしている間トランジスタＰ１５，Ｐ１６により
インバータＩ１，Ｉ３の各入力端は電源電位にプリチャ
ージされており、出力信号がＷＲＢ線に出力されること
はない。本発明者によるシュミレーションの結果では、
従来例と比較してＷＲＢの出力が１１０ｐＳ高速化され
る事を確認した。
リセルからデータが出てリードバス線ＲＢＴ，ＲＢＢが
開き始める前に、第３及び第４の各トランスファスイッ
チＳＷ３，ＳＷ４をオフし、センスアンプＳＡの入出力
部Ｘ２，Ｘ１からインバータＩ１，Ｉ３を切り離してお
く事により、リードバス線ＲＢＴ，ＲＢＢの負荷が軽く
なり、リードバス線ＲＢＴ，ＲＢＢの開きが拡大され
る。したがって、ＳＥ２が“Ｌ”から“Ｈ”になり、セ
ンスアンプＳＡが活性化する時のリードバス線ＲＢＴ，
ＲＢＢの開きは大きくなり、センスアンプＳＡが活性化
した後のＷＲＢへの出力の高速化が可能となる。また、
ＳＡ非活性で、かつトランスファスイッチＳＷ３，ＳＷ
４がオフしている間トランジスタＰ１５，Ｐ１６により
インバータＩ１，Ｉ３の各入力端は電源電位にプリチャ
ージされており、出力信号がＷＲＢ線に出力されること
はない。本発明者によるシュミレーションの結果では、
従来例と比較してＷＲＢの出力が１１０ｐＳ高速化され
る事を確認した。
【００１８】図３は本発明の第３の実施形態の回路図で
あり、図１及び図２に示した前記各実施形態と同一部分
には同一符号を付してある。この第３の実施形態では、
インバータＩ１，Ｉ３の各出力端には、それぞれＰチャ
ネルＭＯＳトランジスタＰ１１，Ｐ１２とＮチャネルＭ
ＯＳトランジスタＮ５，Ｎ６を並列接続した第１トラン
スファスイッチＳＷ１（Ｐ１１，Ｎ５）と、第２トラン
スファスイッチＳＷ２（Ｐ１２，Ｎ６）の各一端が接続
され、これらトランスファスイッチＳＷ１，ＳＷ２の他
端は前記センスアンプＳＡを構成する第１インバータ回
路ＩＮＶ１，ＩＮＶ２の出力端に接続されている。そし
て、前記各トランスファスイッチＳＷ１，ＳＷ２の各ト
ランジスタＮ５，Ｎ６のゲートには前記ＳＥ２が入力さ
れ、各トランジスタＰ１１，Ｐ１２のゲートにはインバ
ータＩ４を通して前記ＳＥ２の反転信号が入力されるよ
うに構成されている。したがって、前記トランスファス
イッチＳＷ１，ＳＷ２がオンされたときには、前記イン
バータＩ１，Ｉ３の出力はそれぞれセンスアンプＳＡの
第１及び第２の各インバータ回路ＩＮＶ１，ＩＮＶ２の
入力に接続された状態となる。
あり、図１及び図２に示した前記各実施形態と同一部分
には同一符号を付してある。この第３の実施形態では、
インバータＩ１，Ｉ３の各出力端には、それぞれＰチャ
ネルＭＯＳトランジスタＰ１１，Ｐ１２とＮチャネルＭ
ＯＳトランジスタＮ５，Ｎ６を並列接続した第１トラン
スファスイッチＳＷ１（Ｐ１１，Ｎ５）と、第２トラン
スファスイッチＳＷ２（Ｐ１２，Ｎ６）の各一端が接続
され、これらトランスファスイッチＳＷ１，ＳＷ２の他
端は前記センスアンプＳＡを構成する第１インバータ回
路ＩＮＶ１，ＩＮＶ２の出力端に接続されている。そし
て、前記各トランスファスイッチＳＷ１，ＳＷ２の各ト
ランジスタＮ５，Ｎ６のゲートには前記ＳＥ２が入力さ
れ、各トランジスタＰ１１，Ｐ１２のゲートにはインバ
ータＩ４を通して前記ＳＥ２の反転信号が入力されるよ
うに構成されている。したがって、前記トランスファス
イッチＳＷ１，ＳＷ２がオンされたときには、前記イン
バータＩ１，Ｉ３の出力はそれぞれセンスアンプＳＡの
第１及び第２の各インバータ回路ＩＮＶ１，ＩＮＶ２の
入力に接続された状態となる。
【００１９】また、センスアンプＳＡの入出力部Ｘ２，
Ｘ１とインバータＩ１，Ｉ３との間にＰチャネルＭＯＳ
トランジスタＰ１３，Ｐ１４とＮチャネルＭＯＳトラン
ジスタＮ７，Ｎ８からなる第３トランスファスイッチＳ
Ｗ３，ＳＷ４を介挿し、かつトランジスタＮ７，Ｎ８の
ゲートには前記ＳＥ２が入力され、トランジスタＰ１
３，Ｐ１４のゲートにはＳＥ２の反転信号が入力され
る。また、前記インバータＩ１，Ｉ３の入力端には、そ
れぞれプリチャージ用のＰＭＯＳトランジスタＰ１５，
Ｐ１６のソース・ドレインが電源との間に介挿され、こ
れらトランジスタＰ１５，Ｐ１６のゲートには前記ＳＥ
２が入力される。
Ｘ１とインバータＩ１，Ｉ３との間にＰチャネルＭＯＳ
トランジスタＰ１３，Ｐ１４とＮチャネルＭＯＳトラン
ジスタＮ７，Ｎ８からなる第３トランスファスイッチＳ
Ｗ３，ＳＷ４を介挿し、かつトランジスタＮ７，Ｎ８の
ゲートには前記ＳＥ２が入力され、トランジスタＰ１
３，Ｐ１４のゲートにはＳＥ２の反転信号が入力され
る。また、前記インバータＩ１，Ｉ３の入力端には、そ
れぞれプリチャージ用のＰＭＯＳトランジスタＰ１５，
Ｐ１６のソース・ドレインが電源との間に介挿され、こ
れらトランジスタＰ１５，Ｐ１６のゲートには前記ＳＥ
２が入力される。
【００２０】この第３の実施形態では、前記第１及び第
２の実施形態で得られるＷＲＢの高速化効果が重畳され
ることになる。すなわち、選択されたメモリセルからデ
ータが出てリードバス線ＲＢＴ，ＲＢＢが開き始める前
に、第３及び第４の各トランスファスイッチＳＷ３，Ｓ
Ｗ４をオフし、センスアンプＳＡの入出力部Ｘ２，Ｘ１
からインバータＩ１，Ｉ３を切り離しておくことによ
り、リードバス線ＲＢＴ，ＲＢＢの負荷が軽くなり、リ
ードバス線ＲＢＴ，ＲＢＢの開きが拡大される。したが
って、ＳＥ２が“Ｌ”から“Ｈ”になり、センスアンプ
ＳＡが活性化する時のリードバス線ＲＢＴ，ＲＢＢの開
きは大きくなり、センスアンプＳＡが活性化した後のＷ
ＲＢへの出力の高速化が可能となる。
２の実施形態で得られるＷＲＢの高速化効果が重畳され
ることになる。すなわち、選択されたメモリセルからデ
ータが出てリードバス線ＲＢＴ，ＲＢＢが開き始める前
に、第３及び第４の各トランスファスイッチＳＷ３，Ｓ
Ｗ４をオフし、センスアンプＳＡの入出力部Ｘ２，Ｘ１
からインバータＩ１，Ｉ３を切り離しておくことによ
り、リードバス線ＲＢＴ，ＲＢＢの負荷が軽くなり、リ
ードバス線ＲＢＴ，ＲＢＢの開きが拡大される。したが
って、ＳＥ２が“Ｌ”から“Ｈ”になり、センスアンプ
ＳＡが活性化する時のリードバス線ＲＢＴ，ＲＢＢの開
きは大きくなり、センスアンプＳＡが活性化した後のＷ
ＲＢへの出力の高速化が可能となる。
【００２１】また、センスアンプＳＡの活性化と共に、
ＳＥ２により第１及び第２の各トランスファスイッチＳ
Ｗ１，ＳＷ２がオンして各インバータＩ１，Ｉ３の出力
が、それぞれセンスアンプＳＡの第１及び第２の各イン
バータ回路ＩＮＶ１，ＩＮＶ２の入力とつながる。これ
により、活性化されたセンスアンプＳＡは、第１インバ
ータ回路ＩＮＶ１とインバータＩ３、及び第２インバー
タ回路ＩＮＶ２とインバータＩ１のそれぞれ並列のイン
バータからなるフルラッチ型ＳＡの構成となり、データ
が確定すると共に、センスアンプＳＡの出力がインバー
タＩ１，Ｉ２とＩ３を介してトランジスタＰ１０，Ｎ４
に伝わり、ＷＲＢにデータが出力される。これにより、
センスアンプＳＡが活性化されたときには、センスアン
プＳＡはインバータ２個並列構成の回路構成となる。こ
れにより、センスアンプＳＡを構成するインバータサイ
ズを見かけ上大きくすることができ、これにより出力の
インバータを一段部省略したのと同程度にＷＲＢの出力
を高速化することが可能となる。
ＳＥ２により第１及び第２の各トランスファスイッチＳ
Ｗ１，ＳＷ２がオンして各インバータＩ１，Ｉ３の出力
が、それぞれセンスアンプＳＡの第１及び第２の各イン
バータ回路ＩＮＶ１，ＩＮＶ２の入力とつながる。これ
により、活性化されたセンスアンプＳＡは、第１インバ
ータ回路ＩＮＶ１とインバータＩ３、及び第２インバー
タ回路ＩＮＶ２とインバータＩ１のそれぞれ並列のイン
バータからなるフルラッチ型ＳＡの構成となり、データ
が確定すると共に、センスアンプＳＡの出力がインバー
タＩ１，Ｉ２とＩ３を介してトランジスタＰ１０，Ｎ４
に伝わり、ＷＲＢにデータが出力される。これにより、
センスアンプＳＡが活性化されたときには、センスアン
プＳＡはインバータ２個並列構成の回路構成となる。こ
れにより、センスアンプＳＡを構成するインバータサイ
ズを見かけ上大きくすることができ、これにより出力の
インバータを一段部省略したのと同程度にＷＲＢの出力
を高速化することが可能となる。
【００２２】
【発明の効果】以上説明したように本発明は、一対のイ
ンバータ回路で構成されるセンスアンプの活性時に、セ
ンスアンプの出力部に接続されているインバータ出力を
センスアンプに戻す手段を備えることにより、センスア
ンプはインバータ２個並列構成の回路構成となり、セン
スアンプを構成するインバータサイズが見かけ上大きく
なり、出力のインバータを一段分省略したのと同程度に
出力を高速化することが可能となる。また、本発明は、
センスアンプと、前記センスアンプの出力部にインバー
タを有するセンスアンプ回路において、前記センスアン
プが活性化されない状態時に前記インバータを前記セン
スアンプから切り離す手段を備えることにより、センス
アンプが活性化する前のメモリセルからデータがセンス
アンプに向けて出力されるときに、センスアンプからイ
ンバータを切り離しておく事により、データに加わる負
荷が軽減されて対をなすデータの開きが大きくなり、セ
ンスアンプが活性化した後の出力の高速化が可能とな
る。
ンバータ回路で構成されるセンスアンプの活性時に、セ
ンスアンプの出力部に接続されているインバータ出力を
センスアンプに戻す手段を備えることにより、センスア
ンプはインバータ２個並列構成の回路構成となり、セン
スアンプを構成するインバータサイズが見かけ上大きく
なり、出力のインバータを一段分省略したのと同程度に
出力を高速化することが可能となる。また、本発明は、
センスアンプと、前記センスアンプの出力部にインバー
タを有するセンスアンプ回路において、前記センスアン
プが活性化されない状態時に前記インバータを前記セン
スアンプから切り離す手段を備えることにより、センス
アンプが活性化する前のメモリセルからデータがセンス
アンプに向けて出力されるときに、センスアンプからイ
ンバータを切り離しておく事により、データに加わる負
荷が軽減されて対をなすデータの開きが大きくなり、セ
ンスアンプが活性化した後の出力の高速化が可能とな
る。
【図１】本発明の第１の実施形態のセンスアンプ回路の
回路図である。
回路図である。
【図２】本発明の第２の実施形態のセンスアンプ回路の
回路図である。
回路図である。
【図３】本発明の第３の実施形態のセンスアンプ回路の
回路図である。
回路図である。
【図４】従来のセンスアンプ回路の回路図である。
ＳＡ センスアンプ ＩＮＶ１，ＩＮＶ２ インバータ回路 Ｉ１，Ｉ２，Ｉ３ インバータ ＳＷ１〜ＳＷ４ トランスファスイッチ ＲＢＢ，ＲＢＴ リードバス線 ＷＲＢ センスアンプ出力 ＳＥ１，ＳＥ２ 活性化信号 ＳＡＥＱ イコライザ信号
Claims (6)
- 【請求項１】 一対のインバータ回路で構成されるセン
スアンプと、前記センスアンプの出力部にインバータを
有するセンスアンプ回路において、前記センスアンプの
活性時に、前記出力部のインバータの出力を前記センス
アンプに戻す手段を備えることを特徴とするセンスアン
プ回路。 - 【請求項２】 一対のインバータ回路で構成されるセン
スアンプと、前記センスアンプの２つの出力部のそれぞ
れに接続されるインバータと、前記インバータの各出力
と前記センスアンプの各インバータ回路の入力端との間
に介挿されるスイッチ手段とを備え、前記スイッチ手段
は前記センスアンプを活性化する信号によりオン動作さ
れるように構成したことを特徴とするセンスアンプ回
路。 - 【請求項３】 センスアンプと、前記センスアンプの出
力部にインバータを有するセンスアンプ回路において、
前記センスアンプが活性化されない状態時に前記インバ
ータを前記センスアンプから切り離す手段を備えること
を特徴とするセンスアンプ回路。 - 【請求項４】 センスアンプと、前記センスアンプの２
つの入出力部のそれぞれに接続されるリードバス線に接
続されたインバータと、前記インバータの入力端と前記
リードバス線との間に介挿されるスイッチ手段とを備
え、前記スイッチ手段は前記センスアンプを活性化する
信号によりオン動作されるように構成したことを特徴と
するセンスアンプ回路。 - 【請求項５】 一対のインバータ回路で構成されるセン
スアンプと、前記センスアンプの出力部にインバータを
有するセンスアンプ回路において、前記センスアンプの
活性時に、前記出力部のインバータの出力を前記センス
アンプに戻す手段と、前記センスアンプが活性化される
前に前記インバータを前記センスアンプから切り離す手
段を備えることを特徴とするセンスアンプ回路。 - 【請求項６】 一対のインバータ回路で構成されるセン
スアンプと、前記センスアンプの２つの出力部のそれぞ
れに接続されるインバータと、前記インバータの各出力
と前記センスアンプの各インバータ回路の入力端との間
に介挿される第１及び第２のスイッチ手段と、前記セン
スアンプの各出力部と前記各インバータとの間に介挿さ
れる第３及び第４のスイッチ手段とを備え、前記第１及
び第２のスイッチ手段は前記センスアンプを活性化する
信号によりオン動作され、前記第３及び第４のスイッチ
手段は前記センスアンプを活性化する信号によりオン動
作されるように構成したことを特徴とするセンスアンプ
回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8318198A JPH11283377A (ja) | 1998-03-30 | 1998-03-30 | センスアンプ回路 |
| US09/281,048 US6130560A (en) | 1998-03-30 | 1999-03-30 | Sense amplifier circuit |
| CN99105595A CN1238529A (zh) | 1998-03-30 | 1999-03-30 | 读出放大器电路 |
| KR1019990011093A KR19990078421A (ko) | 1998-03-30 | 1999-03-30 | 센스앰프회로 |
| EP99105160A EP0947992A3 (en) | 1998-03-30 | 1999-03-30 | Sense amplifier circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8318198A JPH11283377A (ja) | 1998-03-30 | 1998-03-30 | センスアンプ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11283377A true JPH11283377A (ja) | 1999-10-15 |
Family
ID=13795145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8318198A Pending JPH11283377A (ja) | 1998-03-30 | 1998-03-30 | センスアンプ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6130560A (ja) |
| EP (1) | EP0947992A3 (ja) |
| JP (1) | JPH11283377A (ja) |
| KR (1) | KR19990078421A (ja) |
| CN (1) | CN1238529A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6597612B2 (en) | 2001-07-04 | 2003-07-22 | Matsushita Electric Industrial Co., Ltd. | Sense amplifier circuit |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2346237B (en) * | 1999-01-27 | 2003-04-30 | Sgs Thomson Microelectronics | Dynamic voltage sense amplifier |
| JP2001185999A (ja) * | 1999-12-22 | 2001-07-06 | Sony Corp | 差動型センスアンプ回路およびそれを用いた動的論理回路 |
| US6518798B2 (en) * | 2001-06-07 | 2003-02-11 | Atmel Corporation | Sense amplifier with improved latching |
| US6700415B2 (en) * | 2001-06-07 | 2004-03-02 | Atmel Corporation | Sense amplifier with configurable voltage swing control |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508644A (en) * | 1994-09-28 | 1996-04-16 | Motorola, Inc. | Sense amplifier for differential voltage detection with low input capacitance |
| US5737273A (en) * | 1995-04-06 | 1998-04-07 | Ricoh Company, Ltd. | Sense amplifier and reading circuit with sense amplifier |
| US5646905A (en) * | 1996-04-30 | 1997-07-08 | Sun Microsystems, Inc. | Self-clocking sense amplifier optimized for input signals close to VDD |
| US5834953A (en) * | 1996-11-25 | 1998-11-10 | Rockwell International Corporation | High speed current sense amplifier |
| US5828239A (en) * | 1997-04-14 | 1998-10-27 | International Business Machines Corporation | Sense amplifier circuit with minimized clock skew effect |
-
1998
- 1998-03-30 JP JP8318198A patent/JPH11283377A/ja active Pending
-
1999
- 1999-03-30 US US09/281,048 patent/US6130560A/en not_active Expired - Fee Related
- 1999-03-30 KR KR1019990011093A patent/KR19990078421A/ko not_active Application Discontinuation
- 1999-03-30 CN CN99105595A patent/CN1238529A/zh active Pending
- 1999-03-30 EP EP99105160A patent/EP0947992A3/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6597612B2 (en) | 2001-07-04 | 2003-07-22 | Matsushita Electric Industrial Co., Ltd. | Sense amplifier circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1238529A (zh) | 1999-12-15 |
| EP0947992A3 (en) | 2000-05-24 |
| US6130560A (en) | 2000-10-10 |
| KR19990078421A (ko) | 1999-10-25 |
| EP0947992A2 (en) | 1999-10-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111863055B (zh) | 灵敏放大器、存储器和灵敏放大器的控制方法 | |
| JP2569538B2 (ja) | メモリ装置 | |
| KR100295041B1 (ko) | 프리차지제어회로를구비하는반도체장치및프리차지방법 | |
| JP2001084776A (ja) | 半導体記憶装置 | |
| JPH11283377A (ja) | センスアンプ回路 | |
| JPH03116493A (ja) | センスアンプ回路 | |
| JPH04238197A (ja) | センスアンプ回路 | |
| KR950006300B1 (ko) | 반도체 메모리 회로 | |
| JPH11260064A (ja) | センスアンプ | |
| KR100253283B1 (ko) | 메모리소자의소모전류감소회로 | |
| JP2002056681A (ja) | メモリ装置 | |
| JP3317270B2 (ja) | Ｓｒａｍ装置とその制御方法 | |
| JP3628594B2 (ja) | メモリ・デバイスの制御方法 | |
| JP2514330B2 (ja) | センスアンプ回路 | |
| JPH0612879A (ja) | 半導体集積回路装置 | |
| KR100278278B1 (ko) | 고속처리용내용번지메모리 | |
| KR100532971B1 (ko) | 메모리 장치용 데이타 출력 장치 | |
| JP2000090683A (ja) | センスアンプ回路 | |
| JPH11154857A (ja) | 演算回路 | |
| JPH02220294A (ja) | 半導体装置における出力回路 | |
| KR980005012A (ko) | 반도체 메모리 장치의 데이터 라인 프리차지회로 | |
| JPH09190693A (ja) | 半導体記憶装置 | |
| JPH02235296A (ja) | Ｍｏｓ型出力バッファ回路 | |
| JPH06236691A (ja) | 半導体記憶装置 | |
| JPH10134581A (ja) | 半導体記憶装置の読み出し回路 |