KR100253283B1 - 메모리소자의소모전류감소회로 - Google Patents

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Abstract

본 발명은 메모리 소자의 소모 전류 감소 회로에 관한 것으로 특히, 주증폭기의 전류를 제어할 수 있는 회로를 부가함에 의해 테스트 모드 수행시에 전류 소모를 감소시키도록 하여 테스트 결과의 신뢰성을 향상시키도록 창안한 것이다.
이러한 본 발명은 복수개의 2M 비트 메모리로 이루어진 디램(DRAM)에 있어서, 2M 비트 메모리는 8개의 256비트 메모리 셀 어레이로 이루어진 메모리 블록(201)과, 이 메모리 블록(201)의 데이터를 증폭하는 4개의 주증폭기(M/A1∼M/A4)로 이루어진 데이터 증폭 블록(202)과, 워드라인 신호(BYi)(BYj)와 테스트 모드 신호(TM)를 입력으로 읽기 인에이블 신호(RMA0∼RMA3) 및 테스트 모드 결정 신호(RMAT0∼RMAT3)를 출력하는 신호 증폭 제어부(203)와, 이 신호 증폭 제어부(203)의 테스트 모드 결정 신호(RMAT0∼RMAT3)가 로우가 되면 상기 신호 증폭 블록(202)의 전류를 감소시키는 전류 제어 블록(204)으로 각기 구성한다.

Description

메모리 소자의 소모 전류 감소 회로{WASTE CURRENT REDUCING CIRCUIT FOR MEMORY DEVICE}
본 발명은 메모리 소자에 관한 것으로 특히, 주증폭기에 있어서 테스트 모드 수행시의 전류 소모를 감소시키도록 한 메모리 소자의 소모 전류 감소 회로에 관한 것이다.
일반적으로 16M 디램(DRAM)은 도1 의 구성도에 도시된 바와 같이, 8개의 2M 비트 메모리로 이루어진다.
일반적으로 상기 8개의 2M 비트 메모리는 각기 도2 의 블록도에 도시된 바와 같이,
8개의 256비트 메모리 셀 어레이로 이루어진 메모리 블록(101)과, 이 메모리 블록(101)의 데이터를 증폭하는 4개의 주증폭기(M/A1∼M/A4)로 이루어진 신호 증폭 블록(102)과, 이 신호 증폭 블록(102)의 동작을 제어하기 위한 읽기 인에이블 신호(RMA0∼RMA3)를 출력하는 신호 증폭 제어부(103)로 각기 구성된다.
상기 4개의 주증폭기(M/A1∼M/A4)는 도3 의 회로도에 도시된 바와 같이, 등화신호(EQB)에 의해 입력 라인(CIOT)(CIOB)을 등화시키는 프리챠지 회로(111)과, 읽기 인에이블 신호(RMA)가 액티브되면 상기 입력 라인(CIOT)(CIOB)의 신호를 차동 증폭하는 제1 차동 증폭 회로(112)과, 상기 읽기 인에이블 신호(RMA)가 액티브되면 상기 제1 차동 증폭 회로(112)의 출력 신호를 차동 증폭하는 제2 차동 증폭 회로(113)과, 이 제2 차동 증폭 회로(113)의 출력 신호를 래치하여 증폭 신호(MOT/MOB)를 출력하는 래치(114)로 각기 구성된다.
상기 프리챠지 회로(111)은 입력 라인(CIOT)(CIOB)사이에 피모스 트랜지스터(P1)(P2,P3)를 병렬 접속하여 입력 라인(CIOT)(CIOB)사이에 접속하고 상기 피모스 트랜지스터(P1∼P3)의 게이트에 등화 신호(EQB)를 인가하여 상기 피모스 트랜지스터(P2)(P3)의 접속점에서 출력 신호(VMP)를 인출하도록 구성된다.
상기 제1 차동 증폭 회로(112)은 전류 미러를 형성하는 피모스 트랜지스터(P4,P5)(P6,P7)에 엔모스 트랜지스터(N1∼N3)(N4∼N6)를 각기 접속하여 차동 증폭기를 형성하며 상기 엔모스 트랜지스터(N1,N5)의 게이트에 입력 라인(CIOT)를 인가하고 상기 엔모스 트랜지스터(N2,N4)의 게이트에 입력 라인(CIOB)를 인가하며 상기 엔모스 트랜지스터(N3,N6)의 게이트에 읽기 인에이블 신호(RMA)를 인가하여 상기 피모스 트랜지스터와 엔모스 트랜지스터(P5,N2)(P7,N5)의 접속점이 제2 차동 증폭 회로(113)의 입력단에 각기 접속되도록 구성된다.
상기 제2 차동 증폭 회로(113)은 게이트에 제1 차동 증폭 회로(112)의 제2 출력 신호가 인가된 엔모스 트랜지스터(N7)의 드레인을 소스에 전압(Vcc)이 인가된 피모스 트랜지스터(P8)의 드레인과 소스에 전압(Vcc)이 인가된 피모스 트랜지스터(P9)의 게이트에 공통 접속하여 제1 출력단자가 되도록 하고 게이트에 제1 차동 증폭 회로(112)의 제1 출력 신호가 인가된 엔모스 트랜지스터(N8)의 드레인을 상기 피모스 트랜지스터(P8)의 게이트와 피모스 트랜지스터(P9)의 드레인에 공통 접속하여 제2 출력 단자가 되도록 하며 게이트에 읽기 인에이블 신호(RMA)가 인가된 피모스 트랜지스터(P10∼P13)의 드레인을 상기 엔모스 트랜지스터(N7)(N8)의 게이트 및 드레인에 각기 접속하여 구성하게 된다.
상기 래치(114)는 일측 입력단자에 제2 차동 증폭 회로(113)의 제1 출력 신호가 인가된 낸드 게이트(NA1)의 출력 신호를 일측 입력단자에 상기 제2 차동 증폭 회로(113)의 제2 출력 신호가 인가된 낸드 게이트(NA2)의 타측 입력단자에 접속하고 상기 낸드 게이트(NA2)의 출력 신호를 상기 낸드 게이트(NA1)의 타측 입력단자에 접속하며 상기 낸드 게이트(NA1)(NA2)의 출력 신호를 인버터(IN1)(IN2)를 각기 통해 출력 신호(MOT)(MOB)를 출력하도록 구성된다.
도면의 미설명 부호 TG1, TG2 는 제1, 제2 차동 증폭 회로(112)(113)의 제1,제2 출력 단자사이에 각기 접속되어 등화 신호(EQ)(EQB)에 의해 프리챠지시키는 전송 게이트이다.
상기 신호 증폭 제어부(103)는 도4 의 회로도에 도시된 바와 같이, 입력 신호(BYi)(BYj)를 각기 반전하는 인버터(IN3)(IN4)와, 상기 인버터(IN3)(IN4)의 출력 신호를 낸딩하는 낸드 게이트(NA3)와, 이 낸드 게이트(NA3)의 출력 신호를 반전하여 읽기 인에이블 신호(RMA0)를 출력하는 인버터(IN5)와, 입력 신호(BYj)와 상기 인버터(IN3)의 출력 신호를 낸딩하는 낸드 게이트(NA4)와, 이 낸드 게이트(NA4)의 출력 신호를 반전하여 읽기 인에이블 신호(RMA1)를 출력하는 인버터(IN6)와, 입력 신호(BYi)와 상기 인버터(IN4)의 출력 신호를 낸딩하는 낸드 게이트(NA5)와, 이 낸드 게이트(NA5)의 출력 신호를 반전하여 읽기 인에이블 신호(RMA2)를 출력하는 인버터(IN7)와, 입력 신호(BYi)(BYj)를 낸딩하는 낸드 게이트(NA6)와, 이 낸드 게이트(NA6)의 출력 신호를 반전하여 읽기 인에이블 신호(RMA3)를 출력하는 인버터(IN8)로 구성된다.
이와같은 일반적인 기술의 동작 과정을 설명하면 다음과 같다.
먼저, 정상적인 읽기 동작이 수행되면 메모리 블록(101)을 구성하는 8개의 256비트 메모리 셀 어레이에 저장된 데이터는 그 256비트 메모리 셀 어레이의 양측에 위치한 로컬 데이터 라인을 통해 그로벌(Grobal) 데이터 라인에 실려 신호 증폭 블록(102)의 주증폭기(M/A1∼M/A4)에 전송된다.
이때, 신호 증폭 제어부(103)는 도5 (c)(d)와 같은 워드라인 신호(BYi)(BYj)를 입력으로 논리 연산하여 도5 (e)와 같은 읽기 인에이블 신호(RMA)를 신호 증폭 블록(102)으로 출력하는데, 인버터(IN3)(IN4), 낸드 게이트(NA3) 및 인버터(IN5)를 통해 주증폭기(M/A1)를 동작시키기 위한 읽기 인에이블 신호(RMA0)를 출력하고 인버터(IN4), 낸드 게이트(NA4) 및 인버터(IN6)를 통해 주증폭기(M/A2)를 동작시키기 위한 읽기 인에이블 신호(RMA1)를 출력하며 인버터(IN3), 낸드 게이트(NA5) 및 인버터(IN7)를 통해 읽기 주증폭기(M/A3)를 동작시키기 위한 인에이블 신호(RMA2)를 출력하고 낸드 게이트(NA6) 및 인버터(IN8)를 통해 주증폭기(M/A3)를 동작시키기 위한 읽기 인에이블 신호(RMA3)를 출력하게 된다.
따라서, 신호 증폭 제어부(103)의 읽기 인에이블 신호(RMA0∼RMA3)가 신호 증폭 블록(102)에 입력되면 주증폭기(M/A1∼M/A4)중 1개 또는 2개만이 동작하여 어드레스에 의해 메모리 블록(101)으로부터 선택되어진 데이터를 증폭하여 출력하게 된다.
한편, 테스트 모드의 수행이란 어드레스수를 줄여 테스트 시간을 줄일 수 있도록 하는 것으로 신호 증폭 블록(102)의 주증폭기(M/A1∼M/A4)를 모두 동작시킴에 의해 16M 디램을 1M 디램처럼 동작시키게 된다.
즉, 어드레스에 의해 메모리 블록(101)에서 읽혀진 데이터가 로컬 데이터 라인을 통해 그로벌 데이터 라인에 실리면 신호 증폭 블록(102)으로 전송된다.
이때, 신호 증폭 제어부(103)는 입력 신호(BYi)(BYj)를 논리 조합하여 읽기 인에이블 신호(RMA0∼RMA3)를 신호 증폭 블록(102)에 출력함에 의해 주증폭기(M/A1∼M/A4)를 모두 동작시키게 된다.
이에 따라, 주증폭기(M/A1∼M/A4)가 메모리 블록(101)로부터의 데이터를 증폭하여 출력함으로써 16M 디램이 1M 디램처럼 동작하게 된다.
상기 정상 모드 및 테스트 모드에서의 주증폭기(M/A1~M/A4)의 동작을 도3 의 회로도 및 도5 의 타이밍도를 참조하여 설명하면 다음과 같다.
도5 (a)(b)에서와 같이 등화 신호(EQB)가 하이에서 로우로 되면 각각의 주증폭기(M/A1~M/A4)의 프리챠지 회로(111)은 피모스 트랜지스터(P1∼P3)가 턴온되어 입력 단자(CIOT)(CIOB)는 도5 (f)에서와 같이 하이로 프리챠지된다.
이때, 읽기 인에이블 신호(RMA)는 로우이므로 각각의 주증폭기(M/A1~M/A4)의 제2 차동 증폭 회로(113)는 피모스 트랜지스터(P12)(P13)가 턴온되어 출력 단자가 전압(Vcc)에 의해 풀업되며 래치(114)는 이전의 출력 상태를 유지하게 된다.
이 후, 신호 증폭 제어부(103)가 워드라인 신호(BYi)(BYj)를 입력으로 읽기 인에이블 신호(RMA)를 신호 증폭 블록(102)에 출력하면 주증폭기(M/A1~M/A4)는 정상적인 읽기 모드시 1개 또는 2개가 선택되고 테스트 모드시 모두 선택되어진다.
이때, 주증폭기(M/A1~M/A4)중 읽기 인에이블 신호(RMA)에 의해 선택된 주증폭기의 경우 제1,제2 차동 증폭 회로(112)(113)는 엔모스 트랜지스터(N3, N6, N9)가 턴온되어 동작 가능한 상태가 된다.
이 후, 도5 (a)(b)에서와 같이 등화 신호(EQB)가 로우에서 하이가 되면 주증폭기(M/A1~M/A4)의 프리챠지 회로(111)는 동작 정지 상태가 되고 입력 단자(CIOT) (CIOB)의 데이터가 제1 차동 증폭 회로(112)에 입력되어진다.
이때, 입력 단자(CIOT)의 데이터가 입력 단자(CIOB)의 데이터보다 레벨이 크다고 가정하면 제1 차동 증폭 회로(112)는 엔모스 트랜지스터(N1)(N5)가 턴온되고 엔모스 트랜지스터(N2)(N4)가 턴오프되어 전류 미러인 피모스 트랜지스터(P4)(P5)에 의해 흐르는 전류는 제2 차동 증폭 회로(113)에 인가됨과 아울러 전류 미러인 피모스 트랜지스터(P6)(P7)는 턴오프 상태를 유지하여 상기 제2 차동 증폭 회로(113)로의 전류 흐름은 없다.
이에 따라, 제2 차동 증폭 회로(113)는 엔모스 트랜지스터(N7)가 턴온되어 피모스 트랜지스터(P9)가 턴온되고 엔모스 트랜지스터(N8)가 턴오프되어 피모스 트랜지스터(P8)가 턴오프되므로 상기 피모스 트랜지스터(P9)를 통해 흐르는 전류만이 래치(114)에 인가되어진다.
따라서, 래치(114)는 낸드 게이트(NA2)의 출력 신호가 하이가 되어 낸드 게이트(NA1)의 출력 신호가 로우가 되므로 인버터(IN1)에서 하이 신호(MOT)가 출력되고 인버터(IN2)에서 로우 신호(MOB)가 출력되어진다.
만일, 입력 단자(CIOT)의 데이터가 입력 단자(CIOB)의 데이터보다 작은 경우라면 제1,제2 차동 증폭 회로(112)(113)에서의 동작이 반대로 되어 래치(114)에서 로우 신호(MOT) 및 하이 신호(MOB)가 출력되어진다.
상기에서 래치(114)의 출력 신호(MOT)(MOB)의 출력 시점은 도5 (g)와 같다.
그러나, 이러한 종래의 기술은 정상적인 동작시에는 일부의 주증폭기만이 선택되어 동시에 동작하는 주증폭기의 수가 1/2 또는 1/4 로 감소함에 의해 전류 과다에 의한 전원선의 불안정이 작지만 테스트 모드 수행시에는 모든 주증폭기가 동작하여 정상 동작시보다 전류가 2배 또는 4배로 증가함에 의해 동작이 불안정해짐으로 테스트 결과의 정확성을 저하시키는 문제점이 있다.
따라서, 본 발명은 종래의 문제점을 개선하기 위하여 주증폭기의 전류를 제어할 수 있는 회로를 부가함에 의해 테스트 모드 수행시에 전류 소모를 감소시키도록 하여 테스트 결과의 신뢰성을 향상시키도록 창안한 메모리 소자의 소모 전류 감소 회로를 제공함에 목적이 있다.
도 1은 일반적인 디램의 구성을 보인 예시도.
도 2는 도 1에 있어서, 2M 비트 디램의 구성도.
도 3은 도 2에 있어서, 주증폭기의 회로도.
도 4는 도 2에 있어서, 신호 증폭 제어부의 회로도.
도 5는 도 2에 있어서의 타이밍도.
도 6은 본 발명에 따른 2M 비트 메모리의 블록도.
도 7은 도 6에 있어서, 주증폭기와 전류 제어 회로의 접속을 보인 회로도.
도 8은 도 6에 있어서, 신호 증폭 제어부의 회로도.
도 9는 본 발명에 있어서, 정상 동작시의 타이밍도.
도 10은 본 발명에 있어서, 테스트 모드시의 타이밍도.
* 도면의 주요부분에 대한 부호 설명 *
201 : 메모리 블록 202 : 신호 증폭 블록
203 : 신호 증폭 제어부 204 : 전류 제어 블록
211 : 프리챠지 회로 212,213 : 차동 증폭 회로
214 : 래치 221,222 : 전류 제어 회로
본 발명은 상기의 목적을 달성하기 위하여 데이터 저장을 위한 메모리 블록과, 읽기 인에이블 신호가 액티브되면 상기 메모리 블록에서 액세스된 데이터를 증폭하는 신호 증폭 블록과, 워드라인 신호 및 테스트 모드 신호를 논리 조합하여 읽기 인에이블 신호 및 테스트 모드 결정 신호를 출력하는 신호 증폭 제어부와, 이 신호 증폭 제어부의 테스트 모드 결정 신호에 의해 상기 신호 증폭 블록의 전류 흐름을 제어하는 전류 제어 블록으로 구성함을 특징으로 한다.
상기 전류 제어 블록은 신호 증폭 블록을 구성하는 임의개의 주증폭기의 전류를 제어하기위한 복수개의 제1,제2 전류 제어 회로를 포함하여 구성하며 상기 임의개의 주증폭기의 제1,제2 차동 증폭 회로에 제1,제2 전류 제어 회로가 각기 접속됨을 특징으로 한다.
이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.
도6 은 본 발명의 실시예에 따른 2M 비트 메모리의 블록도로서 이에 도시한 바와 같이, 8개의 256비트 메모리 셀 어레이로 이루어진 메모리 블록(201)과, 이 메모리 블록(201)의 데이터를 증폭하는 4개의 주증폭기(M/A1∼M/A4)로 이루어진 데이터 증폭 블록(202)과, 워드라인 신호(BYi)(BYj)와 테스트 모드 신호(TM)를 입력으로 읽기 인에이블 신호(RMA0∼RMA3) 및 테스트 모드 결정 신호(RMAT0∼RMAT3)를 출력하는 신호 증폭 제어부(203)와, 이 신호 증폭 제어부(203)의 테스트 모스 결정 신호(RMAT0∼RMAT3)가 로우가 되면 상기 신호 증폭 블록(202)의 전류를 감소시키는 전류 제어 블록(204)으로 각기 구성한다.
상기 신호 증폭 블록(202)은 종래 기술과 동일하게 4개의 주증폭기(M/A1∼M/A4)로 구성한다. 상기 4개의 주증폭기(M/A1∼M/A4)는 도7 의 회로도에 도시한 바와 같이, 종래의 기술과 동일하게 프리챠지 회로(211), 제1,제2 차동 증폭 회로(212)(213) 및 래치(214)로 구성한다.
상기 신호 증폭 제어부(203)는 도8 의 회로도에 도시한 바와 같이, 입력 신호(BYi)(BYj)를 각기 반전하는 인버터(IN11)(IN12)와, 상기 인버터(IN11)(IN12)의 출력 신호를 낸딩하는 낸드 게이트(NA11)와, 이 낸드 게이트(NA11)의 출력 신호를 반전하여 읽기 인에이블 신호(RMA0)를 출력하는 인버터(IN13)와, 입력 신호(BYj)와 상기 인버터(IN11)의 출력 신호를 낸딩하는 낸드 게이트(NA12)와, 이 낸드 게이트(NA12)의 출력 신호를 반전하여 읽기 인에이블 신호(RMA1)를 출력하는 인버터(IN14)와, 입력 신호(BYi)와 상기 인버터(IN12)의 출력 신호를 낸딩하는 낸드 게이트(NA13)와, 이 낸드 게이트(NA13)의 출력 신호를 반전하여 읽기 인에이블 신호(RMA2)를 출력하는 인버터(IN15)와, 입력 신호(BYi)(BYj)를 낸딩하는 낸드 게이트(NA14)와, 이 낸드 게이트(NA14)의 출력 신호를 반전하여 읽기 인에이블 신호(RMA3)를 출력하는 인버터(IN16)와, 테스트 모드 신호(TM)와 상기 낸드 게이트(NA11∼NA14)의 출력 신호를 각기 노아링하여 각각의 테스트 모드 결정 신호(RMAT0∼RMAT3)를 각기 출력하는 노아 게이트(NR11∼NR14)로 구성한다.
상기 전류 제어 블록(204)은 도7 의 회로도에 도시한 바와 같이, 주증폭기(M/A1∼M/A4)에 각기 접속하는 복수개의 제1,제2 전류 제어 회로(221)(222)로 구성한다.
상기 제1 전류 제어 회로(221)는 제1 차동 증폭 회로(212)의 2개의 차동 증폭기에 접속되어 테스트 모드 결정 신호(RMAT)가 로우로 되면 턴오프되어 전류 흐름을 감소시키는 엔모스 트랜지스터(N11)(N12)로 구성한다.
상기 제2 전류 제어 회로(222)는 제2 차동 증폭 회로(213)의 차동 증폭기에 접속되어 테스트 모드 결정 신호(RMAT)가 로우로 되면 턴오프되어 전류 흐름을 감소시키는 엔모스 트랜지스터(N13)으로 구성한다.
이와같이 구성한 본 발명의 실시예에 대한 동작 및 작용 효과를 설명하면 다음과 같다.
먼저, 정상적인 동작을 수행하면 도9 (a)(b)에서와 같이 등화 신호(EQB)가 로우가 되어 신호 증폭 블록(202)의 주증폭기(M/A1∼M/A4)의 프리챠지 회로(211)에 의해 입력 단자(CIOT)(CIOB)가 프리챠지된 후 신호 증폭 제어부(203)는 도9 (c)(d)와 같은 워드라인 신호(BYi)(BYj)를 낸드 게이트(NA11∼NA14) 및 인버터(IN11∼IN16)에서 논리 조합하여 읽기 인에이블 신호(RMA0∼RMA3)를 신호 증폭 블록(202)에 출력하게 된다.
이에 따라, 신호 증폭 블록(202)은 주증폭기(M/A1∼M/A4)중 1개 또는 2개만이 동작하게 된다.
본 발명의 실시예에서는 읽기 인에이블 신호(RMA0)만이 도9 (f)와 같이 하이가 되어 상기 주증폭기(M/A1)만이 동작한다고 가정한다.
이때, 테스트 모드 신호(TM)는 도9 (e)와 같이 로우를 유지하므로 신호 증폭 제어부(203)는 낸드 게이트(NA11)의 출력 신호만이 로우로서 노아 게이트(NR11)에서의 테스트 모드 결정 신호(RMAT0)만이 도9 (g)와 같이 하이로 출력되어진다.
이에 따라, 전류 제어 블록(204)은 주증폭기(M/A1)에 접속된 제1,제2 전류 제어 회로(221)(222)의 엔모스 트랜지스터(N11∼N13)가 턴온되어 상기 주증폭기(M/A1)의 제1,제2 차동 증폭 회로(212)(213)에 접속되어진다.
따라서, 도9 (a)(b)와 같이 등화 신호(EQB)가 하이가 된 후 어드레스에 의해 메모리 블록(201)을 구성하는 8개의 256비트 메모리 셀 어레이에 저장된 데이터가 그 256비트 메모리 셀 어레이의 양측에 위치한 로컬 데이터 라인을 통해 그로벌(Grobal) 데이터 라인에 실려 신호 증폭 블록(202)에 전송됨에 의해 주증폭기(M/A1)의 입력 단자(CIOT)(CIOB)로 인가된다.
만일, 입력 단자(CIOT)의 데이터가 입력 단자(CIOB)의 데이터보다 레벨이 크다고 가정하면 제1 차동 증폭 회로(212)은 엔모스 트랜지스터(N1)(N5)가 턴온되고 엔모스 트랜지스터(N2)(N4)가 턴오프되어 전류 미러인 피모스 트랜지스터(P4)(P5)에 의해 흐르는 전류는 제2 차동 증폭 회로(213)에 인가됨과 아울러 전류 미러인 피모스 트랜지스터(P6)(P7)는 턴오프 상태를 유지하게 되어 상기 제2 차동 증폭 회로(213)로의 전류 흐름은 없다.
이때, 엔모스 트랜지스터(N1)에 의해 전류 미러인 피모스 트랜지스터(P4)(P5)로부터 상기 엔모스 트랜지스터(N1)를 통해 흐르는 전류는 엔모스 트랜지스터(N3)를 통해 접지측으로 흐름과 동시에 제1 전류 제어 회로(221)의 엔모스 트랜지스터(N11)를 통해 접지측으로 흐르게 된다.
이에 따라, 제2 차동 증폭 회로(213)는 엔모스 트랜지스터(N7)가 턴온되어 피모스 트랜지스터(P9)가 턴온되고 엔모스 트랜지스터(N8)가 턴오프되어 피모스 트랜지스터(P8)가 턴오프되므로 상기 피모스 트랜지스터(P9)의 턴온에 의해 흐르는 전류만이 래치(214)에 인가되어진다.
이때, 엔모스 트랜지스터(N7)에 의해 흐르는 전류는 엔모스 트랜지스터(N9)를 통해 접지측으로 흐름과 동시에 제2 전류 제어 회로(222)의 엔모스 트랜지스터(N13)를 통해 접지측으로 흐르게 된다.
따라서, 래치(214)는 낸드 게이트(NA2)의 출력 신호가 하이가 되어 낸드 게이트(NA1)의 출력 신호가 로우가 되므로 인버터(IN1)에서 하이 신호(MOT)가 출력되고 인버터(IN2)에서 로우 신호(MOB)가 출력되어진다.
반대로, 입력 단자(CIOT)의 데이터가 입력 단자(CIOB)의 데이터보다 작은 경우라면 제1,제2 차동 증폭 회로(212)(213)에서의 동작이 반대로 되어 상기 제1 차동 증폭 회로(212)에서의 전류 미러인 피모스 트랜지스터(P6)(P7)로부터 엔모스 트랜지스터(N4)(N6)를 순차 통해 접지측으로 흐르는 전류는 제1 전류 제어 회로(221)의 엔모스 트랜지스터(N12)를 통해 접지측으로 흐르게 되며, 상기 차동 증폭 회로(213)의 엔모스 트랜지스터(N8)에 의해 엔모스 트랜지스터(N9)를 통해 접지측으로 흐르는 전류는 제2 전류 제어 회로(222)의 엔모스 트랜지스터(N13)를 통해 접지측으로 흐르게 된다.
이에 따라, 래치(214)는 로우 신호(MOT) 및 하이 신호(MOB)를 출력하게 된다.
상기에서 래치(214)의 출력 신호(MOT)(MOB)의 출력 시점은 도9 (i)와 같다.
한편, 테스트 모드가 설정되면 테스트 모드 신호(TM)는 도10 (e)와 같이 하이 상태를 유지하므로 신호 증폭 제어부(203)는 노아 게이트(NR11∼NR14)가 항상 로우인 테스트 모드 결정 신호(RMAT0∼RMAT3)를 출력하므로 전류 제어 블록(204)의 복수개의 제1,제2 전류 제어 회로(221)(222)를 구성하는 엔모스 트랜지스터(N11∼N13)가 턴오프되어진다.
이 후, 도10 (a)(b)와 같은 등화 신호(EQB)에 의해 주증폭기(M/A1∼M/A4)의 프리챠지 회로(211)가 동작하여 입력 단자(CIOT)(CIOB)가 등화된 상태에서 신호 증폭 제어부(203)가 워드라인 신호(BYi)(BYj)를 입력으로 논리 조합하여 읽기 인에이블 신호(RMA0∼RMA3)를 모두 로우 출력하므로 신호 증폭 블록(202)의 주증폭기(M/A1∼M/A4)는 모두 동작 상태가 되어 16M 디램은 마치 1M 디램처럼 된다.
따라서, 도10 (a)(b)와 같은 등화 신호(EQB)가 로우에서 하이로 된 후 어드레스에 의해 메모리 블록(201)의 데이터가 신호 증폭 블록(202)에 입력되면 주증폭기(M/A1∼M/A4)는 제1,제2 차동 증폭 회로(212)(213)가 정상적인 모드시와 동일한 동작을 수행하는데, 전류 제어 블록(204)의 복수개의 제1,제2 전류 제어 회로(221)(222)가 동작하지 않으므로 상기 제1,제2 차동 증폭 회로(212)(213)에 흐르는 전류는 엔모스 트랜지스터(N3 또는 N6)(N9)만을 통해 접지측으로 흐르게 된다.
상기에서 제2 차동 증폭 회로(213)의 출력 신호를 입력받은 래치(214)는 논리 연산하여 도10 (i)와 같은 시점에서 출력 신호(MOT)(MOB)를 출력하게 된다.
즉, 전류 제어 블록(204)이 동작하지 않으므로 주증폭기(M/A1∼M/A4)에서의 전류 소모를 감소시키게 된다.
상기에서 상세히 설명한 바와 같이 본 발명은 정상적인 모드와 테스트 모드시의 전류 흐름을 제어하도록 동작하여 정상적인 모드와 테스트 모드시의 전류 특성을 동일하게 파악함으로써 테스트 결과의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (5)

  1. 데이터 저장을 위한 메모리 블록과, 읽기 인에이블 신호(RMA)에 따라 상기 상기 메모리 블록에서 액세스된 데이터를 증폭하는 복수개의 주증폭기로 이루어진 신호 증폭 블록과, 워드라인 신호(BYi)(BYj) 및 테스트 모드 신호(TM)를 논리 조합하여 읽기 인에이블 신호(RMA) 및 테스트 모드 결정 신호(RMAT)를 출력하는 신호 증폭 제어부와, 이 신호 증폭 제어부에서의 테스트 모드 결정 신호(RMAT)가 액티브되면 상기 신호 증폭 블록의 전류 흐름을 제어하는 전류 제어 블록으로 이루어진 2M 비트 메모리를 복수개 구비한 디램에 있어서, 신호 증폭 제어부는 입력 신호(BYi)(BYj)를 각기 반전하는 제1,제2 인버터와, 상기 제1,제2 인버터의 출력 신호를 낸딩하는 제1 낸드 게이트와, 이 제1 낸드 게이트의 출력 신호를 반전하여 읽기 인에이블 신호(RMA0)를 출력하는 제3 인버터와, 입력 신호(BYj)와 상기 제1 인버터의 출력 신호를 낸딩하는 제2 낸드 게이트와, 이 제2 낸드 게이트의 출력 신호를 반전하여 읽기 인에이블 신호(RMA1)를 출력하는 제4 인버터와, 입력 신호(BYi)와 상기 제2 인버터의 출력 신호를 낸딩하는 제3 낸드 게이트와, 이 제3 낸드 게이트의 출력 신호를 반전하여 읽기 인에이블 신호(RMA2)를 출력하는 제5 인버터와, 입력 신호(BYi)(BYj)를 낸딩하는 제4 낸드 게이트와, 이 제4 낸드 게이트의 출력 신호를 반전하여 읽기 인에이블 신호(RMA3)를 출력하는 제6 인버터와, 테스트 모드 신호(TM)와 상기 제1∼제4 낸드 게이트의 출력 신호를 각기 노아링하여 테스트 모드 결정 신호(RMAT0∼RMAT3)를 각기 출력하는 제1∼제4 노아 게이트로 구성한 것을 특징으로 하는 메모리 소자의 소모 전류 감소 회로.
  2. 제1항에 있어서, 전류 제어 블록은 신호 증폭 블록을 구성하는 복수개의 주증폭기의 전류 흐름을 각기 제어하는 제1,제2 전류 제어 회로를 복수개 구비한 것을 특징으로 하는 메모리 소자의 소모 전류 감소 회로.
  3. 제2항에 있어서, 제1 전류 제어 회로는 프리챠지 회로, 제1,제2 증폭 회로 및 래치로 이루어진 주증폭기에 구비된 상기 제1 차동 증폭 회로에 접속되어 테스트 모드 결정 신호(RMAT)가 인액티브 상태인 정상 동작시에는 상기 제1 차동 증폭 회로의 전류를 접지측으로 흘리고 테스트 모드시에는 접지측으로의 전류 흐름을 차단하도록 복수개의 모스 트랜지스터로 구성한 것을 특징으로 하는 메모리 소자의 소모 전류 감소 회로.
  4. 제2항에 있어서, 제2 전류 제어 회로는 프리챠지 회로, 제1,제2 차동 증폭 회로 및 래치로 이루어진 주증폭기에 구비된 상기 제2 차동 증폭 회로에 접속되어 테스트 모드 결정 신호(RMAT)가 인액티브 상태인 정상 동작시에는 상기 제2 차동 증폭 회로의 전류를 접지측으로 흘리고 테스트 모스시에는 접지측으로의 전류 흐름을 차단하도록 모스 트랜지스터로 구성한 것을 특징으로 하는 메모리 소자의 소모 전류 감소 회로.
  5. 복수개의 2M 비트 메모리로 이루어진 디램에 있어서, 상기 2M 비트 메모리는 데이터 저장을 위한 메모리 블럭과, 읽기 인에이블 신호(RMA)에 따라 상기 메모리 블록에서 액세스된 데이터를 증폭하는 복수개의 주증폭기로 이루어진 신호 증폭기와, 워드 라인 신호(BYi)(BYj) 및 테스트 모드 신호(TM)를 논리 조합하여 테스트 모드 결정 신호(RMAT) 및 상기 읽기 인에이블 신호(RMA)를 출력하는 신호 증폭 제어기와, 상기 신호 증폭 제어기의 테스트 모드 결정 신호(RMAT)가 액티브되면 상기 신호 증폭기에서 접지측으로의 전류 흐름을 제어하는 전류 제어기를 포함하여 구성한 것을 특징으로 하는 메모리 소자의 소모 전류 감소 회로.
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