JP4147360B2 - ツーポートｓｒａｍ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ツーポート（Two port）ＳＲＡＭに係るもので、詳しくは、センスアンプ及び伝達機能を有する回路を備えるツーポートＳＲＡＭに関するものである。
【０００２】
【従来の技術】
従来、ツーポートＳＲＡＭにおいては、図３に示したように、メモリセル（図示されず）から出力するデータ信号DATA,DATABをそれぞれ反転して出力するインバータＩＮ１，ＩＮ２と、該インバータＩＮ１の出力信号を反転して、再びインバータＩＮ１の入力端に出力するインバータＩＮ３と、前記インバータＩＮ２の出力信号を反転して、再びインバータＩＮ２の入力端に出力するインバータＩＮ４と、前記インバータＩＮ１の出力信号とインバータＩＮ２の出力信号とを否定論理積演算するＮＡＮＤゲートＮＤ１と、該ＮＡＮＤゲートＮＤ１の出力信号がゲート端子に印加され、電源電圧ＶＣＣがソース端子に印加され、ドレイン端子は前記インバータＩＮ１の入力端に接続されたＰＭＯＳトランジスタＰＭ１と、該ＰＭＯＳトランジスタＰＭ１のゲート端子とゲート端子が接続され、ソース端子に電源電圧ＶＣＣが印加され、ドレイン端子は前記インバータＩＮ２の入力端に接続されたＰＭＯＳトランジスタＰＭ２と、前記インバータＩＮ１の出力信号を反転して、外部に出力するインバータＩＮ５と、を備えて構成されていた。
【０００３】
以下、このように構成された従来のツーポートＳＲＡＭの動作を、図３及び図４を用いて説明する。このとき、図４を領域１及び領域２に区分して、それぞれの場合を説明する。先ず、図４の領域１中、図４（Ａ）に示したように、メモリセル（図示されず）から出力するデータ信号DATA,DATABが全てハイレベルである状態で、該データ信号DATAがハイレベルからローレベルに遷移されると、インバータＩＮ１の出力により、ノードＡの信号は、図４（Ｂ）に示したように、ハイレベルになる。
【０００４】
このとき、前記データ信号DATAB は、ハイレベルに維持されるため、図４（Ｃ）に示したように、ノードＢの信号はローレベルを維持する。よって、ＮＡＮＤゲートＮＤ１の出力により、ノードＣの信号は、図４（Ｄ）に示したように、ハイレベルを維持するため、ＰＭＯＳトランジスタＰ１，Ｐ２はオフ状態を維持する。
【０００５】
次いで、前記ノードＡの信号を受けたインバータＩＮ５は、図４（Ｅ）に示したように、出力信号SAOUT をローレベルに出力する。一方、領域２では、ラッチ機能を有するインバータＩＮ３の駆動能力がメモリセルの駆動能力よりも大きいため、図４の領域２中、図４（Ａ）に示したように、メモリセルから出力するデータ信号DATAはハイレベルに遷移されず、インバータＩＮ１に入力するデータ信号DATAは、ローレベルに維持される。かつ、メモリセルの駆動能力がインバータＩＮ４の駆動能力よりも大きいため、インバータＩＮ２に入力するデータ信号DATAB はローレベルに遷移される。データ信号 DATA,DATAB が共にローレベルとなるこの間、ノードＡの信号を受けるインバータＩＮ５は、出力信号 SAOUT をローレベルで外部に出力する。
【０００６】
次いで、図４（Ｃ）に示したように、インバータＩＮ２の出力によりノードＢの信号がハイレベルになる。従って、該ノードＢの信号及び既にハイレベルであるノードＡの信号をそれぞれ受けるＮＡＮＤゲートＮＤ１の出力はローレベルになるため、図４（Ｄ）に示したように、ノードＣの信号はローレベルになる。従って、ノードＣの信号により各ＰＭＯＳトランジスタＰＭ１，ＰＭ２がターンオンされ、図４（Ａ）に示したように、インバータＩＮ１及びインバータＩＮ２に入力するデータ信号DATA,DATABが全てハイレベルになり、図４（Ｂ）及び図４（Ｃ）に示すノードＡの信号及びノードＢの信号は、ローレベルになる。
【０００７】
これにより、図４（Ｅ）に示したように、出力信号SAOUT は、インバータＩＮ５によりハイレベルとなって出力される。
【０００８】
【発明が解決しようとする課題】
然るに、このような従来のツーポートＳＲＡＭにおいては、メモリセルからのデータ信号を通常にセンシング及び増幅して外部に出力する通常動作と、データ信号 DATA,DATAB が共にローレベルとなる際に、メモリセルからのデータ信号をそのままローレベルで外部に出力する伝達動作とを同一の回路構成で行い、通常動作時にメモリセルからのデータ信号の経路（Read path ）にセンスアンプが存在せず、通常動作時にメモリセルから出力するデータ信号DATAはインバータＩＮ１を経て出力される。これにより、通常動作時に出力されるデータ信号DATAの増幅能力が低く、かつ、リードアクセスタイム（Read accesstime）が非常に遅延される。
【０００９】
該リードアクセスタイムを向上させようとすると、メモリセルの駆動能力を増加する必要があるため、メモリセルの容積が増大する。そこで、本発明は、このような従来の課題に鑑みてなされたもので、メモリセルの容積を増大させることなく、通常動作時の速いリードアクセスタイムを具現化し得るツーポートＳＲＡＭを提供することを目的とする。
【００１０】
【課題を解決するための手段】
このような目的を達成するため、本発明の請求項１に記載のツーポートＳＲＡＭは、メモリセルから出力する一対のデータ信号を受けて、第１，第２信号及び前記一対のデータ信号のうちの外部に出力されるデータ信号である第３信号を出力する伝達部と、通常動作時に、外部から入力するデータライン等化信号により、前記メモリセルから出力する一対のデータ信号をそれぞれ等化するデータ等化部と、前記メモリセルから出力する一対のデータ信号をそれぞれセンシングして増幅するセンスアンプと、外部から入力するリードイネーブル信号と、前記伝達部から出力する第１信号及び第２信号により、通常動作時は、前記センスアンプの制御信号を発生して前記センスアンプを動作させ、前記一対のデータ信号が共に第１のレベルとなる伝達動作時は、前記センスアンプの制御信号を停止して前記センスアンプを停止させるスイッチング部と、前記伝達部から出力する第１信号により、該伝達部の第３信号又は前記センスアンプの出力信号を選択して、外部に出力する出力選択部と、を備え、前記伝達部は、前記メモリセルから出力する一対のデータ信号をそれぞれ反転して、前記第３信号及び反転信号をそれぞれ出力する第１インバータ及び第２インバータと、前記メモリセルよりも大きい駆動能力を有し、前記第１インバータの第３信号を反転して、再び前記第１インバータの入力端に出力する第３インバータと、前記メモリセルよりも小さい駆動能力を有し、前記第２インバータの出力信号を反転して、再び前記第２インバータの入力端に出力する第４インバータと、前記第１インバータの第３信号と第２インバータの出力信号とを否定論理積演算して、前記第１信号を出力する第１ＮＡＮＤゲートと、該第１ＮＡＮＤゲートの第１信号を反転して、前記第２信号を出力する第５インバータと、該第５インバータの第２信号がゲート端子に印加され、電源電圧がソース端子に印加され、ドレイン端子は前記第１インバータの入力端に接続された第１ＮＭＯＳトランジスタと、該第１ＮＭＯＳトランジスタのゲート端子にゲート端子が接続され、電源電圧がソース端子に印加され、ドレイン端子は前記第２インバータの入力端に接続された第２ＮＭＯＳトランジスタと、を備えて構成されている。
【００１１】
【００１２】
請求項２に記載の発明では、前記データ等化部は、電源電圧が各ソース端子に印加される第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタと、前記第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタの各ドレイン端子にソース端子及びドレイン端子が接続され、該ソース端子及びドレイン端子は前記メモリセルから出力する一対のデータ信号が印加する第５ＮＭＯＳトランジスタと、を備えて構成され、外部から入力するデータライン等化信号が、前記第３，第４，第５ＮＭＯＳトランジスタのゲート端子に共通印加される。
【００１３】
請求項３記載の発明では、前記センスアンプは、前記スイッチング部から出力する制御信号により、前記メモリセルから出力する一対のデータ信号を両端子にそれぞれ入力し、センシング及び増幅して出力するＯＰアンプから構成される。請求項４に記載の発明では、前記スイッチング部は、前記伝達部から出力する第１信号と外部から入力するリードイネーブル信号とを否定論理積演算する第２ＮＡＮＤゲートと、該第２ＮＡＮＤゲートの出力信号により、前記メモリセルから出力するデータ信号を予め増幅させて、前記センスアンプに出力するプリアンプ部と、外部から入力するリードイネーブル信号を反転して出力する第６インバータと、該第６インバータの出力信号と、前記伝達部から出力する第２信号とを否定論理和演算するＮＯＲゲートと、該ＮＯＲゲートの出力信号がゲート端子に印加され、接地電圧がソース端子に印加され、ドレイン端子が前記センスアンプと接続され、前記センスアンプの制御信号を発生する第６ＮＭＯＳトランジスタと、を備えて構成される。
【００１４】
請求項５に記載の発明では、前記プリアンプ部は、前記第２ＮＡＮＤゲートの出力信号がゲート端子に印加され、接地電圧がソース端子に印加される第１ＰＭＯＳトランジスタと、該第１ＰＭＯＳトランジスタのドレイン端子に各ソース端子が接続され、各ドレイン端子とゲート端子とが相互交叉して連結された第７ＮＭＯＳトランジスタ及び第８ＮＭＯＳトランジスタと、を備えて構成され、前記第７ＮＭＯＳトランジスタのドレイン端子の出力信号は、前記メモリセルから出力する一対のデータ信号のうちの一方のデータ信号と共に、前記センスアンプのプラス端子（＋）に印加し、前記第８ＮＭＯＳトランジスタのドレイン端子の出力信号は、前記メモリセルから出力する一対のデータ信号のうちの他方のデータ信号と共に、前記センスアンプのマイナス端子（−）に印加する。
【００１５】
請求項６に記載の発明では、前記出力選択部は、前記伝達部から出力する第１信号を順次遅延させる第７インバータ及び第８インバータと、該第８インバータからの遅延された第１信号により、前記伝達部から出力する第３信号を伝送する第１伝送器と、前記第８インバータからの遅延された第１信号により、前記センスアンプからの出力信号を伝送する第２伝送器と、前記第１伝送器又は第２伝送器から出力する信号を反転して外部に出力する第９インバータと、を備えて構成される。
【００１６】
請求項７に記載の発明では、前記第１伝送器は、前記第８インバータからの遅延された第１信号を反転して出力する第１０インバータと、該第１０インバータの出力信号がゲート端子に印加され、ソース端子には前記伝達部から出力する第３信号が印加され、ドレイン端子は前記第９インバータの入力端に接続された第９ＮＭＯＳトランジスタと、前記第８インバータからの遅延された第１信号がゲート端子に印加され、ソース端子には前記伝達部から出力する第３信号が印加され、ドレイン端子は前記第９インバータの入力端に接続された第２ＰＭＯＳトランジスタと、を備えて構成され、前記第２伝送器は、前記第８インバータからの遅延された第１信号を反転して出力する第１１インバータと、該第１１インバータの出力信号がゲート端子に印加され、ソース端子には前記センスアンプの出力信号が印加され、ドレイン端子は前記第９インバータの入力端に接続された第３ＰＭＯＳトランジスタと、前記第８インバータからの遅延された第１信号がゲート端子に印加され、ソース端子には前記センスアンプの出力信号が印加され、ドレイン端子は前記第９インバータの入力端に接続された第１０ＮＭＯＳトランジスタと、を備えて構成される。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。本実施形態のツーポートＳＲＡＭは、図１に示したように、外部のメモリセルから出力する一対のデータ信号DATA,DATABを受けて、第１，第２信号Ｓ１，Ｓ２及び前記一対のデータ信号のうちの外部に出力されるデータ信号である第３信号Ｓ３を出力する伝達部１０と、通常動作時に、外部から入力するデータライン等化信号DLEQにより、メモリセルから出力する一対のデータ信号DATA,DATABをそれぞれ等化するデータ等化部（Data equalizer）２０と、前記メモリセルから出力する一対のデータ信号DATA,DATABをそれぞれセンシングして増幅するセンスアンプ（Sense amplifier ）３０と、外部から入力するリードイネーブル（read enable ）信号REと、前記伝達部１０から出力する第１信号Ｓ１及び第２信号Ｓ２により、メモリセルから出力してセンスアンプ３０に入力するデータ信号DATA,DATABをそれぞれ予め増幅すると共に、通常動作時は、前記センスアンプ３０の制御信号であるイネーブル信号を発生して前記センスアンプ３０を動作させ、伝達動作時は、前記イネーブル信号を停止して前記センスアンプ３０を停止させて、前記センスアンプ３０のイネーブル状態を決定するスイッチング部４０と、前記伝達部１０から出力する第１信号Ｓ１により、該伝達部１０の第３信号Ｓ３又は前記センスアンプ３０の出力信号を選択して、外部に出力する出力選択部５０と、を備えて構成されている。
【００１８】
前記伝達部１０は、メモリセルから出力する一対のデータ信号DATA,DATABをそれぞれ反転して、前記第３信号及び反転信号をそれぞれ出力する第１インバータＩＮ１１及び第２インバータＩＮ１２と、前記第１インバータＩＮ１１の第３信号を反転して、再び前記第１インバータＩＮ１１の入力端に出力する第３インバータＩＮ１３と、前記第２インバータＩＮ１２の出力信号を反転して、再び前記第２インバータＩＮ１２の入力端に出力する第４インバータＩＮ１４と、前記第１インバータＩＮ１１の第３信号と第２インバータＩＮ１２の出力信号とを否定論理積演算して、前記第１信号を出力する第１ＮＡＮＤゲートＮＤ１１と、該第１ＮＡＮＤゲートＮＤ１１の第１信号を反転して、前記第２信号を出力する第５インバータＩＮ１５と、該第５インバータＩＮ１５の第２信号がゲート端子に印加され、電源電圧Ｖｃｃがソース端子に印加され、ドレイン端子は前記第１インバータＩＮ１１の入力端に接続された第１ＮＭＯＳトランジスタＮＭ１１と、該第１ＮＭＯＳトランジスタＮＭ１１のゲート端子にゲート端子が接続され、電源電圧Ｖｃｃがソース端子に印加され、ドレイン端子は前記第２インバータＩＮ１２の入力端に接続された第２ＮＭＯＳトランジスタＮＭ１２と、を備えて構成されている。
【００１９】
前記データ等化部２０は、電源電圧Ｖｃｃが各ソース端子に印加される第３ＮＭＯＳトランジスタＮＭ１３及び第４ＮＭＯＳトランジスタＮＭ１４と、該第３ＮＭＯＳトランジスタＮＭ１３及び第４ＮＭＯＳトランジスタＮＭ１４の各ドレイン端子にソース端子及びドレイン端子が接続され、該ソース端子及びドレイン端子はメモリセルから出力する一対のデータ信号DATA,DATABが印加する第５ＮＭＯＳトランジスタＮＭ１５と、を備えて構成され、外部から入力するデータライン等化信号DLEQが、前記第３，第４，第５ＮＭＯＳトランジスタＮＭ１３，ＮＭ１４，ＮＭ１５のゲート端子に共通印加するようになっている。
【００２０】
前記センスアンプ３０は、前記スイッチング部４０から出力するイネーブル信号により、メモリセルから出力する一対のデータ信号DATA,DATABを両端子にそれぞれ入力し、センシング及び増幅して出力するＯＰアンプＯＰから構成されている。前記スイッチング部４０は、前記伝達部１０から出力する第１信号Ｓ１と外部から入力するリードイネーブル信号REとを否定論理積演算する第２ＮＡＮＤゲートＮＤ１２と、該第２ＮＡＮＤゲートＮＤ１２の出力信号により、メモリセルから出力するデータ信号DATA,DATABを予め増幅するプリアンプ部４１と、外部から入力するリードイネーブル信号REを反転して出力する第６インバータＩＮ１６と、該第６インバータＩＮ１６の出力信号と伝達部１０から出力する第２信号Ｓ２とを否定論理和演算するＮＯＲゲートＮＯＲ１１と、該ＮＯＲゲートＮＯＲ１１の出力信号がゲート端子に印加され、接地電圧Ｖｓｓがソース端子に印加され、ドレイン端子がセンスアンプ３０と接続され、前記イネーブル信号を発生する第６ＮＭＯＳトランジスタＮＭ１６と、を備えて構成されている。
【００２１】
前記プリアンプ部４１は、前記第２ＮＡＮＤゲートＮＤ１２の出力信号がゲート端子に印加され、接地電圧Ｖｓｓがソース端子に印加される第１ＰＭＯＳトランジスタＰＭ１１と、該第１ＰＭＯＳトランジスタＰＭ１１のドレイン端子に各ソース端子が並列接続され、各ドレイン端子とゲート端子とが相互交叉して連結された第７ＮＭＯＳトランジスタＮＭ１７及び第８ＮＭＯＳトランジスタＮＭ１８と、を備えて構成され、該第７ＮＭＯＳトランジスタＮＭ１７のドレイン端子の出力信号は、メモリセルから出力する一対のデータ信号DATA,DATABのうちの一方のデータ信号DATAと共に、センスアンプ３０のプラス端子（＋）に印加し、前記第８ＮＭＯＳトランジスタＮＭ１８のドレイン端子の出力信号は、メモリセルから出力する一対のデータ信号DATA,DATABのうちの他方のデータ信号DATAB と共に、センスアンプ３０のマイナス端子（−）に印加するようになっている。
【００２２】
前記出力選択部５０は、前記伝達部１０から出力する第１信号Ｓ１を順次遅延させる第７インバータＩＮ１７及び第８インバータＩＮ１８と、該第８インバータＩＮ１８からの順次遅延された第１信号Ｓ１により、前記伝達部１０から出力する第３信号Ｓ３を伝送する第１伝送器５１と、前記第８インバータＩＮ１８からの順次遅延された第１信号Ｓ１により、前記センスアンプ３０から出力する信号を伝送する第２伝送器５２と、前記第１伝送器５１又は第２伝送器５２から出力する信号を反転して外部に出力する第９インバータＩＮ１９と、を備えて構成されている。
【００２３】
前記第１伝送器５１は、第８インバータＩＮ１８からの順次遅延された第１信号Ｓ１を反転する第１０インバータＩＮ２０と、該第１０インバータＩＮ２０の出力信号がゲート端子に印加され、ソース端子には伝達部１０から出力する第３信号Ｓ３が印加され、ドレイン端子は前記第９インバータＩＮ１９の入力端に接続された第９ＮＭＯＳトランジスタＮＭ１９と、第８インバータＩＮ１８からの順次遅延された第１信号Ｓ１がゲート端子に印加され、ソース端子には前記伝達部１０から出力する第３信号Ｓ３が印加され、ドレイン端子は前記第９インバータＩＮ１９の入力端に接続された第２ＰＭＯＳトランジスタＰＭ１２と、を備えて構成されている。
【００２４】
前記第２伝送器５２は、第８インバータＩＮ１８からの順次遅延された第１信号Ｓ１を反転して出力する第１１インバータＩＮ２１と、該第１１インバータＩＮ２１の出力信号がゲート端子に印加され、ソース端子にはセンスアンプ３０の出力信号が印加され、ドレイン端子は前記第９インバータＩＮ１９の入力端に接続された第３ＰＭＯＳトランジスタＰＭ１３と、第８インバータＩＮ１８からの順次遅延された第１信号Ｓ１がゲート端子に印加され、ソース端子にはセンスアンプ３０の出力信号が印加され、ドレイン端子は前記第９インバータＩＮ１９の入力端に接続された第１０ＮＭＯＳトランジスタＮＭ２０と、を備えて構成されている。
【００２５】
以下、このように構成された本実施形態のツーポートＳＲＡＭについて、図１及び図２を用いて説明する。図２に示したように、各信号タイミングを、外部から入力するデータライン等化信号DLEQが変化されて、通常動作が行われる領域１及び領域２と、外部から入力するデータライン等化信号DLEQが変化されず、データ信号DATA,DATABのみが変化して、伝達動作が行われる領域３とに区分して説明する。
【００２６】
先ず、図２に示した領域１及び領域２の通常動作について説明する。即ち、外部から、図２（Ｃ）に示したようなデータライン等化信号DLEQがハイレベルに入力すると、データ等化部２０の第３〜第５ＮＭＯＳトランジスタＮＭ１３〜ＮＭ１５がターンオンして、図２（Ｂ）に示したように、メモリセル（図示されず）から入力するデータ信号DATA,DATABをハイレベルに等化させる。前記データライン等化信号DLEQがローレベルに遷移すると、該データ信号DATA,DATABは、センスアンプ３０によりセンシング及び増幅されて出力する。
【００２７】
即ち、メモリセルからデータ信号DATAがハイレベルからローレベルに変化されて入力し、データ信号DATAB がハイレベルに入力すると、伝達部１０の第１インバータＩＮ１１及び第２インバータＩＮ１２により、ノードＤの信号及びノードＥの信号は、図２（Ｄ）及び図２（Ｅ）に示したように、それぞれハイレベル及びローレベルになる。従って、第１ＮＡＮＤゲートＮＤ１１の出力により、図２（Ｆ）に示したノードＦの第１信号Ｓ１はハイレベルに維持される。
【００２８】
該ノードＦの第１信号Ｓ１は、出力選択部５０内の第７，８インバータＩＮ１７，ＩＮ１８により順次遅延され、第１伝送器５１に印加されると、該第１伝送器５１はターンオフされる。即ち、図２（Ｈ）に示すような、ハイレベルのノードＨの信号により、第１伝送器５１の第９ＮＭＯＳトランジスタＮＭ１９及び第２ＰＭＯＳトランジスタＰＭ１２がターンオフされるため、伝達部１０のノードＤの信号（第３信号Ｓ３）は、第１伝送器５１を通過することができない。
【００２９】
一方、ノードＦの第１信号Ｓ１が、出力選択部５０内の第７，８インバータＩＮ１７，ＩＮ１８により順次遅延され、第２伝送器５２に印加されると、該第２伝送器５２はターンオンされる。即ち、ハイレベルのノードＨの信号により、第２伝送器５２の第３ＰＭＯＳトランジスタＰＭ１３及び第１０ＮＭＯＳトランジスタＮＭ２０がターンオンされ、前記センスアンプ３０の出力信号（ノードＪの信号）はノードＫに伝達される。
【００３０】
このとき、図２（Ｆ）に示すような、前記伝達部１０のハイレベルのノードＦの信号により、図２（Ｇ）に示すように、ノードＧの信号はローレベルになるため、第１，第２ＮＭＯＳトランジスタＮＭ１１，ＮＭ１２は、それぞれターンオフし、データ信号DATA,DATABには影響を与えない。一方、前記スイッチング部４０の第１ＮＯＲゲートＮＯＲ１１は、前記ノードＧの信号（第２信号Ｓ２）と、外部から入力して第６インバータＩＮ１６で反転されたリードイネーブル信号REとを否定論理和演算して出力する。このとき、前記ノードＧの信号はローレベルであり、リードイネーブル信号REは常にハイレベルであるため、前記第１ＮＯＲゲートＮＯＲ１１の出力（ノードＩの信号）は、図２（Ｉ）に示すように、ハイレベルになる。
【００３１】
該第１ＮＯＲゲートＮＯＲ１１の出力により、第６ＮＭＯＳトランジスタＮＭ１６はターンオンされてローレベルのイネーブル信号を出力する。該第６ＮＭＯＳトランジスタＮＭ１６のイネーブル信号により、センスアンプ３０がイネーブルされて、増幅動作を行う。前記スイッチング部４０の第２ＮＡＮＤゲートＮＤ１２は、外部から入力するリードイネーブル信号REと伝達部１０のノードＦの信号（第１信号Ｓ１）とを否定論理積演算して出力する。このとき、ノードＦの信号がハイレベルであり、リードイネーブル信号REがハイレベルであるため、第２ＮＡＮＤゲートＮＤ１２の出力信号は、ローレベルになる。
【００３２】
従って、プリアンプ部４１の第１ＰＭＯＳトランジスタＰＭ１１がターンオンして、センスアンプ３０に入力するデータ信号DATA,DATABを予め増幅させる。このような該プリアンプ４１の前段増幅動作は、センスアンプ３０のセンシング動作が良好に行われるように、データ信号DATAとデータ信号DATAB との電位差を増加させる役割を行う。
【００３３】
次いで、前記センスアンプ３０でセンシング及び増幅された信号が、前述のように、出力選択部５０の第２伝送器５２及び第９インバータＩＮ１９を経て外部に出力される。該センスアンプ３０の出力信号は、入力するデータ信号DATAとデータ信号DATAB とが相違するとき、データ信号DATAに応じた信号で出力される。その後、外部から印加する前記データライン等化信号DLEQがローレベルからハイレベルに遷移されると、前記データ等化部２０の第３〜第５ＮＭＯＳトランジスタＮＭ１３〜ＮＭ１５がターンオンし、図２（Ｂ）に示したように、メモリセルから入力するデータ信号DATA,DATABをハイレベルに等化させ、該データライン等化信号DLEQがハイレベルからローレベルに遷移されると、データ信号DATA,DATABはセンスアンプ３０によりセンシング及び増幅されて出力する。
【００３４】
このような前記センスアンプ３０及び前記スイッチング部４０は、メモリセルからデータ信号DATAがハイレベルに維持され、データ信号DATAB がローレベルに変化されて入力すると、前述したように、データ信号DATAがローレベル、データ信号DATAB がハイレベルに入力する場合と同様な動作を行い、前記センスアンプ３０の出力信号は、図２（Ｊ）に示したように、ローレベルからハイレベルに遷移されて出力する。従って、図２（Ｋ）に示したように、ノードＫの信号はハイレベルになる。
【００３５】
次に、図２に示した領域３の伝達動作について説明する。先ず、図２（Ｃ）に示したように、データライン等化信号DLEQは変化がなく、メモリセルから出力するデータ信号DATAは、図２（Ｂ）に示したように、ハイレベルからローレベルに遷移される。従って、第１インバータＩＮ１１により、ノードＤの出力は、図２（Ｄ）に示したように、ハイレベルに遷移され、第２インバータＩＮ１２の出力信号がハイレベルに維持された状態で、図２（Ｆ）に示したように、第１ＮＡＮＤゲートＮＤ１１の出力信号（ノードＦの信号）はローレベルになる。このとき、出力を制御するノードＨの信号は、ノードＦの信号によりローレベルに変化されて、ノードＤの信号が第１伝送器５１を経てノードＫに伝送され、第９インバータＩＮ１９を介して、出力信号 SAOUT がローレベルで外部に出力される。
【００３６】
第１ＮＡＮＤゲートＮＤ１１の出力信号（ノードＦの信号）がローレベルになると、図２（Ｇ）に示したように、第５インバータＩＮ１５の出力信号（ノードＧの信号）はハイレベルになり、該ノードＧの信号により第１ＮＯＲゲートＮＯＲ１１の出力信号（ノードＩの信号）もローレベルになって、センスアンプ３０はターンオフされる。次いで、前記第１ＮＡＮＤゲートＮＤ１１の出力信号（ノードＦの信号）により、第２ＮＡＮＤゲートＮＤ１２の出力信号はハイレベルになり、プリアンプ部４１の第１ＰＭＯＳトランジスタＰＭ１１がターンオフして、第７，第８ＮＭＯＳトランジスタＮＭ１７，ＮＭ１８も動作を中断する。
【００３７】
第５インバータＩＮ１５のハイレベルの出力信号（ノードＧの信号）により、伝達部１０の第１，２ＮＭＯＳトランジスタＮＭ１１，ＮＭ１２はターンオンし、第１インバータＩＮ１１及び第２インバータＩＮ１２に入力するデータ信号DATA及びデータ信号DATAB はそれぞれハイレベルに遷移される。従って、第１インバータＩＮ１１及び第２インバータＩＮ１２の出力信号である、図２（Ｄ）及び図２（Ｅ）に示したノードＤ及びノードＥの信号はそれぞれローレベルになる。これらノードＤ及びノードＥの信号によりノードＦの信号がハイレベルになり、該ノードＦの信号によりノードＧの信号がローレベルになって、第１，２ＮＭＯＳトランジスタＮＭ１１，ＮＭ１２は再びターンオフされる。
【００３８】
このとき、ハイレベルのノードＦの信号は、図２（Ｈ）に示したように、第７，８インバータＩＮ１７，ＩＮ１８で遅延されて、ノードＨの信号がハイレベルとなり、第１伝送器５１に入力すると、該第１伝送器５１はターンオフする。次いで、前記ノードＦ及びノードＧの信号が、それぞれハイレベル及びローレベルに遷移されると、プリアンプ部４１はターンオンされ、図２（Ｉ）に示したように、ノードＩの信号がハイレベルに遷移されて、センスアンプ３０もオンになるため、該センスアンプ３０の出力信号（ノードＪの信号）は、図２（Ｊ）に示したように、ローレベルになる。
【００３９】
従って、その時点のデータ信号DATA,DATABが、センスアンプ３０によりセンシング及び増幅されて第２伝送器５２に伝送されると、該第２伝送器５２はノードＨの信号により既にオン状態になっているため、前記センスアンプ３０の出力信号（ノードＪの信号）を第９インバータＩＮ１９に伝送し、最終出力信号SAOUTを外部に出力する。このとき、前記第２伝送器５２から出力する信号は、先に出力したノードＤの信号と同様な値を有するため、図２（Ｋ）に示したように、ノードＫの信号はローレベルであり、最終出力信号SAOUT はハイレベルに維持される。
【００４０】
上述したように、本実施形態に係るツーポートＳＲＡＭは、通常動作時は、入力されるメモリセルのデータ信号はセンスアンプ３０により増幅され、データ信号 DATA,DATAB が共にローレベルになる伝達動作時は、センスアンプ３０はターンオフされて、メモリセルのデータ信号はそのままローレベルで出力されることにより、通常動作時と伝達動作時とのリードアクセスの経路を変更させ、通常動作時の速いリードアクセスタイムを具現化し得る。
【００４１】
【発明の効果】
以上説明したように、本発明のツーポートＳＲＡＭによれば、通常動作時は、センスアンプを用いてデータの増幅を強化し、データ信号 DATA,DATAB が共にローレベルになる伝達動作時は、センスアンプをターンオフしてメモリセルのデータをそのままローレベルで出力するため、メモリセルの駆動能力を高めるためにメモリセルの容積を増大させることなく、リードアクセスタイムを迅速化し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係るツーポートＳＲＡＭの一実施形態の回路図である。
【図２】図１の回路各部の信号のタイミング図である。
【図３】従来のツーポートＳＲＡＭの回路図である。
【図４】図３の回路各部の信号のタイミング図である。
【符号の説明】
１０ 伝達部
２０ データ等化部
３０ センスアンプ
４０ スイッチング部
４１ プリアンプ部
５０ 出力選択部
５１，５２ 第１，第２伝送器
ＩＮ１１〜ＩＮ２１ 第１〜第１１インバータ
ＮＭ１１〜ＮＭ２０ 第１〜第１０ＮＭＯＳトランジスタ
ＰＭ１１〜ＰＭ１３ 第１〜第３ＰＭＯＳトランジスタ
ＮＤ１１，ＮＤ１２ 第１，第２ＮＡＮＤゲート
ＮＯＲ１１ ＮＯＲゲート
ＯＰ ＯＰアンプ
【発明の属する技術分野】
本発明は、ツーポート（Two port）ＳＲＡＭに係るもので、詳しくは、センスアンプ及び伝達機能を有する回路を備えるツーポートＳＲＡＭに関するものである。
【０００２】
【従来の技術】
従来、ツーポートＳＲＡＭにおいては、図３に示したように、メモリセル（図示されず）から出力するデータ信号DATA,DATABをそれぞれ反転して出力するインバータＩＮ１，ＩＮ２と、該インバータＩＮ１の出力信号を反転して、再びインバータＩＮ１の入力端に出力するインバータＩＮ３と、前記インバータＩＮ２の出力信号を反転して、再びインバータＩＮ２の入力端に出力するインバータＩＮ４と、前記インバータＩＮ１の出力信号とインバータＩＮ２の出力信号とを否定論理積演算するＮＡＮＤゲートＮＤ１と、該ＮＡＮＤゲートＮＤ１の出力信号がゲート端子に印加され、電源電圧ＶＣＣがソース端子に印加され、ドレイン端子は前記インバータＩＮ１の入力端に接続されたＰＭＯＳトランジスタＰＭ１と、該ＰＭＯＳトランジスタＰＭ１のゲート端子とゲート端子が接続され、ソース端子に電源電圧ＶＣＣが印加され、ドレイン端子は前記インバータＩＮ２の入力端に接続されたＰＭＯＳトランジスタＰＭ２と、前記インバータＩＮ１の出力信号を反転して、外部に出力するインバータＩＮ５と、を備えて構成されていた。
【０００３】
以下、このように構成された従来のツーポートＳＲＡＭの動作を、図３及び図４を用いて説明する。このとき、図４を領域１及び領域２に区分して、それぞれの場合を説明する。先ず、図４の領域１中、図４（Ａ）に示したように、メモリセル（図示されず）から出力するデータ信号DATA,DATABが全てハイレベルである状態で、該データ信号DATAがハイレベルからローレベルに遷移されると、インバータＩＮ１の出力により、ノードＡの信号は、図４（Ｂ）に示したように、ハイレベルになる。
【０００４】
このとき、前記データ信号DATAB は、ハイレベルに維持されるため、図４（Ｃ）に示したように、ノードＢの信号はローレベルを維持する。よって、ＮＡＮＤゲートＮＤ１の出力により、ノードＣの信号は、図４（Ｄ）に示したように、ハイレベルを維持するため、ＰＭＯＳトランジスタＰ１，Ｐ２はオフ状態を維持する。
【０００５】
次いで、前記ノードＡの信号を受けたインバータＩＮ５は、図４（Ｅ）に示したように、出力信号SAOUT をローレベルに出力する。一方、領域２では、ラッチ機能を有するインバータＩＮ３の駆動能力がメモリセルの駆動能力よりも大きいため、図４の領域２中、図４（Ａ）に示したように、メモリセルから出力するデータ信号DATAはハイレベルに遷移されず、インバータＩＮ１に入力するデータ信号DATAは、ローレベルに維持される。かつ、メモリセルの駆動能力がインバータＩＮ４の駆動能力よりも大きいため、インバータＩＮ２に入力するデータ信号DATAB はローレベルに遷移される。データ信号 DATA,DATAB が共にローレベルとなるこの間、ノードＡの信号を受けるインバータＩＮ５は、出力信号 SAOUT をローレベルで外部に出力する。
【０００６】
次いで、図４（Ｃ）に示したように、インバータＩＮ２の出力によりノードＢの信号がハイレベルになる。従って、該ノードＢの信号及び既にハイレベルであるノードＡの信号をそれぞれ受けるＮＡＮＤゲートＮＤ１の出力はローレベルになるため、図４（Ｄ）に示したように、ノードＣの信号はローレベルになる。従って、ノードＣの信号により各ＰＭＯＳトランジスタＰＭ１，ＰＭ２がターンオンされ、図４（Ａ）に示したように、インバータＩＮ１及びインバータＩＮ２に入力するデータ信号DATA,DATABが全てハイレベルになり、図４（Ｂ）及び図４（Ｃ）に示すノードＡの信号及びノードＢの信号は、ローレベルになる。
【０００７】
これにより、図４（Ｅ）に示したように、出力信号SAOUT は、インバータＩＮ５によりハイレベルとなって出力される。
【０００８】
【発明が解決しようとする課題】
然るに、このような従来のツーポートＳＲＡＭにおいては、メモリセルからのデータ信号を通常にセンシング及び増幅して外部に出力する通常動作と、データ信号 DATA,DATAB が共にローレベルとなる際に、メモリセルからのデータ信号をそのままローレベルで外部に出力する伝達動作とを同一の回路構成で行い、通常動作時にメモリセルからのデータ信号の経路（Read path ）にセンスアンプが存在せず、通常動作時にメモリセルから出力するデータ信号DATAはインバータＩＮ１を経て出力される。これにより、通常動作時に出力されるデータ信号DATAの増幅能力が低く、かつ、リードアクセスタイム（Read accesstime）が非常に遅延される。
【０００９】
該リードアクセスタイムを向上させようとすると、メモリセルの駆動能力を増加する必要があるため、メモリセルの容積が増大する。そこで、本発明は、このような従来の課題に鑑みてなされたもので、メモリセルの容積を増大させることなく、通常動作時の速いリードアクセスタイムを具現化し得るツーポートＳＲＡＭを提供することを目的とする。
【００１０】
【課題を解決するための手段】
このような目的を達成するため、本発明の請求項１に記載のツーポートＳＲＡＭは、メモリセルから出力する一対のデータ信号を受けて、第１，第２信号及び前記一対のデータ信号のうちの外部に出力されるデータ信号である第３信号を出力する伝達部と、通常動作時に、外部から入力するデータライン等化信号により、前記メモリセルから出力する一対のデータ信号をそれぞれ等化するデータ等化部と、前記メモリセルから出力する一対のデータ信号をそれぞれセンシングして増幅するセンスアンプと、外部から入力するリードイネーブル信号と、前記伝達部から出力する第１信号及び第２信号により、通常動作時は、前記センスアンプの制御信号を発生して前記センスアンプを動作させ、前記一対のデータ信号が共に第１のレベルとなる伝達動作時は、前記センスアンプの制御信号を停止して前記センスアンプを停止させるスイッチング部と、前記伝達部から出力する第１信号により、該伝達部の第３信号又は前記センスアンプの出力信号を選択して、外部に出力する出力選択部と、を備え、前記伝達部は、前記メモリセルから出力する一対のデータ信号をそれぞれ反転して、前記第３信号及び反転信号をそれぞれ出力する第１インバータ及び第２インバータと、前記メモリセルよりも大きい駆動能力を有し、前記第１インバータの第３信号を反転して、再び前記第１インバータの入力端に出力する第３インバータと、前記メモリセルよりも小さい駆動能力を有し、前記第２インバータの出力信号を反転して、再び前記第２インバータの入力端に出力する第４インバータと、前記第１インバータの第３信号と第２インバータの出力信号とを否定論理積演算して、前記第１信号を出力する第１ＮＡＮＤゲートと、該第１ＮＡＮＤゲートの第１信号を反転して、前記第２信号を出力する第５インバータと、該第５インバータの第２信号がゲート端子に印加され、電源電圧がソース端子に印加され、ドレイン端子は前記第１インバータの入力端に接続された第１ＮＭＯＳトランジスタと、該第１ＮＭＯＳトランジスタのゲート端子にゲート端子が接続され、電源電圧がソース端子に印加され、ドレイン端子は前記第２インバータの入力端に接続された第２ＮＭＯＳトランジスタと、を備えて構成されている。
【００１１】
【００１２】
請求項２に記載の発明では、前記データ等化部は、電源電圧が各ソース端子に印加される第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタと、前記第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタの各ドレイン端子にソース端子及びドレイン端子が接続され、該ソース端子及びドレイン端子は前記メモリセルから出力する一対のデータ信号が印加する第５ＮＭＯＳトランジスタと、を備えて構成され、外部から入力するデータライン等化信号が、前記第３，第４，第５ＮＭＯＳトランジスタのゲート端子に共通印加される。
【００１３】
請求項３記載の発明では、前記センスアンプは、前記スイッチング部から出力する制御信号により、前記メモリセルから出力する一対のデータ信号を両端子にそれぞれ入力し、センシング及び増幅して出力するＯＰアンプから構成される。請求項４に記載の発明では、前記スイッチング部は、前記伝達部から出力する第１信号と外部から入力するリードイネーブル信号とを否定論理積演算する第２ＮＡＮＤゲートと、該第２ＮＡＮＤゲートの出力信号により、前記メモリセルから出力するデータ信号を予め増幅させて、前記センスアンプに出力するプリアンプ部と、外部から入力するリードイネーブル信号を反転して出力する第６インバータと、該第６インバータの出力信号と、前記伝達部から出力する第２信号とを否定論理和演算するＮＯＲゲートと、該ＮＯＲゲートの出力信号がゲート端子に印加され、接地電圧がソース端子に印加され、ドレイン端子が前記センスアンプと接続され、前記センスアンプの制御信号を発生する第６ＮＭＯＳトランジスタと、を備えて構成される。
【００１４】
請求項５に記載の発明では、前記プリアンプ部は、前記第２ＮＡＮＤゲートの出力信号がゲート端子に印加され、接地電圧がソース端子に印加される第１ＰＭＯＳトランジスタと、該第１ＰＭＯＳトランジスタのドレイン端子に各ソース端子が接続され、各ドレイン端子とゲート端子とが相互交叉して連結された第７ＮＭＯＳトランジスタ及び第８ＮＭＯＳトランジスタと、を備えて構成され、前記第７ＮＭＯＳトランジスタのドレイン端子の出力信号は、前記メモリセルから出力する一対のデータ信号のうちの一方のデータ信号と共に、前記センスアンプのプラス端子（＋）に印加し、前記第８ＮＭＯＳトランジスタのドレイン端子の出力信号は、前記メモリセルから出力する一対のデータ信号のうちの他方のデータ信号と共に、前記センスアンプのマイナス端子（−）に印加する。
【００１５】
請求項６に記載の発明では、前記出力選択部は、前記伝達部から出力する第１信号を順次遅延させる第７インバータ及び第８インバータと、該第８インバータからの遅延された第１信号により、前記伝達部から出力する第３信号を伝送する第１伝送器と、前記第８インバータからの遅延された第１信号により、前記センスアンプからの出力信号を伝送する第２伝送器と、前記第１伝送器又は第２伝送器から出力する信号を反転して外部に出力する第９インバータと、を備えて構成される。
【００１６】
請求項７に記載の発明では、前記第１伝送器は、前記第８インバータからの遅延された第１信号を反転して出力する第１０インバータと、該第１０インバータの出力信号がゲート端子に印加され、ソース端子には前記伝達部から出力する第３信号が印加され、ドレイン端子は前記第９インバータの入力端に接続された第９ＮＭＯＳトランジスタと、前記第８インバータからの遅延された第１信号がゲート端子に印加され、ソース端子には前記伝達部から出力する第３信号が印加され、ドレイン端子は前記第９インバータの入力端に接続された第２ＰＭＯＳトランジスタと、を備えて構成され、前記第２伝送器は、前記第８インバータからの遅延された第１信号を反転して出力する第１１インバータと、該第１１インバータの出力信号がゲート端子に印加され、ソース端子には前記センスアンプの出力信号が印加され、ドレイン端子は前記第９インバータの入力端に接続された第３ＰＭＯＳトランジスタと、前記第８インバータからの遅延された第１信号がゲート端子に印加され、ソース端子には前記センスアンプの出力信号が印加され、ドレイン端子は前記第９インバータの入力端に接続された第１０ＮＭＯＳトランジスタと、を備えて構成される。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を用いて説明する。本実施形態のツーポートＳＲＡＭは、図１に示したように、外部のメモリセルから出力する一対のデータ信号DATA,DATABを受けて、第１，第２信号Ｓ１，Ｓ２及び前記一対のデータ信号のうちの外部に出力されるデータ信号である第３信号Ｓ３を出力する伝達部１０と、通常動作時に、外部から入力するデータライン等化信号DLEQにより、メモリセルから出力する一対のデータ信号DATA,DATABをそれぞれ等化するデータ等化部（Data equalizer）２０と、前記メモリセルから出力する一対のデータ信号DATA,DATABをそれぞれセンシングして増幅するセンスアンプ（Sense amplifier ）３０と、外部から入力するリードイネーブル（read enable ）信号REと、前記伝達部１０から出力する第１信号Ｓ１及び第２信号Ｓ２により、メモリセルから出力してセンスアンプ３０に入力するデータ信号DATA,DATABをそれぞれ予め増幅すると共に、通常動作時は、前記センスアンプ３０の制御信号であるイネーブル信号を発生して前記センスアンプ３０を動作させ、伝達動作時は、前記イネーブル信号を停止して前記センスアンプ３０を停止させて、前記センスアンプ３０のイネーブル状態を決定するスイッチング部４０と、前記伝達部１０から出力する第１信号Ｓ１により、該伝達部１０の第３信号Ｓ３又は前記センスアンプ３０の出力信号を選択して、外部に出力する出力選択部５０と、を備えて構成されている。
【００１８】
前記伝達部１０は、メモリセルから出力する一対のデータ信号DATA,DATABをそれぞれ反転して、前記第３信号及び反転信号をそれぞれ出力する第１インバータＩＮ１１及び第２インバータＩＮ１２と、前記第１インバータＩＮ１１の第３信号を反転して、再び前記第１インバータＩＮ１１の入力端に出力する第３インバータＩＮ１３と、前記第２インバータＩＮ１２の出力信号を反転して、再び前記第２インバータＩＮ１２の入力端に出力する第４インバータＩＮ１４と、前記第１インバータＩＮ１１の第３信号と第２インバータＩＮ１２の出力信号とを否定論理積演算して、前記第１信号を出力する第１ＮＡＮＤゲートＮＤ１１と、該第１ＮＡＮＤゲートＮＤ１１の第１信号を反転して、前記第２信号を出力する第５インバータＩＮ１５と、該第５インバータＩＮ１５の第２信号がゲート端子に印加され、電源電圧Ｖｃｃがソース端子に印加され、ドレイン端子は前記第１インバータＩＮ１１の入力端に接続された第１ＮＭＯＳトランジスタＮＭ１１と、該第１ＮＭＯＳトランジスタＮＭ１１のゲート端子にゲート端子が接続され、電源電圧Ｖｃｃがソース端子に印加され、ドレイン端子は前記第２インバータＩＮ１２の入力端に接続された第２ＮＭＯＳトランジスタＮＭ１２と、を備えて構成されている。
【００１９】
前記データ等化部２０は、電源電圧Ｖｃｃが各ソース端子に印加される第３ＮＭＯＳトランジスタＮＭ１３及び第４ＮＭＯＳトランジスタＮＭ１４と、該第３ＮＭＯＳトランジスタＮＭ１３及び第４ＮＭＯＳトランジスタＮＭ１４の各ドレイン端子にソース端子及びドレイン端子が接続され、該ソース端子及びドレイン端子はメモリセルから出力する一対のデータ信号DATA,DATABが印加する第５ＮＭＯＳトランジスタＮＭ１５と、を備えて構成され、外部から入力するデータライン等化信号DLEQが、前記第３，第４，第５ＮＭＯＳトランジスタＮＭ１３，ＮＭ１４，ＮＭ１５のゲート端子に共通印加するようになっている。
【００２０】
前記センスアンプ３０は、前記スイッチング部４０から出力するイネーブル信号により、メモリセルから出力する一対のデータ信号DATA,DATABを両端子にそれぞれ入力し、センシング及び増幅して出力するＯＰアンプＯＰから構成されている。前記スイッチング部４０は、前記伝達部１０から出力する第１信号Ｓ１と外部から入力するリードイネーブル信号REとを否定論理積演算する第２ＮＡＮＤゲートＮＤ１２と、該第２ＮＡＮＤゲートＮＤ１２の出力信号により、メモリセルから出力するデータ信号DATA,DATABを予め増幅するプリアンプ部４１と、外部から入力するリードイネーブル信号REを反転して出力する第６インバータＩＮ１６と、該第６インバータＩＮ１６の出力信号と伝達部１０から出力する第２信号Ｓ２とを否定論理和演算するＮＯＲゲートＮＯＲ１１と、該ＮＯＲゲートＮＯＲ１１の出力信号がゲート端子に印加され、接地電圧Ｖｓｓがソース端子に印加され、ドレイン端子がセンスアンプ３０と接続され、前記イネーブル信号を発生する第６ＮＭＯＳトランジスタＮＭ１６と、を備えて構成されている。
【００２１】
前記プリアンプ部４１は、前記第２ＮＡＮＤゲートＮＤ１２の出力信号がゲート端子に印加され、接地電圧Ｖｓｓがソース端子に印加される第１ＰＭＯＳトランジスタＰＭ１１と、該第１ＰＭＯＳトランジスタＰＭ１１のドレイン端子に各ソース端子が並列接続され、各ドレイン端子とゲート端子とが相互交叉して連結された第７ＮＭＯＳトランジスタＮＭ１７及び第８ＮＭＯＳトランジスタＮＭ１８と、を備えて構成され、該第７ＮＭＯＳトランジスタＮＭ１７のドレイン端子の出力信号は、メモリセルから出力する一対のデータ信号DATA,DATABのうちの一方のデータ信号DATAと共に、センスアンプ３０のプラス端子（＋）に印加し、前記第８ＮＭＯＳトランジスタＮＭ１８のドレイン端子の出力信号は、メモリセルから出力する一対のデータ信号DATA,DATABのうちの他方のデータ信号DATAB と共に、センスアンプ３０のマイナス端子（−）に印加するようになっている。
【００２２】
前記出力選択部５０は、前記伝達部１０から出力する第１信号Ｓ１を順次遅延させる第７インバータＩＮ１７及び第８インバータＩＮ１８と、該第８インバータＩＮ１８からの順次遅延された第１信号Ｓ１により、前記伝達部１０から出力する第３信号Ｓ３を伝送する第１伝送器５１と、前記第８インバータＩＮ１８からの順次遅延された第１信号Ｓ１により、前記センスアンプ３０から出力する信号を伝送する第２伝送器５２と、前記第１伝送器５１又は第２伝送器５２から出力する信号を反転して外部に出力する第９インバータＩＮ１９と、を備えて構成されている。
【００２３】
前記第１伝送器５１は、第８インバータＩＮ１８からの順次遅延された第１信号Ｓ１を反転する第１０インバータＩＮ２０と、該第１０インバータＩＮ２０の出力信号がゲート端子に印加され、ソース端子には伝達部１０から出力する第３信号Ｓ３が印加され、ドレイン端子は前記第９インバータＩＮ１９の入力端に接続された第９ＮＭＯＳトランジスタＮＭ１９と、第８インバータＩＮ１８からの順次遅延された第１信号Ｓ１がゲート端子に印加され、ソース端子には前記伝達部１０から出力する第３信号Ｓ３が印加され、ドレイン端子は前記第９インバータＩＮ１９の入力端に接続された第２ＰＭＯＳトランジスタＰＭ１２と、を備えて構成されている。
【００２４】
前記第２伝送器５２は、第８インバータＩＮ１８からの順次遅延された第１信号Ｓ１を反転して出力する第１１インバータＩＮ２１と、該第１１インバータＩＮ２１の出力信号がゲート端子に印加され、ソース端子にはセンスアンプ３０の出力信号が印加され、ドレイン端子は前記第９インバータＩＮ１９の入力端に接続された第３ＰＭＯＳトランジスタＰＭ１３と、第８インバータＩＮ１８からの順次遅延された第１信号Ｓ１がゲート端子に印加され、ソース端子にはセンスアンプ３０の出力信号が印加され、ドレイン端子は前記第９インバータＩＮ１９の入力端に接続された第１０ＮＭＯＳトランジスタＮＭ２０と、を備えて構成されている。
【００２５】
以下、このように構成された本実施形態のツーポートＳＲＡＭについて、図１及び図２を用いて説明する。図２に示したように、各信号タイミングを、外部から入力するデータライン等化信号DLEQが変化されて、通常動作が行われる領域１及び領域２と、外部から入力するデータライン等化信号DLEQが変化されず、データ信号DATA,DATABのみが変化して、伝達動作が行われる領域３とに区分して説明する。
【００２６】
先ず、図２に示した領域１及び領域２の通常動作について説明する。即ち、外部から、図２（Ｃ）に示したようなデータライン等化信号DLEQがハイレベルに入力すると、データ等化部２０の第３〜第５ＮＭＯＳトランジスタＮＭ１３〜ＮＭ１５がターンオンして、図２（Ｂ）に示したように、メモリセル（図示されず）から入力するデータ信号DATA,DATABをハイレベルに等化させる。前記データライン等化信号DLEQがローレベルに遷移すると、該データ信号DATA,DATABは、センスアンプ３０によりセンシング及び増幅されて出力する。
【００２７】
即ち、メモリセルからデータ信号DATAがハイレベルからローレベルに変化されて入力し、データ信号DATAB がハイレベルに入力すると、伝達部１０の第１インバータＩＮ１１及び第２インバータＩＮ１２により、ノードＤの信号及びノードＥの信号は、図２（Ｄ）及び図２（Ｅ）に示したように、それぞれハイレベル及びローレベルになる。従って、第１ＮＡＮＤゲートＮＤ１１の出力により、図２（Ｆ）に示したノードＦの第１信号Ｓ１はハイレベルに維持される。
【００２８】
該ノードＦの第１信号Ｓ１は、出力選択部５０内の第７，８インバータＩＮ１７，ＩＮ１８により順次遅延され、第１伝送器５１に印加されると、該第１伝送器５１はターンオフされる。即ち、図２（Ｈ）に示すような、ハイレベルのノードＨの信号により、第１伝送器５１の第９ＮＭＯＳトランジスタＮＭ１９及び第２ＰＭＯＳトランジスタＰＭ１２がターンオフされるため、伝達部１０のノードＤの信号（第３信号Ｓ３）は、第１伝送器５１を通過することができない。
【００２９】
一方、ノードＦの第１信号Ｓ１が、出力選択部５０内の第７，８インバータＩＮ１７，ＩＮ１８により順次遅延され、第２伝送器５２に印加されると、該第２伝送器５２はターンオンされる。即ち、ハイレベルのノードＨの信号により、第２伝送器５２の第３ＰＭＯＳトランジスタＰＭ１３及び第１０ＮＭＯＳトランジスタＮＭ２０がターンオンされ、前記センスアンプ３０の出力信号（ノードＪの信号）はノードＫに伝達される。
【００３０】
このとき、図２（Ｆ）に示すような、前記伝達部１０のハイレベルのノードＦの信号により、図２（Ｇ）に示すように、ノードＧの信号はローレベルになるため、第１，第２ＮＭＯＳトランジスタＮＭ１１，ＮＭ１２は、それぞれターンオフし、データ信号DATA,DATABには影響を与えない。一方、前記スイッチング部４０の第１ＮＯＲゲートＮＯＲ１１は、前記ノードＧの信号（第２信号Ｓ２）と、外部から入力して第６インバータＩＮ１６で反転されたリードイネーブル信号REとを否定論理和演算して出力する。このとき、前記ノードＧの信号はローレベルであり、リードイネーブル信号REは常にハイレベルであるため、前記第１ＮＯＲゲートＮＯＲ１１の出力（ノードＩの信号）は、図２（Ｉ）に示すように、ハイレベルになる。
【００３１】
該第１ＮＯＲゲートＮＯＲ１１の出力により、第６ＮＭＯＳトランジスタＮＭ１６はターンオンされてローレベルのイネーブル信号を出力する。該第６ＮＭＯＳトランジスタＮＭ１６のイネーブル信号により、センスアンプ３０がイネーブルされて、増幅動作を行う。前記スイッチング部４０の第２ＮＡＮＤゲートＮＤ１２は、外部から入力するリードイネーブル信号REと伝達部１０のノードＦの信号（第１信号Ｓ１）とを否定論理積演算して出力する。このとき、ノードＦの信号がハイレベルであり、リードイネーブル信号REがハイレベルであるため、第２ＮＡＮＤゲートＮＤ１２の出力信号は、ローレベルになる。
【００３２】
従って、プリアンプ部４１の第１ＰＭＯＳトランジスタＰＭ１１がターンオンして、センスアンプ３０に入力するデータ信号DATA,DATABを予め増幅させる。このような該プリアンプ４１の前段増幅動作は、センスアンプ３０のセンシング動作が良好に行われるように、データ信号DATAとデータ信号DATAB との電位差を増加させる役割を行う。
【００３３】
次いで、前記センスアンプ３０でセンシング及び増幅された信号が、前述のように、出力選択部５０の第２伝送器５２及び第９インバータＩＮ１９を経て外部に出力される。該センスアンプ３０の出力信号は、入力するデータ信号DATAとデータ信号DATAB とが相違するとき、データ信号DATAに応じた信号で出力される。その後、外部から印加する前記データライン等化信号DLEQがローレベルからハイレベルに遷移されると、前記データ等化部２０の第３〜第５ＮＭＯＳトランジスタＮＭ１３〜ＮＭ１５がターンオンし、図２（Ｂ）に示したように、メモリセルから入力するデータ信号DATA,DATABをハイレベルに等化させ、該データライン等化信号DLEQがハイレベルからローレベルに遷移されると、データ信号DATA,DATABはセンスアンプ３０によりセンシング及び増幅されて出力する。
【００３４】
このような前記センスアンプ３０及び前記スイッチング部４０は、メモリセルからデータ信号DATAがハイレベルに維持され、データ信号DATAB がローレベルに変化されて入力すると、前述したように、データ信号DATAがローレベル、データ信号DATAB がハイレベルに入力する場合と同様な動作を行い、前記センスアンプ３０の出力信号は、図２（Ｊ）に示したように、ローレベルからハイレベルに遷移されて出力する。従って、図２（Ｋ）に示したように、ノードＫの信号はハイレベルになる。
【００３５】
次に、図２に示した領域３の伝達動作について説明する。先ず、図２（Ｃ）に示したように、データライン等化信号DLEQは変化がなく、メモリセルから出力するデータ信号DATAは、図２（Ｂ）に示したように、ハイレベルからローレベルに遷移される。従って、第１インバータＩＮ１１により、ノードＤの出力は、図２（Ｄ）に示したように、ハイレベルに遷移され、第２インバータＩＮ１２の出力信号がハイレベルに維持された状態で、図２（Ｆ）に示したように、第１ＮＡＮＤゲートＮＤ１１の出力信号（ノードＦの信号）はローレベルになる。このとき、出力を制御するノードＨの信号は、ノードＦの信号によりローレベルに変化されて、ノードＤの信号が第１伝送器５１を経てノードＫに伝送され、第９インバータＩＮ１９を介して、出力信号 SAOUT がローレベルで外部に出力される。
【００３６】
第１ＮＡＮＤゲートＮＤ１１の出力信号（ノードＦの信号）がローレベルになると、図２（Ｇ）に示したように、第５インバータＩＮ１５の出力信号（ノードＧの信号）はハイレベルになり、該ノードＧの信号により第１ＮＯＲゲートＮＯＲ１１の出力信号（ノードＩの信号）もローレベルになって、センスアンプ３０はターンオフされる。次いで、前記第１ＮＡＮＤゲートＮＤ１１の出力信号（ノードＦの信号）により、第２ＮＡＮＤゲートＮＤ１２の出力信号はハイレベルになり、プリアンプ部４１の第１ＰＭＯＳトランジスタＰＭ１１がターンオフして、第７，第８ＮＭＯＳトランジスタＮＭ１７，ＮＭ１８も動作を中断する。
【００３７】
第５インバータＩＮ１５のハイレベルの出力信号（ノードＧの信号）により、伝達部１０の第１，２ＮＭＯＳトランジスタＮＭ１１，ＮＭ１２はターンオンし、第１インバータＩＮ１１及び第２インバータＩＮ１２に入力するデータ信号DATA及びデータ信号DATAB はそれぞれハイレベルに遷移される。従って、第１インバータＩＮ１１及び第２インバータＩＮ１２の出力信号である、図２（Ｄ）及び図２（Ｅ）に示したノードＤ及びノードＥの信号はそれぞれローレベルになる。これらノードＤ及びノードＥの信号によりノードＦの信号がハイレベルになり、該ノードＦの信号によりノードＧの信号がローレベルになって、第１，２ＮＭＯＳトランジスタＮＭ１１，ＮＭ１２は再びターンオフされる。
【００３８】
このとき、ハイレベルのノードＦの信号は、図２（Ｈ）に示したように、第７，８インバータＩＮ１７，ＩＮ１８で遅延されて、ノードＨの信号がハイレベルとなり、第１伝送器５１に入力すると、該第１伝送器５１はターンオフする。次いで、前記ノードＦ及びノードＧの信号が、それぞれハイレベル及びローレベルに遷移されると、プリアンプ部４１はターンオンされ、図２（Ｉ）に示したように、ノードＩの信号がハイレベルに遷移されて、センスアンプ３０もオンになるため、該センスアンプ３０の出力信号（ノードＪの信号）は、図２（Ｊ）に示したように、ローレベルになる。
【００３９】
従って、その時点のデータ信号DATA,DATABが、センスアンプ３０によりセンシング及び増幅されて第２伝送器５２に伝送されると、該第２伝送器５２はノードＨの信号により既にオン状態になっているため、前記センスアンプ３０の出力信号（ノードＪの信号）を第９インバータＩＮ１９に伝送し、最終出力信号SAOUTを外部に出力する。このとき、前記第２伝送器５２から出力する信号は、先に出力したノードＤの信号と同様な値を有するため、図２（Ｋ）に示したように、ノードＫの信号はローレベルであり、最終出力信号SAOUT はハイレベルに維持される。
【００４０】
上述したように、本実施形態に係るツーポートＳＲＡＭは、通常動作時は、入力されるメモリセルのデータ信号はセンスアンプ３０により増幅され、データ信号 DATA,DATAB が共にローレベルになる伝達動作時は、センスアンプ３０はターンオフされて、メモリセルのデータ信号はそのままローレベルで出力されることにより、通常動作時と伝達動作時とのリードアクセスの経路を変更させ、通常動作時の速いリードアクセスタイムを具現化し得る。
【００４１】
【発明の効果】
以上説明したように、本発明のツーポートＳＲＡＭによれば、通常動作時は、センスアンプを用いてデータの増幅を強化し、データ信号 DATA,DATAB が共にローレベルになる伝達動作時は、センスアンプをターンオフしてメモリセルのデータをそのままローレベルで出力するため、メモリセルの駆動能力を高めるためにメモリセルの容積を増大させることなく、リードアクセスタイムを迅速化し得るという効果がある。
【図面の簡単な説明】
【図１】本発明に係るツーポートＳＲＡＭの一実施形態の回路図である。
【図２】図１の回路各部の信号のタイミング図である。
【図３】従来のツーポートＳＲＡＭの回路図である。
【図４】図３の回路各部の信号のタイミング図である。
【符号の説明】
１０ 伝達部
２０ データ等化部
３０ センスアンプ
４０ スイッチング部
４１ プリアンプ部
５０ 出力選択部
５１，５２ 第１，第２伝送器
ＩＮ１１〜ＩＮ２１ 第１〜第１１インバータ
ＮＭ１１〜ＮＭ２０ 第１〜第１０ＮＭＯＳトランジスタ
ＰＭ１１〜ＰＭ１３ 第１〜第３ＰＭＯＳトランジスタ
ＮＤ１１，ＮＤ１２ 第１，第２ＮＡＮＤゲート
ＮＯＲ１１ ＮＯＲゲート
ＯＰ ＯＰアンプ
Claims (7)
- メモリセルから出力する一対のデータ信号を受けて、第１，第２信号及び前記一対のデータ信号のうちの外部に出力されるデータ信号である第３信号を出力する伝達部と、
通常動作時に、外部から入力するデータライン等化信号により、前記メモリセルから出力する一対のデータ信号をそれぞれ等化するデータ等化部と、
前記メモリセルから出力する一対のデータ信号をそれぞれセンシングして増幅するセンスアンプと、
外部から入力するリードイネーブル信号と、前記伝達部から出力する第１信号及び第２信号により、通常動作時は、前記センスアンプの制御信号を発生して前記センスアンプを動作させ、前記一対のデータ信号が共に第１のレベルとなる伝達動作時は、前記センスアンプの制御信号を停止して前記センスアンプを停止させるスイッチング部と、
前記伝達部から出力する第１信号により、該伝達部の第３信号又は前記センスアンプの出力信号を選択して、外部に出力する出力選択部と、を備え、
前記伝達部は、
前記メモリセルから出力する一対のデータ信号をそれぞれ反転して、前記第３信号及び反転信号をそれぞれ出力する第１インバータ及び第２インバータと、
前記メモリセルよりも大きい駆動能力を有し、前記第１インバータの第３信号を反転して、再び前記第１インバータの入力端に出力する第３インバータと、
前記メモリセルよりも小さい駆動能力を有し、前記第２インバータの出力信号を反転して、再び前記第２インバータの入力端に出力する第４インバータと、
前記第１インバータの第３信号と第２インバータの出力信号とを否定論理積演算して、前記第１信号を出力する第１ＮＡＮＤゲートと、
該第１ＮＡＮＤゲートの第１信号を反転して、前記第２信号を出力する第５インバータと、
該第５インバータの第２信号がゲート端子に印加され、電源電圧がソース端子に印加され、ドレイン端子は前記第１インバータの入力端に接続された第１ＮＭＯＳトランジスタと、
該第１ＮＭＯＳトランジスタのゲート端子にゲート端子が接続され、電源電圧がソース端子に印加され、ドレイン端子は前記第２インバータの入力端に接続された第２ＮＭＯＳトランジスタと、
を備えて構成されたことを特徴とするツーポートＳＲＡＭ。 - 前記データ等化部は、
電源電圧が各ソース端子に印加される第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタと、
前記第３ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタの各ドレイン端子にソース端子及びドレイン端子が接続され、該ソース端子及びドレイン端子は前記メモリセルから出力する一対のデータ信号が印加する第５ＮＭＯＳトランジスタと、を備えて構成され、
外部から入力するデータライン等化信号が、前記第３，第４，第５ＮＭＯＳトランジスタのゲート端子に共通印加されることを特徴とする請求項１に記載のツーポートＳＲＡＭ。 - 前記センスアンプは、
前記スイッチング部から出力する制御信号により、前記メモリセルから出力する一対のデータ信号を両端子にそれぞれ入力し、センシング及び増幅して出力するＯＰアンプから構成されたことを特徴とする請求項１又は請求項２に記載のツーポートＳＲＡＭ。 - 前記スイッチング部は、
前記伝達部から出力する第１信号と外部から入力するリードイネーブル信号とを否定論理積演算する第２ＮＡＮＤゲートと、
該第２ＮＡＮＤゲートの出力信号により、前記メモリセルから出力するデータ信号を予め増幅させて、前記センスアンプに出力するプリアンプ部と、
外部から入力するリードイネーブル信号を反転して出力する第６インバータと、
該第６インバータの出力信号と、前記伝達部から出力する第２信号とを否定論理和演算するＮＯＲゲートと、
該ＮＯＲゲートの出力信号がゲート端子に印加され、接地電圧がソース端子に印加され、ドレイン端子が前記センスアンプと接続され、前記センスアンプの制御信号を発生する第６ＮＭＯＳトランジスタと、
を備えて構成されたことを特徴とする請求項１〜請求項３のいずれか１つに記載のツーポートＳＲＡＭ。 - 前記プリアンプ部は、
前記第２ＮＡＮＤゲートの出力信号がゲート端子に印加され、接地電圧がソース端子に印加される第１ＰＭＯＳトランジスタと、
該第１ＰＭＯＳトランジスタのドレイン端子に各ソース端子が接続され、各ドレイン端子とゲート端子とが相互交叉して連結された第７ＮＭＯＳトランジスタ及び第８ＮＭＯＳトランジスタと、を備えて構成され、
前記第７ＮＭＯＳトランジスタのドレイン端子の出力信号は、前記メモリセルから出力する一対のデータ信号のうちの一方のデータ信号と共に、前記センスアンプのプラス端子（＋）に印加し、前記第８ＮＭＯＳトランジスタのドレイン端子の出力信号は、前記メモリセルから出力する一対のデータ信号のうちの他方のデータ信号と共に、前記センスアンプのマイナス端子（−）に印加することを特徴とする請求項４記載のツーポートＳＲＡＭ。 - 前記出力選択部は、
前記伝達部から出力する第１信号を順次遅延させる第７インバータ及び第８インバータと、
該第８インバータからの遅延された第１信号により、前記伝達部から出力する第３信号を伝送する第１伝送器と、
前記第８インバータからの遅延された第１信号により、前記センスアンプからの出力信号を伝送する第２伝送器と、
前記第１伝送器又は第２伝送器から出力する信号を反転して外部に出力する第９インバータと、
を備えて構成されたことを特徴とする請求項１〜請求項５のいずれか１つに記載のツーポートＳＲＡＭ。 - 前記第１伝送器は、
前記第８インバータからの遅延された第１信号を反転して出力する第１０インバータと、
該第１０インバータの出力信号がゲート端子に印加され、ソース端子には前記伝達部から出力する第３信号が印加され、ドレイン端子は前記第９インバータの入力端に接続された第９ＮＭＯＳトランジスタと、
前記第８インバータからの遅延された第１信号がゲート端子に印加され、ソース端子には前記伝達部から出力する第３信号が印加され、ドレイン端子は前記第９インバータの入力端に接続された第２ＰＭＯＳトランジスタと、を備えて構成され、
前記第２伝送器は、
前記第８インバータからの遅延された第１信号を反転して出力する第１１インバータと、
該第１１インバータの出力信号がゲート端子に印加され、ソース端子には前記センスアンプの出力信号が印加され、ドレイン端子は前記第９インバータの入力端に接続された第３ＰＭＯＳトランジスタと、
前記第８インバータからの遅延された第１信号がゲート端子に印加され、ソース端子には前記センスアンプの出力信号が印加され、ドレイン端子は前記第９インバータの入力端に接続された第１０ＮＭＯＳトランジスタと、を備えて構成されたことを特徴とする請求項６記載のツーポートＳＲＡＭ。
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