KR100253391B1 - 투 포트 에스램의 라이트 스루 기능을 갖는 고속회로 - Google Patents

투 포트 에스램의 라이트 스루 기능을 갖는 고속회로 Download PDF

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Abstract

본 발명은 센스앰프와 라이트스루 기능을 갖는 회로를 혼합하여, 요구되는 기능에 따라 리드억세스 경로가 변경되도록 한 투 포트 에스램의 라이트스루 기능을 갖는 고속회로에 관한 것이다.
이를위해 본 발명은 외부의 메모리셀로부터 출력되는 데이터신호들을 라이트스루동작을 수행하여 출력하는 라이트스루부와, 외부로부터 입력되는 데이터라인등화신호에 따라, 메모리 셀로부터 입력되는 데이터신호 및 데이터바신호들을 등화시켜 주는 데이터등화부, 상기 메모리셀로부터 입력되는 데이터신호 및 데이터바신호들을 센싱 및 증폭시켜 주는 센스앰프와, 외부로부터 입력되는 리드인에이블신호 및 상기 라이트스루부로부터 출력되는 신호들에 따라, 센스앰프로 입력되는 데이터신호 및 데이터바신호들을 프리 증폭하고, 사이 샌스앰프의 인에이블을 결정하는 스위칭부와, 상기 라이트스루부로부터 출력되는 신호에 따라, 라이트스루부 또는 센스앰프의 출력신호를 선택하여 외부로 출력하는 출력선택부로 구성된다.

Description

투 포트 에스램의 라이트 스루 기능을 갖는 고속회로
본 발명은 투 포트 에스램에 관한 것으로, 특히 센스앰프와 라이트 스루(wirte through)기능을 갖는 회로가 혼합된 투 포트 에스램의 라이트스루 기능을 갖는 고속회로에 관한 것이다.
종래의 투 포트 에스램은 도1에 도시된 바와 같이, 모리셀(미도시)로부터 출력되는 데이터신호(DATA) 및 데이터바신호(DATAB)를 각각 반전시키는 제1인버터(IN1) 및 제2인버터(IN2)와, 그 제1인버터(IN1)의 출력신호를 반전시켜, 다시 그 제1인버터(IN1)의 입력단으로 출력하는 제3인버터(IN3)와, 상기 제2인버터(IN2)의 출력신호를 반전시켜, 그 제2인버터(IN2)의 입력단으로 출력하는 제4인버터(IN4)와, 상기 제1인버터(IN1) 및 제2인버터(IN2)의 출력신호를 낸드연산하는 낸드게이트(ND1)와, 그 낸드게이트(ND1)의 출력신호가 게이트로 인가되고, 전원전압(Vcc)이 소스로 인가되며, 드레인은 상기 제1인버터(IN1)의 입력단에 연결되는 제1피모스트랜지스터(PM1)와, 그 제1피모스트랜지스터(PM1)와 게이트가 공통으로 연결되고, 전원전압(Vcc)이 소스로 인가되며, 드레인은 상기 제2인버터(IN2)의 입력단에 연결되는 제2피모스트랜지스터(PM2)와, 상기 제1인버터(IN1)의 출력신호를 반전시켜 외부로 출력하는 제5인버터(IN5)로 구성된다.
이때, 미설명 부호 A,B,C는 각각의 구성요소들이 연결된 노드이다. 이와 같이 구성된 종래 기술의 투 포트 에스램의 동작 및 작용을 도1 및 도2a~도2e를 참조하여 설명하면 다음과 같다.
도2a~도2e의 영역1에서, 도2a에 도시된 바와 같이, 메모리 셀(미도시)로부터 인가되는 데이터신호(DATA) 및 데이터바신호(DATAB)가 모두 하이레벨인 상태에서, 그 데이터신호(DATA)가 하이레벨에서 로우레벨로 변화되면, 제1인버터(IN1)의 출력에 의하여 도2b의 제1노드(A)의 신호는 하이레벨로 된다.
이때, 데이터바신호(DATAB)는 하이레벨로 유지되므로, 도2c의 제2노드(B)의 신호는 계속 로우레벨이 된다. 따라서, 낸드게이트(ND1)의 출력에 의해 도2d의 제3노드(C)의 신호는 계속 하이레벨이 되어 제1,2피모스트랜지스터(P1,P2)는 오프상태가 유지된다.
그리고, 상기 제1노드(A)의 신호를 입력받는 제5인버터(IN5)는 도2e와 같이, 출력신호(OUTPUT)를 로우레벨로 출력한다.
도2a~도2e의 영역2에서, 도2a에 도시된 바와 같이, 메모리 셀(미도시)로부터 출력되는 데이터신호(DATA)는 래치기능을 수행하는 제3인버터(IN3)의 구동능력이 크기 때문에 하이레벨로 변화되지 않고, 제1인버터(IN1)로 입력되는 데이터신호(DATA)는 계속 로우레벨로 유지된다. 그리고 데이터바신호(DATAB)는 메모리 셀(미도시)의 구동능력이 제4인버터(IN4) 보다 크므로 제2인버터(IN2)로 입력되는 데이타바신호(DATAB)는 로우레벨로 변화된다.
이어서, 도2c에 도시된 바와 같이, 제2인버터(IN2)의 출력에 의해 제2노드(B) 신호가 하이레벨로 되고, 그 제2노드(B) 신호 및 이미 하이레벨인 제1노드(A) 신호를 입력으로 하는 낸드게이트(ND1)의 출력은 로우레벨이 된다. 즉, 도2d의 제3노드(C)신호는 로우레벨이 된다.
따라서, 제3노드(C)신호에 의해 제1,2피모스트랜지스터들(P1,P2)이 턴온되어 도2a와 같이, 제1인버터(IN1) 및 제3인버터(IN3)로 입력되는 데이터신호(DATA) 및 데이터바신호(DATAB)가 모두 하이레벨이되며, 도2b 및 도2c의 제1노드(A)신호 및 제2노드(B)신호는 로우레벨이 된다.
이어서, 도2e와 같이, 출력신호(OUTPUT)는 제5인버터(IN5)에 의해 하이레벨이 되어 출력된다.
그러나, 상기와 같이 동작하는 종래기술은 메모리 셀로부터 출력되는 데이터신호(DATA)가 제1인버터(IN1)를 통해 출력됨으로써 증폭능력이 떨어지게 되어 스피드가 저하될 뿐만 아니라, 읽기 경로(read path)에 센스앰프가 존재하지 않고 인버터들을 이용하여 센싱함으로써 라이트 스루(wirte through)동작은 수행되나 리드 억세스 타임(read access time)이 매우 늦어지고, 리드 억세스 타임을 높이기 위해서는 메모리 셀의 구동능력이 커야 되기 때문에 메모리 셀의 크기가 커지는 문제점이 있었다.
따라서, 본 발명의 목적은 라이트 스루(write through)회로와 센스앰프회로를 혼합하여 각각의 요구되는 기능에 따라 리드 억세스 경로가 변경됨으로써 매우 높은 리드 억세스 타임(read access time)을 실현하는 투 포트 에스램의 라이트스루 기능을 갖는 고속회로를 제공하는데 있다.
이를위해 본 발명은 메모리 셀로부터 출력되는 데이터신호들을 라이트 스루 동작을 수행하여 출력하는 라이트스루부와, 외부로부터 입력되는 데이터라인등화신호에 따라, 메모리 셀로부터 입력되는 데이터신호 및 데이터바신호들을 등화시켜 주는 데이터등화부와, 상기 메모리 셀로부터 입력되는 데이터신호 및 데이터바신호들을 센싱하고 증폭시켜 주는 센스앰프와, 외부로부터 입력되는 리드 인에이블신호 및 상기 라이트스루부로부터 출력되는 신호들에 따라, 메모리셀로부터 출력되는 데이터신호 및 데이터바신호들을 프리 증폭하고, 상기 센스앰프의 인에이블을 결정하는 스위칭부와, 상기 라이트스루부로부터 출력되는 신호에 따라, 라이트스루부의 출력신호 또는 센스앰프의 출력신호를 선택하여 외부로 출력하는 출력선택부로 구성된다.
도1은 종래의 투 포트 에스램의 구성을 보인 회로도.
도2는 도1에 있어서, 각 부분에 대한 신호의 흐름을 보인 타이밍도.
도3은 본 발명에 의한 투 포트 에스램의 구성을 보인 회로도.
도4는 도3에 있어서, 각 부분에 대한 신호의 흐름을 보인 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 라이트 스루부 20 : 데이터등화부
30 : 센스앰프 40 : 스위칭부
41 : 프리앰프부 50 : 출력선택부
51 : 제1전송기 52 : 제2전송기
IN11~IN21 : 인버터 NM11~NM20 : 피모스트랜지스터
PM11~PM13 : 엔모스트랜지스터 ND11~ND12 : 낸드게이트
NOR11 : 노아게이트 OP : 오피앰프
이하 본 발명의 투 포트 에스램의 라이트스루 기능을 갖는 고속회로에 대하여 첨부된 도면을 참조하여 상세히 설명하고자 한다.
본 발명은 도3에 도시된 바와 같이, 메모리셀(미도시)로부터 출력되는 데이터신호들을 입력받아 라이트스루 동작을 수행하고, 제1,2,3신호(S1,S2,S3)를 출력하는 라이트스루부(write through unit)(10)와, 외부로부터 입력되는 데이터라인등화신호(DLEQ)에 따라, 메모리 셀로(미도시)부터 입력되는 데이터신호(DATA) 및 데이터바신호(DATAB)들을 등화시켜 주는 데이터등화부(data equalizer)(20), 상기 메모리셀로(미도시)부터 입력되는 데이터신호(DATA) 및 데이터바신호(DATAB)들을 센싱하고 증폭시켜 주는 센스앰프(sense amp)(30)와, 외부로부터 입력되는 리드인에이블(read enable)신호(RE) 및 라이트스루부(10)로부터 출력되는 제1신호(S1) 및 제2신호(S2)에 따라, 메모리셀(미도시)로부터 출력되어 센스앰프(30)로 입력되는 데이터신호(DATA) 및 데이터바신호(DATAB)들을 프리(pre)증폭하고, 상기 센스엠프(30)의 인에이블을 결정하는 스위칭부(40)와, 상기 라이트스루부(10)로부터 출력되는 제1신호(S1)에 따라, 라이트 스루부(10)의 제3신호(S3) 또는 센스엠프(30)의 출력신호를 선택하여 외부로 출력하는 출력선택부(50)로 구성된다.
상기 라이트스루부(10)는 메모리셀(미도시)로부터 출력되는 데이터신호(DATA) 및 데이터바신호(DATAB)를 각각 반전시키는 제1인버터(IN11) 및 제2인버터(IN12)와, 상기 제1인버터(IN11)의 출력신호를 반전시켜, 다시 그 제1인버터(IN11)의 입력단으로 출력하는 제3인버터(IN13)와, 그 제2인버터(IN12)의 출력신호를 반전시켜, 다시 그 제2인버터(IN12)의 입력단으로 출력하는 제4인버터(IN14)와, 상기 제1인버터(IN11)및 제2인버터(IN12)의 출력신호를 입력받아 낸드동작을 수행하는 제1낸드게이트(ND11)와, 상기 제1낸드게이트(ND11)의 출력신호를 반전시키는 제5인버터(IN15)와, 그 제5인버터(IN15)의 출력신호가 게이트로 인가되고, 전원전압(Vcc)이 소스로 인가되며, 드레인은 상기 제1인버터(IN11)의 입력단에 연결되는 제1엔모스트랜지스터(NM11)와, 그 제1엔모스트랜지스터(NM11)와 게이트들이 공통으로 연결되고, 전원전압(Vcc)이 소스로 인가되며, 드레인은 상기 제3인버터(IN13)의 입력단에 연결되는 제2엔모스트랜지스터(NM12)로 구성된다.
상기 데이터등화부(20)는 전원전압(Vcc)이 각각의 소스로 인가되는 제3엔모스트랜지스터(NM13) 및 제4엔모스트랜지스터(NM14)와, 상기 제3엔모스트랜지스터(NM13) 및 제4엔모스트랜지스터(NM14)의 각각의 드레인에 소스 및 드레인이 연결되고, 그 소스 및 드레인은 메모리셀(미도시)로부터 인가되는 데이터신호(DATA)라인 및 데이터바신호(DATAB)라인과 연결되는 제5엔모스트랜지스터(NM15)로 구성되고, 외부로부터 인가되는 데이터라인등화신호(DLEQ)가 상기 제3, 제4, 제5엔모스트랜지스터(NM13, NM14, NM15)의 게이트들로 공통인가된다.
상기 센스앰프(30)는 상기 스위칭부(40)로부터 출력되는 인에이블신호에 따라 메모리 셀(미도시)로부터 입력되는 데이터신호(DATA) 및 데이터바신호(DATAB)를 센싱하고 증폭하여 출력하는 오피앰프(OP)로 구성된다.
상기 스위칭부(40)는 상기 라이트 스루부(10)로부터 출력되는 제1신호(S1) 및 외부로부터 입력되는 리드 인에이블(read enable)신호(RE)를 낸드연산하는 제2낸드게이트(ND12)와, 그 제2낸드게이트(ND12)의 출력신호에 따라 메모리셀(미도시)로부터 출력되어 센스엠프(30)로 입력되는 데이터신호(DATA) 및 데이터바신호(DATAB)를 프리(pre) 증폭하는 프리앰프부(41)와, 외부로부터 입력되는 리드인에이블(read enable)(RE)를 반전시키는 제6인버터(IN6)와, 그 제6인버터(IN6)의 출력신호 및 라이트 스루부(10)로부터 출력되는 제2신호(S2)를 입력받아 노아연산하는 노아게이트(NOR11)와, 그 노아게이트(NOR11)의 출력신호가 게이트로 인가되고, 접지전압(Vss)이 소스로 인가되며, 드레인이 센스앰프(30)와 연결되는 제6엔모스트랜지스터(NM16)로 구성된다.
상기 프리앰프부(41)는 상기 제2낸드게이트(ND12)의 출력신호가 게이트로 인가되고, 접지전압(Vss)이 소스로 인가되는 제1피모스트랜지스터(PM11)와, 그 제1피모스트랜지스터(PM11)의 드레인에 각각의 소스가 병렬로 접속되고, 각각의 드레인과 게이트가 상호 교차 연결되는 제7엔모스트랜지스터(NM17) 및 제8엔모스트랜지스터(NM18)로 구성되며, 그 제7엔모스트랜지스터(NM17)의 드레인 출력신호는 메모리셀(미도시)로부터 입력되는 데이터바신호(DATA)와 공통으로 센스앰프(30)의 프러스단자(+)로 인가되고, 그 제8엔모스트랜지스터(NM18)의 드레인 출력신호는 메모리셀(미도시)로부터 입력되는 데이터신호(DATAB)와 공통으로 센스앰프(30)의 마이너스단자(-)로 인가된다.
상기 출력선택부(50)는 라이트 스루부(10)로부터 출력되는 제1신호(S1)를 순차 지연시키는 제7인버터(IN17) 및 제8인버터(IN18)와, 그 순차지연된 제1신호(S1)에 따라, 상기 라이트스루부(10)로부터 출력되는 제3신호(S3)를 전송하는 제1전송기(51)와, 상기 제1신호(S1)에 따라 상기 센스앰프(30)로부터 출력되는 신호를 전송하는 제2전송기(52)와, 상기 제1전송기(51) 또는 제2전송기(52)로부터 출력되는 신호를 반전시켜 외부로 출력하는 제9인버터(IN19)로 구성된다.
상기 제1전송기(51)는 라이트스루부(10)로부터 출력되어 순차지연된 제1신호(S1)를 반전시키는 제10인버터(IN20)와, 그 제10인버터(IN20)의 출력신호가 게이트로 인가되고, 소스로는 라이트스루부(10)로부터 출력되는 제3신호(S3)가 인가되며, 드레인은 상기 제9인버터(IN19)의 입력단과 연결되는 제9엔모스트랜지스터(NM19)와, 상기 라이트스루부(10)로부터 출력되어 순차지연된 제1신호(S1)가 게이트로 인가되고, 소스로는 라이트스루부(10)로부터 출력되는 제3신호(S3)가 인가되며, 드레인은 상기 제9인버터(IN19)의 입력단과 연결되는 제2피모스트랜지스터(PM12)로 구성된다.
상기 제2전송기(52)는 라이트스루부(10)로부터 출력되어 순차지연된 제1신호(S1)를 반전시키는 제11인버터(IN21)와, 그 제11인버터(IN21)의 출력신호가 게이트로 인가되고, 소스로는 센스앰프(30)의 출력신호가 인가되며, 드레인은 상기 제9인버터(IN19)의 입력단과 연결되는 제3피모스트랜지스터(PM13)와, 상기 라이트스루부(10)로부터 출력되어 순차지연된 제1신호(S1)가 게이트로 인가되고, 소스로는 센스앰프(30)의 출력신호가 인가되며, 드레인은 상기 제9인버터(IN19)의 입력단과 연결되는 제10엔모스트랜지스터(NM20)로 구성된다.
여기서, 미설명부호 D~K은 각각의 요소들이 연결된 노드이다.
이와 같이 구성된 본 발명의 동작 및 작용을 도3 및 도4a~도4k을 참조하여 설명한다.
본 발명의 동작은 도4a~도4k에 도시된 바와 같이, 외부로부터 입력되는 신호, 즉, 데이터라인등화신호(DLEQ)가 변화되어 입력됨에 따라 정상동작하는 영역 1 및 영역2와, 외부로부터 입력되는 신호의 변화 없이 데이터신호만 변화하는 라이트 스루동작을 수행하는 영역3으로 구분된다.
먼저, 도4a~도4k의 정상동작을 수행하는 영역1 및 영역2에서, 외부로부터 도4c의 데이터라인등화신호(DLEQ)가 하이레벨로 입력되면 데이터등화부(20)의 제3~제5엔모스트랜지스터(NM13~NM15)들이 턴온되어 도4b와 같이, 메모리셀(미도시)로부터 입력되는 데이터신호(DATA) 및 데이터바신호(DATAB)를 하이레벨로 등화시키며, 그 데이터라인등화신호(DLEQ)가 로우레벨로 입력되면, 그 데이터신호(DATA) 및 데이터바신호(DATAB)는 센스앰프(30)에 의해 센싱 및 증폭되어 출력된다.
즉, 메모리셀(미도시)로부터 데이터신호(DATA)가 하이레벨에서 로우레벨로 변화되어 입력되고, 데이터바신호(DATAB)가 하이레벨로 입력되면, 라이트스루부(10)의 제1인버터(IN11) 및 제2인버터(IN12)에 의해 제1노드(D) 및 제2노드(E)는 도4d 및 도4e와 같이, 하이레벨 및 로우레벨이 된다.
그리고, 제1낸드게이트(ND11)의 출력에 의해 도4f의 제3노드(F)는 하이레벨을 유지한다.
그 제3노드(F)신호, 즉, 라이트스루부(10)의 제1신호(S1)는 제6,7인버터(IN16,IN17)에 의해 순차지연되어 제1전송기(51) 및 제2전송기(52)로 인가된다.
이어서, 제1전송기(51)는 그 제1신호(S1)에 의해 오프 된다.
따라서, 라이트스루부(10)의 제1노드(D)신호는 그 제1전송기(51)를 통과하지 못하게 된다.
즉, 하이레벨의 제1신호(S1)에 의해 제9엔모스트랜지스터(NM19) 및 제2피모스트랜지스터(PM12)가 턴오프되기 때문에 라이트스루부(10)의 제1노드(D)신호(즉, 제3신호(S3))는 통과하지 못하게 된다.
그리고, 상기 순차지연된 제1신호(S1)에 의해 제2전송기(52)는 온상태로 되어 센스 앰프(30)의 출력신호를 제8인버터(IN18)를 거쳐 외부로 출력한다.
즉, 그 제1신호(S1)에 의해 제2전송기(52)의 제3피모스트랜지스터(PM13) 및 제10엔모스트랜지스터(NM20)가 턴온되어, 센스앰프(30)의 출력신호(제7노드(J)신호)를 제8노드(K)로 전달하게 된다. 이어서, 그 센스앰프(30)의 출력신호는 제9인버터(IN19)에 의해 외부로 출력된다.
이때, 상기 라이트스루부(10)의 하이레벨의 제3노드(F)의 신호에 의해 제4노드(G)의 신호는 로우레벨이 되므로, 제1,제2엔모스트랜지스터(NM11,NM12)들은 턴오프 되어 데이터신호(DATA) 및 데이터바신호(DATAB)에는 영향을 미치지 않는다.
한편, 스위칭부(40)의 제1노아게이트(NOR11)는 상기 제4노드(G)의 신호(라이트스루부(10)의 제2신호(S2)) 및 외부로부터 입력되어 제6인버터(IN16)를 거쳐 반전된 리드인에이블신호(RE)를 노아연산하여 출력한다.
이때, 상기 제4노드(G)의 신호는 로우레벨이고, 리드인에이블신호(RE)는 항상 하이레벨이므로 그 제1노아게이트(NOR11)의 출력은 하이레벨이 된다.
그 제1노아게이트(NOR11)의 출력에 의해 제6엔모스트랜지스터(NM16)가 턴온되어 로우레벨의 신호를 출력하고, 제6엔모스트랜지스터(NM16)의 출력신호에 따라 센스앰프(30)가 인에이블 되어 증폭동작을 수행한다.
그리고, 그 스위칭부(40)의 제2낸드게이트(ND12)는 외부로부터 입력되는 리드인에이블신호(RE) 및 라이트스루부(10)의 제3노드(F)의 신호(제1신호(S1))를 낸드연산하여 출력한다.
이때, 제3노드(F)의 신호가 하이레벨이고 리드인에이블신호(RE)가 하이레벨이므로 제2낸드게이트(ND12)의 출력신호는 로우레벨이 된다.
따라서, 프리앰프부(41)의 제1피모스트랜지스터(PM11)가 턴온되고, 그 프리앰프부(41)는 메모리 셀(미도시)로부터 센스앰프(30)로 입력되는 데이터신호(DATA) 및 데이터바신호(DATAB)를 프리(pre) 증폭하여 준다.
여기서, 그 프리앰프(41)의 프리증폭동작은 센스앰프(30)의 센싱동작이 잘수행 되도록, 데이터신호(DATA) 및 데이터바신호(DATAB)의 전위치를 증가시켜 주는 것이다.
이어서, 그 센스앰프(30)에서 센싱 및 증폭된 신호가 출력선택부(50)의 제2전송기(52)와 제9인버터(IN19)를 통해 외부로 출력된다.
이때, 그 센스앰프(30)의 출력신호는 입력되는 데이터신호(DATA) 및 데이터바신호(DATAB)가 다를 때만 로우레벨로 출력된다.
이어서, 상기 외부로부터 인가되는 데이터라인등화신호(DLEQ)가 로우레벨에서 하이레벨로 변화되면 데이터등화부(20)의 제3~제5엔모스트랜지스터(NM13~NM15)들이 턴온되어 도4b와 같이, 메모리셀(미도시)로부터 입력되는 데이터신호(DATA) 및 데이터바신호(DATAB)를 하이레벨로 등화시키며, 그 데이터라인등화신호(DLEQ)가 하이레벨에서 로우레벨로 변화되면, 데이터신호(DATA) 및 데이터바신호(DATAB)는 센스엠프(30)에 의해 센싱 및 증폭되어 출력된다.
이때, 상기 센스앰프(30) 및 스위칭부(40)의 동작은 메모리셀(미도시)로부터 데이터신호(DATA)가 하이레벨로 유지되고, 데이터바신호(DATAB)가 로우레벨로 변화되어 입력되면, 상술한 바와 같이 데이터신호(DATA)가 로우레벨, 데이터바신호(DATAB)가 하이레벨로 입력되는 경우가 동일한 동작을 수행하고, 그 센스앰프(30)의 출력신호는 로우레벨에서 하이레벨로 출력된다(도4j의 제7노드J). 따라서, 제8노드(K)신호는 하이레벨이 된다.
도4a~도4k의 영역3에서(라이트스루 동작일 때), 도4c의 데이터라인등화신호(DLEQ)의 변화없이, 메모리셀(미도시)로부터 출력되는 도4b의 데이터신호(DATA)는 하이레벨에서 로우레벨로 바뀐다.
따라서, 제1인버터(IN11)에 의해 도4d의 제1노드(D)는 하이레벨로 변화되고, 제3인버터(IN13)의 출력신호는 계속 하이레벨인 상태에서, 도4f의 제1낸드게이트(ND11)의 출력신호(제3노드F)는 로우레벨이 된다.
이때, 출력 콘트롤 역할을 하는 제5노드(H)가 제3노드(F)의 신호에 의해 로우레벨로 변화됨에 따라 제1노드(D)의 신호가 제1전송기(51)를 거쳐 제8노드(K)로 전송되고, 제9인버터(IN19)에 의해 외부로 출력된다.
또한, 제1낸드게이트(ND11)의 출력신호(제3노드F)가 로우레벨로 됨에 따라 제5인버터(IN15)의 출력신호(제4노드G)는 하이레벨이되고(도4g), 그 제4노드(G)신호에 의해 제1노아게이트(NOR11)의 출력신호(제6노드J)도 로우레벨이 되어 센스앰프(30)는 오프된다.
그리고, 상기 제1낸드게이트(ND11)의 출력신호(제3노드F)에 의해 제2낸드게이트(ND12)의 출력신호는 하이레벨되고, 프리앰프부(41)의 제1피모스트랜지스터(PM11)가 턴오프되어 프리앰프(즉, 엔모스트랜지스터들(NM16,NM17)도 동작하지 않게 된다.
그리고, 제5인버터(IN15)이 출력신호(제4노드G)가 하이레벨로 변화됨으로써 라이트스루부(10)의 제1,2엔모스트랜지스터(NM11,NM12)들이 턴온되고, 제1인버터(IN11) 및 제2인버터(IN12)로 입력되는 데이터신호(DATA 및 데이터바신호(DATAB)는 하이레벨로 변화된다.
따라서, 제1인버터(IN11) 및 제2인버터(IN12)의 출력신호들, 즉, 도4d 및 도4e의 제1노드(D) 및 제2노드(E) 신호는 로우레벨이된다.
그 제1노드(D) 및 제2노드(E)의 신호에 의해 제3노드(F)신호가 하이레벨이되고, 그 제3노드(F)신호에 의해 제4노드(G)신호가 로우레벨이 되어 제1,2엔모스트랜지스터(NM11,NM12)들이 다시 턴오프된다.
이때, 하이레벨의 제3노드(F)신호가 제6,7인버터(IN16,IN17)들을 통해 지연된후(도4h) 제1전송기(51)로 입력되고, 그 제1전송기(51)는 오프된다.
상기 제3노드(F) 및 제4노드(G)가 하이레벨 및 로우레벨로 됨에 따라 프리앰프부(40)는 온되고, 도4i의 제6노드(I)도 하이레벨이 되어 센스앰프(30)도 온 된다.
이에따라, 센스앰프(30)의 출력신호(제7노드J)는 도4j와 같이 로우레벨이 된다.
따라서, 현재의 데이터신호(DATA) 및 데이터바신호(DATAB)가 센스앰프(30)에 의해 센싱 및 증폭되어 제2전송기(52)로 전송된다.
그 제2전송기(52)는 제5노드(H)신호에 의해 이미 온 되어 있으므로 센스앰프(30)의 출력신호를 제8인버터(IN18)로 전송한다.
그 제8인버터(IN18)는 최종 출력신호(SAOUT)를 외부로 출력한다.
이때, 제2전송기(52)로부터 출력되는 신호는 도4k과 같이, 먼저 출력된 제1노드(D)의 신호와 동일한 값을 갖는다.
따라서, 최종 출력신호(SAOUT)는 동일하게 유지된다.
이상에서 설명한 바와같이, 본 발명은 정상동작인 경우에는 센스앰프를 이용하여 데이터의 증폭능력을 강화시키고, 라이트스루동작인 경우에는 센스앰프가 오프되어 메모리 셀의 데이터가 출력됨으로써 라이트스루기능이 가능하며 리드억세스타임을 빠르게 하는 효과가 있다.

Claims (9)

  1. 외부의 메모리셀로부터 출력되는 데이터신호들을 입력받아 라이트스루 동작을 수행하고, 제1,2,3신호들(S1,S2,S3)을 출력하는 라이트스루부(10)와, 외부로부터 입력되는 데이터라인등화신호(DLEQ)에 따라, 메모리 셀로부터 입력되는 데이터신호(DATA) 및 데이터바신호(DATAB)들을 등화시켜 주는 데이터등화부(20), 상기 메모리셀로부터 입력되는 데이터신호(DATA) 및 데이터바신호(DATAB)들을 센싱 및 증폭시켜 주는 센스앰프(30)와, 외부로부터 입력되는 리드인에이블신호(RE) 및 상기 라이트스루부(10)로부터 출력되는 제1신호(S1) 및 제2신호(S2)에 따라, 메모리셀로부터 출력되어 센스앰프(30)로 입력되는 데이터신호(DATA)및 데이터바신호(DATAB)들을 프리 증폭시키며, 상기 센스앰프(30)의 인에이블을 결정하는 스위칭부(40)와, 상기 라이트스루부(10)로부터 출력되는 제1신호(S1)에 따라, 라이트 스루부(10)의 제3신호(S3) 또는 센스앰프(30)의 출력신호를 선택하여 외부로 출력하는 출력선택부(50)로 구성된 것을 특징으로 하는 투 포트 에스램의 라이트 스루기능을 갖는 고속회로.
  2. 제1항에 있어서, 상기 라이트스루부(10)는 메모리셀로부터 출력되는 데이터신호(DATA) 및 데이터바신호(DATAB)를 각각 반전시키는 제1인버터(IN11) 및 제2인버터(IN12)와, 그 제1인버터(IN11)의 출력신호를 반전시켜, 다시 그 제1인버터(IN11)의 입력단으로 출력하는 제3인버터(IN13)와, 상기 제2인버터(IN12)의 출력신호를 반전시켜, 다시 그 제2인버터(IN12)의 입력단으로 출력하는 제4인버터(IN14)와, 상기 제1인버터(IN11) 및 제2인버터(IN12)의 출력신호를 입력받아 낸드동작을 수행하는 제1낸드게이트(ND11)와, 상기 제1낸드게이트(ND11)의 출력신호를 반전시키는 제5인버터(IN15)와, 그 제5인버터(IN15)의 출력신호가 게이트로 인가되고, 전원전압(Vcc)이 소스로 인가되며, 드레인은 상기 제1인버터(IN11)의 입력단에 연결되는 제1엔모스트랜지스터(NM11)와, 그 제1엔모스트랜지스터(NM11)와 게이트들이 공통으로 연결되고, 전원전압(Vcc)이 소스로 인가되며, 드레인은 상기 제3인버터(IN13)의 입력단에 연결되는 제2엔모스트랜지스터(NM12)로 구성된 것을 특징으로 하는 투 포트 에스램의 라이트스루기능을 갖는 고속회로.
  3. 제1항에 있어서, 상기 데이터등화부(20)는 전원전압(Vcc)이 각각의 소스로 인가되는 제3엔모스트랜지스터(NM13) 및 제4엔모스트랜지스터(NM14)와, 상기 제3엔모스트랜지스터(NM13) 및 제4엔모스트랜지스터(NM14)의 각각의 드레인에 소스 및 드레인이 연결되고, 그 소.스 및 드레인은 메모리셀로부터 인가되는 데이터신호(DATA)라인 및 데이터바신호(DATAB) 라인과 연결되는 제5엔모스트랜지스터(NM15)로 구성되고, 외부로부터 인가되는 데이터라인등화신호(DLEQ)가 상기 제3,제4,제5엔모스트랜지스터(NM13,NM14,NM15)의 게이트들로 공통 인가되는 것을 특징으로 하는 투 포트 에스램의 라이트스루 기능을 갖는 고속회로.
  4. 제1항에 있어서, 상기 센스앰프(30)는 상기 스위칭부(40)로부터 출력되는 인에이블신호에 따라 메모리셀로부터 입력되는 데이터신호(DATA) 및 데이터바신호(DATAB)를 센싱하고 증폭하여 출력하는 오피앰프(OP)로 구성된 것을 특징으로 하는 투 포트 에스램의 라이트스루 기능을 갖는 고속회로.
  5. 제1항에 있어서, 상기 스위칭부(40)는 라이트스루부(10)로부터 출력되는 제1신호(S1) 및 외부로부터 입력되는 리드인에이블신호(RE)를 낸드연산하는 제2낸드게이트(ND12)와, 그 제2낸드게이트(ND12)의 출력신호에 따라 메모리셀로부터 출력되는 데이터신호(DATA) 및 데이터바신호(DATAB)를 프리 증폭하여 센스앰프(30)로 출력하는 프리앰프부(41)와, 외부로부터 입력되는 리드인에이블신호(RE)를 반전시키는 제6인버터(IN6)와, 그 제6인버터(IN6)의 출력신호 및 라이트스루부(10)로부터 출력되는 제2신호(S2)를 입력받아 노아연산하는 노아게이트(NOR11)와, 그 노아게이트(NOR11)의 출력신호가 게이트로 인가되고, 접지전압(Vss)이 소스로 인가되며, 드레인이 센스앰프(30)와 연결되는 제6엔모스트랜지스터(NM16)로 구성된 것을 특징으로 하는 투 포트 에스댐의 라이트스루 기능을 갖는 고속회로.
  6. 제5항에 있어서, 상기 프리앰프부(41)는 제2낸드게이트(ND12)의 출력신호가 게이트로 인가되고, 접지전압(Vss)이 스로 인가되는 제1피모스트랜지스터(PM11)와, 그 제1피모스트랜지스터(PM11)의 드레인에 각각의 소스가 병렬로 접속되고, 각각의 드레인과 게이트가 상호 교차 연결되는 제7엔모스트랜지스터(NM17) 및 제8엔모스트랜지스터(NM18)로 구성되며, 그 제7엔모스트랜지스터(NM17)의 드레인 출력신호는 메모리셀(미도시)로부터 입력되는 데이터신호(DATA)와 공통으로 센스앰프(30)의 프러스단자(+)로 인가되고, 그 제8엔모스트랜지스터(NM18)의 드레인 출력신호는 메모리셀(미도시)로부터 입력되는 데이터신호(DATA)와 공통으로, 센스앰프(30)의 마이너스단자(-)로 인가되는 것을 특징으로 하는 투 포트 에스램의 라이트스루 기능을 갖는 고속회로.
  7. 제1항에 있어서, 상기 출력선택부(50)는 라이트 스루부(10)로부터 출력되는 제1신호(S1)를 순차 지연시키는 제7인버터(IN17) 및 제8인버터(IN18)와, 그 순차지연된 제1신호(S1)에 따라, 상기 라이트스루부(10)로부터 출력되는 제3신호(S3)를 전송하는 제1전송기(51)와, 상기 라이트스루부(10)로부터 출력되어 순차 지연된 제1신호(S1)에 따라, 상기 센스앰프(30)로부터 출력되는 신호를 전송하는 제2전송기(52)와, 상기 제1전송기(51) 또는 제2전송기(52)로부터 전송되는 신호를 반전시켜 외부로 출력하는 제9인버터(IN19)로 구성된 것을 특징으로 하는 투 포트 에스램의 라이트스루 기능을 갖는 고속회로.
  8. 제7항에 있어서, 상기 제1전송기(51)는 라이트스루부(10)로부터 출력되어 순차지연된 제1신호(S1)를 반전시키는 제10인버터(IN20)와, 그 제10인버터(IN20)의 출력신호가 게이트로 인가되고, 소스로는 라이트스루부(10)로부터 출력되는 제3신호(S3)가 인가되며, 드레인은 상기 제9인버터(IN19)의 입력단과 연결되는 제9엔모스트랜지스터(NM19)와, 상기 라이트스루부(10)로부터 출련되어 순차지연된 제1신호(S1)가 게이트로 인가되고, 소스로는 라이트스루부(10)로부터 출력되는 제3신호(S3)가 인가되며, 드레인은 상기 제9인버터(IN19)의 입력단과 연결되는 제2피모스트랜지스터(PM12)로 구성된 것을 특징으로 하는 투 포트 에스램의 일괄기록 기능을 갖는 고속회로.
  9. 제7항에 있어서, 상기 제2전송기(52)는 라이트스루부(10)로부터 출력되어 순차지연된 제1신호(S1)를 반전시키는 제11인버터(IN21)와, 그 제11인버터(IN21)의 출력신호가 게이트로 인가되고, 소스로는 센스앰프(30)의 출력신호가 인가되며, 드레인은 상기 제9인버터(IN19)의 입력단과 연결되는 제3피모스트랜지스터(PM13)와, 상기 라이트스루부(10)로부터 출력되어 순차지연된 제1신호(S1)가 게이트로 인가되고, 소스로는 센스앰프(30)의 출력신호가 인가되며, 드레인은 상기 제9인버터(IN19)의 입력단과 연결되는 제10엔모스트랜지스터(NM20)로 구성된 것을 특징으로 하는 투 포트 에스램의 라이트스루 기능을 갖는 고속회로.
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