JP3792800B2 - 半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に、データ入出力バッファからビットラインまでのデータラインにおけるデータ伝送手法に関する。
【０００２】
【従来の技術】
最近では、半導体メモリ装置の特にＤＲＡＭにおいて動作周波数が速められているが、このような高周波動作する半導体メモリ装置は一般に動作電流が増加する。また、大容量・高集積化された半導体メモリ装置は、メモリセルのデータアクセスのためのデータライン数が増加し、更にデータを入出力するデータラインの長さが長くならざるを得ない。例えば、２５６メガビット級以上の半導体メモリ装置では、データラインの長さがセンチ(cm)単位で長くなり、データライン数も増加するというのは、よく知られている。
【０００３】
データラインの長さとデータライン数の増加に伴う消費電流を減少させるために、データの書込及び読出動作時にデータのスイング幅を小さくするための回路を半導体メモリ装置に備えるようになっている。例えば、メモリセル内のデータの読出動作時には電流センスアンプを使用し、データラインへ伝送されるデータのスイング幅を小さくすることによって消費電流を大幅に減少させる。しかし、このように電流センスアンプを使用する技術では、データの書込動作時にデータラインへ伝送されるデータのスイング幅を小さくするのは困難である。即ち、書込動作時にデータラインへ伝送されるデータのスイング幅を小さくするためには、電流センスアンプをメモリセルアレイの周辺つまりメモリコアの周辺に配置すべきであるが、これではレイアウト面積が大きく増加して非常に不利であるためである。また、書込動作タイミングはショートサイクル(short cycle) の制約条件となるため、データのスイング幅を小さくするのは非常に難しい。
【０００４】
図１に、半導体メモリ装置の要部構成をブロック図で示しより詳細に説明する。同図に示す半導体メモリ装置は、メモリセルアレイ１２内のビットライン対ＢＬ／ＢＬＢの間にセンスアンプ１４が接続され、そしてビットライン対ＢＬ／ＢＬＢからデータ入力パッドＤＩＮ及びデータ出力パッドＤＯまでの間に第１データライン対ＬＩＯ／ＬＩＯＢ、第２データライン対ＧＩＯ／ＧＩＯＢ、第３データライン対ＤＩＯ／ＤＩＯＢが設けられている構成を有する。この半導体メモリ装置におけるデータ書込経路の動作は次のようになる。
【０００５】
データ入力パッドＤＩＮに所定論理の書込データが入力されると、これはデータ入力バッファ１６によりバッファリングされて駆動手段のデータ入出力ドライバ１８ａ及びインバータ２０を経て他方のデータ入出力ドライバ１８ｂへ入力される。そして、書込モード信号(write master signal) φＷＲが書込動作で論理“ハイ”に活性化されると、データ入出力ドライバ１８ａ，１８ｂは相補論理のデータ信号を第３データライン対ＤＩＯ／ＤＩＯＢへ提供する。例えば、データ入力バッファ１６から出力されるデータＤＩＮが論理“ハイ”であれば、第３データライン対ＤＩＯ／ＤＩＯＢの正規データラインＤＩＯには論理“ハイ”のデータ信号が伝達され、相補データラインＤＩＯＢには論理“ロウ”のデータ信号が伝達される。このようなデータ入出力ドライバは図２のような構成をもつ。
【０００６】
第３データライン対ＤＩＯ／ＤＩＯＢへ伝送されたデータ信号はグローバル入出力ドライバ２２ａ，２２ｂへ入力される。このグローバル入出力ドライバ２２ａ，２２ｂは、書込モード信号φＷＲの活性化に応答して書込データ信号を駆動し、第２データライン対ＧＩＯ／ＧＩＯＢへ伝送する。このときに、グローバル入出力ドライバ２２ａ，２２ｂに並列接続されたグローバルスイッチ２６ａ，２６ｂは、書込動作で論理“ロウ”に非活性化される制御信号ＧＩＯＳＷＥによってディスエーブルつまりその内部の伝送ゲートがオフとなる。このグローバルスイッチ２６ａ，２６ｂはデータ読出経路として用いられるものである。
【０００７】
第２データライン対ＧＩＯ／ＧＩＯＢへ伝達されたデータ信号は、ローカルスイッチ２４内の伝送ゲート３４，３６へ入力される。伝送ゲート３４，３６は、第２データライン対ＧＩＯ／ＧＩＯＢと第１データライン対ＬＩＯ／ＬＩＯＢとの各ライン間に接続され、ローカルスイッチ制御信号ＬＩＯＳＷＥの論理状態に従ってスイッチする。図示の場合、ローカルスイッチ制御信号ＬＩＯＳＷＥが論理“ハイ”の場合に伝送ゲート３４，３６はオンし、これにより第２データライン対ＧＩＯ／ＧＩＯＢのデータが第１データライン対ＬＩＯ／ＬＩＯＢへ伝えられる。
【０００８】
第１データライン対ＬＩＯ／ＬＩＯＢの正規データラインＬＩＯと相補データラインＬＩＯＢは、ＮＭＯＳトランジスタからなるカラム選択ゲート１００，１０２のチャネルを通じてビットライン対ＢＬ／ＢＬＢの正規ビットラインＢＬと相補ビットラインＢＬＢに接続されている。カラム選択ゲート１００，１０２は、カラムアドレス情報、例えばカラムアドレス信号をデコードするカラムデコーダによりカラム選択ライン(Column select line : CSL)が論理“ハイ”に活性化されるときにオンとなり、これにより第１データライン対ＬＩＯ／ＬＩＯＢのデータ信号がビットライン対ＢＬ／ＢＬＢへ伝達される。
【０００９】
このような動作によって、第３データライン対ＤＩＯ／ＤＩＯＢへ入力されたデータ信号が、第２データライン対ＧＩＯ／ＧＩＯＢ、第１データライン対ＬＩＯ／ＬＩＯＢ、及びビットライン対ＢＬ／ＢＬＢを通じてビットラインセンスアンプ１４へ伝送される。ビットラインセンスアンプ１４は、ビットライン対ＢＬ／ＢＬＢへ伝達されたデータ信号を増幅してメモリセルアレイ１２内の該当セルへ記憶可能とする。
【００１０】
上記書込過程において、第３、第２、第１データライン対はそれぞれ正規と相補のデータラインから構成され、これら多数のデータライン対のそれぞれがデータ入力バッファ１６を介し入力されたデータに従い相補論理のデータ信号をビットライン対ＢＬ／ＢＬＢへ伝達してメモリセルに記憶する。
【００１１】
メモリセルアレイ１２内のメモリセルに記憶されたデータを読出すときには、よく知られているようにビットラインセンスアンプ１４の動作によってビットライン対ＢＬ／ＢＬＢに相補論理のデータ信号が現れる。例えば論理“１”のデータが読出される場合、正規ビットラインＢＬのレベルは論理“ハイ”になり、相補ビットラインＢＬＢのレベルは論理“ロウ”になる。感知増幅後のビットライン対ＢＬ／ＢＬＢのデータ信号は、カラム選択ゲート１００，１０２のチャネルを通じて第１データライン対ＬＩＯ／ＬＩＯＢへ伝達される。第１データライン対ＬＩＯ／ＬＩＯＢへ送られたデータ信号は、ローカルスイッチ回路２４内の伝送ゲート３４，３６を介して第２データライン対ＧＩＯ／ＧＩＯＢへ伝達される。
【００１２】
読出動作では論理“ロウ”の書込モード信号φＷＲに従ってグローバル入出力ドライバ２２ａ，２２ｂがディスエーブルにされ、グローバル入出力ドライバ２２ａ，２２ｂにそれぞれ並列接続されたグローバルスイッチ２６ａ，２６ｂがエネーブルとされる。これにより、第２データライン対ＧＩＯ／ＧＩＯＢのデータ信号は第３データライン対ＤＩＯ／ＤＩＯＢへ伝達される。
【００１３】
第３データライン対ＤＩＯ／ＤＩＯＢへ伝達された読出データ信号は、第３データライン対ＤＩＯ／ＤＩＯＢの正規データラインＤＩＯと相補データラインＤＩＯＢとに接続された電流入出力センスアンプ３０によって感知増幅され、論理“１”或いは“０”のデータがデータ出力バッファ３２へ入力される。電流入出力センスアンプ３０は図３のような構成とされ、データ出力バッファ３２は、電流入出力センスアンプ３０から出力されるデータ（ＤＢ）をバッファリングして出力パッドＤＯへ伝送する。
【００１４】
【発明が解決しようとする課題】
上記従来の半導体メモリ装置では、外部から入力されるデータをメモリセルに書込むとき、相補論理対のデータラインをもつ第３、第２、第１データライン対により書込データをビットライン対へ伝達することになる。そのため、書込動作時の消費電流が多い。即ち、データの伝達動作ごとに各データライン対でレベル遷移が発生することになるが、各データライン対の長さはメモリが大容量化されるほど非常に長くなり、高集積化したメモリほど、またデータライン対の数が多ければ多いほど、そのレベル遷移に伴う消費電流が増加することになる。
【００１５】
図２は、図１に示した第３データライン（データ入出力ライン）及び第２データライン（グローバルデータ入出力ライン）のドライバ１８，２２の回路図である。論理“ロウ”又は論理“ハイ”のデータ信号ＩＮは、ＮＡＮＤゲート４２及びＮＯＲゲート４４の一方の入力となる。ＮＡＮＤゲート４２の他方の入力には書込動作で論理“ハイ”に活性化される書込モード信号φＷＲが提供され、ＮＯＲゲート４４の他方の入力にはインバータ４０で反転させた書込モード信号φＷＲが提供される。従って、書込モード信号φＷＲが論理“ハイ”に活性化された状態で論理“ハイ”のデータ信号ＩＮが入力される場合には、ＮＡＮＤゲート４２の出力で制御されるＰＭＯＳトランジスタ４６がオン、ＮＯＲゲート４４の出力で制御されるＮＭＯＳトランジスタ４８がオフとなり、出力信号ＯＵＴは論理“ハイ”に駆動される。論理“ロウ”のデータ信号ＩＮが入力される場合には、ＮＯＲゲート４４の出力で制御されるＮＭＯＳトランジスタ４８がオン、ＮＡＮＤゲート４２の出力で制御されるＰＭＯＳトランジスタ４６がオフとなり、出力信号ＯＵＴは論理“ロウ”にプルダウン駆動される。このときのデータ信号ＩＮは、図１に示した第３データライン対ＤＩＯ／ＤＩＯＢ又は第２データライン対ＧＩＯ／ＧＩＯＢをなす対のうちのいずれか一方のラインの信号であり、出力信号ＯＵＴは、第２データライン対ＧＩＯ／ＧＩＯＢ又は第１データライン対ＬＩＯ／ＬＩＯＢをなす対のうちのいずれか一方のラインへ出力される。
【００１６】
図３は、図１に示した入出力センスアンプ３０の回路図である。この回路は、第３データライン対ＤＩＯ／ＤＩＯＢの正規データラインＤＩＯ及び相補データラインＤＩＯＢの両方に接続される。
【００１７】
センシングエネーブル信号φＩＯＳＩが論理“ハイ”に活性化されるとＮＭＯＳトランジスタ５４，５６，５８がオンとなる一方でＰＭＯＳトランジスタ６０がオフとなり、ＮＭＯＳトランジスタ５４，５６，５８のオンで、内部ノードＮ１，Ｎ２の電流はＮＭＯＳトランジスタ５４，５６の各チャネル及びＮＭＯＳトランジスタ５８のチャネルを通じて接地へ流れる。これによりノードＮ２，Ｎ１にゲートが交差接続されたＰＭＯＳトランジスタ５０，５２がオン状態になり、第３データライン対ＤＩＯ／ＤＩＯＢを通じて入力される信号がＰＭＯＳトランジスタ５０，５２の各チャネルを通じて提供される。このときに、第３データライン対ＤＩＯ／ＤＩＯＢの正規データラインＤＩＯが論理“ハイ”、相補データラインＤＩＯＢが論理“ロウ”である場合、ＰＭＯＳトランジスタ５２の方がオフ状態へ移行し、これによりノードＮ２の電流量は減少する一方、ノードＮ１を流れる電流量は相対的に多くなる。即ち、ノードＮ１が論理“ハイ”、ノードＮ２が論理“ロウ”となり、これを比較する比較器６２からデータ出力バッファ３２へデータが出力される。
【００１８】
このように、図２及び図３の構成を有するデータ入出力ドライバと入出力センスアンプがデータアクセス時にチップ内の全てのデータライン対の各ラインにおいて動作し、データラインのすべてで論理遷移が発生するため、大容量・高集積化に伴って消費電流が増加する。つまり高集積化には不利である。
【００１９】
以上のような課題に着目して本発明の目的は、データアクセス時にレベル遷移するデータライン数を少なくして消費電力を抑制することの可能な半導体メモリ装置を提供することにある。また、メモリセルに対するデータの読出及び書込時に、データラインのデータ信号を異なった状態で伝送可能な半導体メモリ装置を提供する。また、メモリセルへのデータ書込時にデータライン対の一方のみで書込データを伝送することを可能として書込時にレベル遷移するデータライン数を減少させることにより、消費電流を抑制した半導体メモリ装置を提供する。或いは、メモリセルの記憶データ読出時にはデータライン対の両ラインを全て使用して小さいスイング幅での伝送が可能で、書込時にはデータライン対の一方のラインのみを用いて伝送可能であり、消費電力を抑制した半導体メモリ装置を提供する。そして、これらによりデータ入出力経路制御用の周辺回路を簡素化し、チップレイアウトをより小さくすることのできる半導体メモリ装置を提供する。
【００２０】
【課題を解決するための手段】
この目的のために本発明は、メモリセルへアクセスするビットライン対のデータを、少なくとも第１データライン対及び第２データライン対で伝送する半導体メモリ装置において、カラム選択情報に応じてビットライン対と第１データライン対との間を接続するカラム選択手段と、書込動作で入力される書込データを第２データライン対中の一方のデータライン（例えば正規データライン）へ伝達する駆動手段と、該駆動手段による第２データライン対中の一方のデータラインのデータ信号を第１データライン対中の一方のデータライン（例えば正規データライン）へ伝送すると共に反転させて第１データライン対中の他方のデータライン（例えば相補データライン）へ伝送するデータ伝送手段と、を備えることを特徴とする。或いは、メモリセルへアクセスするビットライン対のデータを、第１データライン対、第２データライン対及び第３データライン対で伝送する半導体メモリ装置において、カラム選択情報に応じてビットライン対と第１データライン対との間を接続するカラム選択手段と、書込動作で入力される書込データを第３データライン対中の一方のデータライン（例えば正規データライン）へ伝達する第１駆動手段と、該第１駆動手段による第３データライン対中の一方のデータラインのデータ信号を第２データライン対中の一方のデータライン（例えば正規データライン）へ伝達する第２駆動手段と、該第２駆動手段による第２データライン対中の一方のデータラインのデータ信号を第１データライン対中の一方のデータライン（例えば正規データライン）へ伝送すると共に反転させて第１データライン対中の他方のデータライン（例えば相補データライン）へ伝送するデータ伝送手段と、を備えることを特徴とする。
【００２１】
この場合、データ伝送手段は、書込動作時に活性化される制御信号に従いオンして第２データライン対中の一方のデータラインのデータ信号を第１データライン対中の一方のデータラインへ伝送する第１接続手段と、前記制御信号に従いオンし、第２データライン対中の一方のデータラインのデータ信号を反転して第１データライン対中の他方のデータラインへ伝送する第２接続手段と、から構成することができる。具体的には、第２接続手段は、書込動作時に活性化される制御信号で制御される伝送ゲートとインバータとを第２データライン対中の一方のデータラインと第１データライン対中の他方のデータラインとの間に直列接続してなるものとすることができ、第１接続手段は、第２データライン対中の一方のデータラインと第１データライン対中の一方のデータラインとの間に設けられ、書込動作時に活性化される制御信号でゲート制御されるＭＯＳトランジスタからなるものとすることができる。
【００２２】
また、本発明によれば、メモリセルへアクセスするビットライン対のデータを、少なくとも第１データライン対及び第２データライン対で伝送する半導体メモリ装置において、カラム選択情報に応じてビットライン対と第１データライン対との間を接続するカラム選択手段と、書込動作で入力される書込データを第２データライン対中の一方のデータラインへ伝達する駆動手段と、書込動作時に前記駆動手段による第２データライン対中の一方のデータラインのデータ信号を第１データライン対中の一方のデータラインへ伝送すると共に反転させて第１データライン対中の他方のデータラインへ伝送し、読出動作時に第１データライン対のデータ信号を第２データライン対へ伝送するデータ伝送手段と、読出動作で第２データライン対に伝送されるデータ信号を増幅する入出力センスアンプと、を備えることを特徴とする。或いは、メモリセルへアクセスするビットライン対のデータを、第１データライン対、第２データライン対及び第３データライン対で伝送する半導体メモリ装置において、カラム選択情報に応じてビットライン対と第１データライン対との間を接続するカラム選択手段と、書込動作で入力される書込データを第３データライン対中の一方のデータラインへ伝達する第１駆動手段と、該第１駆動手段による第３データライン対中の一方のデータラインのデータ信号を第２データライン対中の一方のデータラインへ伝達する第２駆動手段と、書込動作時に前記第２駆動手段による第２データライン対中の一方のデータラインのデータ信号を第１データライン対中の一方のデータラインへ伝送すると共に反転させて第１データライン対中の他方のデータラインへ伝送し、読出動作時に第１データライン対のデータ信号を第２データライン対へ伝送するデータ伝送手段と、読出動作で第２データライン対に伝送されるデータ信号を第３データライン対へ伝送するスイッチ手段と、読出動作で第３データライン対に伝送されるデータ信号を増幅する入出力センスアンプと、を備えることを特徴とする。
【００２３】
この場合、データ伝送手段は、書込動作時に活性化される制御信号に従いオンして第２データライン対中の一方のデータラインのデータ信号を第１データライン対中の一方のデータラインへ伝送する第１接続手段と、前記制御信号に従いオンし、第２データライン対中の一方のデータラインのデータ信号を反転して第１データライン対中の他方のデータラインへ伝送する第２接続手段と、読出動作時に活性化される制御信号に従いオンして第１データライン対のデータ信号を第２データライン対へ伝送する第３接続手段と、から構成することができる。具体的には、第２接続手段は、書込動作時に活性化される制御信号で制御される伝送ゲートとインバータとを第２データライン対中の一方のデータラインと第１データライン対中の他方のデータラインとの間に直列接続してなるものとすることができ、第１接続手段は、第２データライン対中の一方のデータラインと第１データライン対中の一方のデータラインとの間に設けられ、書込動作時に活性化される制御信号でゲート制御されるＭＯＳトランジスタからなるものとすることができ、そして第３接続手段は、第１データライン対の各データラインと第２データライン対の各データラインとの間にそれぞれ設けられ、読出動作時に活性化される制御信号でゲート制御されるＭＯＳトランジスタからなるものとすることができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。尚、図中の共通部分には同じ符号を使用するものとする。
【００２５】
図４は、本実施形態の半導体メモリ装置の要部構成を示す回路図で、即ち、入出力のデータラインの信号スイングを減少させて低電力動作を図ったデータ入出力経路を示す。
【００２６】
［書込モード］
【００２７】
データＤＩＮがデータ入力バッファ１６へ入力されると該データ入力バッファ１６からそのデータＤＩＮがデータ入出力ドライバ１８ａへ供給される。データ入出力ドライバ１８ａは、論理“ハイ”活性の書込モード信号φＷＲに応じて動作し、データＤＩＮに従い第３データライン対ＤＩＯ／ＤＩＯＢ中の正規データラインＤＩＯのみを駆動する。例えば入力データＤＩＮが論理“ハイ”であれば第３データライン対ＤＩＯ／ＤＩＯＢ中の正規データラインＤＩＯにのみ論理“ハイ”信号が伝送される。
【００２８】
グローバル入出力ドライバ２２ａは、論理“ハイ”の書込モード信号φＷＲに応じて動作し、第３データライン対中の正規データラインＤＩＯのデータ信号に従い第２データライン対ＧＩＯ／ＧＩＯＢ中の正規データラインＧＩＯを駆動する。このとき、グローバル入出力ドライバ２２ａに並列接続されたスイッチ手段のグローバルスイッチ２６ａと、第３データライン対ＤＩＯ／ＤＩＯＢの相補データラインＤＩＯＢと第２データライン対ＧＩＯ／ＧＩＯＢの相補データラインＧＩＯＢとの間に接続されたスイッチ手段のグローバルスイッチ２６ｂは、論理“ロウ”の制御信号ＧＩＯＳＷＥによりディスエーブルの状態を維持する。尚、ソースにプリチャージ電圧を受けるＰＭＯＳトランジスタ２８は、書込モード信号φＷＲが論理“ロウ”の非活性状態にあるときにオンし、これにより第２データライン対ＧＩＯ／ＧＩＯＢが所定のレベルにプリチャージされる。
【００２９】
このような連続動作により、入力されたデータＤＩＮは、第３データライン対ＤＩＯ／ＤＩＯＢ中の正規データラインＤＩＯ及び第２データライン対ＧＩＯ／ＧＩＯＢ中の正規データラインＧＩＯだけで伝送されていく。そして、第２データライン対ＧＩＯ／ＧＩＯＢ中の正規データラインＧＩＯへ伝送されたデータ信号は、データ伝送手段をなすローカルスイッチ６５へ入力される。このローカルスイッチ６５は、論理“ハイ”非活性の読出パス制御信号φＲＥＡＤＢと論理“ハイ”活性の書込パス制御信号φＷＲＩＴＥが入力されると、第２データライン対ＧＩＯ／ＧＩＯＢ中の正規データラインＧＩＯのデータ信号を第１データライン対ＬＩＯ／ＬＩＯＢ中の正規データラインＬＩＯへ伝送すると共にこれを反転して第１データライン対ＬＩＯ／ＬＩＯＢ中の相補データラインＬＩＯＢへ供給する。即ち、ローカルスイッチ６５は、入力側のデータライン対の一方のデータラインを出力側の一方のデータラインへ接続すると共に、入力側のデータライン対の前記一方のデータラインの伝送データ信号の反転信号を発生して出力側の他方のデータラインへ供給する。このローカルスイッチ６５の動作により第１データライン対ＬＩＯ／ＬＩＯＢへは、第２データライン対中の正規データラインＧＩＯの１本のみによるデータ信号に従う相補論理対、例えば正規データラインＬＩＯには論理“ハイ”、相補データラインＬＩＯＢには論理“ロウ”のデータ信号がそれぞれ伝送される。
【００３０】
第１データライン対ＬＩＯ／ＬＩＯＢの各データラインに相補論理データ信号が伝送されると、カラムアドレス情報の入力に従いカラム選択ラインＣＳＬが論理“ハイ”に活性化され、第１データライン対ＬＩＯ／ＬＩＯＢのデータ信号はビットライン対ＢＬ／ＢＬＢへ伝送される。ビットライン対ＢＬ／ＢＬＢへ伝送されたデータ信号は、通常のビットラインセンスアンプ１４等の動作によりメモリセルアレイ１２内の該当メモリセルに記憶される。
【００３１】
このように図４に示すようなデータ経路を有するメモリは、データ入力バッファ１６からカラム選択ゲート１００，１０２へつながるデータライン対までの間のデータ伝送を、１本のデータラインだけを用いて行うことが可能なので、第２、第３データライン対のレベル遷移数が従来技法に対してほぼ１／２にまで減少し、データラインにおける電流消費が格段に抑制される。
【００３２】
［読出モード］
【００３３】
メモリセルアレイ１２内のワードライン活性化に応じて該当メモリセルからデータが読出されるとこれがセンスアンプ１４によってデベロープ(develope)され、ビットライン対ＢＬ／ＢＬＢへ読出される。そして、カラム選択ラインＣＳＬが活性化されるとビットライン対ＢＬ／ＢＬＢのデータ信号は、第１データライン対ＬＩＯ／ＬＩＯＢの各データラインへ伝送される。このような状態で読出パス制御信号φＲＥＡＤＢが論理“ロウ”活性化され及び書込パス制御信号φＷＲＩＴＥが論理“ロウ”非活性化されると、ローカルスイッチ６５は、第１データライン対ＬＩＯ／ＬＩＯＢの正規データラインＬＩＯ及び相補データラインＬＩＯＢをそれぞれ対応する第２データライン対ＧＩＯ／ＧＩＯＢの正規データラインＧＩＯ及び相補データラインＧＩＯＢへ接続する。従って、正規データラインＧＩＯ及び相補データラインＧＩＯＢへは、相補論理のデータ信号がそれぞれ伝送される。このようなローカルスイッチ６５の動作は図５を参照すると容易に理解できる。
【００３４】
読出動作時には、制御信号ＧＩＯＳＷＥが論理“ハイ”でグローバルスイッチ２６ａ，２６ｂに入力されるので、第２データライン対ＧＩＯ／ＧＩＯＢの各データラインのデータ信号は、グローバルスイッチ２６ａ，２６ｂ内の伝送ゲートを介して第３データライン対ＤＩＯ／ＤＩＯＢへそれぞれ伝送される。このような動作により、メモリセルからアクセスされたデータが第１データライン対ＬＩＯ／ＬＩＯＢ、第２データライン対ＧＩＯ／ＧＩＯＢ、第３データライン対ＤＩＯ／ＤＩＯＢの各正規及び相補データラインを通じて伝送されると、第３データライン対ＤＩＯ／ＤＩＯＢのデータ信号が電流入出力センスアンプ３０により感知増幅され、これに従って論理“１”又は論理“０”のデータが出力パッドＤＯへ出力される。
【００３５】
図５は、ローカルスイッチ６５の詳細を示す回路図である。このローカルスイッチ６５は、第２データライン対ＧＩＯ／ＧＩＯＢの正規データラインＧＩＯと第１データライン対ＬＩＯ／ＬＩＯＢの正規データラインＬＩＯとの間にチャネルが設けられ、書込パス制御信号φＷＲＩＴＥの活性化でオンするＮＭＯＳトランジスタ６６の第１接続手段を備え、また、第２データライン対ＧＩＯ／ＧＩＯＢの正規データラインＧＩＯのデータ信号を反転するインバータ６４と、該インバータ６４と第１データライン対ＬＩＯ／ＬＩＯＢの相補データラインＬＩＯＢとの間にチャネルが設けられ、書込パス制御信号φＷＲＩＴＥの活性化でオンする伝送ゲート６８及びインバータ７０と、からなる第２接続手段を備えている。そして、読出パス制御信号φＲＥＡＤＢの活性化に応じて第２データライン対ＧＩＯ／ＧＩＯＢと第１データライン対ＬＩＯ／ＬＩＯＢの各データラインを接続する２つのＰＭＯＳトランジスタ７２，７４を第３接続手段として備えている。尚、この他にも例えば、トランジスタ７２にトランジスタ６６の役割も持たせて併用にするなど、各種形態が可能である。
【００３６】
このように構成されたローカルスイッチ６５は、書込パス制御信号φＷＲＩＴＥが論理“ハイ”入力されると、第２データライン対ＧＩＯ／ＧＩＯＢの正規データラインＧＩＯのデータ信号をＮＭＯＳトランジスタ６６により第１データライン対ＬＩＯ／ＬＩＯＢの正規データラインＬＩＯへ伝送すると共に、インバータ６４及び伝送ゲート６８を介して第１データライン対ＬＩＯ／ＬＩＯＢの相補データラインＬＩＯＢへ相補データ信号を供給する。
【００３７】
読出パス制御信号φＲＥＡＤＢ及び書込パス制御信号φＷＲＩＴＥの両方が論理“ロウ”である場合は、ＮＭＯＳトランジスタ６６及び伝送ゲート６８がオフする一方、ＰＭＯＳトランジスタ７２，７４がオンする。即ち、読出パス制御信号φＲＥＡＤＢの論理“ロウ”活性化に応じてローカルスイッチ６５は、第１データライン対ＬＩＯ／ＬＩＯＢと第２データライン対ＧＩＯ／ＧＩＯＢとの各データライン間を接続する。従って、カラム選択ゲート１００，１０２のオンでビットライン対ＢＬ／ＢＬＢの各データ信号が第１データライン対ＬＩＯ／ＬＩＯＢへ伝送されると、この第１データライン対ＬＩＯ／ＬＩＯＢの各データラインのデータ信号は、ローカルスイッチ６５の読出経路を介して第２データライン対ＧＩＯ／ＧＩＯＢの正規データラインＧＩＯ及び相補データラインＧＩＯＢへそれぞれ伝送される。
【００３８】
以上のように、データ伝送手段としてローカルスイッチ６５を内蔵した半導体メモリ装置は、データ書込時には多数のデータライン対の一方のデータラインからなるシングルパスを用いてデータを伝送する、即ち、データ書込時には多数のデータライン対の他方のデータラインを利用せずに一方のデータラインのみを利用して書込データをビットライン対へ伝達可能であるので、データ伝送時の消費電流消耗を大幅に抑制することができる。
【図面の簡単な説明】
【図１】従来の半導体メモリ装置の要部構成を示す回路図。
【図２】図１中の各データラインドライバ１８，２２の回路図。
【図３】図１中の入出力センスアンプ３０の回路図。
【図４】本発明による半導体メモリ装置の要部構成を示す回路図。
【図５】図４中のローカルスイッチ６５の回路図。
【符号の説明】
１８ａ，２２ａ ドライバ（駆動手段）
２６ グローバルスイッチ（スイッチ手段）
６５ ローカルスイッチ（データ伝送手段）
６６ ＮＭＯＳトランジスタ（第１接続手段）
６４，７０ インバータ（第２接続手段）
６８ 伝送ゲート（第２接続手段）
７２，７４ ＰＭＯＳトランジスタ（第３接続手段）
ＬＩＯ／ＬＩＯＢ 第１データライン対
ＧＩＯ／ＧＩＯＢ 第２データライン対
ＤＩＯ／ＤＩＯＢ 第３データライン対
【発明の属する技術分野】
本発明は半導体メモリ装置に関し、特に、データ入出力バッファからビットラインまでのデータラインにおけるデータ伝送手法に関する。
【０００２】
【従来の技術】
最近では、半導体メモリ装置の特にＤＲＡＭにおいて動作周波数が速められているが、このような高周波動作する半導体メモリ装置は一般に動作電流が増加する。また、大容量・高集積化された半導体メモリ装置は、メモリセルのデータアクセスのためのデータライン数が増加し、更にデータを入出力するデータラインの長さが長くならざるを得ない。例えば、２５６メガビット級以上の半導体メモリ装置では、データラインの長さがセンチ(cm)単位で長くなり、データライン数も増加するというのは、よく知られている。
【０００３】
データラインの長さとデータライン数の増加に伴う消費電流を減少させるために、データの書込及び読出動作時にデータのスイング幅を小さくするための回路を半導体メモリ装置に備えるようになっている。例えば、メモリセル内のデータの読出動作時には電流センスアンプを使用し、データラインへ伝送されるデータのスイング幅を小さくすることによって消費電流を大幅に減少させる。しかし、このように電流センスアンプを使用する技術では、データの書込動作時にデータラインへ伝送されるデータのスイング幅を小さくするのは困難である。即ち、書込動作時にデータラインへ伝送されるデータのスイング幅を小さくするためには、電流センスアンプをメモリセルアレイの周辺つまりメモリコアの周辺に配置すべきであるが、これではレイアウト面積が大きく増加して非常に不利であるためである。また、書込動作タイミングはショートサイクル(short cycle) の制約条件となるため、データのスイング幅を小さくするのは非常に難しい。
【０００４】
図１に、半導体メモリ装置の要部構成をブロック図で示しより詳細に説明する。同図に示す半導体メモリ装置は、メモリセルアレイ１２内のビットライン対ＢＬ／ＢＬＢの間にセンスアンプ１４が接続され、そしてビットライン対ＢＬ／ＢＬＢからデータ入力パッドＤＩＮ及びデータ出力パッドＤＯまでの間に第１データライン対ＬＩＯ／ＬＩＯＢ、第２データライン対ＧＩＯ／ＧＩＯＢ、第３データライン対ＤＩＯ／ＤＩＯＢが設けられている構成を有する。この半導体メモリ装置におけるデータ書込経路の動作は次のようになる。
【０００５】
データ入力パッドＤＩＮに所定論理の書込データが入力されると、これはデータ入力バッファ１６によりバッファリングされて駆動手段のデータ入出力ドライバ１８ａ及びインバータ２０を経て他方のデータ入出力ドライバ１８ｂへ入力される。そして、書込モード信号(write master signal) φＷＲが書込動作で論理“ハイ”に活性化されると、データ入出力ドライバ１８ａ，１８ｂは相補論理のデータ信号を第３データライン対ＤＩＯ／ＤＩＯＢへ提供する。例えば、データ入力バッファ１６から出力されるデータＤＩＮが論理“ハイ”であれば、第３データライン対ＤＩＯ／ＤＩＯＢの正規データラインＤＩＯには論理“ハイ”のデータ信号が伝達され、相補データラインＤＩＯＢには論理“ロウ”のデータ信号が伝達される。このようなデータ入出力ドライバは図２のような構成をもつ。
【０００６】
第３データライン対ＤＩＯ／ＤＩＯＢへ伝送されたデータ信号はグローバル入出力ドライバ２２ａ，２２ｂへ入力される。このグローバル入出力ドライバ２２ａ，２２ｂは、書込モード信号φＷＲの活性化に応答して書込データ信号を駆動し、第２データライン対ＧＩＯ／ＧＩＯＢへ伝送する。このときに、グローバル入出力ドライバ２２ａ，２２ｂに並列接続されたグローバルスイッチ２６ａ，２６ｂは、書込動作で論理“ロウ”に非活性化される制御信号ＧＩＯＳＷＥによってディスエーブルつまりその内部の伝送ゲートがオフとなる。このグローバルスイッチ２６ａ，２６ｂはデータ読出経路として用いられるものである。
【０００７】
第２データライン対ＧＩＯ／ＧＩＯＢへ伝達されたデータ信号は、ローカルスイッチ２４内の伝送ゲート３４，３６へ入力される。伝送ゲート３４，３６は、第２データライン対ＧＩＯ／ＧＩＯＢと第１データライン対ＬＩＯ／ＬＩＯＢとの各ライン間に接続され、ローカルスイッチ制御信号ＬＩＯＳＷＥの論理状態に従ってスイッチする。図示の場合、ローカルスイッチ制御信号ＬＩＯＳＷＥが論理“ハイ”の場合に伝送ゲート３４，３６はオンし、これにより第２データライン対ＧＩＯ／ＧＩＯＢのデータが第１データライン対ＬＩＯ／ＬＩＯＢへ伝えられる。
【０００８】
第１データライン対ＬＩＯ／ＬＩＯＢの正規データラインＬＩＯと相補データラインＬＩＯＢは、ＮＭＯＳトランジスタからなるカラム選択ゲート１００，１０２のチャネルを通じてビットライン対ＢＬ／ＢＬＢの正規ビットラインＢＬと相補ビットラインＢＬＢに接続されている。カラム選択ゲート１００，１０２は、カラムアドレス情報、例えばカラムアドレス信号をデコードするカラムデコーダによりカラム選択ライン(Column select line : CSL)が論理“ハイ”に活性化されるときにオンとなり、これにより第１データライン対ＬＩＯ／ＬＩＯＢのデータ信号がビットライン対ＢＬ／ＢＬＢへ伝達される。
【０００９】
このような動作によって、第３データライン対ＤＩＯ／ＤＩＯＢへ入力されたデータ信号が、第２データライン対ＧＩＯ／ＧＩＯＢ、第１データライン対ＬＩＯ／ＬＩＯＢ、及びビットライン対ＢＬ／ＢＬＢを通じてビットラインセンスアンプ１４へ伝送される。ビットラインセンスアンプ１４は、ビットライン対ＢＬ／ＢＬＢへ伝達されたデータ信号を増幅してメモリセルアレイ１２内の該当セルへ記憶可能とする。
【００１０】
上記書込過程において、第３、第２、第１データライン対はそれぞれ正規と相補のデータラインから構成され、これら多数のデータライン対のそれぞれがデータ入力バッファ１６を介し入力されたデータに従い相補論理のデータ信号をビットライン対ＢＬ／ＢＬＢへ伝達してメモリセルに記憶する。
【００１１】
メモリセルアレイ１２内のメモリセルに記憶されたデータを読出すときには、よく知られているようにビットラインセンスアンプ１４の動作によってビットライン対ＢＬ／ＢＬＢに相補論理のデータ信号が現れる。例えば論理“１”のデータが読出される場合、正規ビットラインＢＬのレベルは論理“ハイ”になり、相補ビットラインＢＬＢのレベルは論理“ロウ”になる。感知増幅後のビットライン対ＢＬ／ＢＬＢのデータ信号は、カラム選択ゲート１００，１０２のチャネルを通じて第１データライン対ＬＩＯ／ＬＩＯＢへ伝達される。第１データライン対ＬＩＯ／ＬＩＯＢへ送られたデータ信号は、ローカルスイッチ回路２４内の伝送ゲート３４，３６を介して第２データライン対ＧＩＯ／ＧＩＯＢへ伝達される。
【００１２】
読出動作では論理“ロウ”の書込モード信号φＷＲに従ってグローバル入出力ドライバ２２ａ，２２ｂがディスエーブルにされ、グローバル入出力ドライバ２２ａ，２２ｂにそれぞれ並列接続されたグローバルスイッチ２６ａ，２６ｂがエネーブルとされる。これにより、第２データライン対ＧＩＯ／ＧＩＯＢのデータ信号は第３データライン対ＤＩＯ／ＤＩＯＢへ伝達される。
【００１３】
第３データライン対ＤＩＯ／ＤＩＯＢへ伝達された読出データ信号は、第３データライン対ＤＩＯ／ＤＩＯＢの正規データラインＤＩＯと相補データラインＤＩＯＢとに接続された電流入出力センスアンプ３０によって感知増幅され、論理“１”或いは“０”のデータがデータ出力バッファ３２へ入力される。電流入出力センスアンプ３０は図３のような構成とされ、データ出力バッファ３２は、電流入出力センスアンプ３０から出力されるデータ（ＤＢ）をバッファリングして出力パッドＤＯへ伝送する。
【００１４】
【発明が解決しようとする課題】
上記従来の半導体メモリ装置では、外部から入力されるデータをメモリセルに書込むとき、相補論理対のデータラインをもつ第３、第２、第１データライン対により書込データをビットライン対へ伝達することになる。そのため、書込動作時の消費電流が多い。即ち、データの伝達動作ごとに各データライン対でレベル遷移が発生することになるが、各データライン対の長さはメモリが大容量化されるほど非常に長くなり、高集積化したメモリほど、またデータライン対の数が多ければ多いほど、そのレベル遷移に伴う消費電流が増加することになる。
【００１５】
図２は、図１に示した第３データライン（データ入出力ライン）及び第２データライン（グローバルデータ入出力ライン）のドライバ１８，２２の回路図である。論理“ロウ”又は論理“ハイ”のデータ信号ＩＮは、ＮＡＮＤゲート４２及びＮＯＲゲート４４の一方の入力となる。ＮＡＮＤゲート４２の他方の入力には書込動作で論理“ハイ”に活性化される書込モード信号φＷＲが提供され、ＮＯＲゲート４４の他方の入力にはインバータ４０で反転させた書込モード信号φＷＲが提供される。従って、書込モード信号φＷＲが論理“ハイ”に活性化された状態で論理“ハイ”のデータ信号ＩＮが入力される場合には、ＮＡＮＤゲート４２の出力で制御されるＰＭＯＳトランジスタ４６がオン、ＮＯＲゲート４４の出力で制御されるＮＭＯＳトランジスタ４８がオフとなり、出力信号ＯＵＴは論理“ハイ”に駆動される。論理“ロウ”のデータ信号ＩＮが入力される場合には、ＮＯＲゲート４４の出力で制御されるＮＭＯＳトランジスタ４８がオン、ＮＡＮＤゲート４２の出力で制御されるＰＭＯＳトランジスタ４６がオフとなり、出力信号ＯＵＴは論理“ロウ”にプルダウン駆動される。このときのデータ信号ＩＮは、図１に示した第３データライン対ＤＩＯ／ＤＩＯＢ又は第２データライン対ＧＩＯ／ＧＩＯＢをなす対のうちのいずれか一方のラインの信号であり、出力信号ＯＵＴは、第２データライン対ＧＩＯ／ＧＩＯＢ又は第１データライン対ＬＩＯ／ＬＩＯＢをなす対のうちのいずれか一方のラインへ出力される。
【００１６】
図３は、図１に示した入出力センスアンプ３０の回路図である。この回路は、第３データライン対ＤＩＯ／ＤＩＯＢの正規データラインＤＩＯ及び相補データラインＤＩＯＢの両方に接続される。
【００１７】
センシングエネーブル信号φＩＯＳＩが論理“ハイ”に活性化されるとＮＭＯＳトランジスタ５４，５６，５８がオンとなる一方でＰＭＯＳトランジスタ６０がオフとなり、ＮＭＯＳトランジスタ５４，５６，５８のオンで、内部ノードＮ１，Ｎ２の電流はＮＭＯＳトランジスタ５４，５６の各チャネル及びＮＭＯＳトランジスタ５８のチャネルを通じて接地へ流れる。これによりノードＮ２，Ｎ１にゲートが交差接続されたＰＭＯＳトランジスタ５０，５２がオン状態になり、第３データライン対ＤＩＯ／ＤＩＯＢを通じて入力される信号がＰＭＯＳトランジスタ５０，５２の各チャネルを通じて提供される。このときに、第３データライン対ＤＩＯ／ＤＩＯＢの正規データラインＤＩＯが論理“ハイ”、相補データラインＤＩＯＢが論理“ロウ”である場合、ＰＭＯＳトランジスタ５２の方がオフ状態へ移行し、これによりノードＮ２の電流量は減少する一方、ノードＮ１を流れる電流量は相対的に多くなる。即ち、ノードＮ１が論理“ハイ”、ノードＮ２が論理“ロウ”となり、これを比較する比較器６２からデータ出力バッファ３２へデータが出力される。
【００１８】
このように、図２及び図３の構成を有するデータ入出力ドライバと入出力センスアンプがデータアクセス時にチップ内の全てのデータライン対の各ラインにおいて動作し、データラインのすべてで論理遷移が発生するため、大容量・高集積化に伴って消費電流が増加する。つまり高集積化には不利である。
【００１９】
以上のような課題に着目して本発明の目的は、データアクセス時にレベル遷移するデータライン数を少なくして消費電力を抑制することの可能な半導体メモリ装置を提供することにある。また、メモリセルに対するデータの読出及び書込時に、データラインのデータ信号を異なった状態で伝送可能な半導体メモリ装置を提供する。また、メモリセルへのデータ書込時にデータライン対の一方のみで書込データを伝送することを可能として書込時にレベル遷移するデータライン数を減少させることにより、消費電流を抑制した半導体メモリ装置を提供する。或いは、メモリセルの記憶データ読出時にはデータライン対の両ラインを全て使用して小さいスイング幅での伝送が可能で、書込時にはデータライン対の一方のラインのみを用いて伝送可能であり、消費電力を抑制した半導体メモリ装置を提供する。そして、これらによりデータ入出力経路制御用の周辺回路を簡素化し、チップレイアウトをより小さくすることのできる半導体メモリ装置を提供する。
【００２０】
【課題を解決するための手段】
この目的のために本発明は、メモリセルへアクセスするビットライン対のデータを、少なくとも第１データライン対及び第２データライン対で伝送する半導体メモリ装置において、カラム選択情報に応じてビットライン対と第１データライン対との間を接続するカラム選択手段と、書込動作で入力される書込データを第２データライン対中の一方のデータライン（例えば正規データライン）へ伝達する駆動手段と、該駆動手段による第２データライン対中の一方のデータラインのデータ信号を第１データライン対中の一方のデータライン（例えば正規データライン）へ伝送すると共に反転させて第１データライン対中の他方のデータライン（例えば相補データライン）へ伝送するデータ伝送手段と、を備えることを特徴とする。或いは、メモリセルへアクセスするビットライン対のデータを、第１データライン対、第２データライン対及び第３データライン対で伝送する半導体メモリ装置において、カラム選択情報に応じてビットライン対と第１データライン対との間を接続するカラム選択手段と、書込動作で入力される書込データを第３データライン対中の一方のデータライン（例えば正規データライン）へ伝達する第１駆動手段と、該第１駆動手段による第３データライン対中の一方のデータラインのデータ信号を第２データライン対中の一方のデータライン（例えば正規データライン）へ伝達する第２駆動手段と、該第２駆動手段による第２データライン対中の一方のデータラインのデータ信号を第１データライン対中の一方のデータライン（例えば正規データライン）へ伝送すると共に反転させて第１データライン対中の他方のデータライン（例えば相補データライン）へ伝送するデータ伝送手段と、を備えることを特徴とする。
【００２１】
この場合、データ伝送手段は、書込動作時に活性化される制御信号に従いオンして第２データライン対中の一方のデータラインのデータ信号を第１データライン対中の一方のデータラインへ伝送する第１接続手段と、前記制御信号に従いオンし、第２データライン対中の一方のデータラインのデータ信号を反転して第１データライン対中の他方のデータラインへ伝送する第２接続手段と、から構成することができる。具体的には、第２接続手段は、書込動作時に活性化される制御信号で制御される伝送ゲートとインバータとを第２データライン対中の一方のデータラインと第１データライン対中の他方のデータラインとの間に直列接続してなるものとすることができ、第１接続手段は、第２データライン対中の一方のデータラインと第１データライン対中の一方のデータラインとの間に設けられ、書込動作時に活性化される制御信号でゲート制御されるＭＯＳトランジスタからなるものとすることができる。
【００２２】
また、本発明によれば、メモリセルへアクセスするビットライン対のデータを、少なくとも第１データライン対及び第２データライン対で伝送する半導体メモリ装置において、カラム選択情報に応じてビットライン対と第１データライン対との間を接続するカラム選択手段と、書込動作で入力される書込データを第２データライン対中の一方のデータラインへ伝達する駆動手段と、書込動作時に前記駆動手段による第２データライン対中の一方のデータラインのデータ信号を第１データライン対中の一方のデータラインへ伝送すると共に反転させて第１データライン対中の他方のデータラインへ伝送し、読出動作時に第１データライン対のデータ信号を第２データライン対へ伝送するデータ伝送手段と、読出動作で第２データライン対に伝送されるデータ信号を増幅する入出力センスアンプと、を備えることを特徴とする。或いは、メモリセルへアクセスするビットライン対のデータを、第１データライン対、第２データライン対及び第３データライン対で伝送する半導体メモリ装置において、カラム選択情報に応じてビットライン対と第１データライン対との間を接続するカラム選択手段と、書込動作で入力される書込データを第３データライン対中の一方のデータラインへ伝達する第１駆動手段と、該第１駆動手段による第３データライン対中の一方のデータラインのデータ信号を第２データライン対中の一方のデータラインへ伝達する第２駆動手段と、書込動作時に前記第２駆動手段による第２データライン対中の一方のデータラインのデータ信号を第１データライン対中の一方のデータラインへ伝送すると共に反転させて第１データライン対中の他方のデータラインへ伝送し、読出動作時に第１データライン対のデータ信号を第２データライン対へ伝送するデータ伝送手段と、読出動作で第２データライン対に伝送されるデータ信号を第３データライン対へ伝送するスイッチ手段と、読出動作で第３データライン対に伝送されるデータ信号を増幅する入出力センスアンプと、を備えることを特徴とする。
【００２３】
この場合、データ伝送手段は、書込動作時に活性化される制御信号に従いオンして第２データライン対中の一方のデータラインのデータ信号を第１データライン対中の一方のデータラインへ伝送する第１接続手段と、前記制御信号に従いオンし、第２データライン対中の一方のデータラインのデータ信号を反転して第１データライン対中の他方のデータラインへ伝送する第２接続手段と、読出動作時に活性化される制御信号に従いオンして第１データライン対のデータ信号を第２データライン対へ伝送する第３接続手段と、から構成することができる。具体的には、第２接続手段は、書込動作時に活性化される制御信号で制御される伝送ゲートとインバータとを第２データライン対中の一方のデータラインと第１データライン対中の他方のデータラインとの間に直列接続してなるものとすることができ、第１接続手段は、第２データライン対中の一方のデータラインと第１データライン対中の一方のデータラインとの間に設けられ、書込動作時に活性化される制御信号でゲート制御されるＭＯＳトランジスタからなるものとすることができ、そして第３接続手段は、第１データライン対の各データラインと第２データライン対の各データラインとの間にそれぞれ設けられ、読出動作時に活性化される制御信号でゲート制御されるＭＯＳトランジスタからなるものとすることができる。
【００２４】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。尚、図中の共通部分には同じ符号を使用するものとする。
【００２５】
図４は、本実施形態の半導体メモリ装置の要部構成を示す回路図で、即ち、入出力のデータラインの信号スイングを減少させて低電力動作を図ったデータ入出力経路を示す。
【００２６】
［書込モード］
【００２７】
データＤＩＮがデータ入力バッファ１６へ入力されると該データ入力バッファ１６からそのデータＤＩＮがデータ入出力ドライバ１８ａへ供給される。データ入出力ドライバ１８ａは、論理“ハイ”活性の書込モード信号φＷＲに応じて動作し、データＤＩＮに従い第３データライン対ＤＩＯ／ＤＩＯＢ中の正規データラインＤＩＯのみを駆動する。例えば入力データＤＩＮが論理“ハイ”であれば第３データライン対ＤＩＯ／ＤＩＯＢ中の正規データラインＤＩＯにのみ論理“ハイ”信号が伝送される。
【００２８】
グローバル入出力ドライバ２２ａは、論理“ハイ”の書込モード信号φＷＲに応じて動作し、第３データライン対中の正規データラインＤＩＯのデータ信号に従い第２データライン対ＧＩＯ／ＧＩＯＢ中の正規データラインＧＩＯを駆動する。このとき、グローバル入出力ドライバ２２ａに並列接続されたスイッチ手段のグローバルスイッチ２６ａと、第３データライン対ＤＩＯ／ＤＩＯＢの相補データラインＤＩＯＢと第２データライン対ＧＩＯ／ＧＩＯＢの相補データラインＧＩＯＢとの間に接続されたスイッチ手段のグローバルスイッチ２６ｂは、論理“ロウ”の制御信号ＧＩＯＳＷＥによりディスエーブルの状態を維持する。尚、ソースにプリチャージ電圧を受けるＰＭＯＳトランジスタ２８は、書込モード信号φＷＲが論理“ロウ”の非活性状態にあるときにオンし、これにより第２データライン対ＧＩＯ／ＧＩＯＢが所定のレベルにプリチャージされる。
【００２９】
このような連続動作により、入力されたデータＤＩＮは、第３データライン対ＤＩＯ／ＤＩＯＢ中の正規データラインＤＩＯ及び第２データライン対ＧＩＯ／ＧＩＯＢ中の正規データラインＧＩＯだけで伝送されていく。そして、第２データライン対ＧＩＯ／ＧＩＯＢ中の正規データラインＧＩＯへ伝送されたデータ信号は、データ伝送手段をなすローカルスイッチ６５へ入力される。このローカルスイッチ６５は、論理“ハイ”非活性の読出パス制御信号φＲＥＡＤＢと論理“ハイ”活性の書込パス制御信号φＷＲＩＴＥが入力されると、第２データライン対ＧＩＯ／ＧＩＯＢ中の正規データラインＧＩＯのデータ信号を第１データライン対ＬＩＯ／ＬＩＯＢ中の正規データラインＬＩＯへ伝送すると共にこれを反転して第１データライン対ＬＩＯ／ＬＩＯＢ中の相補データラインＬＩＯＢへ供給する。即ち、ローカルスイッチ６５は、入力側のデータライン対の一方のデータラインを出力側の一方のデータラインへ接続すると共に、入力側のデータライン対の前記一方のデータラインの伝送データ信号の反転信号を発生して出力側の他方のデータラインへ供給する。このローカルスイッチ６５の動作により第１データライン対ＬＩＯ／ＬＩＯＢへは、第２データライン対中の正規データラインＧＩＯの１本のみによるデータ信号に従う相補論理対、例えば正規データラインＬＩＯには論理“ハイ”、相補データラインＬＩＯＢには論理“ロウ”のデータ信号がそれぞれ伝送される。
【００３０】
第１データライン対ＬＩＯ／ＬＩＯＢの各データラインに相補論理データ信号が伝送されると、カラムアドレス情報の入力に従いカラム選択ラインＣＳＬが論理“ハイ”に活性化され、第１データライン対ＬＩＯ／ＬＩＯＢのデータ信号はビットライン対ＢＬ／ＢＬＢへ伝送される。ビットライン対ＢＬ／ＢＬＢへ伝送されたデータ信号は、通常のビットラインセンスアンプ１４等の動作によりメモリセルアレイ１２内の該当メモリセルに記憶される。
【００３１】
このように図４に示すようなデータ経路を有するメモリは、データ入力バッファ１６からカラム選択ゲート１００，１０２へつながるデータライン対までの間のデータ伝送を、１本のデータラインだけを用いて行うことが可能なので、第２、第３データライン対のレベル遷移数が従来技法に対してほぼ１／２にまで減少し、データラインにおける電流消費が格段に抑制される。
【００３２】
［読出モード］
【００３３】
メモリセルアレイ１２内のワードライン活性化に応じて該当メモリセルからデータが読出されるとこれがセンスアンプ１４によってデベロープ(develope)され、ビットライン対ＢＬ／ＢＬＢへ読出される。そして、カラム選択ラインＣＳＬが活性化されるとビットライン対ＢＬ／ＢＬＢのデータ信号は、第１データライン対ＬＩＯ／ＬＩＯＢの各データラインへ伝送される。このような状態で読出パス制御信号φＲＥＡＤＢが論理“ロウ”活性化され及び書込パス制御信号φＷＲＩＴＥが論理“ロウ”非活性化されると、ローカルスイッチ６５は、第１データライン対ＬＩＯ／ＬＩＯＢの正規データラインＬＩＯ及び相補データラインＬＩＯＢをそれぞれ対応する第２データライン対ＧＩＯ／ＧＩＯＢの正規データラインＧＩＯ及び相補データラインＧＩＯＢへ接続する。従って、正規データラインＧＩＯ及び相補データラインＧＩＯＢへは、相補論理のデータ信号がそれぞれ伝送される。このようなローカルスイッチ６５の動作は図５を参照すると容易に理解できる。
【００３４】
読出動作時には、制御信号ＧＩＯＳＷＥが論理“ハイ”でグローバルスイッチ２６ａ，２６ｂに入力されるので、第２データライン対ＧＩＯ／ＧＩＯＢの各データラインのデータ信号は、グローバルスイッチ２６ａ，２６ｂ内の伝送ゲートを介して第３データライン対ＤＩＯ／ＤＩＯＢへそれぞれ伝送される。このような動作により、メモリセルからアクセスされたデータが第１データライン対ＬＩＯ／ＬＩＯＢ、第２データライン対ＧＩＯ／ＧＩＯＢ、第３データライン対ＤＩＯ／ＤＩＯＢの各正規及び相補データラインを通じて伝送されると、第３データライン対ＤＩＯ／ＤＩＯＢのデータ信号が電流入出力センスアンプ３０により感知増幅され、これに従って論理“１”又は論理“０”のデータが出力パッドＤＯへ出力される。
【００３５】
図５は、ローカルスイッチ６５の詳細を示す回路図である。このローカルスイッチ６５は、第２データライン対ＧＩＯ／ＧＩＯＢの正規データラインＧＩＯと第１データライン対ＬＩＯ／ＬＩＯＢの正規データラインＬＩＯとの間にチャネルが設けられ、書込パス制御信号φＷＲＩＴＥの活性化でオンするＮＭＯＳトランジスタ６６の第１接続手段を備え、また、第２データライン対ＧＩＯ／ＧＩＯＢの正規データラインＧＩＯのデータ信号を反転するインバータ６４と、該インバータ６４と第１データライン対ＬＩＯ／ＬＩＯＢの相補データラインＬＩＯＢとの間にチャネルが設けられ、書込パス制御信号φＷＲＩＴＥの活性化でオンする伝送ゲート６８及びインバータ７０と、からなる第２接続手段を備えている。そして、読出パス制御信号φＲＥＡＤＢの活性化に応じて第２データライン対ＧＩＯ／ＧＩＯＢと第１データライン対ＬＩＯ／ＬＩＯＢの各データラインを接続する２つのＰＭＯＳトランジスタ７２，７４を第３接続手段として備えている。尚、この他にも例えば、トランジスタ７２にトランジスタ６６の役割も持たせて併用にするなど、各種形態が可能である。
【００３６】
このように構成されたローカルスイッチ６５は、書込パス制御信号φＷＲＩＴＥが論理“ハイ”入力されると、第２データライン対ＧＩＯ／ＧＩＯＢの正規データラインＧＩＯのデータ信号をＮＭＯＳトランジスタ６６により第１データライン対ＬＩＯ／ＬＩＯＢの正規データラインＬＩＯへ伝送すると共に、インバータ６４及び伝送ゲート６８を介して第１データライン対ＬＩＯ／ＬＩＯＢの相補データラインＬＩＯＢへ相補データ信号を供給する。
【００３７】
読出パス制御信号φＲＥＡＤＢ及び書込パス制御信号φＷＲＩＴＥの両方が論理“ロウ”である場合は、ＮＭＯＳトランジスタ６６及び伝送ゲート６８がオフする一方、ＰＭＯＳトランジスタ７２，７４がオンする。即ち、読出パス制御信号φＲＥＡＤＢの論理“ロウ”活性化に応じてローカルスイッチ６５は、第１データライン対ＬＩＯ／ＬＩＯＢと第２データライン対ＧＩＯ／ＧＩＯＢとの各データライン間を接続する。従って、カラム選択ゲート１００，１０２のオンでビットライン対ＢＬ／ＢＬＢの各データ信号が第１データライン対ＬＩＯ／ＬＩＯＢへ伝送されると、この第１データライン対ＬＩＯ／ＬＩＯＢの各データラインのデータ信号は、ローカルスイッチ６５の読出経路を介して第２データライン対ＧＩＯ／ＧＩＯＢの正規データラインＧＩＯ及び相補データラインＧＩＯＢへそれぞれ伝送される。
【００３８】
以上のように、データ伝送手段としてローカルスイッチ６５を内蔵した半導体メモリ装置は、データ書込時には多数のデータライン対の一方のデータラインからなるシングルパスを用いてデータを伝送する、即ち、データ書込時には多数のデータライン対の他方のデータラインを利用せずに一方のデータラインのみを利用して書込データをビットライン対へ伝達可能であるので、データ伝送時の消費電流消耗を大幅に抑制することができる。
【図面の簡単な説明】
【図１】従来の半導体メモリ装置の要部構成を示す回路図。
【図２】図１中の各データラインドライバ１８，２２の回路図。
【図３】図１中の入出力センスアンプ３０の回路図。
【図４】本発明による半導体メモリ装置の要部構成を示す回路図。
【図５】図４中のローカルスイッチ６５の回路図。
【符号の説明】
１８ａ，２２ａ ドライバ（駆動手段）
２６ グローバルスイッチ（スイッチ手段）
６５ ローカルスイッチ（データ伝送手段）
６６ ＮＭＯＳトランジスタ（第１接続手段）
６４，７０ インバータ（第２接続手段）
６８ 伝送ゲート（第２接続手段）
７２，７４ ＰＭＯＳトランジスタ（第３接続手段）
ＬＩＯ／ＬＩＯＢ 第１データライン対
ＧＩＯ／ＧＩＯＢ 第２データライン対
ＤＩＯ／ＤＩＯＢ 第３データライン対
Claims (12)
- メモリセルへアクセスするビットライン対のデータを、少なくとも第１データライン対及び第２データライン対で伝送する半導体メモリ装置において、
カラム選択情報に応じビットライン対と第１データライン対との間を接続するカラム選択手段と、
書込動作で入力される書込データを第２データライン対中の一方のデータラインへ伝達する駆動手段と、
書込動作時に前記駆動手段による第２データライン対中の一方のデータラインのデータ信号を第１データライン対中の一方のデータラインへ伝送すると共に反転させて第１データライン対中の他方のデータラインへ伝送し、読出動作時に第１データライン対のデータ信号を第２データライン対へ伝送するデータ伝送手段と、
読出動作で第２データライン対に伝送されるデータ信号を増幅する入出力センスアンプと、を備えることを特徴とする半導体メモリ装置。 - データ伝送手段は、
書込動作時に活性化される制御信号に従いオンして第２データライン対中の一方のデータラインのデータ信号を第１データライン対中の一方のデータラインへ伝送する第１接続手段と、
前記制御信号に従いオンし、第２データライン対中の一方のデータラインのデータ信号を反転して第１データライン対中の他方のデータラインへ伝送する第２接続手段と、
読出動作時に活性化される制御信号に従いオンして第１データライン対のデータ信号を第２データライン対へ伝送する第３接続手段と、から構成される請求項１記載の半導体メモリ装置。 - 第２接続手段は、書込動作時に活性化される制御信号で制御される伝送ゲートとインバータとを第２データライン対中の一方のデータラインと第１データライン対中の他方のデータラインとの間に直列接続してなる請求項２記載の半導体メモリ装置。
- 第１接続手段は、第２データライン対中の一方のデータラインと第１データライン対中の一方のデータラインとの間に設けられ、書込動作時に活性化される制御信号でゲート制御されるＭＯＳトランジスタからなる請求項２又は請求項３記載の半導体メモリ装置。
- 第３接続手段は、第１データライン対の各データラインと第２データライン対の各データラインとの間にそれぞれ設けられ、読出動作時に活性化される制御信号でゲート制御されるＭＯＳトランジスタからなる請求項２〜４のいずれか１項に記載の半導体メモリ装置。
- 第３接続手段のＭＯＳトランジスタがＰＭＯＳトランジスタである請求項５記載の半導体メモリ装置。
- メモリセルへアクセスするビットライン対のデータを、第１データライン対、第２データライン対及び第３データライン対で伝送する半導体メモリ装置において、
カラム選択情報に応じビットライン対と第１データライン対との間を接続するカラム選択手段と、
書込動作で入力される書込データを第３データライン対中の一方のデータラインへ伝達する第１駆動手段と、
該第１駆動手段による第３データライン対中の一方のデータラインのデータ信号を第２データライン対中の一方のデータラインへ伝達する第２駆動手段と、
書込動作時に前記第２駆動手段による第２データライン対中の一方のデータラインのデータ信号を第１データライン対中の一方のデータラインへ伝送すると共に反転させて第１データライン対中の他方のデータラインへ伝送し、読出動作時に第１データライン対のデータ信号を第２データライン対へ伝送するデータ伝送手段と、
読出動作で第２データライン対に伝送されるデータ信号を第３データライン対へ伝送するスイッチ手段と、
読出動作で第３データライン対に伝送されるデータ信号を増幅する入出力センスアンプと、を備えることを特徴とする半導体メモリ装置。 - データ伝送手段は、
書込動作時に活性化される制御信号に従いオンして第２データライン対中の一方のデータラインのデータ信号を第１データライン対中の一方のデータラインへ伝送する第１接続手段と、
前記制御信号に従いオンし、第２データライン対中の一方のデータラインのデータ信号を反転して第１データライン対中の他方のデータラインへ伝送する第２接続手段と、
読出動作時に活性化される制御信号に従いオンして第１データライン対のデータ信号を第２データライン対へ伝送する第３接続手段と、から構成される請求項７記載の半導体メモリ装置。 - 第２接続手段は、書込動作時に活性化される制御信号で制御される伝送ゲートとインバータとを第２データライン対中の一方のデータラインと第１データライン対中の他方のデータラインとの間に直列接続してなる請求項８記載の半導体メモリ装置。
- 第１接続手段は、第２データライン対中の一方のデータラインと第１データライン対中の一方のデータラインとの間に設けられ、書込動作時に活性化される制御信号でゲート制御されるＭＯＳトランジスタからなる請求項８又は請求項９記載の半導体メモリ装置。
- 第３接続手段は、第１データライン対の各データラインと第２データライン対の各データラインとの間にそれぞれ設けられ、読出動作時に活性化される制御信号でゲート制御されるＭＯＳトランジスタからなる請求項８〜１０のいずれか１項に記載の半導体メモリ装置。
- 第３接続手段のＭＯＳトランジスタがＰＭＯＳトランジスタである請求項１１記載の半導体メモリ装置。
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